CN112750856B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种形成半导体器件的方法，包括：在半导体衬底上方沉积第一介电层；在第一介电层上方沉积第一电极层；蚀刻第一电极层，以形成第一电极，和与第一电极横向地分隔开的第二电极；在第一电极和第二电极上沉积自旋轨道转矩(SOT)材料；在SOT材料上沉积磁隧道结(MTJ)层；在MTJ层上沉积第二电极层；蚀刻SOT材料，以形成从第一电极至第二电极延伸的SOT层；蚀刻MTJ层，以在SOT层上形成MTJ堆叠件；以及蚀刻第二电极层，以在MTJ堆叠件上形成顶部电极。本申请的实施例另一方面提供一种半导体器件。

Description

半导体器件及其形成方法
技术领域
本申请涉及半导体领域，具体地，涉及半导体MRAM器件和及其形成方法。
背景技术
半导体存储器在用于电子应用的集成电路中使用，该电子应用例如包括手机和个人计算设备。一种类型的半导体存储器件是磁阻随机存取存储器(MRAM)，其涉及将半导体技术与磁性材料和器件相结合的自旋电子学。电子通过其磁矩而非该电子的电荷的自旋用于存储位值。
传统的MRAM单元是自旋传递转矩(STT)MRAM单元。通常的STT-MRAM单元可以包括磁隧道结(MTJ)堆叠件，其包括钉扎层、位于钉扎层上方的被钉扎层、位于被钉扎层上方的隧道层、以及位于隧道层上方的自由层。在MRAM单元的形成过程中，首先要沉积多个覆盖层。然后通过光刻和蚀刻工艺图案化覆盖层，以形成MTJ堆叠件。
由于编程电流必须流过隧道层这个事实，使得STT-MRAM单元遭遇可靠性问题，因此劣化或者损坏隧道层。因此，开发了自旋轨道转矩(SOT)MRAM。在SOT-MRAM单元的编程中，编程电流不流过隧道层，因此SOT-MRAM的可靠性比STT-MRAM高。
发明内容
本申请的实施例提供了一种半导体器件，包括：第一晶体管和第二晶体管，位于衬底上，其中，第一晶体管包括第一栅极结构、第一漏极区、和第一源极区，并且其中，第二晶体管包括第二栅极结构、第二漏极区、和第二源极区；第一底部电极和第二底部电极，位于第一晶体管和第二晶体管上方，其中，第一底部电极电连接至第一漏极区，第二底部电极电连接至第二漏极区；自旋轨道转矩(SOT)层，位于第一底部电极和第二底部电极上方，其中，SOT层电连接至第一底部电极和第二底部电极；磁隧道结(MTJ)堆叠件，位于SOT层上方，并且电连接至SOT层；以及顶部电极，位于MTJ堆叠件上方，并且电连接至MTJ堆叠件。
本申请的实施例提供了一种半导体器件，包括：衬底；多个磁阻随机存取存储器(MRAM)单元，位于衬底上，其中，多个MRAM单元的每个MRAM单元包括：第一导电部件和第二导电部件，位于介电层内；自旋轨道转矩(SOT)层，在第一导电部件和第二导电部件上方延伸，其中，SOT层电连接至第一导电部件和第二导电部件；磁隧道结(MTJ)堆叠件，位于SOT层上方，并且电连接至SOT层；以及顶部电极，位于MTJ堆叠件上方，并且电连接至MTJ堆叠件；以及第三导电部件，在多个MRAM单元的第一MRAM单元和多个MRAM单元的第二MRAM单元上方延伸，其中，第三导电部件电连接至第一MRAM单元的顶部电极和第二MRAM单元的顶部电极。
本申请的实施例提供了一种形成半导体器件的方法，包括：在半导体衬底上方沉积第一介电层；在第一介电层上方沉积第一电极层；蚀刻第一电极层，以形成第一电极，和与第一电极横向地分隔开的第二电极；在第一电极和第二电极上沉积自旋轨道转矩(SOT)材料；在SOT材料上沉积多层磁隧道结(MTJ)层；在多层MTJ层上沉积第二电极层；蚀刻SOT材料，以形成从第一电极至第二电极延伸的SOT层；蚀刻多层MTJ层，以在SOT层上形成MTJ堆叠件；以及蚀刻第二电极层，以在MTJ堆叠件上形成顶部电极。
本申请的实施例提供了半导体MRAM器件和方法。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A、图1B、图2A、图2B、图3、图4A、图4B、图5、图6、图7、图8、图9、图10A、图10B、图11A、图11B、图12、图13A、图13B、以及图14示出了根据一些实施例的自旋轨道转矩(SOT)磁阻随机存取存储器(MRAM)器件的形成中的中间阶段的截面图和平面图；
图15和图16示出了根据一些实施例的SOT-MRAM单元的读取和写入操作；
图17A、图17B、和图18示出了根据一些实施例的SOT-MRAM器件的形成中的中间阶段的截面图和平面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据各种实施例，提供了自旋轨道转矩(SOT)磁阻随机存取存储器(MRAM)单元及其形成方法。根据一些实施例，示出了SOT MRAM单元的形成中的中间阶段。讨论了一些实施例的一些变型。本文讨论的实施例将提供示例，以使得能够进行或者使用本公开的主题，并且本领域技术人员将容易理解可以进行的、同时保持在不同实施例的预期范围内的修改。贯穿各种视图和说明性实施例，相似的附图标记用于指示相似的元件。尽管方法实施例可以论述为以特定顺序来实施，但其他方法实施例可以以任何逻辑顺序来实施。
根据本发明的一些实施例，SOT-MRAM单元包括在MTJ堆叠件下方形成的SOT层。SOT层连接至两个晶体管，并且MTJ堆叠件连接至读取位线。通过以这种方式形成单元，可以减小单元的尺寸，并且可以减少单元内的布线量。这可以提高SOT-MRAM器件的速度和电源效率，同时还可以减小SOT-MRAM器件的尺寸。另外，可以通过形成如本文所述的单元来减少形成单元的工艺步骤的数量。
图1A-图1B至图14示出了根据一些实施例的SOT-MRAM器件100(参见例如图14)的形成中的中间阶段的截面图和平面图。图1A、图2A、图4A、图10A、图11A、以及图13A所示的截面图对应于图1B、图2B、图4B、图10B、图11B、以及图13B所示的平面图的截面，例如示例，图1B中标记的A-A的截面。SOT-MRAM器件100包括在SOT-MRAM器件100内以阵列布置的多个单元160。SOT-MRAM器件100的每个单元160用作存储器，其存储可以进行读取或者写入的单个的位。在图1A、图1B、图2A、图2B、图4A、图4B、图10A、图10B、图11A、和图11B中，将随后将在其中形成单元160的示例区域标记为区域160'。在一些实施例中，每个单元160包括连接至两个晶体管110的SOT-MRAM结构150(参见图8至图11A-图11B)，所述两个晶体管110可以是例如FinFET。
图1A和图1B示出了根据一些实施例的衬底102和在衬底102上形成的多个晶体管110的截面图和平面图。晶体管110是SOT-MRAM器件100的随后形成的单元160的一部分。在图1A和图1B中示出了一些示例性晶体管110。衬底102可以是半导体衬底，例如掺杂的或者未掺杂的硅、或者绝缘体上半导体(SOI)衬底的有源层。半导体衬底可以包括其他半导体材料，例如：锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其组合。也可以使用其他衬底，例如多层衬底或者梯度衬底。
在一些实施例中，晶体管110是鳍式场效应晶体管(FinFET)，其包括鳍部116、栅极结构114、以及源极区112S和漏极区112D。如图1A和图1B所示，鳍部116形成在衬底102上并且可以包括与衬底102相同的材料或者不同的材料。在一些实施例中，可以在一些鳍部116之间形成伪鳍部116D，以提高工艺均匀性。栅极结构114形成在多个鳍部116上方，并且在垂直于鳍部116的方向上延伸。在一些实施例中，可以在栅极结构114的侧壁上设置间隔件(图中未示出)。在一些实施例中，可以在一些栅极结构114之间形成伪栅极结构114D，以提高工艺均匀性。在一些实施例中，可以认为伪栅极结构114D是“伪晶体管”或者“伪FinFET”。一些栅极结构114用作SOT-MRAM器件100中的字线(在下文中更详细地描述)，并且相应地标记为“WL”。源极区112S和漏极区112D形成在栅极结构114的任一侧上的鳍部116中。源极区112S和漏极区112D可以是例如鳍部116的注入的区，或者是在鳍部116中形成的凹槽中生长的外延材料。在图1A-图1B所示的实施例中，每个鳍部116的一侧是相邻的源极区112S，每个鳍部116的另一侧是相邻的漏极区112D。
图中所示的晶体管110是代表性的，为了清楚起见，可能已经从图中省略了晶体管110的某些部件。在其他实施例中，诸如鳍部116、伪鳍部116D、栅极结构114、伪栅极结构114D、源极区112S、漏极区112D、或其他部件的特征的布置、构造、尺寸、或者形状可以与所示的不同。在其他实施例中，晶体管110可以是另外类型的晶体管，例如平面晶体管。
在图2A-图2B中，根据一些实施例，在衬底102上方形成介电层104，并且图案化介电层104以暴露源极区112S和漏极区112D。介电层104可以覆盖晶体管110，并且在一些实施例中可以将其认为是层间介电层(ILD)。可以通过任何适当的介电材料，包括例如诸如氮化硅的氮化物、诸如氧化硅的氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等、或其组合，来形成介电层104。可以使用任何可接受的沉积工艺，例如旋涂、物理气相沉积(PVD)、化学气相沉积(CVD)等、或其组合，来形成介电层104。在一些实施例中，介电层104可以是低k介电材料，例如，所具有的介电常数(k值)低于约3.0的介电材料。
可以图案化介电层104以形成开口106，该开口106暴露源极区112S和漏极区112D，用于随后的接触插塞118(参见图3)的形成。可以使用适当的光刻和蚀刻工艺来图案化介电层104。例如，可以在介电层104上方形成光刻胶结构(未示出)并且对其进行图案化。可以通过使用图案化的光刻胶结构作为蚀刻掩模对介电层104进行蚀刻来形成开口106。可以使用诸如湿蚀刻工艺或者干蚀刻工艺的适当的各向异性蚀刻工艺来蚀刻介电层104。
转至图3，根据一些实施例，形成接触插塞118，以进行至源极区112S和漏极区112D的电连接。在一些实施例中，通过沉积延伸至开口106中的覆盖阻挡层(未单独示出)、在覆盖阻挡层上方沉积导电材料、并且实施诸如化学机械抛光(CMP)工艺或者研磨工艺的平坦化工艺以去除覆盖阻挡层和导电材料的多余部分，来形成接触插塞118。在一些实施例中，可以通过一层或者多层钛、氮化钛、钽、氮化钽、氮化钨、钌、铑、铂、其他贵金属、其他难熔金属、它们的氮化物、这些的组合等，来形成阻挡层。接触插塞118的导电材料可以是金属材料，例如铜、铝、钨、钴、其合金等、或其组合。可以使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、镀敷等的适当工艺，来形成接触插塞118的阻挡层或者导电材料。
转至图4A-图4B，形成导线120，以电连接接触插塞118，并且在SOT-MRAM器件100内提供电布线。导线120可以形成在介电层122内，该介电层122形成在介电层104上方。介电层122可以是与以上关于介电层104(参见图2A-图2B)所描述的材料类似的材料，并且可以使用与形成介电层104的技术类似的技术来沉积。在一些实施例中，可以认为介电层122是金属间介电层(IMD)。
可以使用诸如镶嵌、双镶嵌、镀敷、沉积等、或其组合的适当技术来形成导线120。在一些实施例中，通过首先沉积介电层122、并且图案化介电层122以形成开口(例如，使用适当的光刻和蚀刻工艺)、然后用导电材料填充介电层122中的开口，来形成导线120。例如，可以通过在图案化的介电层122上方沉积可选的覆盖阻挡层(未单独示出)、在覆盖阻挡层上方沉积导电材料、并且实施诸如CMP工艺或者研磨工艺的平坦化工艺以去除覆盖阻挡层和导电材料的多余部分，来形成导线120。阻挡层或者导电材料可以类似于以上关于接触插塞118(参见图3)所描述的阻挡层或者导电材料，并且可以使用类似的技术来沉积。在一些实施例中，例如，如果使用双镶嵌工艺来形成接触插塞118和导线120，则可以在同一步骤中沉积接触插塞118和导线120的导电材料。
在一些实施例中，通过首先在介电层104和接触插塞118上方沉积可选的覆盖阻挡层、在覆盖阻挡层上方沉积导电材料、然后图案化阻挡层和导电材料(例如，使用适当的光刻和蚀刻工艺)以形成导线120，来形成导线120。介电层122可以沉积在导线120上方，并且实施平坦化工艺以暴露导线120。
在一些实施例中，一些接触插塞118通过导线120彼此电连接，如图4B所示。在一些实施例中，导线120的一部分用作SOT-MRAM器件100(下面将更详细地描述)中的第一源极线(“SL1导线120”)或者第二源极线(“SL2导线120”)，并且分别标记为“SL1”或者“SL2”。一些接触插塞118通过SL1导线120连接，而其他接触插塞118通过SL2导线120连接。在一些实施例中，SOT-MRAM器件100的每个单元160包括连接至第一晶体管110的源极区112S的SL1导线120，和连接至第二晶体管110的源极区112S的SL2导线120。在一些实施例中，SOT-MRAM器件100的每个源极区112S连接至SL1导线120或者SL2导线120。SOT-MRAM器件100内的导线120的图案也可以与所示的不同，并且SOT-MRAM器件100可以在接触插塞118和导线120之间具有附加的电布线层(例如，导线和通孔)(下面关于图6进行更详细的描述)。在一些实施例中，可以使用与所示的导线不同的构造将SOT-MRAM器件100的第一源极线或者第二源极线连接至晶体管110，导线可以包括在不同层上形成的电布线。
在图5中，根据一些实施例，在介电层124A内形成通孔126A，以进行至导线120的电连接。在一些实施例中，首先在导线120和介电层122上方形成介电层124A。介电层124A可以是与以上关于介电层104所描述的材料类似的材料，并且可以使用类似的技术形成。可以使用光刻和蚀刻工艺在介电层124A中形成开口以暴露导线120。例如，可以在介电层124A上方形成光刻胶结构并且对其进行图案化，然后可以使用图案化的光刻胶结构作为蚀刻掩模来实施各向异性蚀刻工艺。可以在开口内沉积导电材料以形成通孔126A。可以使用平坦化工艺以去除多余的导电材料。在一些实施例中，在沉积导电材料之前形成阻挡层。通孔126A的阻挡层或者导电材料可以类似于以上关于接触插塞118所描述的阻挡层或者导电材料，并且可以使用类似的技术形成。
转至图6，形成导线130A，以在SOT-MRAM器件100内提供电布线。导线130A可以形成在介电层128A内，该介电层128A形成在介电层124A上方。介电层128A可以是与以上关于介电层104所描述的材料类似的材料，并且可以使用类似的技术形成。在一些实施例中，可以认为介电层124A和介电层128A是IMD。
导线130A可以包括与以上关于导线120(参见图4A-图4B)所描述的材料类似的材料，并且可以使用类似的技术形成。例如，可以使用诸如镶嵌、双镶嵌、镀敷、沉积等、或其组合的适当技术来形成导线130A。在一些实施例中，例如，如果使用双镶嵌工艺来形成通孔126A和导线130A，则可以在同一步骤中沉积通孔126A和导线130A的导电材料。在一些实施例中，导线130A的线宽可以大于导线120的线宽。
在一些实施例中，可以形成类似于通孔126A和导线130A的附加组的通孔和导线，以在SOT-MRAM器件100内提供附加的电布线。例如，可以在形成导线120之前，在接触插塞118上方形成导线和通孔的附加的交替层。在一些实施例中，可以在导线130A上方形成通孔和导线的附加的交替层。通过这种方式，可以使用SOT-MRAM器件100内的电布线的其他构造，并且应认为所有这样的构造都在本发明的范围内。
转至图7，形成底部电极132，以使随后形成的SOT-MRAM结构150电连接至导线130A。底部电极132可以形成在介电层134内，该介电层134形成在介电层128A上方。介电层134可以是与以上关于介电层104(参见图2A-图2B)所描述的材料类似的材料，并且可以使用与形成介电层104的技术类似的技术来沉积。
在一些实施例中，底部电极132通过多层材料形成。底部电极132的材料可以包括Cu、Al、Ti、Ta、W、Pt、Ni、Cr、Ru、Co、CoxFeyBzWw、氮化钛(TiN)、氮化钽(TaN)等、其组合、或其多层。例如，底部电极132可以包括氮化钽层和在氮化钽层上方形成的氮化钛层。可以使用诸如CVD、ALD、PVD、溅射、镀敷等、或其组合的一种或者多种适当技术来沉积底部电极132的材料。
在一些实施例中，通过首先在介电层128A和导线130A上方沉积作为一个或者多个覆盖层的底部电极132的材料，来形成底部电极132。然后可以使用例如适当的光刻和蚀刻工艺来图案化底部电极132的材料，以形成底部电极132。然后可以在底部电极132上方沉积介电层134，并且实施平坦化工艺以暴露底部电极132。
在一些实施例中，通过首先沉积介电层134、并且图案化介电层134以形成开口(例如，使用适当的光刻和蚀刻工艺)、然后用底部电极132的材料填充介电层134中的开口，来形成底部电极132。在一些实施例中，可以实施诸如CMP工艺或者研磨工艺的平坦化工艺，以去除底部电极132的材料的多余部分。
转至图8至图11A-图11B，示出了根据一些实施例的SOT-MRAM结构150的形成。SOT-MRAM结构150(参见图11A-图11B)包括提供SOT-MRAM器件100的单元160的磁存储功能的多层。例如，每个单元160可以包括一个SOT-MRAM结构。在一些实施例中，通过沉积多层作为覆盖层、然后图案化这些层以形成具有所期望的形状和构造的SOT-MRAM结构150，来形成SOT-MRAM结构150。在一些实施例中，SOT-MRAM结构150的层包括自旋轨道转矩(SOT)层136、磁隧道结(MTJ)堆叠件138、和顶部电极142。SOT-MRAM结构150的SOT层136、MTJ堆叠件138、和/或顶部电极142可以各自包括一种或者多种材料的一层或者多层。
在图8中，根据一些实施例，沉积SOT-MRAM结构150的层作为覆盖层。如图8所示，可以首先在介电层134和底部电极132上方沉积SOT层136。然后可以在SOT层136上方沉积MTJ堆叠件138，然后可以在MTJ堆叠件138上方沉积顶部电极142。根据要沉积的材料，可以使用一种或者多种适当的沉积技术来沉积SOT层136、MTJ堆叠件138、和/或顶部电极142。沉积技术可以包括诸如CVD、PVD、ALD、溅射、镀敷等、或其组合的技术。
参考图9，示出了根据一些实施例用以形成SOT-MRAM结构150的SOT层136、MTJ堆叠件138、和顶部电极142所沉积的各层。图9中所描述的SOT-MRAM结构150的层是代表性示例，应认为具有其他层、材料、布置、构造、或者尺寸的SOT-MRAM结构、SOT层、MTJ堆叠件、或者顶部电极都在本发明的范围内。
在一些实施例中，首先沉积SOT层136，并且使其与底部电极132进行电接触。在SOT-MRAM器件100的单元160内，SOT层136用作自旋极化电流的产生器。通过使电流流过单元160的SOT层136，可以在横向方向上产生自旋极化电流，并且这些自旋极化电流用于控制MTJ堆叠件138的自由层140A上面的磁矩。通过在MTJ堆叠件138下方而不是在MTJ堆叠件138上方形成SOT层136，可以减少工艺步骤的数量。例如，可以避免掉用以形成与MTJ堆叠件138相邻的连接至SOT层136的通孔的额外的工艺步骤。
在一些实施例中，通过诸如W、Ta、Pt、AuPt、W3Ta、BixSey、BiSeTe、其多层、其合金等、或其组合的重金属或者金属合金，来形成SOT层136。SOT层136的厚度可以在约1nm和约20nm之间，例如约5nm。在一些情况下，可以针对SOT层136的构造或者其他特性来优化SOT层136的厚度。例如，使用较厚的SOT层136可以增加所产生的自旋极化电流，但是自旋扩散也会降低较厚的SOT层136的效率。SOT层136中的自旋扩散量可以取决于SOT层136的材料的自旋扩散长度。通过这种方式，可以选择SOT层136的厚度，使得对于用于SOT层136的给定的应用和给定的材料而言，单元160的性能最大化。
然后，在SOT层136上方形成MTJ堆叠件138，在一些实施例中，该MTJ堆叠件138包括自由层140A、势垒层140B、参考层140C、间隔件层140D、和合成反铁磁(SAF)层140E。MTJ堆叠件138的自由层140A可以沉积在SOT层136上方。在单元160的MTJ堆叠件138内，自由层140A用作状态保持层，并且其磁性状态决定单元160的状态。例如，自由层140A的磁矩是可控的(例如，通过控制SOT层136中的电流流动)，并且通过以这种方式控制自由层140A的磁矩，可以使单元160的电阻处于高电阻状态或者低电阻状态。单元160是处于高电阻状态还是低电阻状态取决于自由层140A和参考层140C的自旋极化的相对取向。可以通过一种或者多种铁磁材料，例如一层或者多层CoFe、NiFe、CoFeB、CoFeBW、Ru、其合金等、或其组合，来形成自由层140A。自由层140A可以包括多层不同材料，例如Ru层位于两层CoFeB之间，不过也可以使用其他构造的层或者材料。在一些实施例中，自由层140A的材料包括沉积成具有诸如(100)取向的特定晶体取向的晶体材料。自由层140A的厚度可以在约0.4nm和约4nm之间。在一些实施例中，具有平面内磁各向异性(IMA)的自由层140A可以具有在约1.3nm和约4nm之间的厚度，或者，具有垂直于平面磁各向异性(PMA)的自由层140A可以具有在约0.4nm和约1.3nm之间的厚度。可以通过自由层140A的构造或者自由层140A的磁性确定适当的自由层140A的厚度。
势垒层140B可以沉积在自由层140A上方。在一些实施例中，通过诸如MgO、AlO、AlN等、或其组合的一种或者多种材料形成势垒层140B。在一些实施例中，势垒层140B的材料包括沉积成具有诸如(100)取向的特定晶体取向的晶体材料。势垒层140B的材料可以沉积成与自由层140A具有相同的晶体取向。在一些实施例中，势垒层140B可以具有在约0.6nm和约3nm之间(例如约1nm)的厚度。在一些情况下，控制势垒层140B的厚度可以控制MTJ堆叠件138的电阻(RMTJ)。例如，较厚的势垒层140B可以增加MTJ堆叠件138的电阻。在一些实施例中，可以通过控制MTJ堆叠件138的电阻RMTJ以匹配连接至单元160的电路的寄生电阻，来改善单元160的性能。在一些情况下，以这种方式匹配电阻可以增加能够读取单元160的操作条件的范围。势垒层140B可以足够薄，以使得电子能够隧穿穿过势垒层140B。
参考层140C可以沉积在势垒层140B上方。可以通过诸如一层或者多层CoFe、NiFe、CoFeB、CoFeBW、其合金等、或其组合的铁磁材料形成参考层140C。在一些实施例中，参考层140C的材料包括沉积成具有诸如(100)取向的特定晶体取向的晶体材料。参考层140C的材料可以沉积成与势垒层140B具有相同的晶体取向。在一些实施例中，参考层140C的厚度可以在约1nm和约1.3nm之间。在一些情况下，控制参考层140C的厚度可以控制MTJ堆叠件138的电阻(RMTJ)。例如，较厚的参考层140C可以增加MTJ堆叠件138的电阻。如前所述，可以以这种方式控制参考层140C的厚度，以使MTJ叠层138的电阻RMTJ与相关电路的寄生电阻匹配。
间隔件层140D可以沉积在参考层140C上方。在一些实施例中，通过诸如W、Mo等、或其组合的材料形成间隔件层140D。在一些实施例中，间隔件层140D可以具有在约2埃和约1nm之间的厚度。在一些实施例中，使用较厚的间隔件层140D以减少来自上覆层的晶格失配对参考层140C或者自由层140A的影响。间隔件层140D可以足够薄，以使得电子能够隧穿穿过间隔件层140D。
合成反铁磁(SAF)层140E可以形成在间隔件层140D上方。SAF层140E用于在固定方向上钉扎参考层140C的自旋极化方向。钉扎参考层140C的自旋极化方向，使得可以通过相对于参考层140C来改变自由层140A的自旋极化方向，而使SOT-MRAM器件100的单元160在低电阻状态和高电阻状态之间进行切换。由于SAF层140E和参考层140C形成在自由层140A上方，因此可以认为图9中所示的示例MTJ堆叠件138是“顶部固定”MTJ堆叠件。
在一些实施例中，SAF层140E可以包括不同材料的多层。例如，SAF层140E可以包括一个或者多个铁磁层和一个或者多个非磁性层的堆叠件。例如，SAF层140E可以通过夹在两个铁磁层之间的非磁性层形成，或者可以是交替的非磁性层和铁磁层的堆叠件。可以通过诸如Co、Fe、Ni、CoFe、NiFe、CoFeB、CoFeBW、其合金等、或其组合的材料形成铁磁层。可以通过诸如Cu、Ru、Ir、Pt、W、Ta、Mg等、或其组合的材料形成非磁性层。在一些实施例中，SAF层140E的(一些)铁磁层可以具有在约1nm和约3nm之间的厚度。在一些实施例中，较厚的SAF层140E可以具有更强的反铁磁特性，或者可以更强劲地抵御外部磁场或者热波动。在一些实施例中，SAF层140E的(一些)非磁性层可以具有在约2埃和约1nm之间的厚度。例如，SAF层140E可以包括具有约0.4nm或者约0.85nm的厚度的Ru层，不过其他层或者厚度也是可能的。在一些实施例中，SAF层140E的一层或者多层包括沉积成具有诸如(111)取向的特定晶体取向的晶体材料。
顶部电极142可以包括在MTJ堆叠件138上方沉积的一层或者多层，以保护MTJ堆叠件138，并且提供至MTJ堆叠件138的顶部的电连接。例如，顶部电极142可以包括在MTJ堆叠件138的SAF层140E上方沉积的一层或者多层，如图9所示。顶部电极142可以包括一层或者多层材料，例如Cu、Al、Ti、Ta、W、Pt、Ni、Cr、Ru、Co、Zr、氮化钛(TiN)、氮化钽(TaN)等、其组合、或其多层。例如，顶部电极142可以包括Ru层和在Ru层上方形成的Ta层。在一些实施例中，间隔件层140D可以具有在约1nm和约5nm之间(例如约4nm)的厚度。例如，顶部电极142可以包括具有约2nm的厚度的Ru层，和形成在Ru层上方的具有约2nm的厚度的Ta层。在其他实施例中，顶部电极142可以包括与该示例不同的层和/或不同厚度的层。在一些情况下，可以认为顶部电极142是“覆盖层”，或者可以认为顶部电极142内的一层或者多层是“覆盖层”。
转至图10A-图10B，实施第一图案化工艺，以图案化SOT层136、MTJ堆叠件138、和顶部电极142。第一图案化工艺可以包括适当的光刻和蚀刻工艺。例如，可以在顶部电极142上方形成光刻胶结构(未示出)，并且对其进行图案化以形成蚀刻掩模。光刻胶结构可以包括例如图案化的光刻胶，并且还可以包括在图案化的光刻胶下面的硬掩模。在一些实施例中，光刻胶可以用于图案化硬掩模，然后硬掩模可以用于图案化下面的层。然后可以使用一种或者多种各向异性蚀刻工艺来蚀刻下面的SOT层136、MTJ堆叠件138、和顶部电极142。蚀刻工艺可以包括例如一种或者多种等离子体蚀刻工艺。如图10A所示，可以通过第一图案化工艺来暴露介电层134的区域。
在一些实施例中，通过第一图案化工艺在SOT层136中蚀刻的图案限定了SOT-MRAM器件100中每个单元160的SOT层136的形状、大小、或者横向尺寸。例如，每个单元160所包括的SOT层136具有在约50nm和约500nm之间的长度L1，和在约10nm和约100nm之间的宽度W1。在一些实施例中，SOT层136可以具有在约500nm2和约50000nm2之间的面积。在一些实施例中，每个单元160内的SOT层136延伸穿过两个相邻的底部电极132并且电连接至两个底部电极132。通过这种方式，电流可以通过SOT层136从第一底部电极132传导至第二底部电极132。在本发明中，可以认为电流流过SOT层136的方向近似平行于“x轴”，并且x轴和相应的y轴标记在图11B和一些其他随后的附图中。
转至图11A-图11B，实施第二图案化工艺，以图案化MTJ堆叠件138和顶部电极142，从而形成SOT-MRAM结构150。第二图案化工艺可以包括适当的光刻和蚀刻工艺。例如，可以在顶部电极142和介电层134上方形成光刻胶结构(未示出)。然后可以图案化光刻胶结构，以形成蚀刻掩模。光刻胶结构可以包括例如图案化的光刻胶，还可以包括在图案化的光刻胶下面的硬掩模。在一些实施例中，光刻胶可以用于图案化硬掩模，然后硬掩模可以用于图案化下面的层。然后可以使用一种或者多种各向异性蚀刻工艺来蚀刻下面的MTJ堆叠件138和顶部电极142。蚀刻工艺可以包括例如一种或者多种等离子体蚀刻工艺。在一些实施例中，SOT层136用作蚀刻停止层。通过这种方式，第二图案化工艺将MTJ堆叠件138和顶部电极142整形为在SOT层136上方具有所期望的形状和大小。另外，使用SOT层136电连接底部电极132而不是形成额外的导线和通孔，可以减少单元160的布线量(从而减小尺寸)。
如图11A-图11B所示，第二图案化工艺蚀刻MTJ堆叠件138和顶部电极142，使得MTJ堆叠件138和顶部电极142可以具有与SOT层136相比的较小的横向面积。MTJ堆叠件138和顶部电极142的所得形状可以具有近似圆形的形状，或者可以具有诸如椭圆形、圆角矩形等的长方形的形状。作为示例，图11B示出了MTJ堆叠件138和顶部电极142的放大图，该MTJ堆叠件138和顶部电极142具有近似椭圆的形状，其中沿y轴具有较长尺寸(例如，长轴)，而沿x轴具有较短尺寸(例如，短轴)。在图11A-图11B所示的实施例中，将MTJ堆叠件138图案化为具有沿x轴在约10nm和约100nm之间的长度DX，和沿y轴在约50nm和约500nm之间的长度DY。在一些实施例中，沿着垂直于沿SOT层136的电流流动方向(例如，x轴)的方向(例如，y轴)具有较长的MTJ堆叠件138的尺寸，可以允许较少的所需电流量来切换单元160的电阻状态，并且还可以允许改善单元160的电阻状态的保持。在一些实施例中，沿y轴具有较长的MTJ堆叠件138的尺寸，可以允许将MTJ堆叠件138的自由层140A的磁矩设置为正y方向或者负y方向。在其他实施例中，MTJ堆叠件138可以是圆形，或者在其他方向上具有更长的尺寸，以下在图17A-图17B中描述了这样的实施例的示例。
在图12中，根据一些实施例，在介电层124B内形成通孔126B，以进行至顶部电极142的电连接。在一些实施例中，首先在SOT-MRAM结构150上方和介电层134上方形成介电层146。介电层146可以是与以上关于介电层104所描述的材料类似的材料，并且可以使用类似的技术形成。在一些实施例中，可以在沉积介电层146的材料之后实施平坦化工艺(例如，CMP或者研磨工艺)，以暴露顶部电极142。在一些实施例中，可以使用顶部电极142作为CMP停止层来实施平坦化工艺。因此，介电材料146的顶面可以与顶部电极142的顶面齐平。
然后，可以在介电层146上方形成介电层124B。介电层124B可以是与以上关于介电层104或者介电层124A所描述的材料类似的材料，并且可以使用类似的技术来形成。在一些实施例中，在形成介电层124B之前，可以首先在介电层146上方沉积蚀刻停止层(图12中未示出)。然后可以使用光刻和蚀刻工艺，在介电层124B中形成开口，以暴露顶部电极142。例如，可以在介电层124B上方形成光刻胶结构，并且对其进行图案化，然后可以使用图案化的光刻胶结构作为蚀刻掩模，来实施各向异性蚀刻工艺。如果存在蚀刻停止层，则其可以在蚀刻工艺中用作蚀刻停止。
然后，可以在开口内沉积导电材料，以形成通孔126B。可以使用平坦化工艺来去除多余的导电材料。在一些实施例中，在沉积导电材料之前形成阻挡层。通孔126B的阻挡层或者导电材料可以类似于以上关于接触插塞118或者通孔124A所描述的阻挡层或者导电材料，并且可以使用类似的技术形成。
转至图13A-图13B，形成导线130B，以在SOT-MRAM器件100内提供电布线，并且在SOT-MRAM器件100内形成单元160。导线130B可以形成在介电层128B内，介电层128B形成在介电层124B上方。介电层128B可以是与以上关于介电层104或者介电层128A所描述的材料类似的材料，并且可以使用类似的技术形成。在一些实施例中，可以认为介电层124B和介电层128B是IMD。
导线130B可以包括与以上关于导线120或者导线130A所描述的材料类似的材料，并且可以使用类似的技术形成。例如，可以使用诸如镶嵌、双镶嵌、镀敷、沉积等、或其组合的适当技术来形成导线130B。在一些实施例中，例如，如果使用双镶嵌工艺来形成通孔126B和导线130B，则可以在同一步骤中沉积通孔126B和导线130B的导电材料。
如图13A所示，导线130B通过通孔126B进行至顶部电极142的电接触，并因此形成SOT-MRAM器件100的单元160。在图13A-图13B中已标记了一些示例性单元160。在一些实施例中，导线130B的一部分用作用于SOT-MRAM器件100中的每个单元160的读取位线(“RBL”)(在下面更详细地描述)，并且相应地标记为“RBL”。本发明的实施例可以允许单元160形成为具有较小的横向尺寸，这可以增加SOT-MRAM器件100的存储器密度，并且由于单元160内部和之间的更短的布线距离而可以允许提高运行速度。在一些实施例中，单元160可以形成为具有在约30nm和约300nm之间的长度L2，和在约20nm和约200nm之间的宽度W2。在一些实施例中，单元160可具有在约600nm2和约60000nm2之间的面积。在一些实施例中，单元160包括三个相邻的栅极结构114的部分，并且单元160的长度L2至少部分地由栅极结构114之间的间距来确定。例如，单元160的长度L2可以是相邻栅极结构114之间的间距的大约三倍。在一些实施例中，单元160包括三个相邻的鳍部116的部分，并且单元160的宽度W2至少部分地由鳍部116之间的间距来确定。例如，单元160宽度的W2可以是相邻鳍部116之间的间距的大约两倍。
转至图14，根据一些实施例，形成附加的通孔126C和导线130C，以形成SOT-MRAM器件100。图14示出了在导电线130B上方形成的单组通孔(通孔126C)和导线(导电线130C)，但是在其他实施例中，可以在堆叠件中形成多组通孔和/或导线。可以以与通孔126C和导线130C类似的方式形成多组通孔和导线。通孔124C和导线130C可以类似于通孔124B和导线130B，并且可以由类似的材料并且以类似的方式形成。如图14所示，通孔126C可以形成在介电层124C中，导线130C可以形成在介电层128C中。可以认为介电层124C和/或介电层128C是IMD。
图15示出了根据一些实施例的SOT-MRAM器件100的单元160和与读取和写入操作相对应的电压的示意图。单元160包括两个晶体管110，两个晶体管110的漏极连接至SOT层136。第一晶体管110的源极连接至第一源极线“SL1”，第一源极线“SL1”可以是SL1导线120，如例如图14所示。第二晶体管110的源极连接至第二源极线“SL2”，第二源极线“SL2”可以是SL2导线120，如例如图14所示。第一晶体管110的栅极结构114连接至第一字线“WL1”，第二晶体管110的栅极结构114连接至第二字线“WL2”。每个字线WL1和WL2可以电连接至晶体管110的栅极结构114，例如在图14中所示的标记为“WL”的相应栅极结构114。在一些实施例中，第一导线可以电连接至WL1栅极结构114，第二导线可以电连接至WL2栅极结构114。单元160的MTJ堆叠件138连接至读取位线“RBL”，读取位线“RBL”可以是如例如图14所示的导线130B。这里描述的单元160使用相同的字线(WL1，WL2)进行读取操作和写入操作，因此，例如相对于具有用于读取操作和用于写入操作的分开的字线的单元构造而言，可以减少布线量。通过以这种方式合并用于读取和写入操作的字线，可以减小单元的尺寸，并且可以减小字线的电阻。
参考图15中的表格，通过将电压“Vr”施加至RBL、将零电压(例如，用作接地(“GND”))施加至SL1和SL2、将电压“Vg”施加至WL1和WL2，来实施单元160的读取操作。通过这种方式，晶体管110导通，从而允许电流从RBL流过MTJ堆叠件138，并且流至SL1/SL2。在SL1/SL2和RBL之间流动的电流量指示单元160是处于高电阻状态还是处于低电阻状态。单元160的高电阻状态和低电阻状态对应于不同的位状态(例如，“0”或者“1”)，因此电流量指示单元160的位状态是对应于“0”还是对应于“1”。在一些情况下，如上所述将SL1和SL2都用作GND可以减小读取操作的电阻，从而可以降低功耗并且提高读取速度。
通过使电流流过SOT层136、在SOT层136中所产生的自旋极化电流将其自旋转移至MTJ堆叠件138的自由层140A、并且将自由层140A的磁矩设置为两个方向之一，来实施单元160的写入操作。SOT层136内的电流方向决定自由层140A的磁矩设置的方向。自由层140A的磁矩的两个方向对应于单元160的两个状态(高电阻或者低电阻)。
在图15所示的单元160中，通过将电压“Vg”施加至WL1和WL2、并且将不同的电压施加至SL1和SL2，来实施写入操作。施加至SL1和SL2的电压取决于期望单元160的高电阻状态还是低电阻状态。在写入操作期间，由于没有电流流过MTJ堆叠件138，因此RBL电压保持浮动。例如，可以通过将电压“Vw”施加至SL1、和将零电压(例如，GND)施加至SL2，来将“0”写入单元160。这使得电流沿x方向(例如，图15中的从左到右)流过SOT层136，并且将自由层140A的磁矩设置为对应第一方向。可以通过将电压“Vw”施加至SL2、和将零电压(例如，GND)施加至SL1，来将“1”写入单元160。这使得电流沿反x方向(例如，图15中的从右到左)流过SOT层136，并且将自由层140A的磁矩设置为对应第二方向。通过这种方式，可以仅使用两个晶体管110来实施SOT-MRAM器件100的单元160的读取和写入操作。
图16示出了根据一些实施例的SOT-MRAM器件100的单元160和与读取和写入操作相对应的电压的示意图。图16所示的单元160类似于图15所示的单元，除了仅单个字线“WL”连接至两个晶体管110、而不是将每个晶体管110连接至独立的字线(例如，WL1和WL2)。由于在读取和写入操作期间每个晶体管110的栅极设置为相同的电压，因此两个晶体管110的栅极可以连接至相同的字线(WL)，如图16所示。例如，单条导线可以电连接至两个晶体管110的WL栅极结构114。在一些情况下，以这种方式使用单个字线(WL)可以减少SOT-MRAM器件100内的布线量，这可以减小SOT-MRAM器件100的整体尺寸。
参考图16中的表格，通过将电压“Vr”施加至RBL、将零电压(例如，用作接地(“GND”))施加至SL1和SL2、和将电压“Vg”施加至WL，来实施单元160的读取操作。通过电压“Vg”施加至WL、并且将不同的电压施加至SL1和SL2，来实施写入操作。在写入操作期间，由于没有电流流过MTJ堆叠件138，因此RBL电压保持浮动。作为示例，可以通过将电压“Vw”施加至SL1、和将零电压(例如，GND)施加至SL2，将“0”写入单元160；以及，可以通过将电压“Vw”施加至SL2、和将零电压(例如，GND)施加至SL1，将“1”写入单元160。在一些情况下，如上所述将SL1和SL2都用作GND可以减小读取操作的电阻，从而可以降低功耗并且提高读取速度。
转至图17A-图17B，示出了根据一些实施例的SOT-MRAM器件100的形成中的中间步骤。图17A-图17B所示的结构与图11A-图11B所示的结构相似，除了SOT-MRAM结构150的MTJ堆叠件138和顶部电极142已经图案化为具有近似椭圆的形状，其中沿x轴具有较长尺寸(例如，长轴)，而沿y轴具有较短尺寸(例如，短轴)。在一些实施例中，沿x轴具有较长的MTJ堆叠件138的尺寸，可以允许将MTJ堆叠件138的自由层140A的磁矩设置为正x方向或者负x方向。在图17A-图17B所示的实施例中，将MTJ堆叠件138图案化为具有沿y轴在约10nm和约100nm之间的长度DY，和沿x轴在约50nm和约500nm之间的长度DX。在一些实施例中，MTJ堆叠件138可以是圆形，这可以允许将MTJ堆叠件138的自由层140A的磁矩设置为正z方向或者负z方向。在一些实施例中，可以在SOT-MRAM器件100内并入永磁体或者电磁体(未示出)，以确保当MTJ堆叠件138具有较长的x轴尺寸时、或者当MTJ堆叠件138是圆形时，自由层的确定性切换。通过这种方式，SOT-MRAM器件100的SOT-MRAM结构150可以形成为具有不同的构造或者形状。
转至图18，示出了根据一些实施例的具有单元170的SOT-MRAM器件200的平面图。为了清楚起见，图18中未显示SOT-MRAM器件200的某些部件。图18所示的平面图类似于图11B所示的关于SOT-MRAM器件100的平面图，除了SOT-MRAM器件200的布线(例如导线120)、鳍部116、栅极结构114、和SOT-MRAM结构150的布局与SOT-MRAM器件100具有不同的构造。还应注意，图18中所示的x轴和y轴相对于图11B中所示的x轴和y轴旋转了90度。
SOT-MRAM器件200的每个单元170包括两个晶体管110，并且以与关于SOT-MRAM器件100所描述的类似的方式操作。不过，在单元170的写入操作期间，电流沿大致平行于y轴的方向流过SOT层136。在图18所示的SOT-MRAM器件200中，单元170可以具有与SOT-MRAM器件100的单元160相比的较小的横向面积。在一些实施例中，单元170可以形成为所具有的长度L3在约40nm和约300nm之间，例如约112nm；以及，所具有的宽度W3在约40nm和约300nm之间。在一些实施例中，单元170包括两个相邻的栅极结构114的部分，并且单元170的长度L3至少部分地由栅极结构114之间的间距确定。例如，单元170的长度L3可以是相邻栅极结构114之间的间距的大约1.5倍。在一些实施例中，单元170包括五个相邻的鳍部116的部分，并且单元170的宽度W3至少部分地由鳍部116之间的间距确定。例如，单元170的宽度W3可以是相邻鳍部116之间的间距的大约四倍。图18中所示的SOT-MRAM器件200是示例，具有其他构造或者布局的其他SOT-MRAM器件在本发明的范围内。
本发明的实施例具有一些有利特征。如上所述，通过使用两个晶体管形成SOT-MRAM器件的单元，可以减小单元的尺寸。例如，由于SOT层形成在MTJ堆叠件下方并且连接至晶体管，因此不需要在MTJ堆叠件附近形成额外的通孔以连接至上面的SOT层。与其中在MTJ堆叠件上方形成SOT层的工艺相比，本文所述的用于形成单元的工艺可以具有更好的均匀性和可靠性。在一些情况下，MTJ堆叠件与相邻通孔之间所需的最小距离可能导致较大的单元尺寸，本文所述的实施例避免了这种情况。通过将读取字线和写入字线合并成用于读取和写入操作的单条字线，可以减小单元的尺寸和布线量。另外，仅使用单条读取位线(RBL)来取代分开的读取位线和写入位线，可以减少布线并且减小器件尺寸。减少的布线可以提高操作速度，还可以降低功耗。另外，可以减少用于形成SOT-MRAM器件的掩模的数量。在一些情况下，本文描述的工艺可以形成更薄或者具有更小尺寸的SOT-MRAM器件。
在一个实施例中，一种器件包括：第一晶体管和第二晶体管，位于衬底上，其中，第一晶体管包括第一栅极结构、第一漏极区、和第一源极区，并且其中，第二晶体管包括第二栅极结构、第二漏极区、和第二源极区；第一底部电极和第二底部电极，位于第一晶体管和第二晶体管上方，其中，第一底部电极电连接至第一漏极区，第二底部电极电连接至第二漏极区；自旋轨道转矩(SOT)层，位于第一底部电极和第二底部电极上方，其中，该SOT层电连接至第一底部电极和第二底部电极；磁隧道结(MTJ)堆叠件，位于SOT层上方，并且电连接至SOT层；以及顶部电极，位于MTJ堆叠件上方，并且电连接至MTJ堆叠件。在一个实施例中，第一晶体管包括第一FinFET，第二晶体管包括第二FinFET。在一个实施例中，SOT层沿着第一方向从第一底部电极至第二底部电极横向地延伸，并且沿着与第一方向垂直的第二方向，MTJ堆叠件具有最长的横向尺寸。在一个实施例中，SOT层沿着第一方向从第一底部电极至第二底部电极横向地延伸，并且沿着第一方向，MTJ堆叠件具有最长的横向尺寸。在一个实施例中，该器件包括电连接至第一栅极结构的第一字线和电连接至第二栅极结构的第二字线。在一个实施例中，第一字线电连接至第二字线。在一个实施例中，该器件包括：第一源极线，位于第一漏极区上方，并且电连接至第一漏极区；以及第二源极线，位于第二漏极区上方，并且电连接至第二漏极区。在一个实施例中，MTJ堆叠件包括：铁磁自由层、位于铁磁自由层上方的势垒层、位于势垒层上方的铁磁参考层、以及位于铁磁参考层上方的合成反铁磁层。
在一个实施例中，一种器件包括：衬底；磁阻随机存取存储器(MRAM)单元，位于衬底上，其中，每个MRAM单元包括：第一导电部件和第二导电部件，位于介电层内；自旋轨道转矩(SOT)层，在第一导电部件和第二导电部件上方延伸，其中，该SOT层电连接至第一导电部件和第二导电部件；磁隧道结(MTJ)堆叠件，位于SOT层上方，并且电连接至SOT层；顶部电极，位于MTJ堆叠件上方，并且电连接至MTJ堆叠件；以及第三导电部件，在MRAM单元的第一MRAM单元和MRAM单元的第二MRAM单元上方延伸，其中，第三导电部件电连接至第一MRAM单元的顶部电极和第二MRAM单元的顶部电极。在一个实施例中，该器件包括位于衬底上的第一FinFET和第二FinFET，其中，第一导电部件电连接至第一FinFET，第二导电部件电连接至第二FinFET。在一个实施例中，该器件包括横向地设置在第一FinFET和第二FinFET之间的伪FinFET。在一个实施例中，每个MRAM单元具有在500nm2和60000nm2之间的面积。在一个实施例中，MTJ堆叠件包括自由层和参考层，其中，SOT层设置在参考层和衬底之间。在一个实施例中，MTJ堆叠件具有小于SOT层的横向面积的横向面积。在一个实施例中，MTJ堆叠件横向地设置在第一导电部件和第二导电部件之间。
在一个实施例中，一种方法包括：在半导体衬底上方沉积第一介电层；在第一介电层上方沉积第一电极层；蚀刻第一电极层，以形成第一电极，和与第一电极横向地分隔开的第二电极；在第一电极和第二电极上沉积自旋轨道转矩(SOT)材料；在SOT材料上沉积磁隧道结(MTJ)层；在MTJ层上沉积第二电极层；蚀刻SOT材料，以形成从第一电极至第二电极延伸的SOT层；蚀刻MTJ层，以在SOT层上形成MTJ堆叠件；以及蚀刻第二电极层，以在MTJ堆叠件上形成顶部电极。在一个实施例中，该方法包括在半导体衬底中形成第一FinFET和第二FinFET。在一个实施例中，该方法包括在衬底上方形成第一导线，其中，第一电极和第二电极电连接至第一导线。在一个实施例中，该方法包括在MTJ堆叠件上方形成第二导线，其中，第二导线电连接至顶部电极。在一个实施例中，第二导线具有比第一导线更大的线宽。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (20)

1.一种半导体器件，包括：
第一晶体管和第二晶体管，位于衬底上，其中，所述第一晶体管包括第一栅极结构、第一漏极区、和第一源极区，并且其中，所述第二晶体管包括第二栅极结构、第二漏极区、和第二源极区；
伪晶体管，位于所述衬底上，其中，所述伪晶体管包括伪栅极结构，其中，所述伪晶体管横向地位于所述第一晶体管和所述第二晶体管之间；
第一底部电极和第二底部电极，位于所述第一晶体管和所述第二晶体管上方，其中，所述第一底部电极电连接至所述第一漏极区，所述第二底部电极电连接至所述第二漏极区；
自旋轨道转矩层，位于所述第一底部电极和所述第二底部电极上方，其中，所述自旋轨道转矩层电连接至所述第一底部电极和所述第二底部电极；
磁隧道结堆叠件，位于所述自旋轨道转矩层上方，并且电连接至所述自旋轨道转矩层；以及
顶部电极，位于所述磁隧道结堆叠件上方，并且电连接至所述磁隧道结堆叠件。
2.根据权利要求1所述的半导体器件，其中，所述第一晶体管包括第一FinFET，所述第二晶体管包括第二FinFET。
3.根据权利要求1所述的半导体器件，其中，所述自旋轨道转矩层沿着第一方向从所述第一底部电极至所述第二底部电极横向地延伸，并且其中，沿着与所述第一方向垂直的第二方向，所述磁隧道结堆叠件具有最长的横向尺寸。
4.根据权利要求1所述的半导体器件，其中，所述自旋轨道转矩层沿着第一方向从所述第一底部电极至所述第二底部电极横向地延伸，并且其中，沿着所述第一方向，所述磁隧道结堆叠件具有最长的横向尺寸。
5.根据权利要求1所述的半导体器件，还包括电连接至所述第一栅极结构的第一字线，和电连接至所述第二栅极结构的第二字线。
6.根据权利要求5所述的半导体器件，其中，所述第一字线电连接至所述第二字线。
7.根据权利要求1所述的半导体器件，还包括：第一源极线，位于所述第一漏极区上方，并且电连接至所述第一漏极区；以及第二源极线，位于所述第二漏极区上方，并且电连接至所述第二漏极区。
8.根据权利要求1所述的半导体器件，其中，所述磁隧道结堆叠件包括：铁磁自由层、位于所述铁磁自由层上方的势垒层、位于所述势垒层上方的铁磁参考层、以及位于所述铁磁参考层上方的合成反铁磁层。
9.一种半导体器件，包括：
衬底；
鳍，在所述衬底上延伸；
多个磁阻随机存取存储器单元，位于所述衬底上，其中，所述多个磁阻随机存取存储器单元的每个磁阻随机存取存储器单元包括：
第一导电部件和第二导电部件，位于介电层内，所述第一导电部件位于所述鳍的正上方，并且所述第二导电部件位于所述鳍的正上方；
自旋轨道转矩层，在所述第一导电部件和所述第二导电部件上方延伸，其中，所述自旋轨道转矩层电连接至所述第一导电部件和所述第二导电部件；
磁隧道结堆叠件，位于所述自旋轨道转矩层上方，并且电连接至所述自旋轨道转矩层，其中，所述磁隧道结堆叠件位于所述鳍正上方；以及
顶部电极，位于所述磁隧道结堆叠件上方，并且电连接至所述磁隧道结堆叠件；以及
第三导电部件，在所述多个磁阻随机存取存储器单元的第一磁阻随机存取存储器单元和所述多个磁阻随机存取存储器单元的第二磁阻随机存取存储器单元上方延伸，其中，所述第三导电部件电连接至所述第一磁阻随机存取存储器单元的所述顶部电极和所述第二磁阻随机存取存储器单元的所述顶部电极。
10.根据权利要求9所述的半导体器件，还包括位于所述衬底上的第一FinFET和第二FinFET，所述第一FinFET包括所述鳍的第一部分，并且所述第二FinFET包括所述鳍的第二部分，其中，所述第一导电部件电连接至所述第一FinFET，所述第二导电部件电连接至所述第二FinFET。
11.根据权利要求10所述的半导体器件，还包括横向地设置在所述第一FinFET和所述第二FinFET之间的伪FinFET，所述伪FinFET包括位于所述鳍的第一部分和所述鳍的第二部分之间的第三部分。
12.根据权利要求9所述的半导体器件，其中，所述多个磁阻随机存取存储器单元的每个磁阻随机存取存储器单元具有在500nm2和60000nm2之间的面积。
13.根据权利要求9所述的半导体器件，其中，所述磁隧道结堆叠件包括自由层和参考层，其中，所述自旋轨道转矩层设置在所述参考层和所述衬底之间。
14.根据权利要求9所述的半导体器件，其中，所述磁隧道结堆叠件的横向面积小于所述自旋轨道转矩层的横向面积。
15.根据权利要求9所述的半导体器件，其中，所述磁隧道结堆叠件横向地设置在所述第一导电部件和所述第二导电部件之间。
16.一种形成半导体器件的方法，包括：
形成在半导体衬底上方延伸的鳍；
在所述半导体衬底上方沉积第一介电层；
在所述第一介电层上方沉积第一电极层；
蚀刻所述第一电极层，以形成第一电极，和与所述第一电极横向地分隔开的第二电极，其中，所述第一电极位于所述鳍的正上方，并且所述第二电极位于所述鳍的正上方；
在所述第一电极和所述第二电极上沉积自旋轨道转矩材料；
在所述自旋轨道转矩材料上沉积多层磁隧道结层；
在所述多层磁隧道结层上沉积第二电极层；
蚀刻所述自旋轨道转矩材料，以形成从所述第一电极至所述第二电极延伸的自旋轨道转矩层；
蚀刻所述多层磁隧道结层，以在所述自旋轨道转矩层上形成磁隧道结堆叠件，其中，所述磁隧道结堆叠件位于所述鳍正上方；以及
蚀刻所述第二电极层，以在所述磁隧道结堆叠件上形成顶部电极。
17.根据权利要求16所述的方法，还包括在所述半导体衬底中形成第一FinFET和第二FinFET，所述第一FinFET包括所述鳍的第一部分，并且所述第二FinFET包括所述鳍的第二部分。
18.根据权利要求16所述的方法，还包括在所述半导体衬底上方形成多个第一导线，其中，所述第一电极和所述第二电极电连接至所述多个第一导线。
19.根据权利要求18所述的方法，还包括在所述磁隧道结堆叠件上方形成多个第二导线，其中，所述多个第二导线中的一个第二导线电连接至所述顶部电极。
20.根据权利要求19所述的方法，其中，所述多个第二导线具有比所述多个第一导线更大的线宽。
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