KR20210053124A - 반도체 mram 디바이스 및 방법 - Google Patents

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KR20210053124A
KR20210053124A KR1020200011817A KR20200011817A KR20210053124A KR 20210053124 A KR20210053124 A KR 20210053124A KR 1020200011817 A KR1020200011817 A KR 1020200011817A KR 20200011817 A KR20200011817 A KR 20200011817A KR 20210053124 A KR20210053124 A KR 20210053124A
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샤이-제이 린
밍유안 송
히로키 노구치
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은, 반도체 기판 위에 제 1 유전체층을 퇴적하는 단계; 제 1 유전체층 위에 제 1 전극층을 퇴적하는 단계; 제 1 전극 및 제 1 전극으로부터 측방으로 분리되는 제 2 전극을 형성하기 위해 제 1 전극층을 에칭하는 단계; 제 1 전극 및 제 2 전극 상에 스핀 궤도 토크(SOT) 재료를 퇴적하는 단계; SOT 재료 상에 복수의 자기 터널 접합(MTJ)층들을 퇴적하는 단계; 복수의 MTJ층들 상에 제 2 전극층을 퇴적하는 단계; 제 1 전극으로부터 제 2 전극까지 연장되는 SOT층을 형성하기 위해 SOT 재료를 에칭하는 단계; SOT층 상에 MTJ 스택을 형성하기 위해 복수의 MTJ층들을 에칭하는 단계; 및 MTJ 스택 상에 상부 전극을 형성하기 위해 제 2 전극층을 에칭하는 단계를 포함한다.

Description

반도체 MRAM 디바이스 및 방법{SEMICONDUCTOR MRAM DEVICE AND METHOD}
예시들로서, 셀 폰들 및 개인용 컴퓨팅 디바이스들을 포함한 전자 응용들을 위해 집적 회로들 내에 반도체 메모리들이 사용된다. 일 유형의 반도체 메모리 디바이스는, 반도체 기술, 자기 재료들 및 디바이스들을 조합한 스핀 일렉트로닉스(spin electronics)를 포함하는 자기 저항성 랜덤 액세스 메모리(Magneto-Resistive Random Access Memory; MRAM)이다. 전자들의 전하보다는, 전자들의 스핀들이 이들의 자기 모멘트들을 통해 비트값들을 저장하는데 사용된다.
종래의 MRAM 셀들은 스핀 전달 토크(Spin-Transfer Torque; STT) MRAM 셀들이다. 통상적인 STT-MRAM 셀은, 피닝층(pinning layer), 피닝층 위의 피닝된 층(pinned layer), 피닝된 층 위의 터널층, 및 터널층 위의 자유층을 포함하는 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 스택을 포함할 수 있다. MRAM 셀의 형성 동안, 다수의 블랭킷층(blanket layer)들이 먼저 퇴적된다. MTJ 스택을 형성하기 위해 블랭킷층들이 이어서 포토리소그래피 및 에칭 프로세스를 통해 패터닝된다.
STT-MRAM 셀들은, 프로그래밍 전류들이 터널층을 통과해야만 하고, 따라서 터널층을 저하시키거나 터널층에 데미지를 준다는 사실로 인해 신뢰성 문제(reliability problem)를 겪는다. 이에 따라, 스핀 궤도 토크(Spin Orbit Torque; SOT) MRAM이 개발되었다. SOT-MRAM 셀들의 프로그래밍에서, 프로그래밍 전류는 터널층을 통과하지 않고, 따라서 SOT-MRAM의 신뢰성이 STT-MRAM에 비해 향상된다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a, 도 1b, 도 2a, 도 2b, 도 3, 도 4a, 도 4b, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10a, 도 10b, 도 11a, 도 11b, 도 12, 도 13a, 도 13b, 및 도 14는 일부 실시예들에 따른, 스핀 궤도 토크(SOT) 자기 저항성 랜덤 액세스 메모리(MRAM) 디바이스의 형성에서의 중간 스테이지들의 단면도들 및 평면도들을 예시한다.
도 15 및 도 16은 일부 실시예들에 따른 SOT-MRAM 셀들의 판독 동작들 및 기록 동작들을 예시한다.
도 17a, 도 17b, 및 도 18은 일부 실시예들에 따른, SOT-MRAM 디바이스들의 형성에서의 중간 스테이지들의 단면도들 및 평면도들을 예시한다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 도시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
스핀 궤도 토크(SOT) 자기 저항성 랜덤 액세스 메모리(MRAM) 셀 및 그 형성 방법이 다양한 실시예들에 따라 제공된다. SOT MRAM 셀의 형성에서의 중간 스테이지들이 일부 실시예들에 따라 예시된다. 일부 실시예들의 일부 변형예들이 논의된다. 본원에서 논의되는 실시예들은 본 개시의 발명내용(subject matter)을 구성하거나 사용하게 하기 위한 예시들을 제공하기 위한 것이며, 당업자는, 구성되면서 상이한 실시예들의 고려된 범위 내에 있을 수 있는 변형예들을 쉽게 이해할 것이다. 다양한 도면들 및 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 사용된다. 방법 실시예들이 특정 순서로 수행되는 것으로서 논의될 수 있지만, 다른 방법 실시예들이 임의의 논리적 순서로 수행될 수 있다.
본 개시의 일부 실시예들에 따르면, SOT-MRAM 셀은 MTJ 스택 아래에 형성된 SOT층을 포함한다. SOT층은 2개의 트랜지스터들에 커플링되고, MTJ 스택은 리딩 비트 라인(Reading Bit Line)에 커플링된다. 이 방식으로 셀을 형성함으로써, 셀의 사이즈가 감소될 수 있고 셀 내의 라우팅의 양이 감소될 수 있다. 이는 SOT-MRAM 디바이스의 속도 및 전력 효율을 향상시킬 수 있으면서, 또한 SOT-MRAM 디바이스의 사이즈를 감소시킨다. 추가적으로, 본원에서 논의되는 바와 같이 셀을 형성함으로써 셀을 형성하기 위한 프로세스 단계들의 수가 감소될 수 있다.
도 1a, 도 1b 내지 도 14는 일부 실시예들에 따른, SOT-MRAM 디바이스(100)(예를 들어, 도 14를 보라)의 형성에서의 중간 스테이지들의 단면도들 및 평면도들을 예시한다. 도 1a, 도 2a, 도 4a, 도 10a, 도 11a, 및 도 13a에 도시된 단면도는, 도 1b에 라벨링된 예시적인 단면(A-A)과 같은, 도 1b, 도 2b, 도 4b, 도 10b, 도 11b, 및 도 13b에 도시된 평면의 단면에 대응한다. SOT-MRAM 디바이스(100)는 SOT-MRAM 디바이스(100) 내에 어레이로 배열된 다수의 셀들(160)을 포함한다. SOT-MRAM 디바이스(110)의 각각의 셀(160)은, 판독되거나 기록될 수 있는 단일 비트를 저장하는 메모리로서 역할한다. 도 1a, 도 1b, 도 2a, 도 2b, 도 4a, 도 4b, 도 10a, 도 10b, 도 11a, 및 도 11b에서, 셀(160)이 후속하여 형성되는 예시적인 영역이 영역(160’)으로 라벨링된다. 일부 실시예들에서, 각각의 셀(160)은, 예를 들어 FinFET들일 수 있는 2개의 트랜지스터들(110)에 커플링되는 SOT-MRAM 구조물(150)(도 8 내지 도 11a, 도 11b를 보라)을 포함한다.
도 1a 및 도 1b는 일부 실시예들에 따른, 기판(102) 및 기판(102) 상에 형성된 다수의 트랜지스터들(110)의 단면도 및 평면도를 도시한다. 트랜지스터들(110)은 SOT-MRAM 디바이스(100)의 후속하여 형성되는 셀들(160)의 부분이다. 일부 예시적인 트랜지스터들(110)이 도 1a 및 도 1b에 표시된다. 기판(102)은 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판, 또는 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판의 능동층(active layer)일 수 있다. 반도체 기판은 게르마늄과 같은 다른 반도체 재료들; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 갈륨 질화물, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬(indium antimonide)을 포함하는 화합물 반도체; 실리콘 게르마늄(silicon germanium; SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다중층 또는 구배 기판(gradient substrate)들과 같은 다른 기판들이 또한 사용될 수 있다.
일부 실시예들에서, 트랜지스터들(110)은, 핀들(116), 게이트 구조물들(114), 및 소스 영역들(112S)과 드레인 영역들(112D)을 포함하는 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)들이다. 도 1a 및 도 1b에 도시된 바와 같이, 핀들(116)은 기판(102) 상에 형성되고 기판(102)과 동일한 재료 또는 상이한 재료를 포함할 수 있다. 일부 실시예들에서, 프로세스 균일성을 향상시키기 위해 일부 핀들(116) 간에 더미 핀들(116D)이 형성될 수 있다. 게이트 구조물들(114)이 다수의 핀들(116) 위에 형성되고 핀들(116)에 수직인 방향으로 연장된다. 일부 실시예들에서, 게이트 구조물들(114)의 측벽들에 스페이서들(도면들에서는 도시 생략)이 배치될 수 있다. 일부 실시예들에서, 프로세스 균일성을 향상시키기 위해 일부 게이트 구조물들(114) 간에 더미 게이트 구조물들(114D)이 형성될 수 있다. 더미 게이트 구조물들(114D)은 일부 실시예들에서 “더미 트랜지스터들” 또는 “더미 FinFET들”로 간주될 수 있다. 일부 게이트 구조물들(114)이 SOT-MRAM 디바이스(100)에서 워드 라인(Word Line)들로서 사용되고(아래에서 매우 상세히 설명됨), 이에 따라 “WL”로 라벨링되어 있다. 게이트 구조물들(114)의 양 측부에 핀들(116) 내에 소스 영역들(112S) 및 드레인 영역들(112D)이 형성된다. 소스 영역들(112S) 및 드레인 영역들(112D)은, 예를 들어 핀들(116)의 주입된 영역들 또는 핀들(116) 내에 형성된 리세스들에서 성장된 에피택셜 재료일 수 있다. 도 1a 및 도 1b에 도시된 실시예에서, 각각의 핀(116)의 일 측부가 소스 영역들(112S)에 인접하고 각각의 핀(116)의 다른 측부가 드레인 영역들(112D)에 인접한다.
도면들에 도시된 트랜지스터들(110)이 대표적이며, 트랜지스터들(110)의 일부 피처들이 명확성을 위해 도면들로부터 생략되어 있을 수 있다. 다른 실시예들에서, 핀들(116), 더미 핀들(116D), 게이트 구조물들(114), 더미 게이트 구조물들(114D), 소스 영역들(112S), 드레인 영역들(112D), 또는 다른 피처들과 같은 피처들의 배열, 구성, 사이즈들, 또는 형상들은 도시된 것과 상이할 수 있다. 다른 실시예들에서, 트랜지스터들(110)은 평면형 트랜지스터들과 같은 다른 유형의 트랜지스터일 수 있다.
도 2a 및 도 2b에서, 일부 실시예들에 따르면, 기판(102) 위에 유전체층(104)이 형성되고 소스 영역들(112S) 및 드레인 영역들(112D)을 노출시키기 위해 패터닝된다. 일부 실시예들에서 유전체층(104)은 트랜지스터들(110)을 커버할 수 있고, 층간 유전체층(Inter-Layer Dielectric layer; ILD)으로 간주될 수 있다. 유전체층(104)은, 예를 들어 실리콘 질화물과 같은 질화물, 실리콘 산화물과 같은 산화물, 포스포실리케이트 글래스(phosphosilicate glass; PSG), 보로실리케이트 글래스(borosilicate glass; BSG), 붕소 도핑된 포스포실리케이트 글래스(boron-doped phosphosilicate glass; BPSG) 등, 또는 이들의 조합을 포함한 임의의 적절한 유전체 재료로 형성될 수 있다. 유전체층(104)은, 스핀 코팅, 물리적 기상 증착(physical vapor deposition; PVD), 화학적 기상 증착(chemical vapor deposition; CVD) 등, 또는 이들의 조합과 같은 임의의 허용가능한 퇴적 프로세스를 사용하여 형성될 수 있다. 일부 실시예들에서, 유전체층(104)은, 예를 들어 약 3.0보다 낮은 유전 상수(k 값)를 갖는 유전체 재료와 같은 로우 k(low-k) 유전체 재료일 수 있다.
유전체층(104)은, 접촉 플러그들(118)(도 3을 보라)의 후속 형성을 위해 소스 영역들(112S) 및 드레인 영역들(112D)을 노출시키는 개구부들(106)을 형성하기 위해 패터닝될 수 있다. 유전체층(104)은 적절한 포토리소그래피 및 에칭 프로세스를 사용하여 패터닝될 수 있다. 예를 들어, 유전체층(104) 위에 포토레지스트 구조물(도시 생략)이 형성될 수 있고 패터닝될 수 있다. 개구부들(106)은 패터닝된 포토레지스트 구조물을 에칭 마스크로서 사용하여 유전체층(104)을 에칭함으로써 형성될 수 있다. 유전체층(104)은 습식 에칭 프로세스 또는 건식 에칭 프로세스와 같은 적절한 이방성 에칭 프로세스를 사용하여 에칭될 수 있다.
도 3으로 돌아가면, 일부 실시예들에 따라 소스 영역들(112S) 및 드레인 영역들(112D)에의 전기적 연결을 구성하기 위해 접촉 플러그들(118)이 형성된다. 일부 실시예들에서, 접촉 플러그들(118)은 개구부들(106) 내로 연장되는 블랭킷 배리어층(개별적으로 도시되지는 않음)을 퇴적하고, 블랭킷 배리어층 위에 전도성 재료를 퇴적하고, 블랭킷 배리어층 및 전도성 재료의 과잉 부분들을 제거하기 위해 화학적 기계적 폴리싱(Chemical Mechanical Polish; CMP) 프로세스 또는 그라인딩 프로세스와 같은 평탄화 프로세스를 수행함으로써 형성된다. 일부 실시예들에서, 배리어층은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물, 루테늄, 로듐, 백금, 다른 귀금속들, 다른 내화 금속들, 이들의 질화물들, 이들의 조합들 등의 하나 이상의 층으로 형성될 수 있다. 접촉 플러그들(118)의 전도성 재료는 구리, 알루미늄, 텅스텐, 코발트, 이들의 합금들 등, 또는 이들의 조합들과 같은 금속 재료일 수 있다. 접촉 플러그들(118)의 배리어층 또는 전도성 재료는 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자 층 증착(Atomic Layer Deposition; ALD), 도금 등과 같은 적절한 프로세스를 사용하여 형성될 수 있다.
도 4a 및 도 4b로 돌아가면, 접촉 플러그들(118)을 전기적으로 연결하고 SOT-MRAM 디바이스(100) 내에 전기적 라우팅을 제공하기 위해 전도성 라인들(120)이 형성된다. 전도성 라인들(120)은, 유전체층(104) 위에 형성된 유전체층(122) 내에 형성될 수 있다. 유전체층(122)은 유전체층(104)(도 2a 및 도 2b를 보라)에 대해 위에서 설명된 재료와 유사한 재료일 수 있고, 유전체층(104)과 유사한 기술들을 사용하여 퇴적될 수 있다. 일부 실시예들에서 유전체층(122)은 금속간 유전체층(Inter-Metal Dielectric layer; IMD)으로 간주될 수 있다.
전도성 라인들(120)은 다마신, 이중 다마신, 도금, 퇴적 등, 또는 이들의 조합들과 같은 적절한 기술을 사용하여 형성될 수 있다. 일부 실시예들에서, 전도성 라인들(120)은 유전체층(122)을 먼저 퇴적하고 개구부들을 형성하기 위해 (예를 들어, 적절한 포토리소그래피 및 에칭 프로세스를 사용하여) 유전체층(122)을 패터닝하고, 이어서 유전체층(122) 내의 개구부들을 전도성 재료로 충전함으로써 형성된다. 예를 들어, 전도성 라인들(120)은 패터닝된 유전체층(122) 위에 선택적인 블랭킷 배리어층(개별적으로 도시되지는 않음)을 퇴적하고, 블랭킷 배리어층 위에 전도성 재료를 퇴적하고, 블랙킷 배리어층 및 전도성 재료의 과잉 부분들을 제거하기 위해 CMP 프로세스 또는 그라인딩 프로세스와 같은 평탄화 프로세스를 수행함으로써 형성될 수 있다. 배리어층 또는 전도성 재료는 접촉 플러그들(118)(도 3을 보라)에 대해 위에서 설명된 것과 유사할 수 있고, 유사한 기술들을 사용하여 퇴적될 수 있다. 일부 실시예들에서, 접촉 플러그들(118) 및 전도성 라인들(120)의 전도성 재료는, 예를 들어 접촉 플러그들(118) 및 전도성 라인들(120)을 형성하기 위해 이중 다마신 프로세스가 사용되면, 동일한 단계에서 퇴적될 수 있다.
일부 실시예들에서, 전도성 라인들(120)은 유전체층(104) 및 접촉 플러그들(118) 위에 선택적인 블랭킷 배리어층을 먼저 퇴적하고, 블랭킷 배리어층 위에 전도성 재료를 퇴적하고, 이어서 전도성 라인들(120)을 형성하기 위해 (예를 들어, 적절한 포토리소그래피 및 에칭 프로세스를 사용하여) 배리어층 및 전도성 재료를 패터닝함으로써 형성된다. 유전체층(122)이 전도성 라인들(120) 위에 퇴적될 수 있고 전도성 라인들(120)을 노출시키기 위해 평탄화 프로세스가 수행된다.
일부 실시예들에서, 일부 접촉 플러그들(118)은, 도 4b에 도시된 바와 같이 전도성 라인들(120)에 의해 서로 전기적으로 연결된다. 일부 실시예들에서, 전도성 라인들(120)의 부분들은 SOT-MRAM 디바이스(100)에서 제 1 소스 라인[“SL1 전도성 라인(120)”] 또는 제 2 소스 라인[“SL2 전도성 라인(120)”]으로서 사용되고(아래에서 매우 상세히 설명됨), 이에 따라 “SL1” 또는 “SL2”로 라벨링되어 있다. 일부 접촉 플러그들(118)은 SL1 전도성 라인들(120)에 의해 연결되고 다른 접촉 플러그들(118)은 SL2 전도성 라인들(120)에 의해 연결된다. 일부 실시예들에서, SOT-MRAM 디바이스(100)의 각각의 셀(160)은 제 1 트랜지스터(110)의 소스 영역(112S)에 연결된 SL1 전도성 라인(120) 및 제 2 트랜지스터(110)의 소스 영역(112S)에 연결된 SL2 전도성 라인(120)을 포함한다. 일부 실시예들에서, SOT-MRAM 디바이스(100)의 각각의 소스 영역(112S)은 SL1 전도성 라인(120) 또는 SL2 전도성 라인(120) 중 하나에 연결된다. SOT-MRAM 디바이스(100) 내의 전도성 라인들(120)의 패턴은 또한 도시된 패턴과 상이할 수 있고, SOT-MRAM 디바이스(100)는 접촉 플러그들(118)과 전도성 라인들(120) 사이에 전기적 라우팅의 추가 층들(예를 들어, 전도성 라인들 및 비아들)을 가질 수 있다(도 6과 관련하여 아래에서 매우 상세히 설명됨). 일부 실시예들에서, SOT-MRAM 디바이스(100)의 제 1 소스 라인들 또는 제 2 소스 라인들은, 상이한 층들 상에 형성되는 전기적 라우팅을 포함할 수 있는, 도시된 것과 상이한 전도성 라인들의 구성을 사용하여 트랜지스터들(110)에 연결될 수 있다.
도 5에서, 일부 실시예들에 따라, 전도성 라인들(120)에의 전기적 연결을 구성하기 위해 유전체층(124A) 내에 비아들(126A)이 형성된다. 일부 실시예들에서, 전도성 라인들(120) 및 유전체층(122) 위에 유전체층(124A)이 먼저 형성된다. 유전체층(122)은 유전체층(104)에 대해 위에서 설명된 재료와 유사한 재료일 수 있고, 유사한 기술들을 사용하여 형성될 수 있다. 포토리소그래피 및 에칭 프로세스를 사용하여 전도성 라인들(120)을 노출시키기 위해 유전체층(124A) 내에 개구부들이 형성될 수 있다. 예를 들어, 유전체층(124A) 위에 포토레지스트 구조물이 형성될 수 있고 패터닝될 수 있으며, 이어서 패터닝된 포토레지스트 구조물을 에칭 마스크로서 사용하여 이방성 에칭 프로세스가 수행될 수 있다. 비아들(126A)을 형성하기 위해 개구부들 내에 전도성 재료가 퇴적될 수 있다. 과잉 전도성 재료를 제거하기 위해 평탄화 프로세스가 사용될 수 있다. 일부 실시예들에서, 전도성 재료를 퇴적하기 전에 배리어층이 형성된다. 비아들(126A)의 배리어층 또는 전도성 재료는 접촉 플러그들(118)에 대해 위에서 설명된 것과 유사할 수 있고, 유사한 기술들을 사용하여 형성될 수 있다.
도 6으로 돌아가면, SOT-MRAM 디바이스(100) 내에 전기적 라우팅을 제공하기 위해 전도성 라인들(130A)이 형성된다. 전도성 라인들(130A)은, 유전체층(124A) 위에 형성된 유전체층(128A) 내에 형성될 수 있다. 유전체층(128A)은 유전체층(104)에 대해 위에서 설명된 재료와 유사한 재료일 수 있고, 유사한 기술들을 사용하여 형성될 수 있다. 일부 실시예들에서, 유전체층(124A) 및 유전체층(128A)은 IMD로 간주될 수 있다.
전도성 라인들(130A)은 전도성 라인들(120)(도 4a 및 도 4b를 보라)에 대해 위에서 설명된 재료들과 유사한 재료들을 포함할 수 있고, 유사한 기술들을 사용하여 형성될 수 있다. 예를 들어, 전도성 라인들(130A)은 다마신, 이중 다마신, 도금, 퇴적 등, 또는 이들의 조합들과 같은 적절한 기술을 사용하여 형성될 수 있다. 일부 실시예들에서, 비아들(126A) 및 전도성 라인들(130A)의 전도성 재료는, 예를 들어 비아들(126A) 및 전도성 라인들(130A)을 형성하기 위해 이중 다마신 프로세스가 사용되면, 동일한 단계에서 퇴적될 수 있다. 일부 실시예들에서, 전도성 라인들(130A)의 라인폭은 전도성 라인들(120)의 라인폭보다 클 수 있다.
일부 실시예들에서, SOT-MRAM 디바이스(100) 내에 추가 전기적 라우팅을 제공하기 위해 비아들(126A) 및 전도성 라인들(130A)과 유사한 추가 세트들의 비아들 및 전도성 라인들이 형성될 수 있다. 예를 들어, 전도성 라인들(120)을 형성하기 전에 접촉 플러그들(118) 위에 전도성 라인들 및 비아들의 추가적인 교호층(alternating layer)들이 형성될 수 있다. 일부 실시예들에서, 전도성 라인들(130A) 위에 비아들 및 전도성 라인들의 추가적인 교호층들이 형성될 수 있다. 이 방식으로, SOT-MRAM 디바이스(100) 내의 전기적 라우팅의 다른 구성들이 사용될 수 있고, 모든 그러한 구성들은 본 개시의 범위 내에 있는 것으로 간주된다.
도 7로 돌아가면, 후속하여 형성되는 SOT-MRAM 구조물(150)을 전도성 라인들(130A)에 전기적으로 연결하기 위해 하부 전극들(132)이 형성된다. 하부 전극들(132)은, 유전체층(128A) 위에 형성된 유전체층(134) 내에 형성될 수 있다. 유전체층(134)은 유전체층(104)(도 2a 및 도 2b를 보라)에 대해 위에서 설명된 재료와 유사한 재료일 수 있고, 유전체층(104)과 유사한 기술들을 사용하여 퇴적될 수 있다.
일부 실시예들에서, 하부 전극들(132)은 재료의 다중 층들로 형성된다. 하부 전극들(132)의 재료는 Cu, Al, Ti, Ta, W, Pt, Ni, Cr, Ru, Co, CoxFeyBzWw, 티타늄 질화물(titanium nitride; TiN), 탄탈륨 질화물(tantalum nitride; TaN) 등, 이들의 조합들, 또는 이들의 다중 층들을 포함할 수 있다. 예를 들어, 하부 전극들(132)은 탄탈륨 질화물층 및 탄탈륨 질화물층 위에 형성된 티타늄 질화물층을 포함할 수 있다. 하부 전극들(132)의 재료는 CVD, ALD, PVD, 스퍼터링, 도금 등, 또는 이들의 조합과 같은 하나 이상의 적절한 기술들을 사용하여 퇴적될 수 있다.
일부 실시예들에서, 하부 전극들(132)은 유전체층(128A) 및 전도성 라인들(130A) 위에 하나 이상의 블랭킷층으로서 하부 전극들(132)의 재료를 먼저 퇴적함으로써 형성된다. 하부 전극들(132)의 재료는 이어서, 예를 들어 하부 전극들(132)을 형성하기 위한 적절한 포토리소그래피 및 에칭 프로세스를 사용하여 패터닝될 수 있다. 유전체층(134)이 이어서 하부 전극들(132) 위에 퇴적될 수 있고 하부 전극들(132)을 노출시키기 위해 평탄화 프로세스가 수행된다.
일부 실시예들에서, 하부 전극들(132)은 유전체층(134)을 먼저 퇴적하고 개구부들을 형성하기 위해 (예를 들어, 적절한 포토리소그래피 및 에칭 프로세스를 사용하여) 유전체층(134)을 패터닝하고, 이어서 유전체층(134) 내의 개구부들을 하부 전극들(132)의 재료로 충전함으로써 형성된다. 일부 실시예들에서, 하부 전극들(132)의 재료의 과잉 부분들을 제거하기 위해 CMP 프로세스 또는 그라인딩 프로세스와 같은 평탄화 프로세스가 수행될 수 있다.
도 8 내지 도 11a 및 도 11b로 돌아가면, 일부 실시예들에 따른 SOT-MRAM 구조물들(150)의 형성이 도시된다. SOT-MRAM 구조물들(150)(도 11a 및 도 11b를 보라)은 SOT-MRAM 디바이스(100)의 셀들(160)의 자기 메모리 기능부를 제공하는 다중 층들을 포함한다. 예를 들어, 각각의 셀(160)은 하나의 SOT-MRAM 구조물을 포함할 수 있다. 일부 실시예들에서, SOT-MRAM 구조물(150)은 다중 층들을 블랭킷층들로서 퇴적하고 이어서 원하는 형상 및 구성을 갖는 SOT-MRAM 구조물들(150)을 형성하기 위해 층들을 패터닝함으로써 형성된다. 일부 실시예들에서, SOT-MRAM 구조물들(150)의 층들은 스핀 궤도 토크(SOT)층(136), 자기 터널 접합(MTJ) 스택(138), 및 상부 전극(142)을 포함한다. SOT-MRAM 구조물들(150)의 SOT층(136), MTJ 스택(138), 및/또는 상부 전극(142)은 하나 이상의 재료의 하나 이상의 층을 각각 포함할 수 있다.
도 8에서, 일부 실시예들에 따라, SOT-MRAM 구조물들(150)의 층들이 블랭킷층들로서 퇴적된다. 도 8에 도시된 바와 같이, 유전체층(134) 및 하부 전극들(132) 위에 SOT층(136)이 먼저 퇴적될 수 있다. 이어서 SOT층(136) 위에 MTJ 스택(138)이 퇴적될 수 있고, 이어서 MTJ 스택(138) 위에 상부 전극(142)이 퇴적될 수 있다. SOT층(136), MTJ 스택(138), 및/또는 상부 전극(142)은, 퇴적되는 재료에 따라 하나 이상의 적절한 퇴적 기술을 사용하여 퇴적될 수 있다. 퇴적 기술들은 CVD, PVD, ALD, 스퍼터링, 도금 등, 또는 이들의 조합과 같은 기술들을 포함할 수 있다.
도 9를 참조하면, 일부 실시예들에 따른 SOT-MRAM 구조물(150)의 SOT층(136), MTJ 스택(138), 및 상부 전극(142)을 형성하기 위해 퇴적된 층들이 도시된다. 도 9에서 설명되는 SOT-MRAM 구조물(150)의 층들이 대표적인 예시이며, 다른 층들, 재료들, 배열들, 조성들, 또는 치수들을 갖는 SOT-MRAM 구조물들, SOT층들, MTJ 스택들, 또는 상부 전극들은 본 개시의 범위 내에 있는 것으로 간주된다.
일부 실시예들에서, SOT층(136)이 먼저 퇴적되고, 하부 전극들(132)과의 전기적 접촉부를 구성한다. SOT-MRAM 디바이스(100)의 셀(160) 내에서, SOT층(136)은 스핀 분극 전류(spin polarized current)의 생성기로서 역할한다. 셀(160)의 SOT층(136)을 통해 전류를 전도시킴으로써, 스핀 분극 전류가 횡방향(transverse direction)으로 생성되고, 이 스핀 분극 전류가 그 위에 있는 MTJ 스택(138)의 자유층(140A)의 자기 모멘트를 제어하는데 사용된다. MTJ 스택(138) 위를 대신하여 MTJ 스택(138) 아래에 SOT층(136)을 형성함으로써, 프로세스 단계들의 수가 감소될 수 있다. 예를 들어, SOT층(136)에 연결되는 MTJ 스택(138)에 인접한 비아를 형성하기 위한 추가 프로세스 단계들이 회피된다.
일부 실시예들에서, SOT층은 W, Ta, Pt, AuPt, W3Ta, BixSey, BiSeTe, 이들의 다중 층들, 이들의 합금 등, 또는 이들의 조합들과 같은 중금속 또는 금속 합금으로 형성된다. SOT층(136)의 두께는 약 5 nm와 같이, 약 1 nm 내지 약 20 nm 사이일 수 있다. 일부 경우들에서, SOT층(136)의 두께는 SOT층(136)의 조성 또는 다른 특성들을 위해 최적화될 수 있다. 예를 들어, 더 두꺼운 SOT층(136)의 사용은 생성되는 스핀 분극 전류를 증가시킬 수 있지만, 스핀 확산(spin diffusion)이 또한 더 두꺼운 SOT층(136)의 효율을 감소시킬 수 있다. SOT층(136) 내의 스핀 확산의 양은 SOT층(136)의 재료의 스핀 확산 길이에 의존할 수 있다. 이 방식으로, SOT층(136)의 두께는, SOT층(136)을 위해 사용되는 주어진 응용 및 주어진 재료에 대해 셀(160)의 성능을 최대화하기 위해 선택될 수 있다.
이어서 일부 실시예들에서 자유층(140A), 배리어층(140B), 기준층(140C), 스페이서층(140D), 및 합성 반강자성(Synthetic Anti-Ferromagnetic; SAF)층(140E)을 포함하는 MTJ 스택(138)이 SOT층(136) 위에 형성된다. SOT층(136) 위에 MTJ 스택(138)의 자유층(140A)이 퇴적될 수 있다. 셀(160)의 MTJ 스택(138) 내에서, 자유층(140A)은 상태 유지층(state-keeping layer)으로서 역할하고, 이 층의 자기 상태가 셀(160)의 상태를 결정한다. 예를 들어, 자유층(140A)의 자기 모멘트는 [예를 들어, SOT층(136)에 흐르는 전류를 제어함으로써] 제어가능하고, 이 방식으로 자유층(140A)의 자기 모멘트를 제어함으로써, 셀(160)의 저항이 고저항 상태 또는 저저항 상태에 놓일 수 있다. 셀(160)이 고저항 상태 또는 저저항 상태에 있는지의 여부는 자유층(140A) 및 기준층(140C)의 스핀 분극들의 비교적인 방위(relative orientation)들에 의존한다. 자유층(140A)은 CoFe, NiFe, CoFeB, CoFeBW, Ru, 이들의 합금들 등, 또는 이들의 조합들의 하나 이상의 층과 같은 하나 이상의 강자성 재료들로 형성될 수 있다. 자유층(140A)은, 층들 또는 재료들의 다른 구성들이 사용될 수 있지만, CoFeB의 2개의 층들 사이의 Ru의 층과 같은 상이한 재료들의 다중 층들을 포함할 수 있다. 일부 실시예들에서, 자유층(140A)의 재료는 (100) 방위와 같은 특정 결정 방위를 갖도록 퇴적된 결정 재료를 포함한다. 자유층(140A)의 두께는 약 0.4 nm 내지 약 4 nm 사이일 수 있다. 일부 실시예들에서, 평면 내 자기 이방성(in-plane magnetic anisotropy; IMA)을 갖는 자유층(140A)은 약 1.3 nm 내지 약 4 nm 사이의 두께를 가질 수 있거나, 평면 수직 자기 이방성(perpendicular-to-plane magnetic anisotropy; PMA)을 갖는 자유층(140A)은 약 0.4 nm 내지 약 1.3 nm 사이의 두께를 가질 수 있다. 자유층(140A)의 적절한 두께는 자유층(140A)의 조성 또는 자유층(140A)의 자기 성질들에 의해 결정될 수 있다.
자유층(140A) 위에 배리어층(140B)이 퇴적될 수 있다. 일부 실시예들에서, 배리어층(140B)은 MgO, AlO, AlN 등, 또는 이들의 조합들과 같은 하나 이상의 재료로 형성된다. 일부 실시예들에서, 배리어층(140B)의 재료는 (100) 방위와 같은 특정 결정 방위를 갖도록 퇴적된 결정 재료를 포함한다. 배리어층(140B)의 재료는 자유층(140A)과 동일한 결정 방위를 갖도록 퇴적될 수 있다. 일부 실시예들에서, 배리어층(140B)은 약 1 nm와 같이, 약 0.6 nm 내지 약 3 nm 사이의 두께를 가질 수 있다. 일부 경우들에서, 배리어층(140B)의 두께를 제어하는 것이 MTJ 스택(138)의 저항(RMTJ)을 제어할 수 있다. 예를 들어, 더 두꺼운 배리어층(140B)이 MTJ 스택(138)의 저항을 증가시킬 수 있다. 일부 실시예들에서, 셀(160)의 성능은, MTJ 스택(138)의 저항(RMTJ)을, 셀(160)에 연결된 회로(들)의 기생 저항(parasitic resistance)과 매칭되도록 제어함으로써 향상될 수 있다. 일부 경우들에서, 이 방식으로 저항들을 매칭시키는 것이 셀(160)이 판독될 수 있는 동작 조건들의 범위들을 증가시킬 수 있다. 배리어층(140B)은, 전자들이 배리어층(140B)을 통해 터널링될 수 있을만큼 충분히 얇을 수 있다.
배리어층(140B) 위에 기준층(140C)이 퇴적될 수 있다. 기준층(140C)은 CoFe, NiFe, CoFeB, CoFeBW, 이들의 합금들 등, 또는 이들의 조합들의 하나 이상의 층과 같은 강자성 재료로 형성될 수 있다. 일부 실시예들에서, 기준층(140C)의 재료는 (100) 방위와 같은 특정 결정 방위를 갖도록 퇴적된 결정 재료를 포함한다. 기준층(140C)의 재료는 배리어층(140B)과 동일한 결정 방위를 갖도록 퇴적될 수 있다. 기준층(140C)의 두께는 일부 실시예들에서 약 1 nm 내지 약 1.3 nm 사이일 수 있다. 일부 경우들에서, 기준층(140C)의 두께를 제어하는 것이 MTJ 스택(138)의 저항(RMTJ)을 제어할 수 있다. 예를 들어, 더 두꺼운 기준층(140C)이 MTJ 스택(138)의 저항을 증가시킬 수 있다. 기준층(140C)의 두께는, 이전에 설명된 바와 같이, MTJ 스택(138)의 저항(RMTJ)을 연관된 회로의 기생 저항과 매칭시키기 위해 이 방식으로 제어될 수 있다.
기준층(140C) 위에 스페이서층(140D)이 퇴적될 수 있다. 일부 실시예들에서, 스페이서층(140D)은 W, Mo 등, 또는 이들의 조합들과 같은 재료로 형성된다. 일부 실시예들에서, 스페이서층(140D)은 약 2 Å 내지 약 1 nm 사이의 두께를 가질 수 있다. 일부 실시예들에서, 기준층(140C) 또는 자유층(140A) 상의 결정 격자 불균형(crystalline lattice mismatch)의 효과를 그 위에 있는 층들로부터 감소시키기 위해 더 두꺼운 스페이서층(140D)이 사용될 수 있다. 스페이서층(140D)은, 전자들이 스페이서층(140D)을 통해 터널링될 수 있을만큼 충분히 얇을 수 있다.
스페이서층(140D) 위에 합성 반강자성(SAF)층(140E)이 형성될 수 있다. SAF층(140E)은 기준층(140C)의 스핀 분극 방향을 고정된 방향으로 피닝하는데 사용된다. 기준층(140C)의 스핀 분극 방향을 피닝하는 것은, 기준층(140C)에 비교적인 자유층(140A)의 스핀 분극 방향을 변경함으로써 SOT-MRAM 디바이스(100)의 셀(160)이 저저항 상태와 고저항 상태 사이에서 토글링(toggling)되도록 한다. 자유층(140A) 위에 SAF층(140E) 및 기준층(140C)이 형성되기 때문에, 도 9에 도시된 예시적인 MTJ 스택(138)은 “상향 피닝된(top-pinned)” MTJ 스택으로 간주될 수 있다.
SAF층(140E)은 일부 실시예들에서 상이한 재르의 다중 층들을 포함할 수 있다. 예를 들어, SAF층(140E)은 하나 이상의 강자성층 및 하나 이상의 비자기층의 스택을 포함할 수 있다. 예를 들어, SAF층(140E)은 2개의 강자성층들 사이에 개재된 비자기층으로 형성될 수 있거나 교호하는 비자기층들 및 강자성층들의 스택일 수 있다. 강자성층들은 Co, Fe, Ni, CoFe, NiFe, CoFeB, CoFeBW, 이들의 합금들 등, 또는 이들의 조합들과 같은 재료로 형성될 수 있다. 비자기층들은 Cu, Ru, Ir, Pt, W, Ta, Mg 등, 또는 이들의 조합들과 같은 재료로 형성될 수 있다. 일부 실시예들에서, SAF층(140E)의 강자성층(들)은 약 1 nm 내지 약 3 nm 사이의 두께를 가질 수 있다. 일부 실시예들에서, 더 두꺼운 SAF층(140E)이 더 강한 반강자성 성질들을 가질 수 있거나, 외부 자기장 또는 열 변동(thermal fluctuation)에 더 강할 수 있다. 일부 실시예들에서, SAF층(140E)의 비자기층(들)은 약 2 Å 내지 약 1 nm 사이의 두께를 가질 수 있다. 예를 들어, SAF층(140E)은, 다른 층들 또는 두께들이 가능하지만, 약 0.4 nm 또는 약 0.85 nm의 두께를 갖는 Ru의 층을 포함할 수 있다. 일부 실시예들에서, SAF층(140E)의 하나 이상의 층은 (111) 방위와 같은 특정 결정 방위를 갖도록 퇴적된 결정 재료를 포함한다.
상부 전극(142)은, MTJ 스택(138)을 보호하고 MTJ 스택(138)의 상부에의 전기적 연결을 제공하도록 MTJ 스택(138) 위에 퇴적된 하나 이상의 층을 포함할 수 있다. 예를 들어, 상부 전극(142)은 도 9에 도시된 바와 같이 MTJ 스택(138)의 SAF층(140E) 위에 퇴적된 하나 이상의 층을 포함할 수 있다. 상부 전극(142)은 Cu, Al, Ti, Ta, W, Pt, Ni, Cr, Ru, Co, Zr, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등, 이들의 조합들과 같은 재료들의 하나 이상의 층, 또는 이들의 다중 층들을 포함할 수 있다. 예를 들어, 상부 전극(142)은 Ru층 및 Ru층 위에 형성된 Ta층을 포함할 수 있다. 일부 실시예들에서, 스페이서층(140D)은 약 4 nm와 같이, 약 1 nm 내지 약 5 nm 사이의 두께를 가질 수 있다. 예를 들어, 상부 전극(142)은 약 2 nm의 두께를 갖는 Ru층 및 Ru층 위에 형성된 약 2 nm의 두께를 갖는 Ta층을 포함할 수 있다. 다른 실시예들에서, 상부 전극(142)은 이 예시와는 상이한 층들 및/또는 이 예시와는 상이한 두께들의 층들을 포함할 수 있다. 일부 경우들에서, 상부 전극(142)이 “캡핑층(capping layer)”으로 간주될 수 있거나 상부 전극(142) 내의 하나 이상의 층이 “캡핑층”으로 간주될 수 있다.
도 10a 및 도 10b로 돌아가면, SOT층(136), MTJ 스택(138), 및 상부 전극(142)을 패터닝하기 위해 제 1 패터닝 프로세스가 수행된다. 제 1 패터닝 프로세스는 적절한 포토리소그래피 및 에칭 프로세스를 포함할 수 있다. 예를 들어, 에칭 마스크를 형성하기 위해 상부 전극(142) 위에 포토레지스트 구조물(도시 생략)이 형성될 수 있고 패터닝될 수 있다. 포토레지스트 구조물은, 예를 들어 패터닝된 포토레지스트를 포함할 수 있고, 또한 패터닝된 포토레지스트 아래에 있는 하드 마스크를 포함할 수 있다. 일부 실시예들에서, 포토레지스트는 하드 마스크를 패터닝하기 위해 사용될 수 있고, 하드 마스크는 그 아래에 있는 층들을 패터닝하기 위해 사용될 수 있다. 그 아래에 있는 SOT층(136), MTJ 스택(138), 및 상부 전극(142)이 이어서 하나 이상의 이방성 에칭 프로세스를 사용하여 에칭될 수 있다. 에칭 프로세스들은, 예를 들어 하나 이상의 플라즈마 에칭 프로세스를 포함할 수 있다. 도 10a에 도시된 바와 같이, 유전체층(134)의 영역들이 제 1 패터닝 프로세스에 의해 노출될 수 있다.
일부 실시예들에서, 제 1 패터닝 프로세스에 의해 SOT층(136)에 에칭된 패턴이 SOT-MRAM 디바이스(100) 내의 각각의 셀(160)의 SOT층(136)의 형상, 사이즈, 또는 측방 치수들을 규정한다. 예를 들어, 각각의 셀(160)은 약 50 nm 내지 약 500 nm 사이에 있는 길이(L1) 및 약 10 nm 내지 약 100 nm 사이에 있는 폭(W1)을 갖는 SOT층(136)을 포함할 수 있다. 일부 실시예들에서, SOT층(136)은 약 500 nm2 내지 약 50000 nm2 사이의 면적을 가질 수 있다. 일부 실시예들에서, 각각의 셀(160) 내의 SOT층(136)은 2개의 인접한 하부 전극들(132)을 가로질러 연장되고 2개의 하부 전극들(132)에 전기적으로 연결된다. 이 방식으로, 제 1 하부 전극(132)으로부터 제 2 하부 전극(132)으로 SOT층(136)을 통해 전류가 전도될 수 있다. 본 개시에서, 전류가 SOT층(136)을 통해 흐르는 방향은 “x축”과 대략 평행한 것으로 간주되고, x축 및 대응하는 y축은 도 11b 및 일부 다른 후속 도면들에 라벨링된다.
도 11a 및 도 11b로 돌아가면, MTJ 스택(138) 및 상부 전극(142)을 패터닝하기 위해 제 2 패터닝 프로세스가 수행되어, SOT-MRAM 구조물들(150)을 형성한다. 제 2 패터닝 프로세스는 적절한 포토리소그래피 및 에칭 프로세스를 포함할 수 있다. 예를 들어, 상부 전극(142) 및 유전체층(134) 위에 포토레지스트 구조물(도시 생략)이 형성될 수 있다. 이어서 에칭 마스크를 형성하기 위해 포토레지스트 구조물이 패터닝될 수 있다. 포토레지스트 구조물은, 예를 들어 패터닝된 포토레지스트를 포함할 수 있고, 또한 패터닝된 포토레지스트 아래에 있는 하드 마스크를 포함할 수 있다. 일부 실시예들에서, 포토레지스트는 하드 마스크를 패터닝하기 위해 사용될 수 있고, 하드 마스크는 그 아래에 있는 층들을 패터닝하기 위해 사용될 수 있다. 그 아래에 있는 MTJ 스택(138) 및 상부 전극(142)이 이어서 하나 이상의 이방성 에칭 프로세스를 사용하여 에칭될 수 있다. 에칭 프로세스들은, 예를 들어 하나 이상의 플라즈마 에칭 프로세스를 포함할 수 있다. 일부 실시예들에서, SOT층(136)이 에칭 저지층(etch stop layer)으로서 사용된다. 이 방식으로, 제 2 패터닝 프로세스가 MTJ 스택(138) 및 상부 전극(142)을, SOT층(136) 위에서 원하는 형상 및 사이즈를 갖도록 재성형(reshape)한다. 추가적으로, 하부 전극들(132)에 전기적으로 연결되도록 추가 전도성 라인들 및 비아들을 형성하기보다는 SOT층(136)을 사용하는 것은 셀(160)의 라우팅의 양(따라서 사이즈)을 감소시킬 수 있다.
도 11a 및 도 11b에 도시된 바와 같이, 제 2 패터닝 프로세스는, MTJ 스택(138) 및 상부 전극(142)이 SOT층(136)보다 작은 측방 면적을 갖도록 MTJ 스택(138) 및 상부 전극(142)을 에칭한다. MTJ 스택(138) 및 상부 전극(142)의 결과적인 형상은 대략 원형 형상을 가질 수 있거나, 타원형 형상, 둥근 직사각형 형상 등과 같은 장방형(oblong) 형상을 가질 수 있다. 예시로서, 도 11b는 y축을 따른 더 긴 치수[예를 들어, 장축(major axis)] 및 x축을 따른 더 짧은 치수[예를 들어, 단축(minor axis)]를 갖는 대략 타원형 형상을 갖는 MTJ 스택(138) 및 상부 전극(142)의 확대도를 도시한다. 도 11a 및 도 11b에 도시된 실시예에서, MTJ 스택(138)은, 약 10 nm 내지 약 100 nm 사이에 있는 x축으로의 길이(DX) 및 약 50 nm 내지 약 500 nm 사이에 있는 y축으로의 길이(DY)를 갖도록 패터닝된다. 일부 실시예들에서, SOT층(136)을 따르는 전류 흐름 방향(예를 들어, x축)에 수직인 방향(예를 들어, y측)으로 MTJ 스택(138)의 더 긴 치수를 갖는 것은 셀(160)의 저항 상태를 토글링하는데 더 낮은 전류량이 필요되게 하는 것을 가능하게 할 수 있고, 또한 셀(160)의 저항 상태의 향상된 보존(retention)을 가능하게 할 수 있다. 일부 실시예들에서, y축으로 MTJ 스택(138)의 더 긴 치수를 갖는 것은 MTJ 스택(138)의 자유층(140A)의 자기 모멘트가 양의 y방향 또는 음의 y방향 중 하나로 설정되게 하는 것을 가능하게 할 수 있다. MTJ 스택(138)은 다른 실시예들에서 원형일 수 있거나 다른 방향들로 더 긴 치수를 가질 수 있고, 그러한 실시예의 예시는 도 17a 및 도 17b에서 아래에서 설명된다.
도 12에서, 일부 실시예들에 따라, 상부 전극들(142)에의 전기적 연결을 구성하기 위해 유전체층(124B) 내에 비아들(126B)이 형성된다. 일부 실시예들에서, SOT-MRAM 구조물들(150) 위에 그리고 유전체층(134) 위에 유전체층(146)이 먼저 형성된다. 유전체층(146)은 유전체층(104)에 대해 위에서 설명된 재료와 유사한 재료일 수 있고, 유사한 기술들을 사용하여 형성될 수 있다. 일부 실시예들에서, 유전체층(146)의 재료를 퇴적한 후 상부 전극들(142)을 노출시키기 위해 평탄화 프로세스(예를 들어, CMP 또는 그라인딩 프로세스)가 수행될 수 있다. 일부 실시예들에서, 평탄화 프로세스는 상부 전극들(142)을 CMP 저지층으로서 사용하여 수행될 수 있다. 이에 따라, 유전체층(146)의 상면이 상부 전극들(142)의 상면과 동일한 높이에 있을 수 있다.
이어서 유전체층(146) 위에 유전체층(124B)이 형성될 수 있다. 유전체층(124B)은 유전체층(104) 또는 유전체층(124A)에 대해 위에서 설명된 재료와 유사한 재료일 수 있고, 유사한 기술들을 사용하여 형성될 수 있다. 일부 실시예들에서, 유전체층(124B)을 형성하기 전에 유전체층(146) 위에 에칭 저지층(도 12에서는 도시 생략)이 먼저 퇴적될 수 있다. 이어서 포토리소그래피 및 에칭 프로세스를 사용하여 상부 전극들(142)을 노출시키기 위해 유전체층(124B) 내에 개구부들이 형성될 수 있다. 예를 들어, 유전체층(124B) 위에 포토레지스트 구조물이 형성될 수 있고 패터닝될 수 있으며, 이어서 패터닝된 포토레지스트 구조물을 에칭 마스크로서 사용하여 이방성 에칭 프로세스가 수행될 수 있다. 에칭 저지층이 있으면, 에칭 프로세스 동안 에칭 저지용으로 에칭 저지층이 사용될 수 있다.
이어서 비아들(126B)을 형성하기 위해 개구부들 내에 전도성 재료가 퇴적될 수 있다. 과잉 전도성 재료를 제거하기 위해 평탄화 프로세스가 사용될 수 있다. 일부 실시예들에서, 전도성 재료를 퇴적하기 전에 배리어층이 형성된다. 비아들(126B)의 배리어층 또는 전도성 재료는 접촉 플러그들(118) 또는 비아들(124A)에 대해 위에서 설명된 것과 유사할 수 있고, 유사한 기술들을 사용하여 형성될 수 있다.
도 13a 및 도 13b로 돌아가면, SOT-MRAM 디바이스(100) 내에 전기적 라우팅을 제공하고 SOT-MRAM 디바이스(100) 내에 셀들(160)을 형성하기 위해 전도성 라인들(130B)이 형성된다. 전도성 라인들(130B)은, 유전체층(124B) 위에 형성된 유전체층(128B) 내에 형성될 수 있다. 유전체층(128B)은 유전체층(104) 또는 유전체층(128A)에 대해 위에서 설명된 재료와 유사한 재료일 수 있고, 유사한 기술들을 사용하여 형성될 수 있다. 일부 실시예들에서, 유전체층(124B) 및 유전체층(128B)은 IMD로 간주될 수 있다.
전도성 라인들(130B)은 전도성 라인들(120)에 대해 위에서 설명된 재료들과 유사한 재료들을 포함할 수 있고, 유사한 기술들을 사용하여 형성될 수 있다. 예를 들어, 전도성 라인들(130B)은 다마신, 이중 다마신, 도금, 퇴적 등, 또는 이들의 조합들과 같은 적절한 기술을 사용하여 형성될 수 있다. 일부 실시예들에서, 비아들(126B) 및 전도성 라인들(130B)의 전도성 재료는, 예를 들어 비아들(126B) 및 전도성 라인들(130B)을 형성하기 위해 이중 다마신 프로세스가 사용되면, 동일한 단계에서 퇴적될 수 있다.
도 13a에 도시된 바와 같이, 전도성 라인들(130B)은 비아들(126B)을 통한 상부 전극들(142)에의 전기적 접촉을 구성하고, 따라서 SOT-MRAM 디바이스(100)의 셀들(160)을 형성한다. 일부 예시적인 셀들(160)이 도 13a 및 도 13b에 라벨링되어 있다. 일부 실시예들에서, 전도성 라인들(130B)의 부분들은 SOT-MRAM 디바이스(100)에서 각각의 셀(160)에 대한 판독 비트 라인(Read Bit Line; “RBL”)들로서 사용되고, 이에 따라 “RBL”로 라벨링되어 있다. 본 개시의 실시예들은 더 작은 측방 치수들을 갖는 셀들(160)이 형성되는 것을 가능하게 하고, 이는 SOT-MRAM 디바이스(100)의 메모리 밀도를 증가시킬 수 있고 셀들(160) 내의 그리고 셀들(160) 간의 더 짧은 라우팅 거리로 인해 향상된 동작 속도를 가능하게 할 수 있다. 일부 실시예들에서, 약 30 nm 내지 약 300 nm 사이에 있는 길이(L2) 및 약 20 nm 내지 약 200 nm 사이에 있는 폭(W2)을 갖는 셀(160)이 형성될 수 있다. 일부 실시예들에서, 셀(160)은 약 600 nm2 내지 약 60000 nm2 사이의 면적을 가질 수 있다. 일부 실시예들에서, 셀(160)은 3개의 인접한 게이트 구조물들(114)의 부분들을 포함하고 셀(160)의 길이(L2)는 게이트 구조물들(114) 간의 간격에 의해 적어도 부분적으로 결정된다. 예를 들어, 셀(160)의 길이(L2)는 인접한 게이트 구조물들(114) 간의 간격의 약 3배일 수 있다. 일부 실시예들에서, 셀(160)은 3개의 인접한 핀들(116)의 부분들을 포함하고 셀(160)의 폭(W2)은 핀들(116) 간의 간격에 의해 적어도 부분적으로 결정된다. 예를 들어, 셀(160)의 폭(W2)은 인접한 핀들(116) 간의 간격의 약 2배일 수 있다.
도 14로 돌아가면, 일부 실시예들에 따라, SOT-MRAM 디바이스(100)를 형성하기 위해 추가 비아들(126C) 및 전도성 라인들(130C)이 형성된다. 도 14는 전도성 라인들(130B) 위에 형성된 단일 세트의 비아들[비아들(126C)] 및 전도성 라인들[전도성 라인들(130C)]을 도시하지만, 다른 실시예들에서 다중 세트들의 비아들 및/또는 전도성 라인들이 스택으로 형성될 수 있다. 다중 세트들의 비아들 및 전도성 라인들은 비아들(126C) 및 전도성 라인들(130C)과 유사한 방식으로 형성될 수 있다. 비아들(124C) 및 전도성 라인들(130C)은 비아들(124B) 및 전도성 라인들(130B)과 유사할 수 있고, 유사한 재료로 그리고 유사한 방식으로 형성될 수 있다. 도 14에 도시된 바와 같이, 비아들(126C)은 유전체층(124C) 내에 형성될 수 있고, 전도성 라인들(130C)은 유전체층(128C) 내에 형성될 수 있다. 유전체층(124C) 및/또는 유전체층(128C)은 IMD로 간주될 수 있다.
도 15는 일부 실시예들에 따른 SOT-MRAM 디바이스(100)의 셀(160)의 개략도 및 판독 동작들 및 기독 동작들에 대응하는 전압들을 예시한다. 셀(160)은, SOT층(136)에 드레인들이 커플링된 2개의 트랜지스터들(110)을 포함한다. 제 1 트랜지스터(110)의 소스는, 예를 들어 도 14에 도시된 SL1 전도성 라인(120)일 수 있는 제 1 소스 라인(“SL1”)에 커플링된다. 제 2 트랜지스터(110)의 소스는, 예를 들어 도 14에 도시된 SL2 전도성 라인(120)일 수 있는 제 2 소스 라인(“SL2”)에 커플링된다. 제 1 트랜지스터(110)의 게이트 구조물(114)은 제 1 워드 라인(“WL1”)에 커플링되고 제 2 트랜지스터(110)의 게이트 구조물(114)은 제 2 워드 라인(“WL2”)에 커플링된다. 각각의 워드 라인(WL1 및 WL2)은, 예를 들어 도 14에 도시된 “WL”로 라벨링된 대응하는 게이트 구조물들(114)과 같은, 트랜지스터(110)의 게이트 구조물(114)에 전기적으로 연결될 수 있다. 일부 실시예들에서, 제 1 전도성 라인이 WL1 게이트 구조물(114)에 전기적으로 커플링될 수 있고 제 2 전도성 라인이 WL2 게이트 구조물(114)에 전기적으로 커플링될 수 있다. 셀(160)의 MTJ 스택(138)은, 예를 들어 도 14에 도시된 전도성 라인(130B)일 수 있는 판독 비트 라인(“RBL”)에 커플링된다. 본원에서 설명되는 셀들(160)은 판독 동작들 및 기록 동작들에 대해 동일한 워드 라인들(WL1, WL2)을 사용하고, 따라서 라우팅의 양이, 예를 들어 판독 동작들에 대한 그리고 기록 동작들에 대한 분리된 워드 라인들을 갖는 셀 구성에 비해 감소될 수 있다. 이 방식으로 판독 동작들 및 기록 동작들에 대한 워드 라인들을 조합함으로써, 셀들의 사이즈가 감소될 수 있고, 워드 라인들의 저항이 감소될 수 있다.
도 15 내의 표를 참조하면, RBL에 전압(“Vr”)을 인가하고, SL1 및 SL2에 [예를 들어, 접지(“GND”)로서 사용하여] 제로 전압을 인가하며, WL1 및 WL2에 전압(“Vg”)을 인가함으로써 셀(160)의 판독 동작이 수행된다. 이 방식으로, 트랜지스터들(110)이 턴온되어, 전류가 RBL로부터 MTJ 스택(138)을 통해 SL1/SL2로 흐르게 한다. SL1/SL2와 RBL 사이를 흐르는 전류의 양은, 셀(160)이 고저항 상태 또는 저저항 상태에 있는지의 여부를 나타낸다. 셀(160)의 고저항 상태 및 저저항 상태는 상이한 비트 상태들(예를 들어, “0” 또는 “1”)에 대응하고, 따라서 전류의 양은 셀(160)의 비트 상태가 “0” 또는 “1”에 대응하는지의 여부를 나타낸다. 일부 경우들에서, 설명된 바와 같이 SL1 및 SL2 둘 다를 GND로서 사용하는 것은 판독 동작의 저항을 감소시킬 수 있고, 이는 전력 소비를 낮출 수 있고 판독 속도를 향상시킬 수 있다.
셀(160)의 기록 동작이 SOT층(136)을 가로질러 전류를 흐르게 하여, MTJ 스택(138)의 자유층(140A)에 자신의 스핀을 전달하고 2개의 방향들 중 하나로 자유층(140A)의 자기 모멘트를 설정하는 스핀 분극 전류를 SOT층(136) 내에 생성함으로써 수행된다. SOT층(136) 내의 전류의 방향이 자유층(140A)의 자기 모멘트가 설정되는 방향을 결정한다. 자유층(140A)의 자기 모멘트의 2개의 방향들은 셀(160)의 2개의 상태들(고저항 또는 저저항)에 대응한다.
도 15에 도시된 셀(160)에서, 기록 동작은 WL1 및 WL2에 전압(“Vg”)을 인가하고 SL1 및 SL2에 상이한 전압들을 인가함으로써 수행된다. SL1 및 SL2에 어떤 전압들이 인가되는지는, 셀(160)의 고저항 상태 또는 저저항 상태가 희망되는지의 여부에 의존한다. 기록 동작 동안, MTJ 스택(138)을 통해 전류가 흐르지 않으므로, RBL 전압이 플로팅 상태로 남는다. 예시로서, SL1에 전압(“Vw”)을 그리고 SL2에 제로 전압(예를 들어, GND)을 인가함으로써 셀(160)에 “0”이 기록될 수 있다. 이는 전류가 x방향으로(예를 들어, 도 15에서 왼쪽으로부터 오른쪽으로) SOT층(136)을 가로질러 흐르게 하고, 자유층(140A)의 자기 모멘트를 대응하는 제 1 방향으로 설정한다. SL2에 전압(“Vw”)을 그리고 SL1에 제로 전압(예를 들어, GND)을 인가함으로써 셀(160)에 “1”이 기록될 수 있다. 이는 전류가 반대 x방향으로(예를 들어, 도 15에서 오른쪽으로부터 왼쪽으로) SOT층(136)을 가로질러 흐르게 하고, 자유층(140A)의 자기 모멘트를 대응하는 제 2 방향으로 설정한다. 이 방식으로, SOT-MRAM 디바이스(100)의 셀(160)의 판독 동작들 및 기록 동작들이 2개의 트랜지스터들(110)만을 사용하여 수행될 수 있다.
도 16은 일부 실시예들에 따른 SOT-MRAM 디바이스(100)의 셀(160)의 개략도 및 판독 동작들 및 기독 동작들에 대응하는 전압들을 예시한다. 도 16에 도시된 셀(160)은, 각각의 트랜지스터(110)가 분리된 워드 라인(예를 들어, WL1 및 WL2)에 커플링되는 대신, 단일 워드 라인(“WL”)이 트랜지스터들(110) 둘 다에 커플링된 점을 제외하고 도 15에 도시된 것과 유사하다. 판독 동작들 및 기록 동작들 동안 각각의 트랜지스터(110)의 게이트들이 동일한 전압으로 설정되기 때문에, 트랜지스터들(110) 둘 다의 게이트들이 도 16에 도시된 바와 같이 동일한 워드 라인(WL)에 커플링될 수 있다. 예를 들어, 단일 전도성 라인이 트랜지스터들(110) 둘 다의 WL 게이트 구조물들에 전기적으로 커플링될 수 있다. 일부 경우들에서, 이 방식으로 단일 워드 라인(WL)을 사용하는 것은 SOT-MRAM 디바이스(100) 내의 라우팅의 양을 감소시킬 수 있고, 이는 SOT-MRAM 디바이스(100)의 전체 사이즈를 감소시킬 수 있다.
도 16 내의 표를 참조하면, RBL에 전압(“Vr”)을 인가하고, SL1 및 SL2에 [예를 들어, 접지(“GND”)로서 사용하여] 제로 전압을 인가하며, WL에 전압(“Vg”)을 인가함으로써 셀(160)의 판독 동작이 수행된다. 기록 동작은 WL에 전압(“Vg”)을 인가하고 SL1 및 SL2에 상이한 전압들을 인가함으로써 수행된다. 기록 동작 동안, MTJ 스택(138)을 통해 전류가 흐르지 않으므로, RBL 전압이 플로팅 상태로 남는다. 예시로서, SL1에 전압(“Vw”)을 그리고 SL2에 제로 전압(예를 들어, GND)을 인가함으로써 셀(160)에 “0”이 기록될 수 있고, SL2에 전압(“Vw”)을 그리고 SL1에 제로 전압(예를 들어, GND)을 인가함으로써 셀(160)에 “1”이 기록될 수 있다. 일부 경우들에서, 설명된 바와 같이 SL1 및 SL2 둘 다를 GND로서 사용하는 것은 판독 동작의 저항을 감소시킬 수 있고, 이는 전력 소비를 낮출 수 있고 판독 속도를 향상시킬 수 있다.
도 17a 및 도 17b로 돌아가면, 일부 실시예들에 따른 SOT-MRAM 디바이스(100)의 형성에서의 중간 단계가 도시된다. 도 17a 및 도 17b에 도시된 구조물은, SOT-MRAM 구조물(150)의 MTJ 스택(138) 및 상부 전극(142)이 x축을 따른 더 긴 치수(예를 들어, 장축) 및 y축을 따른 더 짧은 치수(예를 들어, 단축)를 갖는 대략 타원형 형상을 갖도록 패터닝되어 있는 점을 제외하고 도 11a 및 도 11b에 도시된 것과 유사하다. 일부 실시예들에서, x축으로 MTJ 스택(138)의 더 긴 치수를 갖는 것은 MTJ 스택(138)의 자유층(140A)의 자기 모멘트가 양의 x방향 또는 음의 x방향 중 하나로 설정되게 할 수 있다. 도 17a 및 도 17b에 도시된 실시예에서, MTJ 스택(138)은, 약 10 nm 내지 약 100 nm 사이에 있는 y축으로의 길이(DY) 및 약 50 nm 내지 약 500 nm 사이에 있는 x축으로의 길이(DX)를 갖도록 패터닝된다. 일부 실시예들에서, MTJ 스택(138)은 원형일 수 있고, 이는 MTJ 스택(138)의 자유층(140A)의 자기 모멘트가 양의 z방향 또는 음의 z방향 중 하나로 설정되게 할 수 있다. 일부 실시예들에서, MTJ 스택(138)이 더 긴 x축 치수를 가질 때 또는 MTJ 스택(138)이 형상에 있어서 원형일 때 자유층의 결정론적 스위칭(deterministic switching)을 보장하기 위해 SOT-MRAM 디바이스(100) 내에서 영구 자석(permanent magnet) 또는 전자석(electromagnet)(도시 생략)이 통합될 수 있다. 이 방식으로, 상이한 구성들 및 형상들을 갖는 SOT-MRAM 디바이스(100)의 SOT-MRAM 구조물(150)이 형성될 수 있다.
도 18로 돌아가면, 일부 실시예들에 따른, 셀들(170)을 갖는 SOT-MRAM 디바이스(200)의 평면도가 도시된다. 명확성을 위해, 도 18에서 SOT-MRAM 디바이스(200)의 일부 피처들이 도시 생략된다. 도 18에 도시된 평면도는, SOT-MRAM 디바이스(200)의 라우팅[예를 들어, 전도성 라인들(120)], 핀들(116), 게이트 구조물들(114), 및 SOT-MRAM 구조물들(150)의 레이아웃이 SOT-MRAM 디바이스(100)와는 상이한 구성을 갖는 점을 제외하고 SOT-MRAM 디바이스(100)에 대해 도 11b에 도시된 것과 유사하다. 또한 도 18에 도시된 x축 및 y축이 도 11b에 도시된 x축 및 y축과 관련하여 90도 회전된 점을 유념한다.
SOT-MRAM 디바이스(200)의 각각의 셀(170)은 2개의 트랜지스터들(110)을 포함하고 SOT-MRAM 디바이스(100)에 대해 설명된 바와 유사한 방식으로 동작한다. 그러나, 셀들(170)의 기록 동작 동안, 전류는 y축과 대략 평행한 방향으로 SOT층(136)을 통해 흐른다. 도 18에 도시된 SOT-MRAM 디바이스(200)에서, 셀들(170)은 SOT-MRAM 디바이스(100)의 셀들(160)보다 작은 측방 면적을 가질 수 있다. 일부 실시예들에서, 약 112 nm와 같이 약 40 nm 내지 약 300 nm 사이에 있는 길이(L3) 및 약 40 nm 내지 약 300 nm 사이에 있는 폭(W3)을 갖는 셀(170)이 형성될 수 있다. 일부 실시예들에서, 셀(170)은 2개의 인접한 게이트 구조물들(114)의 부분들을 포함하고 셀(170)의 길이(L3)는 게이트 구조물들(114) 간의 간격에 의해 적어도 부분적으로 결정된다. 예를 들어, 셀(170)의 길이(L3)는 인접한 게이트 구조물들(114) 간의 간격의 약 1.5배일 수 있다. 일부 실시예들에서, 셀(170)은 5개의 인접한 핀들(116)의 부분들을 포함하고 셀(170)의 폭(W3)은 핀들(116) 간의 간격에 의해 적어도 부분적으로 결정된다. 예를 들어, 셀(170)의 폭(W3)은 인접한 핀들(116) 간의 간격의 약 4배일 수 있다. 도 18에 도시된 SOT-MRAM 디바이스(200)는 예시이며, 다른 구성들 또는 레이아웃들을 갖는 다른 SOT-MRAM 디바이스들이 본 개시의 범위 내에 있다.
본 개시의 실시예들은 일부 바람직한 특징들을 갖는다. 설명된 바와 같이 2개의 트랜지스터들을 사용하여 SOT-MRAM 디바이스의 셀을 형성함으로써, 셀의 사이즈가 감소될 수 있다. 예를 들어, SOT층이 MTJ 스택 아래에 형성되고 트랜지스터들에 연결되기 때문에, 추가 비아들이 그 위에 있는 SOT층에 연결되도록 MTJ 스택에 인접하게 형성될 필요가 없다. 본원에서 설명되는 셀들을 형성하는데 사용되는 프로세스는, MTJ 스택 위에 SOT층이 형성되는 프로세스들보다 더 나은 균일성 및 신뢰성을 가질 수 있다. 일부 경우들에서, MTJ 스택과 인접한 비아 사이의 필요되는 최소 거리가 더 큰 셀 사이즈를 초래할 수 있고, 이는 본원에서 설명되는 실시예들이 회피한다. 판독 워드 라인들 및 기록 워드 라인들을 판독 동작들 및 기록 동작들 둘 다를 위해 사용되는 단일 워드 라인으로 조합함으로써, 셀의 사이즈 및 라우팅의 양이 감소될 수 있다. 추가적으로, 분리된 판독 비트 라인 및 기록 비트 라인 대신 단일 판독 비트 라인(RBL)만이 사용되고, 이는 라우팅을 감소시키고 디바이스 사이즈를 감소시킨다. 감소된 라우팅은 동작 속도를 향상시킬 수 있고 또한 전력 소비를 감소시킬 수 있다. 추가적으로, SOT-MRAM 디바이스를 형성하는데 사용되는 마스크들의 수가 감소될 수 있다. 일부 경우들에서, 본원에서 설명된 프로세스는 더 얇거나 더 작은 사이즈를 갖는 SOT-MRAM 디바이스를 형성할 수 있다.
실시예에서, 디바이스는, 기판 상의 제 1 트랜지스터 및 제 2 트랜지스터 - 제 1 트랜지스터는 제 1 게이트 구조물, 제 1 드레인 영역, 및 제 1 소스 영역을 포함하고, 제 2 트랜지스터는 제 2 게이트 구조물, 제 2 드레인 영역, 및 제 2 소스 영역을 포함함 - ; 제 1 트랜지스터 및 제 2 트랜지스터 위의 제 1 하부 전극 및 제 2 하부 전극 - 제 1 하부 전극은 제 1 드레인 영역에 전기적으로 커플링되고 제 2 하부 전극은 제 2 드레인 영역에 전기적으로 커플링됨 - ; 제 1 하부 전극 및 제 2 하부 전극 위의 스핀 궤도 토크(SOT)층 - SOT층은 제 1 하부 전극 및 제 2 하부 전극에 전기적으로 커플링됨 - ; SOT층 위에 있고 SOT층에 전기적으로 커플링된 자기 터널 접합(MTJ) 스택; 및 MTJ 스택 위에 있고 MTJ 스택에 전기적으로 커플링된 상부 전극을 포함한다. 실시예에서, 제 1 트랜지스터는 제 1 FinFET을 포함하고 제 2 트랜지스터는 제 2 FinFET을 포함한다. 실시예에서, SOT층은 제 1 방향으로 제 1 하부 전극으로부터 제 2 하부 전극까지 측방으로 연장되고, MTJ 스택은 제 1 방향에 수직인 제 2 방향으로 가장 긴 측방 치수를 갖는다. 실시예에서, SOT층은 제 1 방향으로 제 1 하부 전극으로부터 제 2 하부 전극까지 측방으로 연장되고, MTJ 스택은 제 1 방향으로 가장 긴 측방 치수를 갖는다. 실시예에서, 디바이스는, 제 1 게이트 구조물에 전기적으로 커플링된 제 1 워드 라인 및 제 2 게이트 구조물에 전기적으로 커플링된 제 2 워드 라인을 포함한다. 실시예에서, 제 1 워드 라인은 제 2 워드 라인에 전기적으로 커플링된다. 실시예에서, 디바이스는, 제 1 드레인 위에 있고 제 1 드레인 영역에 전기적으로 커플링된 제 1 소스 라인 및 제 2 드레인 위에 있고 제 2 드레인 영역에 전기적으로 커플링된 제 2 소스 라인을 포함한다. 실시예에서, MTJ 스택은, 강자성 자유층, 강자성 자유층 위의 배리어층, 배리어층 위의 강자성 기준층, 및 강자성 기준층 위의 합성 반강자성층을 포함한다.
실시예에서, 디바이스는, 기판; 기판 상의 복수의 자기 저항성 랜덤 액세스 메모리(MRAM) 셀; 유전체층 내의 제 1 전도성 피처 및 제 2 전도성 피처 - 복수의 MRAM 셀들 중 각각의 MRAM 셀은, 제 1 전도성 피처 및 제 2 전도성 피처 위에서 연장되는 스핀 궤도 토크(SOT)층으로서, SOT층은 제 1 전도성 피처 및 제 2 전도성 피처에 전기적으로 커플링되는 것인, SOT층; SOT층 위에 있고 SOT층에 전기적으로 커플링된 자기 터널 접합(MTJ) 스택; 및 MTJ 스택 위에 있고 MTJ 스택에 전기적으로 커플링된 상부 전극을 포함함 - ; 및 복수의 MRAM 셀들 중 제 1 MRAM 셀 및 복수의 MRAM 셀들 중 제 2 MRAM 셀 위에서 연장되는 제 3 전도성 피처 - 제 3 전도성 피처는 제 1 MRAM 셀의 상부 전극 및 제 2 MRAM 셀의 상부 전극에 전기적으로 커플링됨 - 를 포함한다. 실시예에서, 디바이스는 기판 위의 제 1 FinFET 및 제 2 FinFET을 포함하고, 제 1 전도성 피처가 제 1 FinFET에 전기적으로 커플링되고, 제 2 전도성 피처가 제 2 FinFET에 전기적으로 커플링된다. 실시예에서, 디바이스는, 제 1 FinFET과 제 2 FinFET 사이에 측방으로 배치된 더미 FinFET을 포함한다. 실시예에서, 각각의 MRAM 셀은 500 nm2 내지 60000 nm2 사이의 면적을 갖는다. 실시예에서, MTJ 스택은 자유층 및 기준층을 포함하고, SOT층은 기준층과 기판 사이에 배치된다. 실시예에서, MTJ 스택은 SOT층의 측방 면적보다 작은 측방 면적을 갖는다. 실시예에서, MTJ 스택은 제 1 전도성 피처와 제 2 전도성 피처 사이에 측방으로 배치된다.
실시예에서, 방법은, 반도체 기판 위에 제 1 유전체층을 퇴적하는 단계; 제 1 유전체층 위에 제 1 전극층을 퇴적하는 단계; 제 1 전극 및 제 1 전극으로부터 측방으로 분리되는 제 2 전극을 형성하기 위해 제 1 전극층을 에칭하는 단계; 제 1 전극 및 제 2 전극 상에 스핀 궤도 토크(SOT) 재료를 퇴적하는 단계; SOT 재료 상에 복수의 자기 터널 접합(MTJ)층들을 퇴적하는 단계; 복수의 MTJ층들 상에 제 2 전극층을 퇴적하는 단계; 제 1 전극으로부터 제 2 전극까지 연장되는 SOT층을 형성하기 위해 SOT 재료를 에칭하는 단계; SOT층 상에 MTJ 스택을 형성하기 위해 복수의 MTJ층들을 에칭하는 단계; 및 MTJ 스택 상에 상부 전극을 형성하기 위해 제 2 전극층을 에칭하는 단계를 포함한다. 실시예에서, 방법은, 반도체 기판 내에 제 1 FinFET 및 제 2 FinFET을 형성하는 단계를 포함한다. 실시예에서, 방법은 기판 위에 복수의 제 1 전도성 라인들을 형성하는 단계를 포함하고, 제 1 전극 및 제 2 전극이 복수의 제 1 전도성 라인들에 전기적으로 커플링된다. 실시예에서, 방법은 MTJ 스택 위에 복수의 제 2 전도성 라인들을 형성하는 단계를 포함하고, 제 2 전도성 라인이 상부 전극에 전기적으로 커플링된다. 실시예에서, 제 2 전도성 라인들은 복수의 제 1 전도성 라인들보다 큰 라인폭을 갖는다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 디바이스에 있어서,
기판 상의 제 1 트랜지스터 및 제 2 트랜지스터 - 상기 제 1 트랜지스터는 제 1 게이트 구조물, 제 1 드레인 영역, 및 제 1 소스 영역을 포함하고, 상기 제 2 트랜지스터는 제 2 게이트 구조물, 제 2 드레인 영역, 및 제 2 소스 영역을 포함함 - ;
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 위의 제 1 하부 전극 및 제 2 하부 전극 - 상기 제 1 하부 전극은 상기 제 1 드레인 영역에 전기적으로 커플링되고 상기 제 2 하부 전극은 상기 제 2 드레인 영역에 전기적으로 커플링됨 - ;
상기 제 1 하부 전극 및 상기 제 2 하부 전극 위의 스핀 궤도 토크(Spin Orbit Torque; SOT)층 - 상기 SOT층은 상기 제 1 하부 전극 및 상기 제 2 하부 전극에 전기적으로 커플링됨 - ;
상기 SOT층 위에 있고 상기 SOT층에 전기적으로 커플링된 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 스택; 및
상기 MTJ 스택 위에 있고 상기 MTJ 스택에 전기적으로 커플링된 상부 전극을 포함하는, 디바이스.
실시예 2. 실시예 1에 있어서, 상기 제 1 트랜지스터는 제 1 FinFET을 포함하고 상기 제 2 트랜지스터는 제 2 FinFET을 포함하는 것인, 디바이스.
실시예 3. 실시예 1에 있어서, 상기 SOT층은 제 1 방향으로 상기 제 1 하부 전극으로부터 상기 제 2 하부 전극까지 측방으로(laterally) 연장되고, 상기 MTJ 스택은 상기 제 1 방향에 수직인 제 2 방향으로 가장 긴 측방 치수를 갖는 것인, 디바이스.
실시예 4. 실시예 1에 있어서, 상기 SOT층은 제 1 방향으로 상기 제 1 하부 전극으로부터 상기 제 2 하부 전극까지 측방으로 연장되고, 상기 MTJ 스택은 상기 제 1 방향으로 가장 긴 측방 치수를 갖는 것인, 디바이스.
실시예 5. 실시예 1에 있어서, 상기 제 1 게이트 구조물에 전기적으로 커플링된 제 1 워드 라인(Word Line) 및 상기 제 2 게이트 구조물에 전기적으로 커플링된 제 2 워드 라인을 더 포함하는, 디바이스.
실시예 6. 실시예 5에 있어서, 상기 제 1 워드 라인은 상기 제 2 워드 라인에 전기적으로 커플링되는 것인, 디바이스.
실시예 7. 실시예 1에 있어서, 상기 제 1 드레인 영역 위에 있고 상기 제 1 드레인 영역에 전기적으로 커플링된 제 1 소스 라인(Source Line) 및 상기 제 2 드레인 영역 위에 있고 상기 제 2 드레인 영역에 전기적으로 커플링된 제 2 소스 라인을 더 포함하는, 디바이스.
실시예 8. 실시예 1에 있어서, 상기 MTJ 스택은 강자성 자유층, 상기 강자성 자유층 위의 배리어층, 상기 배리어층 위의 강자성 기준층, 및 상기 강자성 기준층 위의 합성 반강자성층(Synthetic Anti-Ferromagnetic layer)을 포함하는 것인, 디바이스.
실시예 9. 디바이스에 있어서,
기판;
상기 기판 상의 복수의 자기 저항성 랜덤 액세스 메모리(Magneto-Resistive Random Access Memory; MRAM) 셀을 포함하고, 상기 복수의 MRAM 셀들 중 각각의 MRAM 셀은,
유전체층 내의 제 1 전도성 피처 및 제 2 전도성 피처;
상기 제 1 전도성 피처 및 상기 제 2 전도성 피처 위에서 연장되는 스핀 궤도 토크(SOT)층 - 상기 SOT층은 상기 제 1 전도성 피처 및 상기 제 2 전도성 피처에 전기적으로 커플링됨 - ;
상기 SOT층 위에 있고 상기 SOT층에 전기적으로 커플링된 자기 터널 접합(MTJ) 스택; 및
상기 MTJ 스택 위에 있고 상기 MTJ 스택에 전기적으로 커플링된 상부 전극; 및
상기 복수의 MRAM 셀들 중 제 1 MRAM 셀 및 상기 복수의 MRAM 셀들 중 제 2 MRAM 셀 위에서 연장되는 제 3 전도성 피처 - 상기 제 3 전도성 피처는 상기 제 1 MRAM 셀의 상부 전극 및 상기 제 2 MRAM 셀의 상부 전극에 전기적으로 커플링됨 - 를 포함하는 것인, 디바이스.
실시예 10. 실시예 9에 있어서, 상기 기판 위의 제 1 FinFET 및 제 2 FinFET을 더 포함하고, 상기 제 1 전도성 피처가 상기 제 1 FinFET에 전기적으로 커플링되고, 상기 제 2 전도성 피처가 상기 제 2 FinFET에 전기적으로 커플링되는 것인, 디바이스.
실시예 11. 실시예 10에 있어서, 상기 제 1 FinFET과 상기 제 2 FinFET 사이에 측방으로 배치된 더미 FinFET을 더 포함하는, 디바이스.
실시예 12. 실시예 9에 있어서, 상기 복수의 MRAM 셀들 중 각각의 MRAM 셀은 500 nm2 내지 60000 nm2 사이의 면적을 갖는 것인, 디바이스.
실시예 13. 실시예 9에 있어서, 상기 MTJ 스택은 자유층 및 기준층을 포함하고, 상기 SOT층은 상기 기준층과 상기 기판 사이에 배치되는 것인, 디바이스.
실시예 14. 실시예 9에 있어서, 상기 MTJ 스택은 상기 SOT층의 측방 면적보다 작은 측방 면적을 갖는 것인, 디바이스.
실시예 15. 실시예 9에 있어서, 상기 MTJ 스택은 상기 제 1 전도성 피처와 상기 제 2 전도성 피처 사이에 측방으로 배치되는 것인, 디바이스.
실시예 16. 방법에 있어서,
반도체 기판 위에 제 1 유전체층을 퇴적하는 단계;
상기 제 1 유전체층 위에 제 1 전극층을 퇴적하는 단계;
제 1 전극 및 상기 제 1 전극으로부터 측방으로 분리되는 제 2 전극을 형성하기 위해 상기 제 1 전극층을 에칭하는 단계;
상기 제 1 전극 및 상기 제 2 전극 상에 스핀 궤도 토크(SOT) 재료를 퇴적하는 단계;
상기 SOT 재료 상에 복수의 자기 터널 접합(MTJ)층들을 퇴적하는 단계;
상기 복수의 MTJ층들 상에 제 2 전극층을 퇴적하는 단계;
상기 제 1 전극으로부터 상기 제 2 전극까지 연장되는 SOT층을 형성하기 위해 상기 SOT 재료를 에칭하는 단계;
상기 SOT층 상에 MTJ 스택을 형성하기 위해 상기 복수의 MTJ층들을 에칭하는 단계; 및
상기 MTJ 스택 상에 상부 전극을 형성하기 위해 상기 제 2 전극층을 에칭하는 단계를 포함하는, 방법.
실시예 17. 실시예 16에 있어서, 상기 반도체 기판 내에 제 1 FinFET 및 제 2 FinFET을 형성하는 단계를 더 포함하는, 방법.
실시예 18. 실시예 16에 있어서, 상기 반도체 기판 위에 복수의 제 1 전도성 라인들을 형성하는 단계를 더 포함하고, 상기 제 1 전극 및 상기 제 2 전극이 상기 복수의 제 1 전도성 라인들에 전기적으로 커플링되는 것인, 방법.
실시예 19. 실시예 18에 있어서, 상기 MTJ 스택 위에 복수의 제 2 전도성 라인들을 형성하는 단계를 더 포함하고, 상기 복수의 제 2 전도성 라인들 중 제 2 전도성 라인이 상기 상부 전극에 전기적으로 커플링되는 것인, 방법.
실시예 20. 실시예 19에 있어서, 상기 복수의 제 2 전도성 라인들은 상기 복수의 제 1 전도성 라인들보다 큰 라인폭을 갖는 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    기판 상의 제 1 트랜지스터 및 제 2 트랜지스터 - 상기 제 1 트랜지스터는 제 1 게이트 구조물, 제 1 드레인 영역, 및 제 1 소스 영역을 포함하고, 상기 제 2 트랜지스터는 제 2 게이트 구조물, 제 2 드레인 영역, 및 제 2 소스 영역을 포함함 - ;
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 위의 제 1 하부 전극 및 제 2 하부 전극 - 상기 제 1 하부 전극은 상기 제 1 드레인 영역에 전기적으로 커플링되고 상기 제 2 하부 전극은 상기 제 2 드레인 영역에 전기적으로 커플링됨 - ;
    상기 제 1 하부 전극 및 상기 제 2 하부 전극 위의 스핀 궤도 토크(Spin Orbit Torque; SOT)층 - 상기 SOT층은 상기 제 1 하부 전극 및 상기 제 2 하부 전극에 전기적으로 커플링됨 - ;
    상기 SOT층 위에 있고 상기 SOT층에 전기적으로 커플링된 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 스택; 및
    상기 MTJ 스택 위에 있고 상기 MTJ 스택에 전기적으로 커플링된 상부 전극을 포함하는, 디바이스.
  2. 제 1 항에 있어서, 상기 제 1 트랜지스터는 제 1 FinFET을 포함하고 상기 제 2 트랜지스터는 제 2 FinFET을 포함하는 것인, 디바이스.
  3. 제 1 항에 있어서, 상기 SOT층은 제 1 방향으로 상기 제 1 하부 전극으로부터 상기 제 2 하부 전극까지 측방으로(laterally) 연장되고, 상기 MTJ 스택은 상기 제 1 방향에 수직인 제 2 방향으로 가장 긴 측방 치수를 갖는 것인, 디바이스.
  4. 제 1 항에 있어서, 상기 SOT층은 제 1 방향으로 상기 제 1 하부 전극으로부터 상기 제 2 하부 전극까지 측방으로 연장되고, 상기 MTJ 스택은 상기 제 1 방향으로 가장 긴 측방 치수를 갖는 것인, 디바이스.
  5. 제 1 항에 있어서, 상기 제 1 게이트 구조물에 전기적으로 커플링된 제 1 워드 라인(Word Line) 및 상기 제 2 게이트 구조물에 전기적으로 커플링된 제 2 워드 라인을 더 포함하는, 디바이스.
  6. 제 5 항에 있어서, 상기 제 1 워드 라인은 상기 제 2 워드 라인에 전기적으로 커플링되는 것인, 디바이스.
  7. 제 1 항에 있어서, 상기 제 1 드레인 영역 위에 있고 상기 제 1 드레인 영역에 전기적으로 커플링된 제 1 소스 라인(Source Line) 및 상기 제 2 드레인 영역 위에 있고 상기 제 2 드레인 영역에 전기적으로 커플링된 제 2 소스 라인을 더 포함하는, 디바이스.
  8. 제 1 항에 있어서, 상기 MTJ 스택은 강자성 자유층, 상기 강자성 자유층 위의 배리어층, 상기 배리어층 위의 강자성 기준층, 및 상기 강자성 기준층 위의 합성 반강자성층(Synthetic Anti-Ferromagnetic layer)을 포함하는 것인, 디바이스.
  9. 디바이스에 있어서,
    기판;
    상기 기판 상의 복수의 자기 저항성 랜덤 액세스 메모리(Magneto-Resistive Random Access Memory; MRAM) 셀을 포함하고, 상기 복수의 MRAM 셀들 중 각각의 MRAM 셀은,
    유전체층 내의 제 1 전도성 피처 및 제 2 전도성 피처;
    상기 제 1 전도성 피처 및 상기 제 2 전도성 피처 위에서 연장되는 스핀 궤도 토크(SOT)층 - 상기 SOT층은 상기 제 1 전도성 피처 및 상기 제 2 전도성 피처에 전기적으로 커플링됨 - ;
    상기 SOT층 위에 있고 상기 SOT층에 전기적으로 커플링된 자기 터널 접합(MTJ) 스택; 및
    상기 MTJ 스택 위에 있고 상기 MTJ 스택에 전기적으로 커플링된 상부 전극; 및
    상기 복수의 MRAM 셀들 중 제 1 MRAM 셀 및 상기 복수의 MRAM 셀들 중 제 2 MRAM 셀 위에서 연장되는 제 3 전도성 피처 - 상기 제 3 전도성 피처는 상기 제 1 MRAM 셀의 상부 전극 및 상기 제 2 MRAM 셀의 상부 전극에 전기적으로 커플링됨 - 를 포함하는 것인, 디바이스.
  10. 방법에 있어서,
    반도체 기판 위에 제 1 유전체층을 퇴적하는 단계;
    상기 제 1 유전체층 위에 제 1 전극층을 퇴적하는 단계;
    제 1 전극 및 상기 제 1 전극으로부터 측방으로 분리되는 제 2 전극을 형성하기 위해 상기 제 1 전극층을 에칭하는 단계;
    상기 제 1 전극 및 상기 제 2 전극 상에 스핀 궤도 토크(SOT) 재료를 퇴적하는 단계;
    상기 SOT 재료 상에 복수의 자기 터널 접합(MTJ)층들을 퇴적하는 단계;
    상기 복수의 MTJ층들 상에 제 2 전극층을 퇴적하는 단계;
    상기 제 1 전극으로부터 상기 제 2 전극까지 연장되는 SOT층을 형성하기 위해 상기 SOT 재료를 에칭하는 단계;
    상기 SOT층 상에 MTJ 스택을 형성하기 위해 상기 복수의 MTJ층들을 에칭하는 단계; 및
    상기 MTJ 스택 상에 상부 전극을 형성하기 위해 상기 제 2 전극층을 에칭하는 단계를 포함하는, 방법.
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