KR20200133182A - 유전체 계면 층을 갖는 sot mram 및 그 형성 방법 - Google Patents

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Abstract

방법은 복수의 층을 성막하는 것을 포함하는데, 복수의 층을 성막하는 것은, 스핀 궤도 커플링 층을 성막하는 것, 스핀 궤도 커플링 층 위에 유전체 층을 성막하는 것, 유전체 층 위에 자유 층을 성막하는 것, 자유 층 위에 터널 장벽 층을 성막하는 것, 및 터널 장벽 층 위에 기준 층을 성막하는 것을 포함한다. 방법은, 복수의 층을 패턴화하기 위해 제1 패턴화 프로세스를 수행하는 것, 및 기준 층, 터널 장벽 층, 자유 층, 및 유전체 층을 패턴화하기 위해 제2 패턴화 프로세스를 수행하는 것을 더 포함한다. 제2 패턴화 프로세스는 스핀 궤도 커플링 층의 상부 표면에서 정지된다.

Description

유전체 계면 층을 갖는 SOT MRAM 및 그 형성 방법{SOT MRAM HAVING DIELECTRIC INTERFACIAL LAYER AND METHOD FORMING SAME}
본 출원은 2019년 5월 17일자로 출원된 발명의 명칭이 "SOT MRAM Having Dielectric Interfacial Layer and Method Forming Same"인 미국 가출원 제62/849,322호의 이익을 주장하는데, 이 가출원은 본원에서의 참조에 의해 본원에 의해 통합된다.
반도체 메모리는, 예로서, 셀폰(cell phone) 및 개인용 컴퓨팅 디바이스를 포함하는 전자적 애플리케이션을 위한 집적 회로에서 사용된다. 반도체 메모리 디바이스의 하나의 타입은 자기 저항 랜덤 액세스 메모리(Magneto-Resistive Random Access Memory; MRAM)인데, 이것은 반도체 기술과 자성 재료 및 디바이스를 결합하는 스핀 전자공학(spin electronic)을 수반한다. 전자의 스핀은, 전자의 전하가 아닌, 그들의 자기 모멘트를 통해, 비트 값을 저장하기 위해 사용된다.
종래의 MRAM 셀은 스핀 전달 토크(Spin-Transfer Torque; STT) MRAM 셀이다. 통상적인 STT MRAM 셀은, 고정용 층(pinning layer), 고정용 층 위의 고정된 층(pinned layer), 고정된 층 위의 터널 층, 및 터널 층 위의 자유 층을 포함하는 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 스택을 포함할 수도 있다. MRAM 셀의 형성 동안, 복수의 블랭킷 층(blanket layer)이 먼저 성막된다. 그 다음, 블랭킷 층은 MTJ 스택을 형성하기 위해 포토 에칭 프로세스를 통해 패턴화된다. 그 다음, 유전체 캐핑 층을 보호하기 위해 유전체 캐핑 층(dielectric capping layer)이 형성된다. 유전체 캐핑 층은, MTJ 스택의 측벽 상의 일부 부분, 및 어쩌면 상부 표면 위의 추가적인 부분을 포함한다.
STT MRAM 셀은, 프로그래밍 전류가 터널 층을 통과해야 하고, 그러므로, 터널 층을 저하시키거나 또는 손상시킨다는 사실에 기인하여 신뢰성 문제를 겪게 된다. 따라서, 스핀 궤도 토크(Spin Orbit Torque; SOT) MRAM이 개발되었다. SOT MRAM 셀의 프로그래밍에서, 프로그래밍 전류는 터널 층을 통과하지 않으며, 그러므로, SOT MRAM의 신뢰성은 STT MRAM에 비해 개선된다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가되거나 또는 감소될 수도 있다.
도 1 내지 도 10은 몇몇 실시형태에 따른 스핀 궤도 토크(SOT) 자기 저항 랜덤 액세스 메모리(MRAM) 셀의 형성에서의 중간 단계의 단면도 및 상면도를 예시한다.
도 11은 몇몇 실시형태에 따른 평면 내(in-plane) SOT MRAM 셀의 단면도를 예시한다.
도 12는 몇몇 실시형태에 따른 SOT MRAM 셀의 기록(프로그래밍) 동작을 예시한다.
도 13은 몇몇 실시형태에 따른 SOT MRAM 셀의 판독 동작을 예시한다.
도 14 및 도 15는 몇몇 실시형태에 따른 대응하는 스핀 궤도 커플링 층(spin orbit coupling layer)과 자유 층(free layer) 사이에 상이한 재료가 삽입된 여러 가지 SOT MRAM 셀의 결과의 비교를 예시한다.
도 16은 몇몇 실시형태에 따른 SOT MRAM 셀을 형성하기 위한 프로세스 플로우를 예시한다.
하기의 개시는, 본 발명의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 피쳐와 제2 피쳐 사이에 추가 피쳐가 형성될 수도 있어서, 결과적으로 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있는 실시형태도 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "기저의(underlying)", "아래(below)", "하부(lower)", "위에 놓이는(overlying)", "상부(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90도 회전되거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
스핀 궤도 토크(SOT) 자기 저항 랜덤 액세스 메모리(MRAM) 셀 및 그것을 형성하는 방법이 다양한 실시형태에 따라 제공된다. SOT MRAM 셀의 형성에서의 중간 단계는 몇몇 실시형태에 따라 예시된다. 몇몇 실시형태의 몇몇 변형예가 논의된다. 본원에서 논의되는 실시형태는 본 개시의 주제를 만들거나 또는 사용하는 것을 가능하게 하는 예를 제공할 것이며, 기술 분야에서의 통상의 지식을 가진 자는, 상이한 실시형태의 고려되는 범위 내에서 유지되면서 이루어질 수 있는 변형예를 쉽게 이해할 것이다. 다양한 도면 및 예시적인 실시형태 전체에 걸쳐, 동일한 참조 번호는 동일한 엘리먼트를 가리키기 위해 사용된다. 방법 실시형태가 특정한 순서로 수행되는 것으로 논의될 수도 있지만, 다른 방법 실시형태는 임의의 논리적인 순서로 수행될 수도 있다.
본 개시의 몇몇 실시형태에 따르면, SOT MRAM 셀은 스핀 궤도 커플링 층과 자유 층, 및 스핀 궤도 커플링 층과 자유 층 사이에 삽입되는 유전체 계면 층(dielectric interfacial layer)을 포함한다. 유전체 계면 층은 스핀 분극(spin polarization) 효율성을 개선하는 효과를 가지며, 스핀 분극 전류(spin polarized current)가 증가될 수도 있다. 따라서, 스핀 궤도 커플링 층을 통해 흐르는 프로그래밍 전류는 스핀 분극 전류를 희생시키지 않으면서 감소될 수도 있다.
도 1 내지 도 10은 본 개시의 몇몇 실시형태에 따른 SOT MRAM 셀의 형성에서의 중간 스테이지의 단면도 및 상면도를 예시한다. 대응하는 프로세스는 또한 도 16에서 도시되는 프로세스 플로우(200)에서 개략적으로 반영된다.
도 1을 참조하면, 복수의 적층된 층이 형성된다. 본 개시의 몇몇 실시형태에 따르면, 복수의 적층된 층은, 실리콘 기판과 같은 반도체 기판에 기초하여 형성될 수도 있는 반도체 웨이퍼(10)에 형성된다. 트랜지스터 및 다이오드와 같은 능동 디바이스 및 저항기, 커패시터, 인덕터, 또는 등등과 같은 수동 디바이스를 포함할 수도 있는 집적 회로(도시되지 않음)가 반도체 기판 상에 형성될 수도 있다. 전류 소스, 전압 소스, (동작을 위한 SOT MRAM 셀을 선택하기 위한) 선택기(selector), 또는 등등을 포함할 수도 있는 SOT MRAM 셀을 동작시키기 위한 회로가 반도체 기판 상에 형성될 수도 있다.
몇몇 실시형태에 따르면, 예시된 복수의 층은 웨이퍼(및 대응하는 디바이스 다이)의 인터커넥트 구조체에서 형성될 수도 있다. 예를 들면, 복수의 적층된 층은, 저유전율(low-k) 유전체 재료로 형성될 수도 있는 금속간 유전체(Inter-Metal Dielectric; IMD) 층으로 형성될 수도 있다. IMD 층은 디바이스 다이 내의 집적 회로 디바이스를 인터커넥트하기 위해 사용되는 금속 라인 및 비아를 형성하기 위해 사용된다.
본 개시의 몇몇 실시형태에 따르면, 씨드 층(20)이 형성된다. 각각의 프로세스는 도 16에서 도시되는 프로세스 플로우(200)에서 프로세스(202)로서 예시된다. 씨드 층(20)은 양호한 결정 구조(crystalline structure)를 갖는 재료로 형성될 수도 있고, 예를 들면, MgO와 같은 유전체 층으로 형성될 수도 있다. 씨드 층(20)의 결정 구조는 위에 놓이는 스핀 궤도 커플링 층(22)의 속성(property)을 개선하는 효과를 갖는다. 씨드 층(20)의 형성 방법은, 예를 들면, 물리적 기상 증착(Physical Vapor Deposition; PVD)을 포함할 수도 있다.
스핀 궤도 커플링 층(22)은 먼저 성막을 통해 형성된다. 각각의 프로세스는 도 16에서 도시되는 프로세스 플로우(200)에서 프로세스(204)로서 예시된다. 스핀 궤도 커플링 층(22)은 스핀 분극 전류의 생성기로서 역할을 한다. 스핀 궤도 커플링 층(22)을 통해 흐르는 전류를 도통시키는 것에 의해, 스핀 궤도 커플링 층(22)은 횡방향에서 스핀 분극 전류를 생성하는데, 그 스핀 분극 전류는 위에 놓이는 자유 층을 프로그래밍하기 위해 사용된다. 본 개시의 몇몇 실시형태에 따르면, 스핀 궤도 커플링 층(22)은 중금속 또는 금속 합금으로 형성되는데, 이것은 W, Ta, Pt, AuPt, W3Ta, BixSey, BiSeTe, 이들의 다중 층, 및/또는 이들의 합금으로부터 선택될 수도 있다. 스핀 궤도 커플링 층(22)의 두께(T1)는 약 1 nm와 약 10 nm 사이의 범위 내에 있을 수도 있다. 몇몇 실시형태에 따르면, 스핀 궤도 커플링 층(22)의 형성은 PVD를 통해 수행되고, 도금, 화학적 기상 증착(Chemical Vapor Deposition; CVD), 또는 등등과 같은 다른 적용 가능한 방법이 (재료에 따라) 사용될 수도 있다.
유전체 계면 층(24)은 스핀 궤도 커플링 층(22) 위에 형성되어 접촉한다. 각각의 프로세스는 도 16에서 도시되는 프로세스 플로우(200)에서 프로세스(206)로서 예시된다. 몇몇 실시형태에 따르면, 유전체 계면 층(24)은 질화물, 산화물, 그 합금, 그 다중 층, 또는 등등과 같은 유전체 재료로 형성된다. 예를 들면, 산화물은 MgO, HfOx, AlOx, AgOx, CuO, SrO, 또는 이들의 조합을 포함할 수도 있지만, 그러나 이들로 제한되지는 않는다. 질화물은 HfN, AlN, AgN, SrN, 또는 그 합금을 포함할 수도 있지만, 그러나 이들로 제한되지는 않는다. 유전체 재료는 또한 전술한 질화물 및 산화물의 조합일 수도 있다.
후속하여 패턴화되는 스핀 궤도 커플링 층(22)에서 생성되는 스핀 분극 전류는, 위에 놓이는 자유 층(26)의 스핀 분극 방향을 수정하기 위해 위에 놓이는 자유 층(26) 안으로 흐를 것이다는 것이 인식된다. 따라서, 유전체 계면 층(24)의 두께(T2)는 스핀 분극 전류(및 전자와 같은 캐리어)의 효과적인 터널링이 자신을 통해 흐르는 것을 허용할 만큼 충분히 작다. 본 개시의 몇몇 실시형태에 따르면, 두께(T2)는 약 10 Å보다 더 작으며, 약 1 Å과 약 5 Å 사이의 범위 내에 있을 수도 있다. 실험 결과는, 두께(T2)에서의 증가에 따라(예를 들면, 약 5 Å 초과), 유전체 계면 층(24)을 갖는 이점이 감소하기 시작하고, 유전체 계면 층(24)의 두께를 추가로 증가시키면, 이점이 완전히 제거될 수도 있고, 따라서, 예를 들면, (프로그래밍 전류에 따라) 두께(T2)가 약 10 Å 또는 15 Å보다 더 큰 경우, 결과적으로 나타나는 SOT MRAM 셀의 고장을 또한 야기할 수도 있다. 유전체 계면 층(24)은 원자 층 성막(Atomic Layer Deposition; ALD), CVD, 또는 등등을 사용하여 형성될 수도 있다.
자유 층(26)은 상태 유지 층으로서 유전체 계면 층(24) 위에 성막되고, 그것의 상태는 결과적으로 나타나는 SOT MRAM 셀의 상태를 결정한다. 각각의 프로세스는 도 16에서 도시되는 프로세스 플로우(200)에서 프로세스(208)로서 예시된다. 자유 층(26)은 강자성 재료(ferromagnetic material)로 형성될 수도 있는데, 강자성 재료는 CoFe, NiFe, CoFeB, CoFeBW, 그 합금, 또는 등등으로 형성될 수도 있거나 또는 포함한다. 자유 층(26)은 PVD, CVD, 또는 등등과 같은 성막 방법을 사용하여 형성될 수도 있다. 몇몇 실시형태에 따르면, 결과적으로 나타나는 SOT MRAM 셀은, 자신의 스핀 분극 방향이 자유 층(26)의 주 표면(평면) 및 위에 놓이는 기준 층(30)에 수직인 (도 10에 도시되는 바와 같은) 수직 SOT MRAM 셀이다. 수직 SOT MRAM 셀의 자유 층(26)의 두께(T3)는 약 1.2 nm보다 더 작으며, 수직 스핀 분극 방향을 생성하기 위해 약 0.4 nm와 약 1.2 nm 사이의 범위 내에 있을 수도 있다.
본 개시의 다른 실시형태에 따르면, 결과적으로 나타나는 SOT MRAM 셀은, 자신의 스핀 분극 방향이 자유 층(26) 및 위에 놓이는 기준 층(30)의 주 표면(평면)에 평행한 (도 11에서 도시되는 바와 같은) 평면 내 SOT MRAM 셀이다. 상응하여, 자유 층(26)의 두께(T3)는 약 1.2 nm보다 더 크고, 평면 내 스핀 분극을 생성하기 위해 약 1.2 nm와 약 3.0 nm 사이의 범위 내에 있을 수도 있다.
자유 층(26) 위에, 터널 장벽 층(tunnel barrier layer)(28)이 성막된다. 각각의 프로세스는 도 16에서 도시되는 프로세스 플로우(200)에서 프로세스(210)로서 예시된다. 본 개시의 몇몇 실시형태에 따르면, 터널 장벽 층(28)은 MgO, AlO, AlN, 또는 등등과 같은 유전체 재료로 형성된다. 터널 장벽 층(28)의 두께(T4)는 약 0.1 nm와 약 1.5 nm 사이의 범위 내에 있을 수도 있다. 터널 장벽 층(28)의 형성 방법은 CVD, PVD, ALD, 또는 등등을 포함한다.
그 다음, 합성 반강자성(Synthetic Anti-Ferromagnetic; SAF) 층(35)이 터널 장벽 층(28) 위에 성막된다. 각각의 프로세스는 도 16에서 도시되는 프로세스 플로우(200)에서 프로세스(212)로서 예시된다. 본 개시의 몇몇 실시형태에 따르면, SAF 층(35)은 기준 층(30), 기준 층(30) 위의 커플링 층(32), 및 커플링 층(32) 위의 경질 층(hard layer)(34)을 포함한다.
본 개시의 몇몇 실시형태에 따르면, 기준 층(30)은 강자성 재료로 형성되는데, 강자성 재료는 CoFe, NiFe, CoFeB, CoFeBW, 그 합금, 또는 등등으로 형성될 수도 있거나 또는 포함할 수도 있다. 기준 층(30)의 두께(T5)는 약 0.5 nm보다 더 클 수도 있고, 약 0.5 nm와 약 3 nm 사이의 범위 내에 있을 수도 있다. 기준 층(30)의 형성 방법은 PVD, CVD, 또는 등등과 같은 성막 방법을 포함할 수도 있다.
커플링 층(32)은 기준 층(30) 위에 성막된다. 본 개시의 몇몇 실시형태에 따르면, 커플링 층(32)은 Cu, Ru, Ir, Pt, W, Ta, Mg, 그 합금, 또는 등등으로 형성된다. 커플링 층(32)의 두께(T6)는 약 0.2 nm와 약 2 nm 사이의 범위 내에 있을 수도 있다. 커플링 층(32)의 형성 방법은 PVD, CVD, 또는 등등을 포함한다.
경질 층(34)은 커플링 층(32) 위에 성막된다. 본 개시의 몇몇 실시형태에 따르면, 경질 층(34)은 CoFe, NiFe, CoFeB, CoFeBW, 그 합금, 또는 등등과 강자성 재료로 형성되거나 또는 그 강자성 재료를 포함한다. 경질 층(34)의 두께(T7)는 약 0.5 nm와 약 3 nm 사이의 범위 내에 있을 수도 있다. 경질 층(34)의 형성 방법은 PVD, CVD, 또는 등등을 포함한다.
SAF 층(35)은, 몇몇 실시형태에 따른 도 1에서 도시되는 바와 같이, 세 개의 층(30, 32, 및 34)을 포함하는 3 층 구조체를 가질 수도 있다. 대안적인 실시형태에 따르면, SAF 층(35)은 복수의 비자성 스페이서 층에 의해 분리되는 복수의 강자성 금속 층으로 형성될 수도 있거나 또는 포함한다. 자성 금속 층은 Co, Fe, Ni, 또는 등등으로 형성될 수도 있는데, CoFe, NiFe, CoFeB, CoFeBW, 그 합금, 또는 등등의 형태일 수도 있다. 비자성 스페이서 층은 Cu, Ru, Ir, Pt, W, Ta, Mg, 또는 등등으로 형성될 수도 있다. 예를 들면, 자성 층은 Co 층 및 Co 층 위의 반복된 (Pt/Co)x 층을 가질 수도 있는데, x는 반복 횟수를 나타내고, 1 이상의 임의의 정수일 수도 있다.
몇몇 실시형태에 따르면, 반강자성 층(36)이 SAF 층(35) 위에 형성된다. 각각의 프로세스는 도 16에서 도시되는 프로세스 플로우(200)에서 프로세스(214)로서 예시된다. 본 개시의 몇몇 실시형태에 따르면, 반강자성 층(36)은 PtMn, IrMn, RhMn, NiMn, PdPtMn, FeMn, Os, Mn, 또는 등등으로 형성된다. 반강자성 층(36)의 두께(T8)는 약 1 nm와 약 5 nm 사이의 범위 내에 있을 수도 있다. 반강자성 층(36)의 형성 방법은 PVD, CVD, 또는 등등을 포함한다. 기준 층(30)의 스핀 분극 방향을 고정 방향으로 고정하기 위해, 반강자성 층(36)이 사용된다. 이것은, 결과적으로 나타나는 MTJ의 정상적인 기능을 보장한다. 기준 층(30)의 스핀 분극 방향이 고정된 상태에서, 자유 층(26)의 스핀 분극 방향을 변경하는 것에 의해 각각의 SOT MRAM 셀의 저 저항 상태 및 고 저항 상태가 조작될 수도 있다. 본 개시의 설명 전체에 걸쳐, 층(24, 26, 28, 30, 32, 34, 및 36)은 집합적으로 자기 터널 접합(MTJ) 스택(38)으로 지칭된다.
MTJ 스택(38) 위에, 캐핑 층(capping layer)(40)이 성막된다. 각각의 프로세스는 도 16에서 도시되는 프로세스 플로우(200)에서 프로세스(216)로서 예시된다. 본 개시의 몇몇 실시형태에 따르면, 캐핑 층(40)은 W, Ti, TiN, Ta, TaN, Ru, Zr, 이들의 조합, 및 그 다중 층과 같은 전도성 재료로 형성된다. 캐핑 층(40)은 또한 (후속하는 패턴화 프로세스 이후) 후속하여 형성되는 MTJ의 상부 전극으로서 역할을 한다.
도 2를 참조하면, 에칭 마스크(42)가 형성되고 패턴화된다. 본 개시의 몇몇 실시형태에 따르면, 에칭 마스크(42)는 패턴화된 포토레지스트를 포함한다. 본 개시의 다른 실시형태에 따르면, 에칭 마스크(42)는 하드 마스크(hard mask) 및 하드 마스크 위의 포토레지스트를 포함한다. 포토레지스트는 하드 마스크를 패턴화하기 위해 사용될 수도 있고, 하드 마스크는 기저의(underlying) 층을 패턴화하기 위해 사용될 수도 있다. 예를 들면, 하드 마스크는 TiN, TaN 또는 유사한 재료로 형성될 수도 있다.
그 다음, 기저의 캐핑 층(40), MTJ 스택(38), 스핀 궤도 커플링 층(22)은 이방성 패턴화 프로세스(들)에서 패턴화된다. 각각의 프로세스는 도 16에서 도시되는 프로세스 플로우(200)에서 프로세스(218)로서 예시된다. 결과적으로 나타나는 구조체는 도 3에서 도시된다. 에칭 방법은, 반응성 이온 빔 에칭(Ion Beam Etching; IBE)을 포함할 수도 있는 플라즈마 에칭 방법을 포함할 수도 있다. 에칭은, 글로우 방전 플라즈마(Glow Discharge Plasma; GDP), 용량 결합 플라즈마(Capacitive Coupled Plasma; CCP), 유도 결합 플라즈마(Inductively Coupled Plasma; ICP), 또는 등등을 사용하여 구현될 수도 있다.
에칭 가스는 Cl2, N2, CH4, He, CHxFy, SF6, NF3, BCl3, O2, Ar, CxFy, HBr, 또는 이들의 조합으로부터 선택될 수도 있고, 특정한 층을 에칭하기 위한 적절한 가스는 층의 재료에 따라 선택된다. 캐리어 가스로서 N2, Ar, 및/또는 He가 사용될 수도 있다. 예를 들면, 티타늄(titanium), 티타늄 질화물(titanium nitride), 탄탈룸(tantalum), 탄탈룸 질화물(tantalum nitride), 또는 등등을 에칭하기 위해, 캐리어 가스와 같은 다른 가스와 함께, Cl2가 사용될 수도 있다. 텅스텐을 에칭하기 위해, 캐리어 가스와 같은 다른 가스와 함께, CHxFy가 사용될 수도 있다. 에칭된 층은 상이한 재료로 형성되는 복수의 층을 포함하기 때문에, 에칭된 층의 에칭의 순서에 따라 복수의 에칭 가스가 선택될 수도 있다. 선택된 에칭 가스의 각각이 사용되면서, 하나 이상의 층이 에칭될 수도 있고, 그 다음, 에칭 가스가 변경되고, 및/또는 후속하여 노출된 기저의 층을 에칭하도록 에칭 레시피가 조정된다. 몇몇 실시형태에 따르면, 씨드 층(20)이 에칭 스루될(etched-through) 때까지 에칭이 계속된다. 씨드 층(20)이 패턴화되지 않은 상태에서, 에칭은 씨드 층(20) 상에서 또한 정지될 수도 있다. 후속하는 단락에서, 씨드 층(20)(패턴화된 경우) 및 스핀 궤도 커플링 층(22)의 나머지 부분은, 각각, 씨드 층(20') 및 스핀 궤도 커플링 층(22')으로 지칭된다. 에칭 프로세스 이후에, 에칭 마스크(42)(도 2)가 제거된다.
도 4는 패턴화된 에칭 마스크(46)의 형성을 예시한다. 패턴화된 에칭 마스크(46)는 에칭 마스크(42)(도 2)를 형성하기 위한 후보 재료의 동일한 그룹으로부터 선택되는 재료(들)를 사용하여 형성될 수도 있다. 예를 들면, 패턴화된 에칭 마스크(46)는 패턴화된 포토레지스트를 포함할 수도 있고, 패턴화된 포토레지스트 아래에 있는 하드 마스크를 포함할 수도 있거나 또는 포함하지 않을 수도 있다.
패턴화된 에칭 마스크(46)는 기저의 층(24, 26, 28, 30, 32, 34, 36, 및 40)을 에칭하기 위한 에칭 마스크로서 사용된다. 각각의 프로세스는 도 16에서 도시되는 프로세스 플로우(200)에서 프로세스(220)로서 예시된다. 에칭은 스핀 궤도 커플링 층(22) 상에서 정지되고, 한편 유전체 계면 층(24)은 에칭 스루된다. 에칭 가스는 Cl2, N2, CH4, He, CHxFy, SF6, NF3, BCl3, O2, Ar, CxFy, HBr, 또는 이들의 조합으로부터 선택될 수도 있고, 특정한 층을 에칭하기 위한 적절한 가스는 층의 재료에 따라 선택된다. N2, Ar 및/또는 He와 같은 캐리어 가스가 또한 추가될 수도 있다. 도 5에서 도시되는 바와 같이, 층(24, 26, 28, 30, 32, 34, 및 36)의 나머지 부분은 이하 24', 26', 28', 30', 32', 34' 및 36'으로 각각 지칭되고, 일괄적으로 MTJ(스택)(38')로 지칭된다. 캐핑 층(40)의 나머지 부분은 이하에서 상부 전극(40')으로 또한 지칭된다. 에칭 프로세스 이후, 에칭 마스크(46)가 제거된다. 결과적으로 나타나는 구조체는 도 6에서 도시된다. 스핀 궤도 커플링 층(22) 및 하나의 MTJ(38')가 하나의 SOT MRAM 셀로서 예시되지만, 예를 들면, 어레이를 형성할 수도 있는 복수의 SOT MRAM 셀이 동시에 형성될 수도 있다는 것이 인식된다.
오버 에칭이 발생할 수도 있고, 스핀 궤도 커플링 층(22)의 상부 표면 부분이 에칭될 수도 있다는 것이 인식된다. 도 5 및 도 6의 점선(22S')은 오버 에칭에 기인하는 스핀 궤도 커플링 층(22)의 상부 표면의 위치를 개략적으로 예시한다. 결과적으로, 스핀 궤도 커플링 층(22)의 상부 부분은 위에 놓이는 유전체 계면 층(24')의 대응하는 측벽과 같은 높이의 측벽을 갖는다.
도 7은 도 6에서 도시되는 구조체의 평면도(상면도)를 예시한다. 도 6 및 도 7에서 도시되는 바와 같이, 스핀 궤도 커플링 층(22')은 세장형(elongated) 스트립으로서 형성될 수도 있다. MTJ(38')(유전체 계면 층(24')을 포함함) 및 상부 게이트 전극(40')은 스핀 궤도 커플링 층(22')의 일부와 중첩된다. 본 개시의 몇몇 실시형태에 따르면, MTJ(38')의 폭(W1)은 스핀 궤도 커플링 층(22')의 대응하는 폭(W2)보다 더 작다. 대안적인 실시형태에 따르면, MTJ(38')의 폭(W1)은 스핀 궤도 커플링 층(22')의 대응하는 폭(W2)과 동일하다. 따라서, MTJ(38') 및 유전체 계면 층(24')의 두 개의 에지(예시된 상부 에지 및 하부 에지)는 스핀 궤도 커플링 층(22')의 대응하는 두 개의 에지와 같은 높이에 있을 것이며, 대응하는 MTJ(38')는 점선을 사용하여 도시되어 있다.
도 8은 몇몇 실시형태에 따른 유전체 캐핑 층(50)의 형성을 예시한다. 각각의 프로세스는 도 16에서 도시되는 프로세스 플로우(200)에서 프로세스(222)로서 예시된다. 본 개시의 몇몇 실시형태에 따르면, 유전체 캐핑 층(50)은 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 또는 등등으로 형성된다. 형성 프로세스는 CVD 프로세스, ALD 프로세스, 플라즈마 강화 CVD(Plasma Enhance CVD; PECVD) 프로세스, 또는 등등일 수도 있다. 유전체 캐핑 층(50)은 컨포멀 층(conformal layer)으로서 형성될 수도 있다.
그 다음, 유전체 재료(52)가 MTJ(38')(하나의 MTJ(38')가 예시됨) 사이의 갭 안으로 채워지는 갭 충전 프로세스(gap-filling process)가 수행된다. 각각의 프로세스는 도 16에서 도시되는 프로세스 플로우(200)에서 프로세스(224)로서 예시된다. 유전체 재료(52)는, 실리콘 산화물(silicon oxide), 포스포 실리케이트 글래스(Phospho-Silicate Glass; PSG), 보로 실리케이트 글래스(Boro-Silicate Glass; BSG), 붕소 도핑된 포스포 실리케이트 글래스(Boron-Doped Phospho-Silicate Glass; BPSG), 도핑되지 않은 실리케이트 글래스(Undoped Silicate Glass; USG), 플로오르실리케이트 글래스(Fluorosilicate Glass; FSG), SiOCH, 유동 가능 산화물(flowable oxide), 다공성 산화물, 또는 등등, 또는 이들의 조합으로 형성될 수도 있거나 또는 포함할 수도 있다. 유전체 재료(52)는 또한 저유전율 유전체 재료로 형성될 수도 있다. 형성 방법은 CVD, PECVD, ALD, 유동 가능 CVD(Flowable CVD; FCVD), 스핀 온 코팅(spin-on coating), 또는 등등을 포함할 수도 있다. 갭 충전 프로세스 이후에, 화학적 기계적 연마(Chemical Mechanical Polish; CMP) 프로세스 또는 기계적 연삭 프로세스(mechanical grinding process)와 같은 평탄화 프로세스가 수행될 수도 있다. 평탄화 프로세스는 유전체 캐핑 층(50) 또는 상부 전극(40')을 CMP 정지 층으로서 사용하여 수행될 수도 있다. 따라서, 유전체 재료(52)의 상부 표면은 유전체 캐핑 층(50)의 상부 표면 또는 상부 전극(40')의 상부 표면과 같은 높이일 수도 있다. 따라서, MRAM 셀(54)이 형성된다.
도 9를 참조하면, 에칭 정지 층(56) 및 유전체 층(58)이 성막된다. 몇몇 실시형태에 따르면, 에칭 정지 층(56)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물(silicon carbide), 실리콘 산질화물, 실리콘 산소 탄질화물(silicon oxy carbo-nitride), 또는 등등으로 형성된다. 유전체 층(58)은 유전체 재료(52)를 형성하기 위한 후보 재료의 동일한(또는 상이한) 그룹으로부터 선택되는 유전체 재료로 형성될 수도 있다(또는 형성되지 않을 수도 있다).
도 10은, 비아, 전도성 라인(워드 라인 또는 비트 라인일 수도 있음), 또는 등등일 수도 있는, 전도성 피쳐(64)의 형성 이후의 구조체를 예시한다. 각각의 프로세스는 도 16에서 도시되는 프로세스 플로우(200)에서 프로세스(226)로서 예시된다. 본 개시의 몇몇 실시형태에 따르면, 전도성 피쳐(64)는 장벽 층(60) 및 장벽 층(60) 위의 전도성 영역(62)을 포함한다. 전도성 장벽 층(60)은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, Co, 또는 등등으로 형성될 수도 있다. 전도성 영역(62)은 구리, 알루미늄, 텅스텐, 코발트, 또는 등등과 같은 금속, 또는 이들 금속의 합금으로 형성될 수도 있다. SOT MRAM 셀(54)은, 기록 및 판독 동작 동안 각각의 다이 내의 전류 소스(도시되지 않음) 또는 전압 소스(도시되지 않음)에 연결되는 세 개의 단자(70, 72, 및 74)를 포함한다.
SOT MRAM 셀(54)은 디바이스 다이 내의 복수의 위치에 배치될 수도 있고, SOT MRAM 어레이의 일부일 수도 있다. 본 개시의 몇몇 실시형태에 따르면, 디바이스 다이는 반도체 기판의 표면에 형성되는 트랜지스터를 (선택기로서) 포함할 수도 있다. 층간 유전체(inter-layer dielectric)(ILD, 콘택 플러그가 형성됨), 금속간 유전체(Inter-Metal Dielectric)(IMD, 금속 라인 및 비아가 형성됨), 패시베이션 층(passivation layer), 및 등등과 같은 복수의 유전체 층이 선택기 트랜지스터 위에 형성된다. ILD 및 IMD는 저유전율 유전체 층 또는 비 저유전율 유전체 층일 수도 있다. SOT MRAM 셀(54)은 ILD 또는 IMD 층 중 하나에서 형성될 수도 있다. 몇몇 실시형태에 따르면, SOT MRAM 셀(54)은, M3, M2, M1, 또는 등등과 동일한 IMD 층과 같은 IMD 층 중 하나에서 형성된다. 단자(70)(도 10)와 같은 단자(70 및 72) 중 하나는 제1 선택기 트랜지스터의 소스/드레인 영역에 전기적으로 연결될 수도 있고, 제1 선택기 트랜지스터의 게이트는 각각의 SOT MRAM 어레이의 판독 워드 라인에 연결될 수도 있다. SOT MRAM 셀(54)의 다른 단자(예컨대, 72)는 SOT MRAM 어레이의 기록 워드 라인에 연결될 수도 있다. 단자(74)(도 10)는 제2 선택기 트랜지스터의 소스/드레인 영역에 전기적으로 연결될 수도 있고, 제2 선택기 트랜지스터의 게이트는 각각의 SOT MRAM 어레이의 기록 워드 라인에 연결될 수도 있다.
전술한 프로세스를 사용하여 형성되는 바와 같은 SOT MRAM 셀(54)은 수직 MRAM 셀 또는 평면 내 MRAM 셀일 수도 있다. 예를 들면, 도 10은 몇몇 실시형태에 따른 수직 MRAM 셀(54)의 예시적인 스핀 분극 방향을 예시하는데, 자유 층(26'), 기준 층(30'), 및 경질 층(34')의 스핀 분극 방향은 +Z 또는 -Z 방향에 있다. 예시된 예에서, 기준 층(30') 및 경질 층(34')의 스핀 분극 방향은 각각 +Z 방향 및 -Z 방향에 있고, 고정된다. 이들 방향은 다른 실시형태에 따라 반전될 수도 있다. 자유 층(26')의 스핀 분극 방향은 +Z 방향 또는 -Z 방향 중 어느 하나에 있는 것으로 프로그래밍될 수도 있다. 자유 층(26')의 스핀 분극 방향이 기준 층(30')의 스핀 분극 방향과 동일한 방향이면, SOT MRAM 셀(54)은 저 저항 상태에 있다. 반대로, 자유 층(26')의 스핀 분극 방향이 기준 층(30')의 스핀 분극 방향과 반대이면, SOT MRAM 셀(54)은 고 저항 상태에 있다. 반강자성 층(36')의 분극은 +Z 및 -Z 방향에 있는데, 이것은 스트레이 필드(stray field)를 생성하기 위해 그리고 기저의 경질 층(34')에 대한 반강자성 (Ruderman-Kittel-Kasuya-Yosida; RKKY) 커플링을 초래하기 위해 사용된다.
도 11은 몇몇 실시형태에 따른 평면 내 SOT MRAM 셀(54)의 스핀 분극 방향을 예시하는데, 자유 층(26'), 기준 층(30'), 및 경질 층(34')의 스핀 분극 방향은 +X 또는 -X 방향에 있다. 예시된 예에서, 기준 층(30') 및 경질 층(34')의 스핀 분극 방향은, 각각, -X 방향 및 +X 방향에 있고, 고정된다. 이들 방향은 다른 실시형태에 따라 반전될 수도 있다. 자유 층(26')의 스핀 분극 방향은 +X 방향 또는 -X 방향 중 어느 하나에 있는 것으로 프로그래밍될 수도 있다. 자유 층(26')의 스핀 분극 방향이 기준 층(30')의 스핀 분극 방향에 평행한(동일한 방향에 있는) 경우, SOT MRAM 셀(54)은 저 저항 상태에 있다. 반대로, 자유 층(26')의 스핀 분극 방향이 기준 층(30')의 스핀 분극 방향에 역평행한(반대 방향에 있는) 경우, SOT MRAM 셀(54)은 고 저항 상태에 있다. 반강자성 층(36')의 스핀 분극은 +X 및 -X 방향에 있다.
도 10 및 도 11에서 도시되는 바와 같은 SOT MRAM 셀(54)은 본질적으로 동일한 프로세스를 사용하여 형성되는데, 이들은 예로서 도 1 내지 도 10을 참조하여 논의된다. 자유 층(26')에 대해 적절한 두께(T3)(도 1)를 선택하는 것에 의해, 스핀 분극 방향은 도 10 또는 도 11에서 도시되는 것처럼 설정될 수도 있다. 예를 들면, 두께(T3)가 약 1.2 nm보다 더 작은 경우, 스핀 분극 방향은 도 10에서 도시되는 것처럼 설정되고, 결과적으로 나타나는 SOT MRAM 셀(54)은 수직 SOT MRAM 셀이다. 반대로, 두께(T3)가 약 1.2 nm보다 더 큰 경우, 스핀 분극 방향은 도 11에서 도시되는 것처럼 설정되고, 결과적으로 나타나는 SOT MRAM 셀(54)은 평면 내 SOT MRAM 셀이다.
도 12는 몇몇 실시형태에 따른 예시적인 기록 동작을 예시한다. SOT MRAM 셀(54)을 기록하기 위해, 프로그래밍 전류(I1)가 인가되는데, 이것은 단자(70 및 72) 사이에서 전압 소스(VS1)(또는 전류 소스)을 연결하는 것에 의해 달성될 수도 있다. 예를 들면, 단자(70 및 72)는 양의 전력 공급부 전압(VDD) 및 전기 접지(GND)에 각각 연결될 수도 있다. 단자(74)는 임의의 전압 소스 및 임의의 전류 소스로부터 분리될 수도 있다. 프로그래밍 전류(I1)가 스핀 궤도 커플링 층(22')을 통해 흐르는 상태에서, 스핀 궤도 커플링 층(22')은 스핀 분극 전류를 생성하는데, 스핀 분극 방향을 갖는 몇몇 스핀 분극 전류는 예시된 평면을 빠져나가고(도트(80)에 의해 표현됨), 스핀 분극 방향을 갖는 다른 스핀 분극 전류는 예시된 평면 안으로 들어간다("x" 부호(82)에 의해 표현됨). 스핀 분극 방향(80)을 갖는 스핀 분극 전류(캐리어)는 상방으로 흐르고, 유전체 계면 층(24')을 관통하여, 자유 층(26') 안으로 흐른다. 자유 층(26)에서, 스핀 분극 전류(캐리어)는 그들의 스핀을 자유 층(26')에 전달하고, 그러므로 자유 층(26')은 프로그래밍된다. 그때, 스핀 분극 방향(82)을 갖는 스핀 분극 전류는 하방으로 흐르고, 스핀 궤도 커플링 층(22')과 기저의 씨드 층(20') 사이의 계면에 축적된다. 스핀 분극 방향(80)을 갖는 스핀 분극 전류는, 자유 층(26') 안으로 흐른 이후(스핀이 자유 층(26')으로 전달됨), 우측 방향으로, 그 다음, 스핀 궤도 커플링 층(22') 안으로 다시 하방으로 흐를 것이고, 단자(72)로 흐를 것이다. 프로그래밍 동작 동안, 외부 자기장(도시되지 않음)이 인가되고, 자유 층(26')의 결과적으로 나타나는 스핀 분극 방향은 외부 자기장 및 전류(I1)의 방향에 의존한다. 프로그래밍 동작이 수행된 이후, SOT MRAM 셀(54)은 의도되는 대로 고 저항 상태 또는 저 저항 상태에 있다. SOT MRAM 셀(54)이 도 12에서 도시되는 예와는 상이한 상태로 프로그래밍되어야 하는 경우, 프로그래밍 전류(I1)의 흐름 방향은 예시된 방향으로부터 반전될 수도 있거나, 또는 외부 자기장이 반전될 수도 있다.
종래의 SOT MRAM 셀은 대응하는 자유 층과 직접적으로 접촉하는 스핀 궤도 커플링 층을 갖는다. 본 개시의 실시형태에서, 유전체 계면 층(24')의 존재에 기인하여, SOT MRAM 셀(54)의 스핀 분극 전류는, 심지어 SOT MRAM 셀(54) 및 종래의 SOT MRAM 셀 둘 모두가 동일한 프로그래밍 전류를 사용하여 프로그래밍되더라도, 종래의 SOT MRAM의 스핀 분극 전류에 비해 증가된다. 따라서, 프로그래밍 전류로부터 스핀 분극 전류의 생성에서의 효율성은 개선된다. 개선은, 스핀 궤도 커플링 층(22')과 유전체 계면 층(24') 사이의 계면에서의 증가된 산란에 기인할 수도 있다.
도 13은 몇몇 실시형태에 따른 예시적인 판독 동작을 예시한다. SOT MRAM 셀(54)을 판독하기 위해, 전압은, 예를 들면, 전압 소스 VS2에 의해 단자(74) 및 단자(70 및 72) 중 하나에 인가된다. 예를 들면, 단자(74 및 72)는 양의 전력 공급부 전압(VDD) 및 전기 접지(GND)에 각각 연결될 수도 있다. 기준 층(30')에 대한 자유 층(26')의 스핀 분극 방향은 SOT MRAM 셀(54)의 저항을 결정하고, SOT MRAM 셀(54)을 통해 흐르는 결과적으로 나타나는 전류(I2)는 SOT MRAM 셀(54)의 저항을 반영한다. 예를 들면, 자유 층(26')과 기준 층(30')의 스핀 분극 방향이 평행한(동일한 방향인) 경우, SOT MRAM 셀(54)은 저 저항 상태에 있다. 반대로, 자유 층(26') 및 기준 층(30')의 스핀 분극 방향이 역평행인(반대 방향에 있는) 경우, SOT MRAM 셀(54)은 고 저항 상태에 있다.
도 14는 여러 가지 샘플 SOT MRAM 셀의 전류 유도 유효 필드(current-induced effective field) 값(Hzeff)이 도시되는 몇몇 실험 결과를 예시한다. 전류 유도 유효 필드 값은, 스핀 궤도 커플링 층 안으로 프로그래밍 전류를 도통시키는 것에 의해 스핀 분극 전류가 얼마나 효과적으로 생성될 수 있는지를 나타낸다. Y 축은 정규화된 전류 유도 유효 필드 값(Hzeff)을 나타낸다. X 축은 다섯 개의 샘플을 나타내는데, 여기서 유전체 계면 층(24')의 위치에서(도 10 또는 11), 상이한 재료가 대신 사용될 수도 있다. 전류 유도 유효 필드 값(Hzeff)은 이들 샘플을 사용하여 상이한 전류에서 평면 내 보자력(coercivity)(Hc)을 측정하는 것에 의해 추정된다. 용어 "없음(none)"은 스핀 궤도 커플링 층(22')과 자유 층(26') 사이에 어떠한 층도 형성되지 않는다는 것을 나타낸다. 용어 "Co", "FeB", "Mg", 및 "MgO"는, 유전체 계면 층(24')이 위치되는 곳에 코발트 층, FeB 층, Mg 층, 또는 MgO 층이 각각 형성된다는 것을 나타낸다. 실험 결과는, MgO 층을 포함하는 샘플 SOT MRAM 셀의 전류 유도 유효 필드 값이 다섯 개의 샘플 중에서 가장 높다는 것을 나타내는데, 이것은 유전체 계면 층(24')의 효과가 다른 모든 샘플보다 더 우수하다는 것을 나타낸다.
도 15는, 여러 가지 샘플 SOT MRAM 셀의 SOT MRAM 셀(54)(도 10 또는 11)을 효과적으로 프로그래밍하기 위한 필수 프로그래밍 전류가 측정되는 실험 결과를 예시한다. Y 축은 필수 프로그래밍 전류(정규화됨)를 나타낸다. X 축은 네 개의 샘플을 나타낸다. 다시, 용어 "없음"은 스핀 궤도 커플링 층(22')과 자유 층(26') 사이에 어떠한 층도 형성되지 않는다는 것을 나타낸다. 용어 "Co", "Mg", 및 "MgO"는, 유전체 계면 층(24')이 위치되는 곳에 코발트 층, Mg 층, 또는 MgO 층이 각각 형성된다는 것을 나타낸다. 실험 결과는 MgO 층을 갖는 SOT MRAM 셀을 프로그래밍하기 위한 필수 전류가 가장 낮다는 것을 나타내는데, 유전체 계면 층(24')의 효과가 다른 모든 샘플보다 더 우수하다는 것을 나타낸다.
본 개시의 실시형태는 몇몇 유리한 피쳐를 갖는다. 스핀 궤도 커플링 층과 자유 층 사이에 얇은 유전 계면 층을 형성하는 것에 의해, 스핀 궤도 커플링 층을 통해 전도되는 전류로부터 생성되는 스핀 분극 전류는, 어떠한 유전 계면 층도 형성되지 않는 경우보다 증가되고, 금속 계면 층이 형성되는 경우보다 증가된다. 따라서, 자유 층의 스핀 분극 방향은 종래의 SOT MRAM 셀에서 보다 더 작은 프로그래밍 전류로 프로그래밍될 수 있다. 따라서, 프로그래밍의 효율성은 향상된다.
본 개시의 몇몇 실시형태에 따르면, 방법은, 복수의 층을 성막하는 것 - 복수의 층을 성막하는 것은, 스핀 궤도 커플링 층을 성막하는 것; 스핀 궤도 커플링 층 위에 유전체 층을 성막하는 것; 유전체 층 위에 자유 층을 성막하는 것; 자유 층 위에 터널 장벽 층을 성막하는 것; 및 터널 장벽 층 위에 기준 층을 성막하는 것을 포함함 - ; 복수의 층을 패턴화하기 위해 제1 패턴화 프로세스를 수행하는 것; 및 기준 층, 터널 장벽 층, 자유 층, 및 유전체 층을 패턴화하기 위해 제2 패턴화 프로세스 - 제2 패턴화 프로세스는 스핀 궤도 커플링 층의 상부 표면 상에서 정지됨 - 를 수행하는 것을 포함한다. 한 실시형태에서, 스핀 궤도 커플링 층은 스핀 분극 캐리어(spin polarized carrier)를 생성하도록 구성되고, 유전체 층은 스핀 분극 캐리어가 터널 통과하는(tunnel through) 것을 허용하도록 구성된다. 한 실시형태에서, 유전체 층은 약 10 Å보다 더 작은 두께로 성막된다. 한 실시형태에서, 스핀 궤도 커플링 층을 성막하는 것은 물리적 기상 증착을 포함한다. 한 실시형태에서, 방법은 스핀 궤도 커플링 층 아래에 있으며 스핀 궤도 커플링 층과 접촉하는 마그네슘 산화물 씨드 층(magnesium oxide seed layer)을 형성하는 것을 더 포함한다. 한 실시형태에서, 마그네슘 산화물 씨드 층은 제1 패턴화 프로세스에서 패턴화된다. 한 실시형태에서, 방법은 유전체 캐핑 층을 성막하는 것을 더 포함하는데, 유전체 캐핑 층은 유전체 층의 측벽과 접촉한다. 한 실시형태에서, 유전체 층을 성막하는 것은 질화물 층을 성막하는 것을 포함한다. 한 실시형태에서, 유전체 층을 성막하는 것은 산화물 층을 성막하는 것을 포함한다.
본 개시의 몇몇 실시형태에 따르면, 방법은, 금속 층을 형성하는 것; 금속 층 위에 MTJ를 형성하는 것 - MTJ는, 금속 층 위의 유전체 층; 유전체 층 위의 자유 층 - 유전체 층은 금속 층 내의 스핀 분극 캐리어가 유전체 층을 통해 자유 층으로 흐르는 것을 허용하도록 구성되는 두께를 가짐 - ; 자유 층 위의 터널 장벽 층; 및 터널 장벽 층 위의 기준 층을 포함함 - ; 및 MTJ의 측벽 상에 유전체 캐핑 층 - 유전체 캐핑 층은 유전체 층의 에지와 접촉하고, 금속 층의 상부 표면 상에서 연장됨 - 을 성막하는 것을 포함한다. 한 실시형태에서, 유전체 층을 형성하는 것은 원자 층 성막을 통해 수행된다. 한 실시형태에서, 유전체 층을 형성하는 것은, MgO, HfOx, AlOx, AgOx, CuO, SrO, HfN, AlN, AgN, SrN, 및 이들의 조합으로 구성되는 그룹으로부터 선택되는 재료를 성막하는 것을 포함한다. 한 실시형태에서, 자유 층은 평면 내 스핀 분극 방향을 갖는다. 한 실시형태에서, 자유 층은 수직 스핀 분극 방향을 갖는다.
본 개시의 몇몇 실시형태에 따르면, 디바이스는 스핀 궤도 커플링 층 및 MTJ 스택, 및 스핀 궤도 커플링 층 위의 유전체 층을 포함한다. MTJ 스택은, 유전체 층 위의 자유 층; 자유 층 위의 터널 장벽 층; 및 터널 장벽 층 위의 기준 층을 포함한다. 스핀 궤도 커플링 층은 제1 방향 및 제1 방향과 반대인 제2 방향에서 MTJ 스택의 에지를 넘어 연장된다. 한 실시형태에서, 유전체 층은 질화물 또는 산화물을 포함한다. 한 실시형태에서, 자유 층 및 기준 층은 강자성 재료로 형성된다. 한 실시형태에서, 유전체 층은, 스핀 궤도 커플링 층 내의 스핀 분극 캐리어가 터널 통과하여 자유 층 안으로 흐르는 것을 허용하는 두께를 갖는다. 한 실시형태에서, 스핀 궤도 커플링 층은, 제1 방향 및 제2 방향에 수직인 제3 방향에서 MTJ 스택의 에지를 넘어 횡방향으로(laterally) 연장된다. 한 실시형태에서, 스핀 궤도 커플링 층은 MTJ 스택의 제2 에지와 같은 높이의 제1 에지를 갖는다.
본 개시의 몇몇 실시형태에 따르면, 방법은 SOT MRAM 셀을 프로그래밍하는 것을 포함하는데, SOT MRAM 셀은, 스핀 궤도 커플링 층; 스핀 궤도 커플링 층 위의 유전체 층; 및 유전체 층 위의 자유 층을 포함하되, 프로그래밍하는 것은, 자유 층의 분극 방향을 프로그래밍하기 위해, 스핀 궤도 커플링 층을 통해 흐르도록 전류를 인가하는 것을 포함한다. 한 실시형태에서, SOT MRAM 셀은 자유 층 위에 SAF 층을 더 포함하는데, 여기서 SAF 층은 제1 스핀 분극 방향을 가지며, 자유 층의 제2 스핀 분극 방향은 제1 스핀 분극 방향에 평행한 것으로 또는 역평행한 것으로 프로그래밍된다. 한 실시형태에서, 방법은 자유 층, 유전체 층, 및 스핀 궤도 커플링 층을 통해 흐르는 전류를 생성하기 위해 전압을 인가하는 것; 및 SOT MRAM의 고 저항 상태 또는 저 저항 상태를 결정하기 위해 전류를 측정하는 것을 더 포함한다. 한 실시형태에서, 전류는 자유 층 위의 SAF 층 위의 반강자성 층을 통해 추가로 흐른다. 한 실시형태에서, 프로그래밍 동안, 스핀 궤도 커플링 층 내의 스핀 분극 캐리어는 유전체 층을 터널 통과하여 자유 층 안으로 흐른다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러가지 실시형태의 피쳐를 개설한다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 수정을 가할 수도 있다는 것을 인식해야 한다.
[실시예 1]
방법으로서,
복수의 층을 성막하는 단계 - 상기 복수의 층을 성막하는 단계는:
스핀 궤도 커플링 층(spin orbit coupling layer) - 상기 스핀 궤도 커플링 층은 스핀 분극 캐리어(spin polarized carrier)를 생성하도록 구성됨 - 을 성막하는 단계;
상기 스핀 궤도 커플링 층 위에 유전체 층 - 상기 유전체 층은 상기 스핀 분극 캐리어가 터널 통과하는 것을 허용하도록 구성됨 - 을 성막하는 단계;
상기 유전체 층 위에 자유 층을 성막하는 단계;
상기 자유 층 위에 터널 장벽 층(tunnel barrier layer)을 성막하는 단계; 및
상기 터널 장벽 층 위에 기준 층을 성막하는 단계를 포함함 - ;
상기 복수의 층을 패턴화하기 위해 제1 패턴화 프로세스를 수행하는 단계; 및
상기 기준 층, 상기 터널 장벽 층, 상기 자유 층, 및 상기 유전체 층을 패턴화하기 위해 제2 패턴화 프로세스 - 상기 제2 패턴화 프로세스는 상기 스핀 궤도 커플링 층의 상부 표면 상에서 정지됨 - 를 수행하는 단계
를 포함하는, 방법.
[실시예 2]
실시예 1에 있어서,
상기 제1 패턴화 프로세스 이후, 상기 스핀 궤도 커플링 층의 나머지 부분은 스트립(strip)을 형성하고, 상기 방법은 전압 소스의 양측의(opposing) 단자를 스핀 궤도 커플링 층에 연결하는 단계를 더 포함하는, 방법.
[실시예 3]
실시예 1에 있어서,
상기 유전체 층은 약 10 Å보다 더 작은 두께로 성막되는 것인, 방법.
[실시예 4]
실시예 1에 있어서,
상기 스핀 궤도 커플링 층을 성막하는 단계는 물리적 기상 증착(physical vapor deposition)을 포함하는 것인, 방법.
[실시예 5]
실시예 1에 있어서,
상기 스핀 궤도 커플링 층 아래에 있으며 상기 스핀 궤도 커플링 층과 접촉하는 마그네슘 산화물 씨드 층(magnesium oxide seed layer)을 형성하는 단계를 더 포함하는, 방법.
[실시예 6]
실시예 5에 있어서,
상기 마그네슘 산화물 씨드 층은 상기 제1 패턴화 프로세스에서 패턴화되는 것인, 방법.
[실시예 7]
실시예 1에 있어서,
유전체 캐핑 층을 성막하는 단계를 더 포함하되, 상기 유전체 캐핑 층은 상기 유전체 층의 측벽과 접촉하는 것인, 방법.
[실시예 8]
실시예 1에 있어서,
상기 유전체 층을 성막하는 단계는 질화물 층을 성막하는 단계를 포함하는 것인, 방법.
[실시예 9]
실시예 1에 있어서,
상기 유전체 층을 성막하는 단계는 산화물 층을 성막하는 단계를 포함하는 것인, 방법.
[실시예 10]
디바이스로서,
스핀 궤도 커플링 층;
상기 스핀 궤도 커플링 층 위의 유전체 층; 및
자기 터널 접합(Magnetic Tunnel Junction; MTJ) 스택을 포함하되, 상기 MTJ 스택은:
상기 유전체 층 위의 자유 층;
상기 자유 층 위의 터널 장벽 층; 및
상기 터널 장벽 층 위의 기준 층
을 포함하고, 상기 스핀 궤도 커플링 층은 제1 방향 및 상기 제1 방향과 반대인 제2 방향에서 상기 MTJ 스택의 에지를 넘어 연장되는 것인, 디바이스.
[실시예 11]
실시예 10에 있어서,
상기 유전체 층은 질화물 또는 산화물을 포함하는 것인, 디바이스.
[실시예 12]
실시예 10에 있어서,
상기 자유 층 및 상기 기준 층은 강자성 재료(ferromagnetic material)로 형성되는 것인, 디바이스.
[실시예 13]
실시예 10에 있어서,
상기 유전체 층은, 상기 스핀 궤도 커플링 층 내의 스핀 분극 캐리어가 터널 통과하여 상기 자유 층 안으로 흐르는 것을 허용하는 두께를 갖는 것인, 디바이스.
[실시예 14]
실시예 10에 있어서,
상기 스핀 궤도 커플링 층은, 상기 제1 방향 및 상기 제2 방향에 수직인 제3 방향에서 상기 MTJ 스택의 에지를 넘어 횡방향으로(laterally) 연장되는 것인, 디바이스.
[실시예 15]
실시예 10에 있어서,
상기 스핀 궤도 커플링 층은 상기 MTJ 스택의 제2 에지와 같은 높이의 제1 에지를 갖는 것인, 디바이스.
[실시예 16]
방법으로서,
스핀 궤도 토크(Spin Orbit Torque; SOT) 자기 저항 랜덤 액세스 메모리(Magneto-Resistive Random Access Memory; MRAM) 셀을 프로그래밍하는 단계를 포함하되, 상기 SOT MRAM 셀은:
스핀 궤도 커플링 층;
상기 스핀 궤도 커플링 층 위의 유전체 층; 및
상기 유전체 층 위의 자유 층을 포함하고,
상기 프로그래밍하는 단계는:
상기 자유 층의 분극 방향을 프로그래밍하기 위해, 상기 스핀 궤도 커플링 층을 통해 흐르도록 전류를 인가하는 단계를 포함하는 것인, 방법.
[실시예 17]
실시예 16에 있어서,
상기 SOT MRAM 셀은:
상기 자유 층 위의 합성 반강자성(Synthetic Anti-Ferromagnetic; SAF) 층을 더 포함하되, 상기 SAF 층은 제1 스핀 분극 방향을 가지며, 상기 자유 층의 제2 스핀 분극 방향은 상기 제1 스핀 분극 방향에 평행한 것으로 또는 역평행한(anti-parallel) 것으로 프로그래밍되는 것인, 방법.
[실시예 18]
실시예 16에 있어서,
상기 자유 층, 상기 유전체 층, 및 상기 스핀 궤도 커플링 층을 통해 흐르는 전류를 생성하기 위해 전압을 인가하는 단계; 및
상기 SOT MRAM의 고 저항 상태 또는 저 저항 상태를 결정하기 위해 상기 전류를 측정하는 단계
를 더 포함하는, 방법.
[실시예 19]
실시예 16에 있어서,
상기 전류는 또한, 상기 자유 층 위의 합성 반강자성(SAF) 층 위의 반강자성 층을 통해 흐르는 것인, 방법.
[실시예 20]
실시예 16에 있어서,
상기 프로그래밍 동안, 상기 스핀 궤도 커플링 층 내의 스핀 분극 캐리어는 상기 유전체 층을 터널 통과하여 상기 자유 층 안으로 흐르는 것인, 방법.

Claims (10)

  1. 방법으로서,
    복수의 층을 성막하는 단계 - 상기 복수의 층을 성막하는 단계는:
    스핀 궤도 커플링 층(spin orbit coupling layer) - 상기 스핀 궤도 커플링 층은 스핀 분극 캐리어(spin polarized carrier)를 생성하도록 구성됨 - 을 성막하는 단계;
    상기 스핀 궤도 커플링 층 위에 유전체 층 - 상기 유전체 층은 상기 스핀 분극 캐리어가 터널 통과하는 것을 허용하도록 구성됨 - 을 성막하는 단계;
    상기 유전체 층 위에 자유 층을 성막하는 단계;
    상기 자유 층 위에 터널 장벽 층(tunnel barrier layer)을 성막하는 단계; 및
    상기 터널 장벽 층 위에 기준 층을 성막하는 단계를 포함함 - ;
    상기 복수의 층을 패턴화하기 위해 제1 패턴화 프로세스를 수행하는 단계; 및
    상기 기준 층, 상기 터널 장벽 층, 상기 자유 층, 및 상기 유전체 층을 패턴화하기 위해 제2 패턴화 프로세스 - 상기 제2 패턴화 프로세스는 상기 스핀 궤도 커플링 층의 상부 표면 상에서 정지됨 - 를 수행하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제1 패턴화 프로세스 이후, 상기 스핀 궤도 커플링 층의 나머지 부분은 스트립(strip)을 형성하고, 상기 방법은 전압 소스의 양측의(opposing) 단자를 스핀 궤도 커플링 층에 연결하는 단계를 더 포함하는, 방법.
  3. 제1항에 있어서,
    상기 유전체 층은 10 Å보다 더 작은 두께로 성막되는 것인, 방법.
  4. 제1항에 있어서,
    상기 스핀 궤도 커플링 층을 성막하는 단계는 물리적 기상 증착(physical vapor deposition)을 포함하는 것인, 방법.
  5. 제1항에 있어서,
    상기 스핀 궤도 커플링 층 아래에 있으며 상기 스핀 궤도 커플링 층과 접촉하는 마그네슘 산화물 씨드 층(magnesium oxide seed layer)을 형성하는 단계를 더 포함하는, 방법.
  6. 제5항에 있어서,
    상기 마그네슘 산화물 씨드 층은 상기 제1 패턴화 프로세스에서 패턴화되는 것인, 방법.
  7. 제1항에 있어서,
    유전체 캐핑 층을 성막하는 단계를 더 포함하되, 상기 유전체 캐핑 층은 상기 유전체 층의 측벽과 접촉하는 것인, 방법.
  8. 제1항에 있어서,
    상기 유전체 층을 성막하는 단계는 질화물 층 또는 산화물 층을 성막하는 단계를 포함하는 것인, 방법.
  9. 디바이스로서,
    스핀 궤도 커플링 층;
    상기 스핀 궤도 커플링 층 위의 유전체 층; 및
    자기 터널 접합(Magnetic Tunnel Junction; MTJ) 스택을 포함하되, 상기 MTJ 스택은:
    상기 유전체 층 위의 자유 층;
    상기 자유 층 위의 터널 장벽 층; 및
    상기 터널 장벽 층 위의 기준 층
    을 포함하고, 상기 스핀 궤도 커플링 층은 제1 방향 및 상기 제1 방향과 반대인 제2 방향에서 상기 MTJ 스택의 에지를 넘어 연장되는 것인, 디바이스.
  10. 방법으로서,
    스핀 궤도 토크(Spin Orbit Torque; SOT) 자기 저항 랜덤 액세스 메모리(Magneto-Resistive Random Access Memory; MRAM) 셀을 프로그래밍하는 단계를 포함하되, 상기 SOT MRAM 셀은:
    스핀 궤도 커플링 층;
    상기 스핀 궤도 커플링 층 위의 유전체 층; 및
    상기 유전체 층 위의 자유 층을 포함하고,
    상기 프로그래밍하는 단계는:
    상기 자유 층의 분극 방향을 프로그래밍하기 위해, 상기 스핀 궤도 커플링 층을 통해 흐르도록 전류를 인가하는 단계를 포함하는 것인, 방법.
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