JP6374452B2 - 磁気メモリ - Google Patents
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Description
第1実施形態による磁気メモリについて図6Aを参照して説明する。この実施形態の磁気メモリは、SOT−MRAMであって、少なくとも1つのメモリセルを有し、このメモリセルを図6Aに示す。このメモリセル10は、導電層12a、12bと、導電層12a上に配置された層15と、導電層12aの層15上に配置されたMTJ素子20と、スイッチ素子25と、スイッチ素子30と、を備えている。導電層12bは導電層12aに接続されている。導電層12aは端子13aを有し、導電層12bは端子13bを有している。なお、端子13a、13bはそれぞれ導電層12a、12bに電気的に接続されていてもよい。これらに端子13a、13bは導電層12a、12bに電流を流すために用いられる。なお、図6Aでは、スイッチ素子25,30としてトランジスタを用いたが、制御信号に基づいてオン/オフするトランジスタ以外のスイッチ素子を用いても良い。以下では、スイッチ素子25、30はトランジスタであるとして説明する。
次に、第2実施形態による磁気メモリについて図9を参照して説明する。この第2実施形態の磁気メモリは、少なくとも1つのメモリセルを有し、このメモリセルを図9に示す。この第2実施形態に係るメモリセル10は、導電層12a、n(n≧2)個のMTJ素子201〜20nと、トランジスタ251〜25nと、トランジスタ30と、を備えている。
次に、メモリセル10への第1書き込み方法について説明する。本実施形態においては、メモリセル10への書き込みは2段階で行う。メモリセル10への書き込みは、1バイト情報として、(0,1,0,0,・・・,0,1)を書き込む場合を例にとって説明する。すなわち、MTJ素子202、20nに情報“1”を書き込み、他のMTJ素子には情報“0”を書き込む場合を例にとって説明する。
Iw0〜1.5Ich
となる。
Iw1〜1.5Ich
となる。この結果、2回の書き込み動作で、1バイトの情報(0,1,0,0,・・・,0,1)を書き込むことができる。なお、上記2回の書き込み動作は、図示しない制御回路によって行い、上記2段階のうち第1段階の書き込みを行う第1書き込み回路と、第2段階の書き込みを行う第2書き込み回路はともに、図示しない制御回路に含まれる。
まず、第1実施例による磁気メモリとして、図6Aに示す第1実施形態のメモリセルを、層15の材料を換えてサンプル1〜サンプル14を作製し、300℃でアニールを行った。MTJ素子20の記憶層21としてCoFeBを用い、非磁性絶縁層22としてMgOを用い、参照層23としてCoFeを用いた。
第2実施例について説明する。第1実施例で説明したサンプル1〜サンプル14のそれぞれのMTJ素子であってかつ厚さ1.2nmのCoFeBからなる記憶層を有するMTJ素子を作製し、導電層SO層に流す電流でそれぞれのMTJ素子に書き込みを行った。層15を挿入したサンプル3と層15を挿入しないサンプル1に対する書き込みについて評価した結果を図13に示す。図13の横軸はSO層に流した電流で縦軸は抵抗を示す。図15において、層15を挿入したサンプル3の場合を実線で示し、サンプル1の場合を破線で示す。なお、各サンプルともSO層の幅は600nmである。
第3実施例について説明する。第1実施例で説明したサンプル3、4、10、11、13それぞれのMTJ素子であってかつ厚さ1.2nmのCoFeBからなる記憶層を有するMTJ素子として、層15の厚さを変えたものを作製し、導電層SO層に流す電流でそれぞれのMTJ素子に書き込み試験を行った。この書き込み電流Icの層15の厚さ依存性を評価した結果を図15に示す。
第4実施例の磁気メモリとして、図9に示す第2実施形態のメモリセルを作製した。この第4実施例のメモリセルは、導電層12aに例えば4個のMTJ素子20が配置された構成を有している。導電層12aは厚さが10nm、幅(書き込み電流と交差する方向のサイズ)が600nmのTaで形成されている。各MTJ素子20の記憶層21として面内磁化を有し、単層構造であるもの、および積層構造であるメモリセルをそれぞれ作製した。単層構造の記憶層21としては、厚さが1.2nmのCoFeBからなるものを作製した。また、積層構造を有する記憶層21として3種類のものを作製した。例えば、1番目の積層構造としてCoFeB(1.2)/Cu/CoFeB(1.2)、2番目の積層構造としてFeB(1.2)/Cr/FeB(1.2)、3番目の積層構造としてNiFe(1.2)/Ru/NiFe(0.8)/Ta(0.3)/CoFeB(0.8)を作製した。なお、括弧内の数字は各層の厚さ(nm)を示す。例えば、CoFeB(1.2)は厚さが1.2nmのCoFeBを表す。
第3実施形態による磁気メモリについて図18を参照して説明する。図18は、第3実施形態の磁気メモリの回路図である。この第3実施形態の磁気メモリは、メモリセルMCがアレイ状に配置されたメモリセルアレイ100と、同一列方向に配置されたメモリセルMCに対応して設けられた2本のワード線WL1、WL2と、同一行方向に配置されたメモリセルMCに対応して設けられた3本のビット線BL1、BL2、BL3と、ワード線選択回路110と、ビット線選択回路120a、120bと、書き込み回路130a、130bと、読み出し回路140a、140bと、を備えている。
次に、メモリセルへの書き込みについて説明する。まず、書き込みを行うメモリセルMCのトランジスタ30がオン状態となるように、このトランジスタ30のゲートが接続されているワード線WL2にワード線選択回路110がハイレベルの電位を印加する。このとき、上記メモリセルMCが属する列の他のメモリセルMCにおけるトランジスタ30もオン状態となる。しかし、上記メモリセルMC内のトランジスタ30のゲートに接続されるワード線WL1および他の列に対応するワード線WL1、WL2はそれぞれ、ロウレベルの電位が印加される。
次に、メモリセルからの読み出し動作について説明する。まず、読み出しを行うメモリセルMCに接続されるワード線WL1にハイレベルの電位を印加し、上記メモリセルMC内のトランジスタ25をオン状態にする。このとき、上記メモリセルMCが属する列の他のメモリセルMCにおけるトランジスタ25もオン状態となる。しかし、上記メモリセルMC内のトランジスタ30のゲートに接続されるワード線WL2および他の列に対応するワード線WL1、WL2はそれぞれ、ロウレベルの電位が印加される。
Claims (10)
- 第1乃至第3端子と、
第1乃至第5領域を有し、前記第2領域は前記第1領域と前記第5領域との間に位置し、前記第3領域は前記第2領域と前記第5領域との間に位置し、前記第4領域は前記第3領域と前記第5領域との間に位置し、前記第1領域は前記第1端子に電気的に接続され、前記第5領域は前記第2端子に電気的に接続された導電性の第1非磁性層と、
前記第3領域に対応して配置された第1磁気抵抗素子であって、前記第3端子に電気的に接続された第1磁性層と、前記第1磁性層と前記第3領域との間に配置された第2磁性層と、前記第1磁性層と前記第2磁性層との間に配置された第2非磁性層と、前記第1端子から前記第2端子の方向に交差しかつ前記第2端子側に配置された第1側面と、を有する前記第1磁気抵抗素子と、
第1乃至第3部分を有し、前記第1部分は前記第2領域に対応して配置され、前記第2部分は前記第3領域に対応して配置されるとともに前記第3領域と前記第2磁性層との間に配置され、前記第3部分は前記第4領域に対応して配置され、前記第2部分は前記第1部分に接続されるとともに前記第3部分に接続された第1層であって、Mg、Al、Si、Hf、および希土類元素のうちの少なくとも1つの元素と、酸素および窒素のうちの少なくとも1つの元素とを含む前記第1層と、
を備え、前記第3部分は前記第1側面側の厚さが前記第2端子側の厚さよりも厚い第1形状を有し、前記第1形状は前記第3部分の前記第4領域側の面に対向する面の前記第2端子に向かう方向の長さが0.5nm以上である、磁気メモリ。 - 前記第3端子に電圧を印加するとともに前記第1端子と前記第2端子との間に書き込み電流を流す第1回路と、
前記第3端子と前記第1端子との間に読み出し電流を流す第2回路と、
を更に備えた請求項1記載の磁気メモリ。 - 第4端子と、第2磁気抵抗素子と、第2層と、を更に備え、
前記第1非磁性層は、前記第4領域と前記第5領域との間に第6乃至第8領域を有し、前記第6領域は前記第4領域と前記第5領域との間に位置し、前記第7領域は前記第6領域と前記第5領域との間に位置し、前記第8領域は前記第7領域と前記第5領域との間に位置し、
前記第2磁気抵抗素子は前記第7領域に対応して配置され、前記第4端子に電気的に接続された第3磁性層と、前記第3磁性層と前記第7領域との間に配置された第4磁性層と、前記第3磁性層と前記第4磁性層との間に配置された第3非磁性層と、前記第1端子から前記第2端子の方向に交差しかつ前記第1端子側に配置された第2側面と、前記第2側面に対向しかつ前記第2端子側に配置された第3側面と、を有し、
前記第2層は、第4乃至第6部分を有し、前記第4部分は前記第6領域に対応して配置され、前記第5部分は前記第7領域に対応して配置されるとともに前記第7領域と前記第4磁性層との間に配置され、前記第6部分は前記第8領域に対応して配置され、前記第5部分は前記第4部分に接続されるとともに前記第6部分に接続され、前記第2層は、Mg、Al、Si、Hf、および希土類元素のうちの少なくとも1つの元素と、酸素および窒素のうちの少なくとも1つの元素とを含み、前記第4部分または前記第6部分は対応する側面側の厚さが対応する端子側の厚さよりも厚い第2形状を有し、前記第2形状は前記第4部分または前記第6部分に対応する領域側の面に対向する面の前記対応する端子に向かう方向の長さが0.5nm以上である、請求項1記載の磁気メモリ。 - 前記第1層と前記第2層は互いに離間して配置されている請求項3記載の磁気メモリ。
- 前記第1層は、厚さが1nm以下である請求項1乃至4のいずれかに記載の磁気メモリ。
- 前記第1層は、酸化マグネシウム、窒化アルミニウム、酸化アルミニウム、窒化シリコン、酸化シリコン、および酸化ハフニウムのいずれかを含むか、またはLa、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、およびYbのうちの少なくとも1つの元素と、酸素および窒素のうちの少なくとも1つの元素とを含む請求項1乃至5のいずれかに記載の磁気メモリ。
- 前記第1層の前記第1非磁性層に対向する面の面積は、前記第2磁性層の前記第1層に対向する面の面積よりも大きい請求項1乃至6のいずれかに記載の磁気メモリ。
- 前記第2磁性層は、第5磁性層と、前記第5磁性層と前記第1層との間に配置された第6磁性層と、前記第5磁性層と前記第6磁性層との間に配置された第4非磁性層と、を備えた請求項1乃至7のいずれかに記載の磁気メモリ。
- 前記第1非磁性層は、Ta、W、Re、Os、Ir、Pt、Au、およびAgのうちの少なくとも1つの元素を含むか、またはCu−Biを含む請求項1乃至8のいずれかに記載の磁気メモリ。
- 前記第3端子に電気的に接続された第1スイッチ素子と、前記第2端子に電気的に接続された第2スイッチ素子と、を更に備えた請求項1乃至9のいずれかに記載の磁気メモリ。
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