JP6374452B2 - 磁気メモリ - Google Patents

磁気メモリ Download PDF

Info

Publication number
JP6374452B2
JP6374452B2 JP2016153898A JP2016153898A JP6374452B2 JP 6374452 B2 JP6374452 B2 JP 6374452B2 JP 2016153898 A JP2016153898 A JP 2016153898A JP 2016153898 A JP2016153898 A JP 2016153898A JP 6374452 B2 JP6374452 B2 JP 6374452B2
Authority
JP
Japan
Prior art keywords
layer
region
terminal
magnetic
disposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016153898A
Other languages
English (en)
Other versions
JP2018022796A (ja
Inventor
斉藤　好昭
好昭 斉藤
與田　博明
博明 與田
侑志 加藤
侑志 加藤
瑞恵 石川
瑞恵 石川
及川　壮一
壮一 及川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2016153898A priority Critical patent/JP6374452B2/ja
Priority to TW106104882A priority patent/TWI633542B/zh
Priority to US15/445,475 priority patent/US20180040807A1/en
Priority to CN201710109879.7A priority patent/CN107689416A/zh
Priority to US15/875,549 priority patent/US20180145247A1/en
Publication of JP2018022796A publication Critical patent/JP2018022796A/ja
Application granted granted Critical
Publication of JP6374452B2 publication Critical patent/JP6374452B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/82—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of the magnetic field applied to the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Description

本発明の実施形態は、磁気メモリに関する。
近年、スピン軌道相互作用(Spin Orbit Interaction)あるいはスピンホール効果(Spin Hall Effect)を用いた書込み方式の磁気メモリに関する研究開発が盛んに行なわれている。スピンホール効果は、非磁性層に電流を流すことにより、互いに逆向きのスピン角運動量（以下、単にスピンとも云う）を有する電子が反対方向に散乱され、スピン流Ｉｓが生じることにより、電子が流れる垂直方向の界面に逆向きのスピンが蓄積される現象である。
ＭＴＪ(Magnetic Tunnel Junction)素子は、磁化方向が固定された第１磁性層（参照層とも云う）と、磁化方向が可変の第２磁性層（記憶層とも云う）と、第１磁性層と第２磁性層との間に配置された非磁性絶縁層と、を備えている。このＭＴＪ素子の第２磁性層（記憶層）を上記非磁性層に積層しかつ非磁性層に電流を流したときに非磁性層に発生するスピン流およびスピン蓄積された電子によってＭＴＪ素子の記憶層にスピントルク(ＳＯＴ(Spin Obit Torque))を与え、記憶層の磁化方向を反転させることができる。スピン軌道相互作用あるいはスピンホール効果を用いて書き込みを行うＭＲＡＭ(Magnetic Random Access Memory)をＳＯＴ−ＭＲＡＭという。なお、このＳＯＴ−ＭＲＡＭにおける読み出しは、参照層と非磁性層との間に読み出し電流を流してＭＴＪ素子の磁気抵抗効果（ＭＲ効果）を用いて行う。
一方、ＭＴＪ素子の記憶層と参照層との間に書き込み電流を流して記憶層にＳＴＴ(Spin Transfer Torque)を与えて書き込みを行うＳＴＴ−ＭＲＡＭが知られている。このＳＴＴ−ＭＲＡＭにおいては、読み出しは書き込みの場合と同様に記憶層と参照層との間に読み出し電流を流して行う。すなわち、ＳＴＴ−ＭＲＡＭは、読出し電流経路と書込み電流経路が同一のため、微細化に伴い素子特性のバラツキが増大する。読出し電流、書込み電流、ＭＴＪ素子に接続されたトランジスタの電流、およびＭＴＪ素子の非磁性絶縁層の破壊電流のそれぞれのマージンを、各電流のバラツキを抑えることによって確保することが難しい。
これに対して、ＳＯＴ−ＭＲＡＭは、読出し電流経路と書込み電流経路が異なるため、電流のバラツキに対するマージンがより大きい。このため、読出し電流、トランジスタ電流、ＭＴＪ素子の非磁性絶縁層の破壊電流のそれぞれのバラツキと、書込み電流、トランジスタ電流、非磁性層へのエレクトロマイグレーションの電流のバラツキとをそれぞれ制御すればよい。すなわち、メモリ素子となるＭＴＪ素子を微細化（大容量化）したときに、それぞれのバラツキに対するマージンは、ＳＴＴ−ＭＲＡＭの場合に比べて圧倒的に有利となる。しかし、ＳＯＴ−ＭＲＡＭは現状、ＳＴＴ−ＭＲＡＭに比べて書き込み効率が良くないという課題がある。
米国特許第９０７６５３７号明細書
本実施形態は、書き込み効率を改善したＳＯＴ書き込み方式の磁気メモリを提供する。
本実施形態による磁気メモリは、第１乃至第３端子と、第１乃至第３部分を有し、前記第１部分は前記第２部分と前記第３部分との間に位置し、前記第２部分は前記第１端子に電気的に接続され、前記第３部分は前記第２端子に電気的に接続された導電性の第１非磁性層と、前記第３端子に電気的に接続された第１磁性層と、前記第１磁性層と前記第１部分との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第２非磁性層と、を有する第１磁気抵抗素子と、前記第１部分と前記第２磁性層との間に少なくとも配置され、Ｍｇ、Ａｌ、Ｓｉ、Ｈｆ、および希土類元素のうちの少なくとも１つの元素と、酸素および窒素のうちの少なくとも１つの元素とを含む第１層と、を備えている。
ＳＯＴ−ＭＲＡＭのメモリセルの一例を示す斜視図。 ＳＴＴ−ＭＲＡＭのメモリセルの一例を示す斜視図。 ＳＯＴ−ＭＲＡＭのメモリセルの一課題を説明する写真。 スピンホール角の導電層の厚さ依存性を示すグラフ。 ＭＴＪ素子における保磁力のバラツキの、記憶層の厚さ依存性を示すグラフ。 第１実施形態による磁気メモリを示す斜視図。 第１実施形態の第１変形例による磁気メモリを示す斜視図。 第１実施形態の第２変形例による磁気メモリを示す斜視図。 第１実施形態の第３変形例による磁気メモリを示す斜視図。 積層構造を有する記憶層または参照層を示す断面図。 第２実施形態による磁気メモリを示す斜視図。 第２実施形態の変形例による磁気メモリを示す斜視図。 第１実施例の磁気メモリの飽和磁化Ｍｓを測定した結果を示す図。 第１実施例の磁気メモリの保磁力Ｈｃを測定した結果を示す図。 第２実施例の磁気メモリの書き込み電流を評価した結果を示す図。 第２実施例の磁気メモリの書き込み電流を測定した結果を示す図。 第３実施例の磁気メモリにおける書き込み電流の層１５の厚さ依存性を示す図。 第４実施例の磁気メモリの磁化反転特性を示す図。 第４実施例の磁気メモリにおけるＭＴＪ素子に印加した電圧と、導電層に流し磁化反転が観測された電流値との関係を示す図。 第３実施形態による磁気メモリの回路図。
本発明の実施形態を説明する前に、本発明に至った経緯を説明する。
図１にＳＯＴ−ＭＲＡＭのメモリセルの一例を示す。このメモリセルは、非磁性の導電層（以下、ＳＯ層とも云う）１２ａ、１２ｂと、導電層１２ａ上に配置されたメモリ素子となる磁気抵抗素子（例えば、ＭＴＪ素子）２０と、スイッチ素子３０と、配線４０と、を備えている。導電層１２ｂは導電層１２ａに接続されている。導電層１２ａは端子１３ａを有し、導電層１２ｂは端子１３ｂを有している。なお、導電層１２ｂは削除してもよい。この場合、端子１３ｂは、導電層１２ａに配置され、ＭＴＪ素子２０は、端子１３ａと端子１３ｂとの間の導電層１２ａの領域に配置される。導電層１２ａ、１２ｂは導電性の非磁性層であり、電流を流したときにスピン流を発生し、ＭＴＪ素子の記憶層にスピントルク(ＳＯＴ(Spin Obit Torque))を与える。すなわち、導電層１２ａ、１２ｂはスピン軌道相互作用を担う導電性の非磁性層となる。なお、図１では、スイッチ素子３０としてトランジスタを用いたが、制御信号に基づいてオン／オフするトランジスタ以外のスイッチ素子を用いても良い。
ＭＴＪ素子２０は、磁化方向が可変の記憶層２１と、磁化方向が固定された参照層２３と、記憶層２１と参照層２３との間に配置された非磁性絶縁層２２と、を備えている。ここで、「磁化方向が可変」であるとは、書き込みの前後で磁化方向が変化可能であることを意味し、「磁化方向が固定」であるとは、書き込みの前後で磁化方向が変化しないことを意味する。記憶層２１は導電層１２ａに接続され、参照層２３は配線４０に接続されている。トランジスタ３０はソースおよびドレインの一方（以下、端子とも云う）が導電層１２ａの端子１３ａに接続される。なお、トランジスタ３０のソースおよびドレインの他方（以下、端子とも云う）およびゲート（以下、制御端子とも云う）は、図示しない制御回路に接続される。また、導電層１２ｂの端子１３ｂは、図１に示すように、接地されるか、または上記制御回路に接続される。また、上記制御回路は配線４０とも接続される。
このＳＯＴ−ＭＲＡＭにおいては、書き込み動作はトランジスタ３０を介して端子１３ａと端子１３ｂとの間の導電層１２ａ、１２ｂに書き込み電流Ｉｗを流すことにより行い、読み出し動作はトランジスタ３０を介して端子１３ａ、導電層１２ａ、ＭＴＪ素子２０、および配線４０に読み出し電流Ｉｒを流すことにより行う。すなわち、上述したように、書き込み経路と読み出し電流経路が異なっている。
図２に、ＳＴＴ−ＭＲＡＭのメモリセルの一例を示す。このメモリセルは、配線１６と、ＭＴＪ素子２０と、配線４０と、を備えている。ＭＴＪ素子２０は、配線１６と配線４０との間に配置され、記憶層２１と、参照層２３と、記憶層２１と参照層２３との間に配置された非磁性絶縁層２２とを備えている。記憶層２１と参照層２３のうちの一方が配線１６に接続され、他方が配線４０に接続される。なお、図２においては、記憶層２１が配線１６に接続され、参照層２３が配線４０に接続される。このＳＴＴ−ＭＲＡＭにおいては、書き込みはトランジスタ３０を介して配線１６と配線４０との間に書き込み電流Ｉｗを流すことにより行い、読み出しはトランジスタ３０を介して配線１６と配線４０との間に読み出し電流Ｉｒを流すことにより行う。すなわち、書き込み経路と読み出し電流経路が同一となっている。
上述したように、ＳＴＴ−ＭＲＡＭに比較して、ＳＯＴ−ＭＲＡＭは書込み効率が悪く、その効率を向上する必要がある。書込み効率は、熱安定性の指標であるΔ（＝ＫＶ／（ｋＢＴ））をＩｃで割った値、すなわちΔ／Ｉｃで表される。ここで、Ｋは記憶層の一軸磁気異方性、Ｖは記憶層の体積、ｋＢはボルツマン定数、Ｔは記憶層の絶対温度を示す。なお、ＫＶは、記憶層と参照層のそれぞれのスピンが平行状態にある場合と反平行の状態ある場合のエネルギー障壁の高さを示す。記憶層の磁化方向を参照層の磁化方向に対して平行→反平行にする場合に必要な書き込み電流をＩｐとし、記憶層の磁化方向を参照層の磁化方向に対して反平行→平行にする場合に必要な書き込み電流をＩａｐとすると、Ｉｃはそれらの平均値、すなわち、Ｉｃ＝（Ｉｐ＋Ｉａｐ）／２となる。
また、ＳＯＴ−ＭＲＡＭのメモリセルを実際に作製した場合におけるＭＴＪ素子近傍の断面をＴＥＭ(Transmission Electron Microscope)で測定した写真を図３に示す。このメモリセルは、Ｔａからなる厚さが９．７ｎｍの導電層（ＳＯ層とも云う）上にＭＴＪ素子を形成したものである。図３からわかるように、ＭＴＪ素子の直下以外の領域の導電層と層間絶縁膜が接した領域では、導電層の表面が酸化してしまい、９．７ｎｍの厚さが５．３ｎｍまで減少してしまう。すなわち、酸化される層の厚さが４．４（＝９．７−５．３）ｎｍとなる。
図４に、スピンホール角ΘＳＨの、非磁性重金属元素を含む導電層の厚さ依存性を測定した結果を示す。なお、この図４においては、導電層としては、β−Ｔａが用いられている。書込み電流密度Ｊｃ、すなわちＩｃを導電層の断面積で割った値は、スピンホール角ΘＳＨの絶対値と比例関係にある。このため、例えば、導電層の厚さtＴａを１０ｎｍから６ｎｍで薄膜化すると、書込み電流の平均値Ｉｃは１／２．８倍となり、小さくなる。したがって、書き込み電流を低減するためには導電層の厚さを薄くしたほうがよい。しかし、図３で説明したように、導電層の厚さを６ｎｍまで薄膜化すると導電層の、ＭＴＪ素子が形成された領域以外の領域の厚さは１．６（＝６−４．４）ｎｍとなってしまう。このため、導電層が高抵抗化してしまい、もはや電極としての役割を果たさないという問題点がある。
導電層としてβ−Ｔａを用い、この導電層上に形成されるＭＴＪ素子の記憶層としてＣｏＦｅＢを用い、かつ記憶層の厚さをそれぞれ１．１ｎｍ、１．２ｎｍ、１．４ｎｍ、１．６ｎｍとした場合のサンプルを作製し、これらのサンプルの記憶層の保磁力Ｈｃの測定結果を図５に示す。この図５からわかるように、記憶層の保磁力Ｈｃのバラツキが大きい。この理由は以下の通りである。
通常、ＣｏＦｅＢを記憶層として含むＭＴＪ素子の下地はアモルファス層が用いる。このため、ＣｏＦｅＢも成膜段階ではアモルファスとなり、その上に形成される非磁性絶縁層としてのＭｇＯは（１００）配向する。後アニールによりＭｇＯ（１００）の結晶面にそろった状態で均一にＣｏＦｅＢが成長するため、保磁力Ｈｃのバラツキは非常に小さい。
しかし、ＳＯＴ−ＭＲＡＭの場合、書込み電流を小さくするためにＭＴＪ素子の下地である導電層にはスピン軌道相互作用が大きい結晶構造のβ−Ｔａなどの結晶層を用いることになる。このため、導電層上のＣｏＦｅＢが完全なアモルファスとならず、その成長方向がバラツキ、保磁力Ｈｃのバラツキにつながる。この他に保磁力Ｈｃのバラツキの要因としてアニール後のＣｏＦｅＢの磁化の絶対値、すなわち飽和磁化Ｍｓは３００℃のアニール後でもＭｓ〜１６００ｅｍｕ／ｃｃと大きく、ＣｏＦｅＢ中のＢが導電層であるβ−Ｔａに吸収されて拡散されていることも要因の１つとなっている。
書込み電流を小さくするためには、前述したようにスピンホール角ΘＳＨが大きな材料を導電層として用いることが好ましい。スピンホール角ΘＳＨが大きな材料としては、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、およびＡｇのうちの１つの元素からなる金属、上記元素を少なくとも１つ含む合金、またはＣｕ−ＢｉなどのようにＣｕなどの導電層にスピン軌道散乱が大きい５ｄ電子を含む材料を入れ、合金化したものが知られている。
また、β−Ｗを成膜する際、希ガスＡｒに酸素を混ぜた雰囲気で成膜すると、現段階でスピンホール角ΘＳＨが最大（＝−０．５）となることが報告されている(Nature Comm. DOI:10.1038/ncomms10644)。
次に、導電層の材料に関する課題に関して説明する。β−Ｗからなる層上に単層膜であるＣｏＦｅＢを成膜して強磁性磁気共鳴法によりスピンホール角ΘＳＨを評価すると、上述したように、ΘＳＨ＝−０．５が得られる(Nature Comm. DOI:10.1038/ncomms10644)。β−Ｗ層上に記憶層としてＣｏＦｅＢを用いたＭＴＪ素子を作製し、３００℃でアニールを行うと、β−Ｔａ層の上ではＭＴＪ素子の特性に問題は見られなかったが、β−Ｗ層上ではＭＴＪ素子の特性が低下しかつＣｏＦｅＢ層中に非磁性の層(Dead layer)が出現するため、ＭＲ特性が著しく低下する。上記非磁性の層は、０．２ｎｍから０．３ｎｍ以上に増大し、ＭＲ比も約２００％から５０％より低くなってしまうことが明らかとなった。このことは、大容量ＭＲＡＭの実現には大きな課題であり、解決する必要がある。
本発明者たちは、鋭意研究に勤めた結果、上記課題を解決することのできるＳＯＴ−ＭＲＡＭを発明することができた。このＳＯＴ−ＭＲＡＭを以下の実施形態で説明する。
（第１実施形態）
第１実施形態による磁気メモリについて図６Ａを参照して説明する。この実施形態の磁気メモリは、ＳＯＴ−ＭＲＡＭであって、少なくとも１つのメモリセルを有し、このメモリセルを図６Ａに示す。このメモリセル１０は、導電層１２ａ、１２ｂと、導電層１２ａ上に配置された層１５と、導電層１２ａの層１５上に配置されたＭＴＪ素子２０と、スイッチ素子２５と、スイッチ素子３０と、を備えている。導電層１２ｂは導電層１２ａに接続されている。導電層１２ａは端子１３ａを有し、導電層１２ｂは端子１３ｂを有している。なお、端子１３ａ、１３ｂはそれぞれ導電層１２ａ、１２ｂに電気的に接続されていてもよい。これらに端子１３ａ、１３ｂは導電層１２ａ、１２ｂに電流を流すために用いられる。なお、図６Ａでは、スイッチ素子２５，３０としてトランジスタを用いたが、制御信号に基づいてオン／オフするトランジスタ以外のスイッチ素子を用いても良い。以下では、スイッチ素子２５、３０はトランジスタであるとして説明する。
層１５は、Ｍｇ、Ａｌ、Ｓｉ、Ｈｆ、および希土類元素のうちの少なくとも１つの元素の酸化物または窒化物である。すなわち、上記少なくとも１つの元素を含む合金の酸化物、または窒化物であってもよい。
ＭＴＪ素子２０は、磁化方向が可変の記憶層２１と、磁化方向が固定された参照層２３と、記憶層２１と参照層２３との間に配置された非磁性絶縁層２２と、を備えている。記憶層２１は層１５を介して導電層１２ａに接続され、参照層２３はトランジスタ２５のソースおよびドレインの一方（以下、端子とも云う）に接続されている。トランジスタ２５のソースおよびドレインの他方（以下、端子とも云う）は、第３端子２６を介して図示しない制御回路に接続され、ゲート（以下、制御端子とも云う）は上記制御回路に接続される。なお、トランジスタ２５は、削除してもよい。この場合、ＭＴＪ素子２０の参照層２３への電圧の印加の制御は、第３端子２６を介して上記制御回路によって行う。なお、第３端子はＭＴＪ素子２０に電圧を印加する、または電流を流すために用いられる。
トランジスタ３０はソースおよびドレインの一方（以下、端子とも云う）が導電層１２ａの端子１３ａに接続される。なお、トランジスタ３０のソースおよびドレインの他方（以下、端子とも云う）およびゲート（以下、制御端子とも云う）は、図示しない制御回路に接続される。また、導電層１２ｂの端子１３ｂは、図６Ａに示すように、接地されるか、または上記制御回路に接続される。なお、端子１３ｂと上記制御回路との間にトランジスタを配置してもよい。
このＳＯＴ−ＭＲＡＭにおいては、書き込み動作は、トランジスタ２５を介してＭＴＪ素子２０の参照層２３に電圧を印加するとともにトランジスタ３０を介して端子１３ａと端子１３ｂとの間の導電層１２ａ、１２ｂに書き込み電流Ｉｗを流すことにより行う。この書き込み電流Ｉｗを導電層１２ａに流すと、アップスピンおよびダウンスピンのうちの一方にスピン偏極された電子１４ａが導電層１２ａの上面側に流れ、他方にスピン偏極された電子１４ｂが導電層１２ａの下面側に流れる。これにより、スピン流が発生し、ＭＴＪ素子２０の記憶層２１にスピントルクを及ぼし、記憶層２１の磁化方向を反転させることが可能になる。なお、書き込み動作において、トランジスタ２５を介してＭＴＪ素子２０の参照層２３に電圧を印加しても良い。電圧を印加することにより、ＭＴＪ素子２０の記憶層２１の一軸磁気異方性を変化させ、記憶層２１の磁化方向を反転し易くすることが可能である。なお、図６Ｂに示すように、トランジスタ２５は省き、ＭＴＪ素子２０の参照層２３を、第３端子２６を介してビット線（図示せず）に電気的に接続しても良い。
また、読み出し動作は、トランジスタ３０を介して端子１３ａ、導電層１２ａ、ＭＴＪ素子２０、およびトランジスタ２５または上記ビット線に、図示しない読み出し電流Ｉｒを流すことにより行う。これらの書き込み動作および読み出し動作をそれぞれ行う書き込み回路および読み出し回路は上記制御回路に含まれる。
なお、第１実施形態においては、層１５は、ＭＴＪ素子２０直下の導電層１２ａの領域を含む領域上に配置される。すなわち、導電層１２ａに投影した場合、層１５の投影面積がＭＴＪ素子２０の記憶層２１の投影面積よりも大きくなっている。したがって、層１５の導電層１２ａに対向する面の面積は、記憶層２１の層１５に対向する面の面積よりも大きい。そして、書き込み電流Ｉｗが流れる方向に交差する、層１５および記憶層２１のそれぞれの側面間の距離ｄ０は、スピン拡散長よりも長いことが好ましい。重金属のスピン拡散長は物質にもよるが０．５ｎｍ〜数ｎｍと短い。このように構成することにより、導電層１２ａから記憶層２１により多くのスピンが吸収され易くなる。
このように構成された第１実施形態の磁気メモリにおいては、導電層１２ａとＭＴＪ素子２０の記憶層２１との間に酸化物または窒化物の層１５が配置されているので、記憶層２１と導電層１２ａとの間を元素が互いに拡散することを防止することができる。例えば、記憶層２１がボロン（Ｂ）を含んでいても、このボロンが導電層１２ａに拡散、吸収することを防止することができる。これにより、記憶層２１に、磁化が消失してしまう非磁性層の発生することを抑制することができる。また、この非磁性層の発生を抑制することが可能となることにより、書込み電流の値が減少すること、保磁力Ｈｃのバラツキが減少することができる。一方、ＭＲを増大するためにはＢをＣｏＦｅＢからなくすことが重要である。この観点から、記憶層には強磁性／非磁性層／強磁性層からなる非磁性層を含む多層構造とすることが好ましい。
層１５の厚さは、厚くしてしまうと書込み電流の値が急激に増大してしまうので、その厚さが１ｎｍ以下であることが好ましく、０．９ｎｍ以下であることがより好ましい。この層１５の材料としては、Ｔａ、Ｗ、Ｐｔなどの導電層１２ａでスピン偏極されたスピンが散乱されにくい酸化物が好ましい。希土類元素はｆ電子を有する磁性元素を含むが、ｆ電子はフェルミ面のエネルギー位置にバンドが無いため、電気的にはスピン散乱が小さい。このため、層１５として希土類元素の酸化物または窒化物を含んでいても、好ましい結果が得られると考えられる。逆に、導電層１２ａで用いられる材料であるＴａ、Ｗなどの酸化物、窒化物を層１５に用いることは好ましくないことが明らかとなった。
また、層１５は、ＭＴＪ素子２０の微細加工時のエッチングストッパとなる。エッチング時間をうまく調整することにより、図７Ａに示す、第１実施形態の第２変形例の磁気メモリのように、導電層１２ａ上に層１５を残すことができる。この変形例のように、導電層１２ａ上に層１５を残置することにより、導電層１２ａを薄膜化して書き込み電流Ｉｃを低減することが可能となり、書き込み効率を向上させることができる。また、図７Ａに示す第２変形例において、図６Ｂに示す第１変形例と同様に、トランジスタ２５を省いてビット線（図示せず）に電気的に接続してもよい。
なお、層１５がエッチングストッパとなったとしても、層１５に覆われていない導電層１２ａの領域は、層１５に覆われた導電層１２ａの領域に比べてエッチングまたは酸化により厚さが薄くなる場合がある。導電層１２ａが高抵抗化するのを防止するために、層１５に覆われた導電層１２ａの領域の厚さと、層１５に覆われていない導電層１２ａの領域の厚さとの差は、２ｎｍ以下であることが好ましく、１ｎｍ以下であることがより好ましい。すなわち、層１５直下の領域の導電層１２ａの厚さと、それ以外の領域の導電層の厚さとの差は、２ｎｍ以下であることが好ましく、１ｎｍ以下であることがより好ましい。
また、第１実施形態においても、ＭＴＪ素子２０の直下の領域を含む導電層１２ａの領域に層１５が配置されていることにより、変形例と同様に、導電層１２ａを薄膜化して書き込み電流Ｉｃを低減することが可能となり、書き込み効率を向上させることができる。これは、導電層１２ａに電流を流している間にスピンホール効果によりアップスピンとダウンスピンが導電層１２ａの上面側および下面側に分離し、分離した片方のスピンが記憶層２１にスピン吸収されることにより磁化反転が実現している。このスピン吸収は、ＭＴＪ素子２０の直下の領域のみから吸収されているわけではなく、スピン蓄積したＭＴＪ素子２０の周りの領域のスピン流も記憶層２１に吸収されているからである。したがって、ＭＴＪ素子２０の周りの導電層１２ａが酸化してしまっている図３に示す構造では、書き込み電流Ｉｃの低減、すなわち書き込み効率の向上にとって好ましい状態ではない。保磁力Ｈｃのバラツキの減少の要因に関しては、層１５を導電層１２ａとＭＴＪ素子２０との間に配置したことによりＣｏＦｅＢのアモルファス成長を実現することが可能となること、後アニールによるＢの導電層１２ａへの大量の原子の拡散が抑えられたことが効いていると考えられる。
以上説明したように、本実施形態および変形例によれば、導電層１２ａを用いた書込み電流および電流密度の効率が良くなり、書き込み効率を改善することができる。また、保磁力Ｈｃのバラツキも抑えることができる。層１５が導電層１２ａのエッチングストッパともなるので、薄い導電層の作製を容易にすることが可能な磁気メモリを提供することができる。
本実施形態において、記憶層、参照層の磁性材料としては、特に制限は無く、Ｎｉ−Ｆｅ合金、Ｃｏ−Ｆｅ合金、Ｃｏ−Ｆｅ−Ｎｉ合金を用いてもよい。また、（Ｃｏ，Ｆｅ）−（Ｂ）、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｂ）、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｂ）−（Ｐ，Ａｌ，Ｍｏ，Ｎｂ，Ｍｎ）系、またはＣｏ−（Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｔｉ）系などのアモルファス材料を用いても良い。ここで、例えば、（Ｃｏ，Ｆｅ，Ｎｉ）は、Ｃｏ、Ｆｅ、Ｎｉのうちの少なくとも１つの元素を含むことを意味する。また、（Ｂ）はＢを含んでも良いし、含まなくてもよいことを意味する。
また、記憶層２１、参照層２３の磁性材料としては、Ｃｏ−Ｆｅ−Ａｌ系、Ｃｏ−Ｆｅ−Ｓｉ系、Ｃｏ−Ｆｅ−Ａｌ−Ｓｉ系、Ｃｏ−Ｍｎ−Ｓｉ系、またはＣｏ−Ｍｎ−Ｆｅ−Ｓｉ系などのホイスラー材料を用いてもよい。より好ましくは、単層ではなく、複数の磁性層が積層された積層構造を有することが好ましい。この場合、例えば、図８に示すように、磁性層１７、１８間には非磁性層１９が配置され、この非磁性層１９を介して隣接する磁性層１７、１８は磁気結合、例えば反強磁性結合または強磁性結合をする。なお、記憶層２１が面内磁化を有する場合は、漏れ磁場の影響を低減するために、磁気結合は、反強磁性結合であることが好ましい。
特に、記憶層２１は積層構造を備えていることが好ましい。磁化方向（スピン）が膜面に平行な場合は、上記積層構造としては、ＣｏＦｅ（Ｂ）／Ｃｕ／ＣｏＦｅ（Ｂ）、Ｆｅ（ＣｏＢ）／Ｃｒ／Ｆｅ（ＣｏＢ）、Ｍｎ系ホイスラー／ＭｇＯ／Ｍｎ系ホイスラー、またはｆｃｃ磁性層／Ｒｕ／ｆｃｃ磁性層／（Ｔａ，Ｗ，Ｍｏ）／ＣｏＦｅＢ、ＣｏＦｅ／Ｃｒ／ＣｏＦｅ／（Ｔａ，Ｎ，Ｍｏ）／ＣｏＦｅＢ、ＣｏＦｅ／Ｃｕ／ＣｏＦｅ／（Ｔａ，Ｎ，Ｍｏ）／ＣｏＦｅＢであることが好ましい。ここで、ｆｃｃは面心立方構造を表す。
また、スピンが膜面に垂直な場合は、Ｃｏ（Ｆｅ）（Ｂ）／Ｐｔ／Ｃｏ（Ｆｅ）（Ｂ）、Ｃｏ（Ｆｅ）（Ｂ）／Ｐｄ／Ｃｏ（Ｆｅ）（Ｂ）、Ｃｏ（Ｆｅ）（Ｂ）／Ｎｉ／Ｃｏ（Ｆｅ）（Ｂ）、 （Ｃｏ／Ｐｔ）ｎ／Ｒｕ／（Ｃｏ／Ｐｔ）ｍなどのｆｃｃ磁性層（積層膜）／Ｒｕ／ｆｃｃ磁性層（積層膜）／（Ｔａ，Ｗ，Ｍｏ）／ＣｏＦｅＢであることが好ましいく、ｆｃｃ磁性層（積層膜）を用いた場合は、非磁性絶縁層２２との界面に極薄膜の（Ｔａ，Ｗ，Ｍｏ）／ＣｏＦｅＢを挿入することが好ましい。
後述する第２実施形態のように、１つのメモリセルに複数のＭＴＪ素子が配置されたマルチビットのメモリセルを有する磁気メモリにおいては、各ＭＴＪ素子に電圧を印加して導電層に電流を流し、電圧を印加したＭＴＪ素子の記憶層のスピンを反転することが可能となるマージンを拡大することができる。なお、第２実施形態において、複数のＭＴＪ素子に印加する電圧の符号を変え、例えば＋Ｖを印加するＭＴＪ素子と、−Ｖを印加するＭＴＪ素子とに分け、−Ｖを印加したＭＴＪ素子の記憶層のスピンを反転することでも更なるマージンを拡大することが可能である。このマージンを拡大する効果は、ＭＴＪ素子に電圧を印可することによる磁気異方性の変化と、スピン注入磁化反転がアシストされる効果のどちらかまたは双方がまじりあって生じる。消費電力の観点ではＭＴＪ素子の抵抗を高くして電圧を印可することによる磁気異方性の変化の寄与を大きくすると良いが、読み出しスピードが落ちるデメリットもある。
一方、ＭＴＪ素子の抵抗を下げるとスピン注入磁化反転のアシストの寄与が増大し読み出しスピードが速くなるが、純粋な電圧を印可することによる磁気異方性の変化の寄与のみの場合と比較すると消費電力は増大する。メモリの設計に応じて、ＭＴＪ素子の抵抗をどの値に選ぶかにより、どちらのアシスト効果の寄与を大きくするか設計することが可能となる。この第２実施形態の磁気メモリにおいて、各ＭＴＪ素子の記憶層に上記積層構造を用いると、更にマージンが広がり、より好ましい。
また、参照層２３としては一方向異方性を、記憶層２１としては一軸異方性を有することが望ましい。またその厚さは０．１ｎｍから１００ｎｍが好ましい。さらに、これらの磁性層の厚さは、超常磁性にならない程度の厚さが必要であり、０．４ｎｍ以上であることがより望ましい。
また、これら磁性材料には、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｍｇ（マグネシウム）、Ｓｉ（シリコン）、Ｂｉ（ビスマス）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）などの非磁性元素を添加して磁気特性を調節したり、その他、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
特に、非磁性絶縁層２２に近い磁性層にはＭＲ（磁気抵抗）が大きくなるＣｏ−Ｆｅ，Ｃｏ−Ｆｅ−Ｎｉ、ＦｅリッチのＮｉ−Ｆｅを用い、非磁性絶縁層２２と接していない磁性層にはＮｉリッチのＮｉ−Ｆｅ，ＮｉリッチのＮｉ−Ｆｅ−Ｃｏなどを用いるとＭＲを大きく保ったまま，スイッチング磁界を調整することができ、より好ましい。
また、非磁性絶縁層２２の材料としては、ＡｌＯｘ、ＭｇＯ、Ｍｇ−ＡｌＯｘなどの酸化物を用いることが好ましい。
また、導電層１２ａの材料としては、５ｄ電子以上の外郭電子が存在する非磁性重金属元素を含む金属、または上記元素を少なくとも１つ含む合金などが好ましい。例えば、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、およびＡｇからなる群から選択された１つの元素の金属層、または上記元素を少なくとも１つ含む合金、またはＣｕ−Ｂｉなどが好ましい。
なお、導電層１２ａとして２層以上の積層構造を用いても良い。その場合、記憶層に近い側の層の電気抵抗は小さいことが好ましい。この場合、ＭＴＪ素子直下での電流量が増えるので、記憶層に近い側の層の電気抵抗が高い場合よりも書込み電流が低下する。導電層１２ａが２層構造の場合、記憶層から遠い側の層としては、Ｈｆ、Ａｌ、Ｍｇ、Ｔｉのうちのすくなくとも１つの元素を含んでいても良く、上記元素の他にＢが含まれていても良い。記憶層に近い側の層としては、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、およびＡｇのうちの１つの元素からなる金属、上記元素を少なくとも１つ含む合金、またはＣｕ−Ｂｉなどが好ましい。
また、層１５の材料としては、Ｍｇ、Ａｌ、Ｓｉ、Ｈｆ、希土類元素またはそれら合金の酸化物、窒化物からなることが好ましい。より具体的には、酸化マグネシウム（ＭｇＯ）、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（ＡｌＯｘ）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯｘ）、酸化ハフニウム（ＨｆＯｘ）、および、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂの酸化物または窒化物であることが好ましい。なお、上記化学式において、ｘは組成比を示す。これらの物質の組成は、化学量論的にみて完全に正確な組成である必要はなく、例えば、酸素、窒素などの欠損、あるいは過不足が存在していてもよい。したがって、層１５は、Ｍｇ、Ａｌ、Ｓｉ、Ｈｆ、および希土類元素のうちの少なくとも１つの元素と、酸素および窒素のうちの少なくとも１つの元素と含むことが好ましい。
また、非磁性絶縁層２２の厚さは、トンネル電流が流れる程度に薄い方が望ましい。しかし、後述する第２実施形態のように、電圧でＭＴＪ素子の記憶層の保磁力（すなわち磁気異方性）を変える必要がある場合は、あまり低い面積抵抗ＲＡにすることは好ましくなく、数１０Ωμｍ２〜数千ＫΩμｍ２であることが望ましい。この場合、面積抵抗が数千ＫΩμｍ２の時は、記憶層の磁化反転は電圧制御と導電層の書込みが主要因となり、面積抵抗が数１０Ωμｍ２の場合は、記憶層の磁化反転は、電圧制御と、ＳＯＴ書き込みと、ＳＴＴ書込みとの合計が主要因となる。
参照層２３は、特にあまり材料の制限はなく、より安定に一方向に固着されることが好ましい。磁性層を一方向に固着する方法として複数の磁性層を積層した積層構造が用いられる。より具体的には、Ｃｏ（Ｃｏ−Ｆｅ）／Ｒｕ（ルテニウム）／Ｃｏ（Ｃｏ−Ｆｅ）、Ｃｏ（Ｃｏ−Ｆｅ）／Ｒｈ（ロジウム）／Ｃｏ（Ｃｏ−Ｆｅ）、Ｃｏ（Ｃｏ−Ｆｅ）／Ｉｒ（イリジウム）／Ｃｏ（Ｃｏ−Ｆｅ）、Ｃｏ（Ｃｏ−Ｆｅ）／Ｏｓ（オスニウム）／Ｃｏ（Ｃｏ−Ｆｅ）、Ｃｏ（Ｃｏ−Ｆｅ）／Ｒｅ（レニウム）／Ｃｏ（Ｃｏ−Ｆｅ）、Ｃｏ−Ｆｅ−Ｂなどのアモルファス材料層／Ｒｕ（ルテニウム）／Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｂなどのアモルファス材料層／Ｉｒ（イリジウム）／Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｂなどのアモルファス材料層／Ｏｓ（オスニウム）／Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｂなどのアモルファス材料層／Ｒｅ（レニウム）／Ｃｏ−Ｆｅ等が用いられる。
また、（Ｃｏ／Ｐｔ）ｎ／Ｒｕ／（Ｃｏ／Ｐｔ）ｍ／（Ｔａ，Ｗ，Ｍｏ）／ＣｏＦｅＢ、（Ｃｏ／Ｐｔ）ｎ／Ｉｒ／（Ｃｏ／Ｐｔ）ｍ ／（Ｔａ，Ｗ，Ｍｏ）／ＣｏＦｅＢ、（Ｃｏ／Ｐｔ）ｎ／Ｒｅ／（Ｃｏ／Ｐｔ）ｍ／（Ｔａ，Ｗ，Ｍｏ）／ＣｏＦｅＢ、（Ｃｏ／Ｐｔ）ｎ／Ｒｈ／（Ｃｏ／Ｐｔ）ｍ／（Ｔａ，Ｗ，Ｍｏ）／ＣｏＦｅＢなどの、異なる３つの磁性層が積層された３層構造を用いてもよい。この３層構造において、ｍ、ｎは積層数を表す。例えば、（Ｃｏ／Ｐｔ）ｎは、Ｃｏ／Ｐｔがｎ層積層されたことを表す。また、Ｐｔの代わりにＰｄを用いても良い。
これら積層構造の参照層に隣接して反強磁性層を更に設けてもよい。この場合の反強磁性層としても、前述したものと同様に、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、ＮｉＯ、Ｆｅ２Ｏ３などを用いることかできる。この構造を用いると、参照層の磁化がビット線やワード線からの電流磁界の影響をより受け難く、しっかりと磁化が固着される。また、参照層からの漏洩磁界(stray field)を減少することができ、参照層を構成する２層の磁性層の膜厚を変えることにより，記憶層の磁化のシフトを調整することができる。さらに、磁性層の厚さは、超常磁性にならない程度の厚さであることが好ましく、０．４ｎｍ以上であることがより望ましい。
（第２実施形態）
次に、第２実施形態による磁気メモリについて図９を参照して説明する。この第２実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルを図９に示す。この第２実施形態に係るメモリセル１０は、導電層１２ａ、ｎ（ｎ≧２）個のＭＴＪ素子２０１〜２０ｎと、トランジスタ２５１〜２５ｎと、トランジスタ３０と、を備えている。
導電層１２ａは、端子１３ａおよび１３ｂを有している。ｎ個のＭＴＪ素子２０１〜２０ｎは、端子１３ａと端子１３ｂとの間の導電層１２ａの領域に互いに離間して配置される。ＭＴＪ素子２０１〜２０ｎはそれぞれ、導電層１２ａの上方に配置された参照層２３と、参照層２３と導電層１２ａとの間に配置された記憶層２１と、記憶層２１と参照層２３との間に配置された非磁性絶縁層２２と、を備えている。各ＭＴＪ素子ｉ（ｉ＝１，・・・，ｎ）は、１ビットを記憶するメモリ素子となり、メモリセルは、ｎ個のビットを有する１バイトセルとなる。この第２実施形態の構成要素の材料は、第１実施形態の構成要素の材料と同じものが用いられる。また、メモリセル内には、メモリ素子として用いられないダミーのメモリセ素子（例えば、ＭＴＪ素子）が配置されていてもよい。
各ＭＴＪ素子２０ｉ（ｉ＝１，・・・，ｎ）の参照層２３にはトランジスタ２５ｉのソースおよびドレインの一方が接続され、トランジスタ２５ｉのソースおよびドレインの他方が第３端子２６に接続される。また、端子１３ａにトランジスタ３０のソースおよびドレインの一方が接続され、他方が図示しない制御回路に接続される。なお、図６Ｂに示す第１実施形態の第１変形例のように、各ＭＴＪ素子２０ｉ（ｉ＝１，・・・，ｎ）の参照層２３に接続されるトランジスタ２５ｉを省いてもよい。この場合、各ＭＴＪ素子２０ｉ（ｉ＝１，・・・，ｎ）の参照層２３はそれぞれ第３端子２６および図示しない配線（ビット線）を介して図示しない制御回路に接続される。
また、第２実施形態においては、ＭＴＪ素子２０１〜２０ｎのそれぞれの記憶層２１と、導電層１２ａとの間に、図６Ａに示す第１実施形態と同様に、層１５が配置されている。層１５は、Ｍｇ、Ａｌ、Ｓｉ、Ｈｆ、および希土類元素のうちの少なくとも１つの元素を含む酸化物、または窒化物である。すなわち、上記少なくとも１つの元素を含む合金の酸化物、または窒化物であってもよい。
第２実施形態においては、第１実施形態と同様に、層１５は、各ＭＴＪ素子２０ｉ（ｉ＝１，・・・，ｎ）直下の導電層１２ａの領域を含む領域上に配置される。すなわち、上方からみた場合、層１５の平面積がＭＴＪ素子２０の記憶層２１の平面積よりも大きくなっている。そして、書き込み電流Ｉｗが流れる方向に交差する、層１５および記憶層２１のそれぞれの側面間の距離ｄ０は、スピン拡散長よりも短いことが好ましい。
また、層１５は、図１０に示す第２実施形態の変形例のように、導電層１２ａの上面を覆うように、配置されていてもよい。なお、層１５は、第２実施形態の磁気メモリにおいて、少なくとも隣接するＭＴＪ素子間の導電層１２ａの上面を覆うように配置されていればよく、導電層１２ａの上面を全て覆わなくても良い。なお、図７Ｂに示す第１実施形態の第３変形例のように、各ＭＴＪ素子２０ｉ（ｉ＝１，・・・，ｎ）の参照層２３に接続されるトランジスタ２５ｉを省いてもよい。この場合、各ＭＴＪ素子２０ｉ（ｉ＝１，・・・，ｎ）の参照層２３はそれぞれ配線（ビット線）を介して制御回路に接続される。
（書き込み方法）
次に、メモリセル１０への第１書き込み方法について説明する。本実施形態においては、メモリセル１０への書き込みは２段階で行う。メモリセル１０への書き込みは、１バイト情報として、（０，１，０，０，・・・，０，１）を書き込む場合を例にとって説明する。すなわち、ＭＴＪ素子２０２、２０ｎに情報“１”を書き込み、他のＭＴＪ素子には情報“０”を書き込む場合を例にとって説明する。
まず、トランジスタ３０、トランジスタ２５１〜２５ｎを図示しない制御回路を用いてＯＮにし、ＭＴＪ素子２０１〜２０ｎの参照層２３に第１電位（例えば、正の電位）を印加するとともに導電層１２ａの端子１３ａと端子１３ｂとの間に書き込み電流Ｉｗを流す。このとき、すべてのＭＴＪ素子２０１〜２０ｎの記憶層２１の磁化安定性（一軸磁気異方性）は弱くなり、その閾値電流はＩｃ→Ｉｃｈとなる。ここで、例えば、ＩｃｈをＩｃ／２となるように選択する。すなわち、ＭＴＪ素子の参照層に電圧を印加することにより、一軸磁気異方性を低下させる。この状態で、書き込み電流Ｉｗ０（Ｉｗ＞Ｉｗ０＞Ｉｃｈ）を導電層１２ａに流すことにより、すべてのＭＴＪ素子２０１〜２０ｎに情報“０”、すなわち（０，０，０，０，・・・，０，０）を書き込む。通常、閾値電流Ｉｃｈの１．５倍程度の書き込み電流を流せば、書き込みエラーレイトは１０−１１程度にできるため、
Ｉｗ０〜１．５Ｉｃｈ
となる。
次に、情報“１”を書き込むべきビットのトランジスタ、例えば、トランジスタ２５２、２５ｎを図示しない制御回路によってＯＮにし、ＭＴＪ素子２０２、２０ｎの参照層２３に第２電位（例えば、正の電位）を印加する。また、このとき、トランジスタ３０も図示しない制御回路を用いてＯＮにし、導電層１２ａに、情報“０”を書き込む場合と逆方向の書き込み電流Ｉｗ１（Ｉｃ＞Ｉｗ１＞Ｉｃｈ）を流す。すると、ＭＴＪ素子２０２、２５８の記憶層２１にそれぞれ情報“１”が書き込まれる。このとき、前述と同様に、
Ｉｗ１〜１．５Ｉｃｈ
となる。この結果、２回の書き込み動作で、１バイトの情報（０，１，０，０，・・・，０，１）を書き込むことができる。なお、上記２回の書き込み動作は、図示しない制御回路によって行い、上記２段階のうち第１段階の書き込みを行う第１書き込み回路と、第２段階の書き込みを行う第２書き込み回路はともに、図示しない制御回路に含まれる。
なお、上記第１書き込み方法は、ＭＴＪ素子２０１〜２０ｎの参照層２３に第１電位（例えば、正の電位）を印加するとともに導電層１２ａの端子１３ａと端子１３ｂとの間に第１書き込み電流を流し、ＭＴＪ素子２０１〜２０ｎのうち情報を書き込むべきＭＴＪ素子の参照層に第２電位印加するとともに導電層１２ａの端子１３ａと端子１３ｂとの間に第１書き込み電流と逆方向の第２書き込み電流を流すことにより行っている。
この第１書き込み方法とは異なる第２書き込み方法でもよい。この第２書き込み方法は、第１書き込み方法と同様に２段階で行う。まず、ＭＴＪ素子２０１〜２０ｎに２種類の電位を与え、書き込み易いビット、書き込みにくいビットをつくる。例えば、活性化させるビット（ＭＴＪ素子）２０２〜２０ｎに、対応するトランジスタ２５２〜２５ｎを介して例えばプラスの電位Ｖａを、不活性化させるビット（ＭＴＪ素子）２０１に、対応するトランジスタ２５１を介してマイナスの電位Ｖｐを印加する。このとき、導電層１２ａに書き込み電流を、例えば第１端子１３ａから第２端子１３ｂに向かって流す。これにより、活性化させるビット（ＭＴＪ素子）２０２〜２０ｎに、情報“０”が書き込まれる。続いて、ＭＴＪ素子２０１にトランジスタ２５１を介してプラスの電位Ｖａを印加するとともに、ＭＴＪ素子２０２〜２０ｎにトランジスタ２５２〜２５８を介して例えばマイナスの電位Ｖｐを印加し、更に導電層１２ａに第２端子１３ｂから第１端子１３ａに向かって書き込み電流を流す。これにより、ＭＴＪ素子２０１に情報“１”が書き込まれる。
この第２の書き込み方法は、磁気抵抗素子２０１〜２０ｎのうちの第１群の磁気抵抗素子の参照層に第１電位を印加しかつ磁気抵抗素子２０１〜２０ｎのうちの上記第１群と異なる第２群の磁気抵抗素子の参照層に上記第１電位と異なる第２電位を印加するとともに第１端子１３ａおよび第２端子１３ｂ間に第１書き込み電流を流し、上記第１群の磁気抵抗素子の参照層に前記第２電位を印加しかつ上記第２群の磁気抵抗素子の参照層に上記第１電位を印加するとともに上記第１端子１３ａおよび第２端子１３ｂ間に第１書き込み電流に対して逆向きの第２書き込み電流を流すことにより行う。
メモリセル１０からの読み出しは、以下のように行われる。トランジスタ３０と、トランジスタ２５１〜２５ｎとをＯＮにして、トランジスタ２５１〜２５ｎを流れる電流により選択されたビットの抵抗を測定し、情報を判別する。
上述の場合、ＭＴＪ素子の選択によりそのＭＴＪ素子を書き易い状態としたが、ＭＴＪ素子の選択により一軸磁気異方性を大きくし、逆に書きにくい状態にすることもできる。例えば、選択したＭＴＪ素子の参照層２３に負の電位を印加する。この場合は非選択のＭＴＪ素子のみ書き込むこととなる。
このように構成された第２実施形態によれば、第１実施形態と同様に、ＭＴＪ素子と導電層１２ａとの間に層１５が配置されていることにより、書込み電流および電流密度の効率が良くなり、書き込み効率を改善することができる。また、保磁力Ｈｃのバラツキも抑えることができる。層１５が導電層１２ａのエッチングストッパともなるので、薄い導電層の作製を容易にすることが可能な磁気メモリを提供することができる。
また、第１および第２実施形態およびそれらの変形例においては、ＭＴＪ素子の長軸方向が導電層１２ａに流す電流方向と略直交しているが、記憶層または参照層の磁化方向が垂直の場合は、ＭＴＪ素子の形状のアスペクトを変える必要は無い。また、磁化方向が面内の場合も、ＭＴＪ素子の長軸方向が導電層１２ａに流す電流方向に対して傾いていても良く、傾き角θが３０度＜θ＜９０度である場合、書込み電流が低下するメリットある。また、０度＜θ＜３０度の場合も書込み電流はあまり低減しないが、書込みスピードが向上するメリットがあり、その観点でいずれの場合も消費電力に有利である。
なお、第１実施形態およびその変形例では、Ｆを最小加工寸法とするとき、メモリセルのサイズは１２Ｆ２である。しかし、第２実施形態およびその変形例のメモリセルでは、６Ｆ２とすることが可能となり、第１実施形態およびその変形例に比べてメモリセルの占有面積を小さくすることができる。
第１および第２実施形態ならびにその変形例においては、メモリ素子としてＭＴＪ素子を用いたが、非磁性絶縁層２２が非磁性金属層である磁気抵抗素子を用いてもよい。
以下、実施例を参照しつつ実施形態についてさらに詳細に説明する。
（第１実施例）
まず、第１実施例による磁気メモリとして、図６Ａに示す第１実施形態のメモリセルを、層１５の材料を換えてサンプル１〜サンプル１４を作製し、３００℃でアニールを行った。ＭＴＪ素子２０の記憶層２１としてＣｏＦｅＢを用い、非磁性絶縁層２２としてＭｇＯを用い、参照層２３としてＣｏＦｅを用いた。
サンプル１は、導電層（ＳＯ層）１２ａとして厚さ６．０ｎｍのβ−Ｔａを用い、層１５は形成しなかった。サンプル２は、導電層１２ａとして厚さ６．０ｎｍのＷを用い、層１５は形成しなかった。
サンプル３は、導電層１２ａとして厚さ６．０ｎｍのβ−Ｔａを用い、層１５として厚さが０．９５ｎｍのＭｇＯｘを用いた。
サンプル４は、導電層１２ａとして厚さ６．０ｎｍのβ−Ｔａを用い、層１５として厚さが０．９ｎｍのＡｌＯｘを用いた。
サンプル５は、導電層１２ａとして厚さ６．０ｎｍのβ−Ｔａを用い、層１５として厚さが０．９５ｎｍのＳｉＮを用いた。
サンプル６は、導電層１２ａとして厚さ６．０ｎｍのβ−Ｔａを用い、層１５として厚さが０．９８ｎｍのＨｆＯｘを用いた。
サンプル７は、導電層１２ａとして厚さ６．０ｎｍのβ−Ｔａを用い、層１５として厚さが０．９５ｎｍのＧｄＯｘを用いた。
サンプル８は、導電層１２ａとして厚さ６．０ｎｍのβ−Ｔａを用い、層１５として厚さが０．９８ｎｍのＥｒＯｘを用いた。
サンプル９は、導電層１２ａとして厚さ６．０ｎｍのβ−Ｗを用い、層１５として厚さが０．９ｎｍのＭｇＯｘを用いた。
サンプル１０は、導電層１２ａとして厚さ６．０ｎｍのβ−Ｗを用い、層１５として厚さが０．９３ｎｍのＡｌＯｘを用いた。
サンプル１１は、導電層１２ａとして厚さ６．０ｎｍのβ−Ｗを用い、層１５として厚さが０．９ｎｍのＳｉＮを用いた。
サンプル１２は、導電層１２ａとして厚さ６．０ｎｍのβ−Ｗを用い、層１５として厚さが０．９２ｎｍのＨｆＯｘを用いた。
サンプル１３は、導電層１２ａとして厚さ６．０ｎｍのβ−Ｗを用い、層１５として厚さが０．９５ｎｍのＧｄＯｘを用いた。
サンプル１４は、導電層１２ａとして厚さ６．０ｎｍのβ−Ｗを用い、層１５として厚さが０．９６ｎｍのＥｒＯｘを用いた。
サンプル１〜サンプル１４において、ＣｏＦｅＢからなる記憶層２１に現れる非磁性の層(Dead Layer)の厚さおよび記憶層の飽和磁化Ｍｓを測定した結果を図１１に示す。図１１からわかるように、層１５をＭＴＪ素子と、導電層１２ａとの間に挿入することにより、ＣｏＦｅＢからなる記憶層２１に現れる非磁性の層(Dead Layer)の厚さを０．１ｎｍ未満とすることが可能となり、磁気抵抗特性の低下を抑制することができる。また、層１５を挿入したサンプル３〜１４は、層１５を挿入しないサンプル１および２に比べて飽和磁化を小さくすることができる。
上記サンプル３、サンプル７、サンプル１０、サンプル１１、およびサンプル１４のそれぞれにおいて、ＣｏＦｅＢからなる記憶層２１の厚さを１．１ｎｍ、１．２ｎｍ、１．４ｎｍ、１．６ｎｍと変化させた場合に保磁力を測定した結果を図１２に示す。なお、各サンプルは、図５で説明したサンプルと同じサイズ、すなわち６０ｎｍ×１８０ｎｍである。図１２からわかるように、層１５を挿入することにより、図５に示すサンプルと比較して保磁力Ｈｃのバラツキを低減することができることがわかる。
（第２実施例）
第２実施例について説明する。第１実施例で説明したサンプル１〜サンプル１４のそれぞれのＭＴＪ素子であってかつ厚さ１．２ｎｍのＣｏＦｅＢからなる記憶層を有するＭＴＪ素子を作製し、導電層ＳＯ層に流す電流でそれぞれのＭＴＪ素子に書き込みを行った。層１５を挿入したサンプル３と層１５を挿入しないサンプル１に対する書き込みについて評価した結果を図１３に示す。図１３の横軸はＳＯ層に流した電流で縦軸は抵抗を示す。図１５において、層１５を挿入したサンプル３の場合を実線で示し、サンプル１の場合を破線で示す。なお、各サンプルともＳＯ層の幅は６００ｎｍである。
図１３からわかるように、層１５を挿入したサンプル３の方が挿入しないサンプル１にくらべて書込み電流が低下していることが分かる。
また、サンプル１〜サンプル１４それぞれのＭＴＪ素子の書込み電流を求めた結果を図１４に示す。図１４では、書き込み電流は、同じサンプルの５個のＭＴＪ素子の平均値の書込み電流Ｉｃが記載されている。図１４からわかるように、ＳＯ層の材質が同じサンプルでは、層１５を形成した場合の方が形成しない場合に比べて書込み電流Ｉｃは明らかに低下している。これは、記憶層に現れる非磁性の層(Dead layer)が低減していること、およびスピン吸収効果の効率の向上と相関があると考えられる。
（第３実施例）
第３実施例について説明する。第１実施例で説明したサンプル３、４、１０、１１、１３それぞれのＭＴＪ素子であってかつ厚さ１．２ｎｍのＣｏＦｅＢからなる記憶層を有するＭＴＪ素子として、層１５の厚さを変えたものを作製し、導電層ＳＯ層に流す電流でそれぞれのＭＴＪ素子に書き込み試験を行った。この書き込み電流Ｉｃの層１５の厚さ依存性を評価した結果を図１５に示す。
図１５からわかるように、層１５の厚さを書込み電流が急激に増大する。このため、層１５の厚さは１ｎｍ以下であることが好ましく、より好ましくは０．９ｎｍ以下であることが好ましい。
（第４実施例）
第４実施例の磁気メモリとして、図９に示す第２実施形態のメモリセルを作製した。この第４実施例のメモリセルは、導電層１２ａに例えば４個のＭＴＪ素子２０が配置された構成を有している。導電層１２ａは厚さが１０ｎｍ、幅（書き込み電流と交差する方向のサイズ）が６００ｎｍのＴａで形成されている。各ＭＴＪ素子２０の記憶層２１として面内磁化を有し、単層構造であるもの、および積層構造であるメモリセルをそれぞれ作製した。単層構造の記憶層２１としては、厚さが１．２ｎｍのＣｏＦｅＢからなるものを作製した。また、積層構造を有する記憶層２１として３種類のものを作製した。例えば、１番目の積層構造としてＣｏＦｅＢ（１．２）／Ｃｕ／ＣｏＦｅＢ（１．２）、２番目の積層構造としてＦｅＢ（１．２）／Ｃｒ／ＦｅＢ（１．２）、３番目の積層構造としてＮｉＦｅ（１．２）／Ｒｕ／ＮｉＦｅ（０．８）／Ｔａ（０．３）／ＣｏＦｅＢ（０．８）を作製した。なお、括弧内の数字は各層の厚さ（ｎｍ）を示す。例えば、ＣｏＦｅＢ（１．２）は厚さが１．２ｎｍのＣｏＦｅＢを表す。
上記複数のメモリセルのうちの１つのメモリセルにおいて、ＭＴＪ素子の参照層２３に印加する電圧を０Ｖとしたときに導電層１２ａに流す電流ＩＳＯを横軸にとり、縦軸にＭＴＪ素子の抵抗値を縦軸に取り、ＭＴＪ素子の記憶層の磁化反転特性を図１６に示す。図９において書き込み電流Ｉｗの矢印の示す方向を正の方向とし、反対の向きを負の方向としたとき、図１６の実線で示す磁化反転特性は正の方向に流す電流ＩSO,switching+を示し、破線で示す磁化反転特性は負の方向に流す電流ＩSO,switching−を示す。
また、各メモリセルにおいて、ＭＴＪ素子に印加した電圧と、導電層１２ａに流し磁化反転が観測された電流値ＩSO,switchingとの関係を求めた。記憶層２１として厚さが１．２ｎｍのＣｏＦｅＢからなる単層構造を有するＭＴＪ素子を備えたメモリセルと、記憶層２１としてＦｅＢ（１．２）／Ｃｒ／ＦｅＢ（１．２）の積層構造を有するＭＴＪ素子を備えたメモリセルに関して、ＭＴＪ素子に印加する電圧ＶＭＴＪを縦軸にとり、導電層１２ａに流し磁化反転が観測された電流値ＩSO,switchingを横軸にとった特性を図１７に示す。
図１７において、「Ｐ」で示される領域は、メモリセル内の全てのＭＴＪ素子の記憶層２１と参照層２３の磁化方向が互いに平行状態にあることを示し、「ＡＰ」で示される領域は、メモリセル内の全てのＭＴＪ素子の記憶層２１と参照層２３の磁化方向が互いに反平行状態にあることを示し、「Ｐ／ＡＰ」で示される領域は、メモリセル内において記憶層２１と参照層２３の磁化方向が互いに平行状態にあるＭＴＪ素子と、反平行状態にあるＭＴＪ素子が存在することを示す。
図１７からわかるように、記憶層が単層構造である場合よりも、積層構造を有している場合の方が電流に対する電圧の傾きが大きくなる。すなわち、ＭＴＪ素子に印加する電圧の効果は、積層構造を有している場合の方が大きくなる。このため、クロストークのマージン、すなわちメモリセルにおけるＭＴＪ素子の誤書込みを抑制するマージンが広がる。
なお、記憶層が積層構造を有する他のメモリセル、すなわち、記憶層がＣｏＦｅＢ（１．２）／Ｃｕ／ＣｏＦｅＢ（１．２）である場合のメモリセル、記憶層がＮｉＦｅ（１．２）／Ｒｕ／ＮｉＦｅ（０．８）／Ｔａ（０．３）／ＣｏＦｅＢ（０．８）である場合のメモリセルも同様に良好な特性を得ることができる。
また、記憶層が積層構造を有するＭＴＪ素子を備えたメモリセルにおいて、記憶層の磁化方向を反転したいＭＴＪ素子と反転したくないＭＴＪ素子にそれぞれ印加する電圧として絶対値が同じで符号が異なる電圧を用いる。例えば、反転したいＭＴＪ素子の参照層に−Ｖの電圧を印加し、反転したくないＭＴＪ素子の参照層に＋Ｖの電圧を印加することで、更なるマージンを増大することが可能であることが分かった。
また、ＭＴＪ素子として垂直磁化を有するＭＴＪ素子を作製した。各ＭＴＪ素子２０の記憶層２１として垂直磁化を有し、単層構造であるもの、および積層構造であるメモリセルをそれぞれ作製した。単層構造の記憶層２１としては、ＣｏＦｅＢからなるものを作製した。また、積層構造を有する記憶層２１として５種類の積層構造を作製した。例えば、１番目の積層構造としてＣｏ（Ｆｅ）（Ｂ）／Ｐｔ／Ｃｏ（Ｆｅ）（Ｂ）、２番目の積層構造としてＣｏ（Ｆｅ）（Ｂ）／Ｐｄ／Ｃｏ（Ｆｅ）（Ｂ）、３番目の積層構造としてＣｏ（Ｆｅ）（Ｂ）／Ｎｉ／Ｃｏ（Ｆｅ）（Ｂ）、４番目の積層構造としてＣｏ（Ｆｅ）（Ｂ）／Ｎｉ／Ｃｏ（Ｆｅ）（Ｂ）、５番目の積層構造としてＣｏＰｔ／Ｒｕ／ＣｏＰｔ積層／（Ｔａ，Ｗ，Ｍｏ）／ＣｏＦｅＢを作製した。垂直磁化を有するＭＴＪ素子を備えたメモリセルにおいても、図１７に示す面内磁化を有する場合と同様の傾向が観測され、マージンを拡大の観点からは、積層構造の記憶層を用いることが好ましいことが分かった。
上記第１および第２実施形態ならびにそれらの実施例について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、ＭＴＪ素子およびＳＯ層を構成する具体的な材料や、膜厚、形状、寸法などに関しては、当業者が適宜選択することにより本発明を同様に実施し、同様の効果を得ることができるものも本発明の範囲に包含される。
（第３実施形態）
第３実施形態による磁気メモリについて図１８を参照して説明する。図１８は、第３実施形態の磁気メモリの回路図である。この第３実施形態の磁気メモリは、メモリセルＭＣがアレイ状に配置されたメモリセルアレイ１００と、同一列方向に配置されたメモリセルＭＣに対応して設けられた２本のワード線ＷＬ１、ＷＬ２と、同一行方向に配置されたメモリセルＭＣに対応して設けられた３本のビット線ＢＬ１、ＢＬ２、ＢＬ３と、ワード線選択回路１１０と、ビット線選択回路１２０ａ、１２０ｂと、書き込み回路１３０ａ、１３０ｂと、読み出し回路１４０ａ、１４０ｂと、を備えている。
各メモリセルＭＣは、図６Ａに示す第１実施形態の磁気メモリのメモリセル１０であって、トランジスタ２５、３０と、を備えている。メモリセル１０は、図６Ａに示すように、導電層１２ａと、磁気抵抗素子（ＭＴＪ素子）２０と、を有している。なお、第３実施形態のメモリセル１０においては、図６Ａに示す導電層１２ｂは削除され、端子１３ａは導電層１２ａに配置されているものとする。
磁気抵抗素子２０の一端は層１５を介して導電層１２ａに接続され、他端はトランジスタ２５のソースおよびドレインのうちの一方に接続される。トランジスタ２５は、ソースおよびドレインのうちの他方がビット線ＢＬ１に接続され、ゲートがワード線ＷＬ１に接続される。導電層１２ａは、第１端子（図６Ａの端子１３ａ）がトランジスタ３０のソースおよびドレインのうちの一方に接続され、第２端子（図６Ａの端子１３ｂ）がビット線ＢＬ３に接続される。トランジスタ３０は、ソースおよびドレインの他方がビット線ＢＬ２に接続され、ゲートがワード線ＷＬ２に接続される。
（書き込み動作）
次に、メモリセルへの書き込みについて説明する。まず、書き込みを行うメモリセルＭＣのトランジスタ３０がオン状態となるように、このトランジスタ３０のゲートが接続されているワード線ＷＬ２にワード線選択回路１１０がハイレベルの電位を印加する。このとき、上記メモリセルＭＣが属する列の他のメモリセルＭＣにおけるトランジスタ３０もオン状態となる。しかし、上記メモリセルＭＣ内のトランジスタ３０のゲートに接続されるワード線ＷＬ１および他の列に対応するワード線ＷＬ１、ＷＬ２はそれぞれ、ロウレベルの電位が印加される。
続いて、書き込みを行うメモリセルＭＣに接続されるビット線ＢＬ２およびＢＬ３がビット線選択回路１２０ａ、１２０ｂによって選択される。そして、この選択されたビット線ＢＬ２およびＢＬ３に、書き込み回路１３０ａ、１３０ｂによって、ビット線選択回路１２０ａおよびビット線選択回路１２０ｂのうちの一方から他方に書き込み電流が流される。この書き込み電流によって磁気抵抗素子２０の記憶層２１（図６Ａ参照）の磁化方向が磁化反転可能となり、書き込みが行われる。なお、ビット線選択回路１２０ａおよびビット線選択回路１２０ｂのうちの他方から一方に書き込み電流を流せば、磁気抵抗素子２０の記憶層２１（図６Ａ参照）の磁化方向が、前述した場合と反対方向に磁化反転可能となり、書き込みが行われる。
（読み出し動作）
次に、メモリセルからの読み出し動作について説明する。まず、読み出しを行うメモリセルＭＣに接続されるワード線ＷＬ１にハイレベルの電位を印加し、上記メモリセルＭＣ内のトランジスタ２５をオン状態にする。このとき、上記メモリセルＭＣが属する列の他のメモリセルＭＣにおけるトランジスタ２５もオン状態となる。しかし、上記メモリセルＭＣ内のトランジスタ３０のゲートに接続されるワード線ＷＬ２および他の列に対応するワード線ＷＬ１、ＷＬ２はそれぞれ、ロウレベルの電位が印加される。
続いて、読み出しを行うメモリセルＭＣに接続されるビット線ＢＬ１およびＢＬ３がビット線選択回路１２０ａ、１２０ｂによって選択される。そして、この選択されたビット線ＢＬ１およびビット線ＢＬ３に、読み出し回路１４０ａ、１４０ｂによって、ビット線選択回路１２０ａおよびビット線選択回路１２０ｂのうちの一方から他方に読み出し電流が流される。このとき、例えば、上記選択されたビット線ＢＬ１およびＢＬ３間の電圧を読み出し回路１４０ａ、１４０ｂによって検出することにより、磁気抵抗素子２０の記憶層２１（図６Ａ参照）と参照層２３との間に磁化方向が互いに平行状態（同じ向き）にあるか、または互いに反平行状態（逆向き）にあるかを検出することができる。すなわち、読み出しを行うことができる。
なお、ワード線選択回路１１０、ビット線選択回路１２０ａ、１２０ｂ、書き込み回路１３０ａ、１３０ｂ、および読み出し回路１４０ａ、１４０ｂは第１および第２実施形態で説明した制御回路に含まれる。
この第３実施形態も第１実施形態と同様に、導電層１２ａを用いた書込み電流および電流密度の効率が良くなり、書き込み効率を改善することができる。また、保磁力Ｈｃのバラツキも抑えることができる。層１５が導電層１２ａのエッチングストッパともなるので、薄い導電層の作製を容易にすることが可能な磁気メモリを提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０・・・メモリセル、１２ａ・・・導電層（ＳＯ層）、１２ｂ・・・導電層、１３ａ・・・端子、１３ｂ・・・端子、１４ａ・・・アップスピン、１４ｂ・・・ダウンスピン、１５・・・層、１６・・・配線、１７，１８・・・磁性層、１９・・・非磁性層、２０，２０１〜２０ｎ・・・ＭＴＪ素子（磁気抵抗素子）、２１・・・記憶層、２２・・・非磁性絶縁層、２３・・・参照層、２５，２５１〜２５ｎ・・・スイッチ素子、２６・・・端子、３０・・・スイッチ素子、１００・・・メモリセルアレイ、１１０・・・ワード線選択回路、１２０ａ，１２０ｂ・・・ビット線選択回路、１３０ａ，１３０ｂ・・・書き込み回路、１４０ａ，１４０ｂ・・・読み出し回路１４０ａ、１４０ｂ

Claims (10)

  1. 第１乃至第３端子と、
    第１乃至第５領域を有し、前記第２領域は前記第１領域と前記第５領域との間に位置し、前記第３領域は前記第２領域と前記第５領域との間に位置し、前記第４領域は前記第３領域と前記第５領域との間に位置し、前記第１領域は前記第１端子に電気的に接続され、前記第５領域は前記第２端子に電気的に接続された導電性の第１非磁性層と、
    前記第３領域に対応して配置された第１磁気抵抗素子であって、前記第３端子に電気的に接続された第１磁性層と、前記第１磁性層と前記第３領域との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第２非磁性層と、前記第１端子から前記第２端子の方向に交差しかつ前記第２端子側に配置された第１側面と、を有する前記第１磁気抵抗素子と、
    第１乃至第３部分を有し、前記第１部分は前記第２領域に対応して配置され、前記第２部分は前記第３領域に対応して配置されるとともに前記第３領域と前記第２磁性層との間に配置され、前記第３部分は前記第４領域に対応して配置され、前記第２部分は前記第１部分に接続されるとともに前記第３部分に接続された第１層であって、Ｍｇ、Ａｌ、Ｓｉ、Ｈｆ、および希土類元素のうちの少なくとも１つの元素と、酸素および窒素のうちの少なくとも１つの元素とを含む前記第１層と、
    を備え、前記第３部分は前記第１側面側の厚さが前記第２端子側の厚さよりも厚い第１形状を有し、前記第１形状は前記第３部分の前記第４領域側の面に対向する面の前記第２端子に向かう方向の長さが０．５ｎｍ以上である、磁気メモリ。
  2. 前記第３端子に電圧を印加するとともに前記第１端子と前記第２端子との間に書き込み電流を流す第１回路と、
    前記第３端子と前記第１端子との間に読み出し電流を流す第２回路と、
    を更に備えた請求項１記載の磁気メモリ。
  3. 第４端子と、第２磁気抵抗素子と、第２層と、を更に備え、
    前記第１非磁性層は、前記第４領域と前記第５領域との間に第６乃至第８領域を有し、前記第６領域は前記第４領域と前記第５領域との間に位置し、前記第７領域は前記第６領域と前記第５領域との間に位置し、前記第８領域は前記第７領域と前記第５領域との間に位置し、
    前記第２磁気抵抗素子は前記第７領域に対応して配置され、前記第４端子に電気的に接続された第３磁性層と、前記第３磁性層と前記第７領域との間に配置された第４磁性層と、前記第３磁性層と前記第４磁性層との間に配置された第３非磁性層と、前記第１端子から前記第２端子の方向に交差しかつ前記第１端子側に配置された第２側面と、前記第２側面に対向しかつ前記第２端子側に配置された第３側面と、を有し、
    前記第２層は、第４乃至第６部分を有し、前記第４部分は前記第６領域に対応して配置され、前記第５部分は前記第７領域に対応して配置されるとともに前記第７領域と前記第４磁性層との間に配置され、前記第６部分は前記第８領域に対応して配置され、前記第５部分は前記第４部分に接続されるとともに前記第６部分に接続され、前記第２層は、Ｍｇ、Ａｌ、Ｓｉ、Ｈｆ、および希土類元素のうちの少なくとも１つの元素と、酸素および窒素のうちの少なくとも１つの元素とを含み、前記第４部分または前記第６部分は対応する側面側の厚さが対応する端子側の厚さよりも厚い第２形状を有し、前記第２形状は前記第４部分または前記第６部分に対応する領域側の面に対向する面の前記対応する端子に向かう方向の長さが０．５ｎｍ以上である、請求項１記載の磁気メモリ。
  4. 前記第１層と前記第２層は互いに離間して配置されている請求項３記載の磁気メモリ。
  5. 前記第１層は、厚さが１ｎｍ以下である請求項１乃至４のいずれかに記載の磁気メモリ。
  6. 前記第１層は、酸化マグネシウム、窒化アルミニウム、酸化アルミニウム、窒化シリコン、酸化シリコン、および酸化ハフニウムのいずれかを含むか、またはＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、およびＹｂのうちの少なくとも１つの元素と、酸素および窒素のうちの少なくとも１つの元素とを含む請求項１乃至５のいずれかに記載の磁気メモリ。
  7. 前記第１層の前記第１非磁性層に対向する面の面積は、前記第２磁性層の前記第１層に対向する面の面積よりも大きい請求項１乃至６のいずれかに記載の磁気メモリ。
  8. 前記第２磁性層は、第５磁性層と、前記第５磁性層と前記第１層との間に配置された第６磁性層と、前記第５磁性層と前記第６磁性層との間に配置された第４非磁性層と、を備えた請求項１乃至７のいずれかに記載の磁気メモリ。
  9. 前記第１非磁性層は、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、およびＡｇのうちの少なくとも１つの元素を含むか、またはＣｕ−Ｂｉを含む請求項１乃至８のいずれかに記載の磁気メモリ。
  10. 前記第３端子に電気的に接続された第１スイッチ素子と、前記第２端子に電気的に接続された第２スイッチ素子と、を更に備えた請求項１乃至９のいずれかに記載の磁気メモリ。
JP2016153898A 2016-08-04 2016-08-04 磁気メモリ Active JP6374452B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2016153898A JP6374452B2 (ja) 2016-08-04 2016-08-04 磁気メモリ
TW106104882A TWI633542B (zh) 2016-08-04 2017-02-15 Magnetic memory
US15/445,475 US20180040807A1 (en) 2016-08-04 2017-02-28 Magnetic memory
CN201710109879.7A CN107689416A (zh) 2016-08-04 2017-02-28 磁存储器
US15/875,549 US20180145247A1 (en) 2016-08-04 2018-01-19 Magnetic memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016153898A JP6374452B2 (ja) 2016-08-04 2016-08-04 磁気メモリ

Publications (2)

Publication Number Publication Date
JP2018022796A JP2018022796A (ja) 2018-02-08
JP6374452B2 true JP6374452B2 (ja) 2018-08-15

Family

ID=61070118

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016153898A Active JP6374452B2 (ja) 2016-08-04 2016-08-04 磁気メモリ

Country Status (4)

Country Link
US (2) US20180040807A1 (ja)
JP (1) JP6374452B2 (ja)
CN (1) CN107689416A (ja)
TW (1) TWI633542B (ja)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101998268B1 (ko) 2016-10-21 2019-07-11 한국과학기술원 반도체 소자
JP6280195B1 (ja) 2016-12-16 2018-02-14 株式会社東芝 磁気メモリ
JP6416180B2 (ja) 2016-12-16 2018-10-31 株式会社東芝 磁気記憶装置
CN110268530B (zh) * 2017-09-07 2022-07-26 Tdk株式会社 自旋流磁化反转元件和自旋轨道转矩型磁阻效应元件
FR3078443B1 (fr) * 2018-02-23 2023-01-13 Commissariat Energie Atomique Jonction tunnel magnetique a anisotropie de forme perpendiculaire et variabilite minimisee, point memoire et element logique comprenant la jonction tunnel magnetique, procede de fabrication de la jonction tunnel magnetique
WO2019167575A1 (ja) * 2018-02-28 2019-09-06 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
US11391794B2 (en) 2018-05-31 2022-07-19 Tdk Corporation Spin-orbit-torque magnetization rotational element, spin-orbit-torque type magnetoresistance effect element, and magnetic memory
JP2020043133A (ja) * 2018-09-06 2020-03-19 キオクシア株式会社 磁気記憶装置
JP2020043202A (ja) * 2018-09-10 2020-03-19 キオクシア株式会社 磁気記憶装置
KR102517332B1 (ko) 2018-09-12 2023-04-03 삼성전자주식회사 스핀-궤도 토크 라인을 갖는 반도체 소자 및 그 동작 방법
JP6946252B2 (ja) * 2018-10-26 2021-10-06 株式会社東芝 磁気記憶装置
JP6946253B2 (ja) * 2018-10-26 2021-10-06 株式会社東芝 磁気記憶装置
CN111223506B (zh) * 2018-11-27 2021-08-20 中电海康集团有限公司 基于自旋轨道矩的mram存储单元及存储阵列
JP6952672B2 (ja) 2018-11-28 2021-10-20 株式会社東芝 磁気記憶装置
EP3671749B1 (en) * 2018-12-20 2021-08-11 IMEC vzw Stt-assisted sot-mram bit cell
KR102650546B1 (ko) 2019-01-28 2024-03-27 삼성전자주식회사 자기 기억 소자
US11532667B2 (en) 2019-02-13 2022-12-20 Tohoku University Magnetic laminated film, magnetic memory element, and magnetic memory
KR20210116704A (ko) * 2019-02-15 2021-09-27 어플라이드 머티어리얼스, 인코포레이티드 자기 메모리 디바이스들 및 형성 방법들
JP2020155488A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 磁気記憶装置
US11469267B2 (en) 2019-05-17 2022-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. SOT MRAM having dielectric interfacial layer and method forming same
US11177430B2 (en) 2019-06-17 2021-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
US10916282B2 (en) * 2019-06-20 2021-02-09 International Business Machines Corporation Control of switching trajectory in spin orbit torque devices by micromagnetic configuration
CN112186098B (zh) * 2019-07-02 2023-04-07 中电海康集团有限公司 基于自旋轨道矩的磁性存储器件及sot-mram存储单元
JP2021015839A (ja) * 2019-07-10 2021-02-12 Tdk株式会社 磁気メモリ及び磁気メモリの制御方法
US11227990B2 (en) 2019-07-17 2022-01-18 Industrial Technology Research Institute Magnetic memory structure
US11758821B2 (en) 2019-07-17 2023-09-12 Industrial Technology Research Institute Magnetic memory structure
JP2021034480A (ja) * 2019-08-21 2021-03-01 国立大学法人東京工業大学 磁気記録デバイス
CN112447250B (zh) * 2019-08-30 2022-09-27 中电海康集团有限公司 测试结构和测试方法
JP2021048190A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 磁気メモリ
US11502246B2 (en) 2020-06-04 2022-11-15 Samsung Electronics Co., Ltd. Magnetoresistive device, magnetic memory, and method of fabricating a magnetoresistive device
TWI751728B (zh) 2020-10-07 2022-01-01 財團法人工業技術研究院 平面式磁化自旋軌道磁性元件
CN112466358A (zh) * 2020-11-30 2021-03-09 光华临港工程应用技术研发(上海)有限公司 磁性隧道结存储器
US20220406798A1 (en) * 2021-06-17 2022-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Neuromorphic ferroelectric field effect transistor (fefet) device with anti-ferroelectric buffer layer

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080246104A1 (en) * 2007-02-12 2008-10-09 Yadav Technology High Capacity Low Cost Multi-State Magnetic Memory
US7781231B2 (en) * 2008-03-07 2010-08-24 Qualcomm Incorporated Method of forming a magnetic tunnel junction device
US7881104B2 (en) * 2008-08-08 2011-02-01 Seagate Technology Llc Magnetic memory with separate read and write paths
US9196332B2 (en) * 2011-02-16 2015-11-24 Avalanche Technology, Inc. Perpendicular magnetic tunnel junction (pMTJ) with in-plane magneto-static switching-enhancing layer
US8541855B2 (en) * 2011-05-10 2013-09-24 Magic Technologies, Inc. Co/Ni multilayers with improved out-of-plane anisotropy for magnetic device applications
JP5768498B2 (ja) * 2011-05-23 2015-08-26 ソニー株式会社 記憶素子、記憶装置
US9064589B2 (en) * 2011-11-09 2015-06-23 Qualcomm Incorporated Three port MTJ structure and integration
JP5490167B2 (ja) * 2012-03-23 2014-05-14 株式会社東芝 磁気メモリ
WO2014025838A1 (en) * 2012-08-06 2014-02-13 Cornell University Electrically gated three-terminal circuits and devices based on spin hall torque effects in magnetic nanostructures
US9076537B2 (en) * 2012-08-26 2015-07-07 Samsung Electronics Co., Ltd. Method and system for providing a magnetic tunneling junction using spin-orbit interaction based switching and memories utilizing the magnetic tunneling junction
US9373775B2 (en) * 2012-09-13 2016-06-21 Micron Technology, Inc. Methods of forming magnetic memory cells
US20140121649A1 (en) * 2012-10-28 2014-05-01 Wayne A. Calco Wound dressing assembly with absorbent layer
JP5680045B2 (ja) * 2012-11-14 2015-03-04 株式会社東芝 磁気抵抗素子及び磁気メモリ
TWI622048B (zh) * 2013-03-14 2018-04-21 三星電子股份有限公司 使用自旋軌道交互式切換之雙磁性隧道接面及其記憶體
US8963222B2 (en) * 2013-04-17 2015-02-24 Yimin Guo Spin hall effect magnetic-RAM
WO2015102739A2 (en) * 2013-10-18 2015-07-09 Cornell University Circuits and devices based on spin hall effect to apply a spin transfer torque with a component perpendicular to the plane of magnetic layers
US9384812B2 (en) * 2014-01-28 2016-07-05 Qualcomm Incorporated Three-phase GSHE-MTJ non-volatile flip-flop
US10008248B2 (en) * 2014-07-17 2018-06-26 Cornell University Circuits and devices based on enhanced spin hall effect for efficient spin transfer torque
US10026888B2 (en) * 2014-08-06 2018-07-17 Toshiba Memory Corporation Magnetoresistive effect element and magnetic memory
KR102567975B1 (ko) * 2016-07-12 2023-08-17 삼성전자주식회사 자기 소자

Also Published As

Publication number Publication date
TWI633542B (zh) 2018-08-21
CN107689416A (zh) 2018-02-13
US20180040807A1 (en) 2018-02-08
JP2018022796A (ja) 2018-02-08
US20180145247A1 (en) 2018-05-24
TW201805944A (zh) 2018-02-16

Similar Documents

Publication Publication Date Title
JP6374452B2 (ja) 磁気メモリ
US20220271219A1 (en) Storage element and memory
JP5040105B2 (ja) 記憶素子、メモリ
US10262711B2 (en) Magnetic memory
JP4682998B2 (ja) 記憶素子及びメモリ
JP4951858B2 (ja) メモリ
JP4277870B2 (ja) 記憶素子及びメモリ
JP6815297B2 (ja) 磁気メモリ
JP2007103471A (ja) 記憶素子及びメモリ
JP2007305882A (ja) 記憶素子及びメモリ
JP2006190838A (ja) 記憶素子及びメモリ
JP2006165059A (ja) 記憶素子及びメモリ
JP2006295000A (ja) 記憶素子及びメモリ
JP5034317B2 (ja) 記憶素子及びメモリ
EP1793385A1 (en) Spin transfer magnetic memory
JP2012074716A (ja) 記憶素子及びメモリ
TW201222546A (en) Memory element and memory device
JP2006165265A (ja) 記憶素子及びメモリ
US8514614B2 (en) Magnetic memory
JP2007294010A (ja) 記憶素子の記録方法、メモリ
JP2006108316A (ja) 記憶素子及びメモリ
JP2011253884A (ja) 磁気記憶装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180302

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180426

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180511

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180612

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180622

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180719

R151 Written notification of patent or utility model registration

Ref document number: 6374452

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151