JP2007294010A - 記憶素子の記録方法、メモリ - Google Patents
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Abstract
【課題】記憶素子の破壊を防止して、高い信頼性を実現する、記憶素子の記録方法を提供する。
【解決手段】情報を磁性体の磁化状態により保持する記憶層17を有し、この記憶層17に対して絶縁体から成る中間層16を介して磁化固定層19が設けられ、積層方向に電流を流すことにより、記憶層17の磁化M1の向きが変化して、記憶層17に対して情報の記録が行われる記憶素子10に、パルス幅が1ナノ秒以上100ナノ秒以下である電流パルスを流すことにより、記憶素子10に情報の記録を行う。
【選択図】図1
【解決手段】情報を磁性体の磁化状態により保持する記憶層17を有し、この記憶層17に対して絶縁体から成る中間層16を介して磁化固定層19が設けられ、積層方向に電流を流すことにより、記憶層17の磁化M1の向きが変化して、記憶層17に対して情報の記録が行われる記憶素子10に、パルス幅が1ナノ秒以上100ナノ秒以下である電流パルスを流すことにより、記憶素子10に情報の記録を行う。
【選択図】図1
Description
本発明は、記憶素子の記録方法、及び記憶素子を備えたメモリに係わり、不揮発メモリに適用して好適なものである。
コンピュータ等の情報機器では、ランダム・アクセス・メモリとして、動作が高速で、高密度なDRAMが広く使われている。
しかし、DRAMは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発のメモリが望まれている。
しかし、DRAMは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発のメモリが望まれている。
そして、不揮発メモリの候補として、磁性体の磁化で情報を記録する磁気ランダム・アクセス・メモリ(MRAM)が注目され、開発が進められている(例えば非特許文献1参照)。
MRAMは、ほぼ直交する2種類のアドレス配線(ワード線、ビット線)にそれぞれ電流を流して、各アドレス配線から発生する電流磁場によって、アドレス配線の交点にある磁気記憶素子の磁性層の磁化を反転して情報の記録を行うものである。
ここで、一般的なMRAMの模式図(斜視図)を、図6に示す。
シリコン基板等の半導体基体110の素子分離層102により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域108、ソース領域107、並びにゲート電極101が、それぞれ形成されている。
また、ゲート電極101の上方には、図中前後方向に延びるワード線105が設けられている。
ドレイン領域108は、図中左右の選択用トランジスタに共通して形成されており、このドレイン領域108には、配線109が接続されている。
そして、ワード線105と、上方に配置された、図中左右方向に延びるビット線106との間に、磁化の向きが反転する記憶層を有する磁気記憶素子103が配置されている。この磁気記憶素子103は、例えば磁気トンネル接合素子(MTJ素子)により構成される。
さらに、磁気記憶素子103は、水平方向のバイパス線111及び上下方向のコンタクト層104を介して、ソース領域107に電気的に接続されている。
ワード線105及びビット線106にそれぞれ電流を流すことにより、電流磁界を磁気記憶素子103に印加して、これにより磁気記憶素子103の記憶層の磁化の向きを反転させて、情報の記録を行うことができる。
シリコン基板等の半導体基体110の素子分離層102により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域108、ソース領域107、並びにゲート電極101が、それぞれ形成されている。
また、ゲート電極101の上方には、図中前後方向に延びるワード線105が設けられている。
ドレイン領域108は、図中左右の選択用トランジスタに共通して形成されており、このドレイン領域108には、配線109が接続されている。
そして、ワード線105と、上方に配置された、図中左右方向に延びるビット線106との間に、磁化の向きが反転する記憶層を有する磁気記憶素子103が配置されている。この磁気記憶素子103は、例えば磁気トンネル接合素子(MTJ素子)により構成される。
さらに、磁気記憶素子103は、水平方向のバイパス線111及び上下方向のコンタクト層104を介して、ソース領域107に電気的に接続されている。
ワード線105及びビット線106にそれぞれ電流を流すことにより、電流磁界を磁気記憶素子103に印加して、これにより磁気記憶素子103の記憶層の磁化の向きを反転させて、情報の記録を行うことができる。
そして、MRAM等の磁気メモリにおいて、記録した情報を安定に保持するためには、情報を記録する磁性層(記憶層)が、一定の保磁力を有していることが必要である。
一方、記録された情報を書き換えるためには、アドレス配線にある程度の電流を流さなければならない。
ところが、MRAMを構成する素子の微細化に従い、磁化の向きを反転させる電流値が増大する傾向を示す反面、アドレス配線も細くなるため、充分な電流が流せなくなってくる。
一方、記録された情報を書き換えるためには、アドレス配線にある程度の電流を流さなければならない。
ところが、MRAMを構成する素子の微細化に従い、磁化の向きを反転させる電流値が増大する傾向を示す反面、アドレス配線も細くなるため、充分な電流が流せなくなってくる。
そこで、より少ない電流で磁化反転が可能な構成として、スピン注入による磁化反転を利用する構成の磁気メモリが注目されている(例えば、特許文献1参照)。
スピン注入による磁化反転とは、磁性体の中を通過してスピン偏極した電子を、他の磁性体に注入することにより、他の磁性体において磁化反転を起こさせるものである。
スピン注入による磁化反転とは、磁性体の中を通過してスピン偏極した電子を、他の磁性体に注入することにより、他の磁性体において磁化反転を起こさせるものである。
例えば、巨大磁気抵抗効果素子(GMR素子)や磁気トンネル接合素子(MTJ素子)に対して、その膜面に垂直な方向に電流を流すことにより、これらの素子の少なくとも一部の磁性層の磁化の向きを反転させることができる。
そして、スピン注入による磁化反転は、素子が微細化されても、少ない電流で磁化反転を実現することができる利点を有している。
また、上述したスピン注入による磁化反転を利用する構成の磁気メモリの模式図を図4及び図5に示す。図4は斜視図、図5は断面図である。
シリコン基板等の半導体基体60の素子分離層52により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域58、ソース領域57、並びにゲート電極51が、それぞれ形成されている。このうち、ゲート電極51は、図4中前後方向に延びるワード線を兼ねている。
ドレイン領域58は、図4中左右の選択用トランジスタに共通して形成されており、このドレイン領域58には、配線59が接続されている。
そして、ソース領域57と、上方に配置された、図4中左右方向に延びるビット線56との間に、スピン注入により磁化の向きが反転する記憶層を有する記憶素子53が配置されている。
この記憶素子53は、例えば磁気トンネル接合素子(MTJ素子)により構成される。
図中61及び62は磁性層を示しており、2層の磁性層61,62のうち、一方の磁性層を磁化の向きが固定された磁化固定層として、他方の磁性層を磁化の向きが変化する磁化自由層即ち記憶層とする。
また、記憶素子53は、ビット線56と、ソース領域57とに、それぞれ上下のコンタクト層54を介して接続されている。これにより、記憶素子53に電流を流して、スピン注入により記憶層の磁化の向きを反転させることができる。
シリコン基板等の半導体基体60の素子分離層52により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域58、ソース領域57、並びにゲート電極51が、それぞれ形成されている。このうち、ゲート電極51は、図4中前後方向に延びるワード線を兼ねている。
ドレイン領域58は、図4中左右の選択用トランジスタに共通して形成されており、このドレイン領域58には、配線59が接続されている。
そして、ソース領域57と、上方に配置された、図4中左右方向に延びるビット線56との間に、スピン注入により磁化の向きが反転する記憶層を有する記憶素子53が配置されている。
この記憶素子53は、例えば磁気トンネル接合素子(MTJ素子)により構成される。
図中61及び62は磁性層を示しており、2層の磁性層61,62のうち、一方の磁性層を磁化の向きが固定された磁化固定層として、他方の磁性層を磁化の向きが変化する磁化自由層即ち記憶層とする。
また、記憶素子53は、ビット線56と、ソース領域57とに、それぞれ上下のコンタクト層54を介して接続されている。これにより、記憶素子53に電流を流して、スピン注入により記憶層の磁化の向きを反転させることができる。
このようなスピン注入による磁化反転を利用する構成のメモリの場合、図6に示した一般的なMRAMと比較して、電流磁界発生用の配線(図6の105)が不要となるため、デバイス構造を単純化することができる、という特徴も有している。
また、スピン注入による磁化反転を利用することにより、外部磁界により磁化反転を行う一般的なMRAMと比較して、素子の微細化が進んでも、書き込みの電流が増大しないという利点がある。
また、スピン注入による磁化反転を利用することにより、外部磁界により磁化反転を行う一般的なMRAMと比較して、素子の微細化が進んでも、書き込みの電流が増大しないという利点がある。
日経エレクトロニクス 2001.2.12号(第164頁−171頁)
特開2003−17782号公報
スピン注入による磁化反転を生じさせる電流の閾値としては、一般的なCoFe材料を記憶層に使用した場合、おおよそ1×107A/cm2程度の電流密度を必要とすることが、多数のグループによって報告されている。
一方、消費電力を抑制するためには、スピン注入の効率を改善して、記憶素子に流す電流を減らす必要がある。
また、読み出し信号を大きくするためには、大きな磁気抵抗変化率を確保する必要があり、そのためには、記憶層の両側に接している中間層をトンネル絶縁層(トンネルバリア層)とした記憶素子の構成にすることが効果的である。
このように中間層としてトンネル絶縁層を用いた場合には、ごく薄いトンネル絶縁層を使用するので、トンネル絶縁層の耐電圧に制限が生じる。
このように中間層としてトンネル絶縁層を用いた場合には、ごく薄いトンネル絶縁層を使用するので、トンネル絶縁層の耐電圧に制限が生じる。
これらの制限のため、スピン注入現象を利用したメモリを実現させるためには、書き込み電流による素子の破壊を防止して、メモリの信頼性を確保しなければいけないという課題がある。
上述した問題の解決のために、本発明においては、記憶素子の破壊を防止して、高い信頼性を実現する、記憶素子の記録方法及び記憶素子を備えたメモリを提供するものである。
本発明の記憶素子の記録方法は、情報を磁性体の磁化状態により保持する記憶層を有し、この記憶層に対して中間層を介して磁化固定層が設けられ、中間層が絶縁体から成り、積層方向に電流を流すことにより、記憶層の磁化の向きが変化して、記憶層に対して情報の記録が行われる記憶素子に情報の記録を行う際に、パルス幅が1ナノ秒以上100ナノ秒以下である電流パルスを記憶素子に流すものである。
本発明のメモリは、情報を磁性体の磁化状態により保持する記憶層を有する記憶素子と、互いに交差する2種類の配線とを備え、記憶素子は、記憶層に対して中間層を介して磁化固定層が設けられ、中間層が絶縁体から成り、積層方向に電流を流すことにより、記憶層の磁化の向きが変化して、記憶層に対して情報の記録が行われる構成であり、2種類の配線の交点付近かつ2種類の配線の間に記憶素子が配置され、2種類の配線を通じて、記憶素子に積層方向の電流が流れるものであって、情報の記録を行う際に、パルス幅が1ナノ秒以上100ナノ秒以下である電流パルスが記憶素子に供給されるものである。
上述の本発明の記憶素子の記録方法によれば、パルス幅が1ナノ秒以上100ナノ秒以下である電流パルスを記憶素子に流すことにより、パルス幅が1ナノ秒以上100ナノ秒以下であるため、記憶素子の絶縁体から成る中間層が絶縁破壊する電流量と、記憶層の磁化の向きを変化させて情報の記録を行うための閾値電流量との間を、充分に広く確保することができる。
これにより、これらの間の電流量で電流パルスを流すことにより、記憶素子の絶縁体から成る中間層を絶縁破壊することがなく、安定に繰り返して記録を行うことが可能になる。
これにより、これらの間の電流量で電流パルスを流すことにより、記憶素子の絶縁体から成る中間層を絶縁破壊することがなく、安定に繰り返して記録を行うことが可能になる。
上述の本発明のメモリの構成によれば、情報を磁性体の磁化状態により保持する記憶層を有する記憶素子と、互いに交差する2種類の配線とを備え、2種類の配線の交点付近かつ2種類の配線の間に記憶素子が配置され、これら2種類の配線を通じて記憶素子に積層方向の電流が流れるものであることにより、2種類の配線を通じて記憶素子の積層方向に電流を流してスピン注入による情報の記録を行うことができる。
また、情報の記録を行う際に、パルス幅が1ナノ秒以上100ナノ秒以下である電流パルスが記憶素子に供給されることにより、パルス幅が1ナノ秒以上100ナノ秒以下であるため、記憶素子の絶縁体から成る中間層が絶縁破壊する電流量と、記憶層の磁化の向きを変化させて情報の記録を行うための閾値電流量との間を、充分に広く確保することができる。
これにより、これらの間の電流量で電流パルスを流すことにより、記憶素子の絶縁体から成る中間層を絶縁破壊することがなく、安定に繰り返して記録を行うことが可能になる。
また、情報の記録を行う際に、パルス幅が1ナノ秒以上100ナノ秒以下である電流パルスが記憶素子に供給されることにより、パルス幅が1ナノ秒以上100ナノ秒以下であるため、記憶素子の絶縁体から成る中間層が絶縁破壊する電流量と、記憶層の磁化の向きを変化させて情報の記録を行うための閾値電流量との間を、充分に広く確保することができる。
これにより、これらの間の電流量で電流パルスを流すことにより、記憶素子の絶縁体から成る中間層を絶縁破壊することがなく、安定に繰り返して記録を行うことが可能になる。
上述の本発明によれば、記憶素子の絶縁体から成る中間層を絶縁破壊することがなく、安定に繰り返して記録を行うことが可能になるため、信頼性の高いメモリを実現することが可能になる。
本発明の具体的な実施の形態の説明に先立ち、本発明の概要について説明する。
本発明は、前述したスピン注入により、記憶素子の記憶層の磁化の向きを反転させて、情報の記録を行うものである。記憶層は、強磁性層等の磁性体により構成され、情報を磁性体の磁化状態(磁化の向き)により保持するものである。
本発明は、前述したスピン注入により、記憶素子の記憶層の磁化の向きを反転させて、情報の記録を行うものである。記憶層は、強磁性層等の磁性体により構成され、情報を磁性体の磁化状態(磁化の向き)により保持するものである。
スピン注入により磁性層の磁化の向きを反転させる基本的な動作は、例えばトンネル磁気抵抗効果素子(MTJ素子)から成る記憶素子に対して、その膜面に垂直な方向に、ある閾値以上の電流を流すものである。このとき、電流の極性(向き)は、反転させる磁化の向きに依存する。
この閾値よりも絶対値が小さい電流を流した場合には、磁化反転を生じない。
この閾値よりも絶対値が小さい電流を流した場合には、磁化反転を生じない。
スピン注入によって、磁性層の磁化の向きを反転させるときに、必要となる電流の閾値(書き込み電流閾値)Icは、現象論的に、下記の式1により表される(J. Z. Sun,Phys. Rev. B,Vol.62,p.570,2000年参照)。
書き込み電流閾値Icを低減するためには、上記式1中の各種パラメータを調整すれば良いことになる。
一方、メモリとしての性能を維持するという観点から、上記各種パラメータが制約される。例えば、式1中の(a2lmHkMs)の項は、熱ゆらぎを決定する項として知られており、書き込み電流閾値Icのばらつきを抑えて、書き込んだデータの長期安定性を確保するためには、一定以上の値を保たなければならず、ある一定値以下に小さくすることはできない。このため、記憶素子の大きさや記憶層の厚さlm・飽和磁化Msには下限が存在し、これらのパラメータを減少させることにより書き込み電流を低減させる手法は、ある所で限界となる。
例えば、記憶層のCoFe等の磁性体に非磁性元素を添加することにより、記憶層の飽和磁化Msを減少させて、書き込み電流閾値Icを低減させることが考えられるが、この場合、同時に上述の熱ゆらぎによる悪影響を受ける。
一方、メモリとしての性能を維持するという観点から、上記各種パラメータが制約される。例えば、式1中の(a2lmHkMs)の項は、熱ゆらぎを決定する項として知られており、書き込み電流閾値Icのばらつきを抑えて、書き込んだデータの長期安定性を確保するためには、一定以上の値を保たなければならず、ある一定値以下に小さくすることはできない。このため、記憶素子の大きさや記憶層の厚さlm・飽和磁化Msには下限が存在し、これらのパラメータを減少させることにより書き込み電流を低減させる手法は、ある所で限界となる。
例えば、記憶層のCoFe等の磁性体に非磁性元素を添加することにより、記憶層の飽和磁化Msを減少させて、書き込み電流閾値Icを低減させることが考えられるが、この場合、同時に上述の熱ゆらぎによる悪影響を受ける。
さらに、上述した磁性体の熱揺らぎの影響により、記憶素子に流す電流パルスのパルス幅を短くするほど、書き込み電流閾値Icが増加することが、理論的に示されている。
記憶素子に流す電流パルスのパルス幅tと書き込み電流閾値Icとの関係について、下記の式2が成り立つ。
記憶素子に流す電流パルスのパルス幅tと書き込み電流閾値Icとの関係について、下記の式2が成り立つ。
式2から、記憶素子に流す電流パルスのパルス幅tを短くすると、書き込み電流閾値Icが増加することがわかる。
そこで、記憶素子に流す書き込み電流パルスのパルス幅と書き込み閾値電流との関係を測定した。測定結果を、図2に示す。
図2より、パルス幅を短くするに従って書き込み閾値電流が大きくなり、20nsec(20ナノ秒)以下では、書き込み閾値電流が急激に増大していることがわかる。
また、理論に一致する結果が得られている。
図2より、パルス幅を短くするに従って書き込み閾値電流が大きくなり、20nsec(20ナノ秒)以下では、書き込み閾値電流が急激に増大していることがわかる。
また、理論に一致する結果が得られている。
以上説明したように、スピン注入を利用して情報を記録する記憶素子における書き込み電流は、理論的考察結果に良く従い、理論式がメモリを設計する際の良い指針となる。
スピン注入により記憶層の磁化の向きを反転させるために必要となる、書き込み電流閾値は、例えば、記憶層に厚さが2nmのCoFeB合金を使用し、平面パターンが130nm×100nmの略楕円形の巨大磁気抵抗効果素子(GMR素子)において、+側の閾値+Ic=+0.6mAであり、−側の閾値−Ic=−0.2mAである。また、このときの電流密度は約6×106A/cm2である(屋上他著,日本応用磁気学会誌,Vol.28,No.2,p.149,2004年参照)。
この場合の書き込み電流閾値を持つ記憶素子を使用した場合、例えば記憶素子の大きさを45nmデザインルール世代に対応する65nm×90nmとすると、書き込み電流閾値は、おおよそ275μAとなる。
ここで、SPICEシミュレータによるシミュレーションの結果から、読み出し特性を充分に確保する上で下限と推定されるMTJ素子の低抵抗時の抵抗値が2.5kΩであり、かつMR比を100%として高抵抗時の抵抗値が5kΩである場合が最適動作点と考えられる。そして、その最適動作点における、MTJ素子への最大印加電圧は約1.3Vになる。
一方、信頼性の高いメモリを実現するためには、MTJ素子中のバリア(トンネルバリア膜)の破壊電圧が、最大印加電圧より充分に高い必要があるが、上述したサイズの記憶素子で低抵抗時の抵抗値が2.5kΩになるバリアのDC耐圧は高々1.5V程度しかない。
ここで、上述したサイズの素子でMTJ素子の書き込み閾値電圧と破壊電圧を測定した。測定結果を図3Aに併せて示す。破壊電圧については、多数の素子において平均した平均耐圧として示す。
図3Aより、MTJ素子の破壊電圧は、書き込みパルス幅に大きく依存し、パルス幅が短くなるほど、破壊電圧が上昇していくことがわかる。
また、図3Aより、MTJ素子の書き込み閾値電圧も、パルス幅が短くなるほど上昇していくが、パルス幅が100ナノ秒以上では変化が小さく、パルス幅が100ナノ秒未満では変化が大きくなり、上昇のしかたが破壊電圧と異なることがわかる。
従って、書き込み閾値電圧と破壊電圧との電圧差、即ち書き込み時の破壊電圧に対する電圧マージンは、一様ではなく、パルス幅に依存して変化していく。
ここで、この電圧マージンとパルス幅との関係を、図3Bに示す。
図3Bに示すように、電圧マージンは、1ミリ秒からパルス幅が短くなるほど大きくなっていくが、10ナノ秒程度で極大となることがわかる。
なお、図3A及び図3Bにおいて、パルス幅が1ナノ秒未満の場合は実際の測定が困難であるため、1ナノ秒以上の値から外挿した値を示している。
図3Aより、MTJ素子の破壊電圧は、書き込みパルス幅に大きく依存し、パルス幅が短くなるほど、破壊電圧が上昇していくことがわかる。
また、図3Aより、MTJ素子の書き込み閾値電圧も、パルス幅が短くなるほど上昇していくが、パルス幅が100ナノ秒以上では変化が小さく、パルス幅が100ナノ秒未満では変化が大きくなり、上昇のしかたが破壊電圧と異なることがわかる。
従って、書き込み閾値電圧と破壊電圧との電圧差、即ち書き込み時の破壊電圧に対する電圧マージンは、一様ではなく、パルス幅に依存して変化していく。
ここで、この電圧マージンとパルス幅との関係を、図3Bに示す。
図3Bに示すように、電圧マージンは、1ミリ秒からパルス幅が短くなるほど大きくなっていくが、10ナノ秒程度で極大となることがわかる。
なお、図3A及び図3Bにおいて、パルス幅が1ナノ秒未満の場合は実際の測定が困難であるため、1ナノ秒以上の値から外挿した値を示している。
そこで、本発明では、これらの結果に着目して、ある一定のパルス幅領域では、書き込み電流の増加よりも、バリアの破壊電圧の増加の方が大きいことを利用する。
そして、書き込みパルス幅を一定範囲に制御することにより、バリアの破壊の危険性を低減して、信頼性の高いメモリを実現することを可能にするものである。
そして、書き込みパルス幅を一定範囲に制御することにより、バリアの破壊の危険性を低減して、信頼性の高いメモリを実現することを可能にするものである。
続いて、本発明の具体的な実施の形態について説明する。
本発明の一実施の形態に係る記憶素子の概略構成図(断面図)を、図1に示す。
この記憶素子10は、下層から、下地層11、反強磁性層12、強磁性層13、非磁性層14、強磁性層15、トンネル絶縁層16、記憶層17、キャップ層(保護層)18が積層されて成る。
記憶層17は、磁性体から成り、情報を磁化状態(記憶層17の磁化M1の向き)で保持することができるように構成される。
強磁性層13・非磁性層14・強磁性層15の3層により、積層フェリ構造の磁化固定層19が構成される。このうち、強磁性層13は反強磁性層12により磁化M13の向きが右向きに固定されている。強磁性層15の磁化M15の向きは、強磁性層13の磁化M13の向きとは反平行の左向きになっている。
また、この強磁性層15は、記憶層17に対する磁化の向きの基準となるものであるため、参照層とも称される。
この記憶素子10は、下層から、下地層11、反強磁性層12、強磁性層13、非磁性層14、強磁性層15、トンネル絶縁層16、記憶層17、キャップ層(保護層)18が積層されて成る。
記憶層17は、磁性体から成り、情報を磁化状態(記憶層17の磁化M1の向き)で保持することができるように構成される。
強磁性層13・非磁性層14・強磁性層15の3層により、積層フェリ構造の磁化固定層19が構成される。このうち、強磁性層13は反強磁性層12により磁化M13の向きが右向きに固定されている。強磁性層15の磁化M15の向きは、強磁性層13の磁化M13の向きとは反平行の左向きになっている。
また、この強磁性層15は、記憶層17に対する磁化の向きの基準となるものであるため、参照層とも称される。
磁化固定層19の強磁性層13,15の材料としては、特に問わないが、鉄、ニッケル、コバルトの1種もしくは2種以上からなる合金材料、例えばCoFe合金を用いることができる。さらにNb、Zr等の遷移金属元素やB等の軽元素を含有させることもできる。
例えば、CoFe合金にボロンBが20〜30原子%添加されたアモルファス(非晶質)のCoFeBを用いることも可能である。
磁化固定層19の強磁性層13,15の飽和磁化Msの値は、一般に、400emu/cc以上2000emu/cc以下の範囲が適当である。
また、これら強磁性層13,15の膜厚は、1nm以上6nm以下が適当である。
例えば、CoFe合金にボロンBが20〜30原子%添加されたアモルファス(非晶質)のCoFeBを用いることも可能である。
磁化固定層19の強磁性層13,15の飽和磁化Msの値は、一般に、400emu/cc以上2000emu/cc以下の範囲が適当である。
また、これら強磁性層13,15の膜厚は、1nm以上6nm以下が適当である。
また、特に、磁化固定層19のトンネル絶縁層16に接する強磁性層(参照層)15に、CoFeBを用いることにより、スピン分極率を大きくして、記憶素子10のスピン注入効率を向上することができる。これにより、記憶層17の磁化M1の向きを反転させるための電流をさらに低減することができる。
磁化固定層19の積層フェリを構成する非磁性層14の材料としては、Ru,Cu,Rh等が使用できる。
反強磁性層12の材料としては、Fe,Ni,Pt,Ir,Rh等の金属元素とマンガンとの合金、コバルトやニッケルの酸化物等が使用できる。
トンネル絶縁層16の材料としては、Al,Mg,Hf,Si等の酸化物や、その他の酸化物、窒化物等の絶縁材料を用いることができる。
特に、トンネル絶縁層16の材料として酸化マグネシウム(MgO)を用いると、前述したように、大きい磁気抵抗変化率(MR比)が得られる。
トンネル絶縁層16は、スパッタリングにより酸化物等の層を形成したり、金属層を形成してから酸化させたりすることによって、作製することができる。
特に、トンネル絶縁層16の材料として酸化マグネシウム(MgO)を用いると、前述したように、大きい磁気抵抗変化率(MR比)が得られる。
トンネル絶縁層16は、スパッタリングにより酸化物等の層を形成したり、金属層を形成してから酸化させたりすることによって、作製することができる。
記憶層17の材料としては、特に限定はないが、Fe,Co,Niの1種もしくは2種以上を主成分とする合金材料を用いることができる。
またこれらの合金にNb,Zr,Ta,Ti,V,Cr,W,Mo,Hf,B,C,Al,Si,Ge,Mg,Mn,Cr,Ga等の元素を含有させることもできる。
またこれらの合金にNb,Zr,Ta,Ti,V,Cr,W,Mo,Hf,B,C,Al,Si,Ge,Mg,Mn,Cr,Ga等の元素を含有させることもできる。
キャップ層18の材料は、導電体であればよく、例えば、Ru,Cu,Rh,Ta,Ti,TiN等が使用できる。
下地層11及びキャップ層18の間に電流を流すことにより、スピン注入による記憶層17の磁化M1の向きの反転を行うことができる。
キャップ層18から下地層11に向けて、即ち記憶層17から強磁性層(参照層)15に向けて電流を流すと、強磁性層(参照層)15から記憶層17に偏極電子が注入され、記憶層17の磁化M1の向きが参照層15の磁化M15の向きと平行になる。
下地層11からキャップ層18に向けて、即ち参照層15から記憶層17に向けて電流を流すと、記憶層17から参照層15に偏極電子が注入され、記憶層17の磁化M1の向きが参照層15の磁化M15の向きと反平行になる。
このようにして、電流を流す向きによって、記録する情報を選択することができる。
キャップ層18から下地層11に向けて、即ち記憶層17から強磁性層(参照層)15に向けて電流を流すと、強磁性層(参照層)15から記憶層17に偏極電子が注入され、記憶層17の磁化M1の向きが参照層15の磁化M15の向きと平行になる。
下地層11からキャップ層18に向けて、即ち参照層15から記憶層17に向けて電流を流すと、記憶層17から参照層15に偏極電子が注入され、記憶層17の磁化M1の向きが参照層15の磁化M15の向きと反平行になる。
このようにして、電流を流す向きによって、記録する情報を選択することができる。
そして、強磁性層(参照層)15の磁化M15の向きと記憶層17の磁化M1の向きが、平行の状態ではトンネル絶縁層16を通る電流の抵抗が小さくなり、反平行の状態ではトンネル絶縁層16を通る電流の抵抗が大きくなる。このことを利用して、抵抗値から記憶層17に記録された情報の内容を読み出すことができる。
なお、読み出し時に流す電流は、スピン注入による記憶層17の磁化反転が生じないように、反転電流よりも小さくする。
なお、読み出し時に流す電流は、スピン注入による記憶層17の磁化反転が生じないように、反転電流よりも小さくする。
この記憶素子10は、下地層11からキャップ層18までを真空装置内で連続的に形成して、その後エッチング等の加工により記憶素子10のパターンを形成することにより、製造することができる。
また、この記憶素子10を用いて、図4に示したメモリと同様の構成のメモリを構成することができる。
即ち、記憶素子10を2種類のアドレス配線の交点付近に配置してメモリを構成し、2種類のアドレス配線を通じて記憶素子10に上下方向(積層方向)の電流を流して、スピン注入により記憶層17の磁化M1の向きを反転させて、記憶素子10に情報の記録を行うことができる。
即ち、記憶素子10を2種類のアドレス配線の交点付近に配置してメモリを構成し、2種類のアドレス配線を通じて記憶素子10に上下方向(積層方向)の電流を流して、スピン注入により記憶層17の磁化M1の向きを反転させて、記憶素子10に情報の記録を行うことができる。
本実施の形態においては、特に、情報の記録を行う際に、図1に示した構成の記憶素子10に対して、パルス幅が1ナノ秒〜100ナノ秒の範囲内である電流パルスを流す。
これにより、記憶素子10のトンネル絶縁層16が絶縁破壊する電流量と、記憶層17の磁化M1の向きを反転させて情報の記録を行うための閾値電流量との間を、充分に広く確保することができる。
そして、上述のパルス幅の電流パルスを、記憶素子10のトンネル絶縁層16が絶縁破壊する電流量と、情報の記録を行うための閾値電流量との間の電流量で、記憶素子10に流すことにより、トンネル絶縁層16を破壊することがなく、また書き込みの際の書き込みエラー(書き損じ)の発生を防止することができる。
これにより、記憶素子10のトンネル絶縁層16が絶縁破壊する電流量と、記憶層17の磁化M1の向きを反転させて情報の記録を行うための閾値電流量との間を、充分に広く確保することができる。
そして、上述のパルス幅の電流パルスを、記憶素子10のトンネル絶縁層16が絶縁破壊する電流量と、情報の記録を行うための閾値電流量との間の電流量で、記憶素子10に流すことにより、トンネル絶縁層16を破壊することがなく、また書き込みの際の書き込みエラー(書き損じ)の発生を防止することができる。
なお、電流量の範囲は、記憶素子10の構成(断面積や各層の材料・厚さ等)によって変わるので、その記憶素子10の構成における特性に基いて、電流パルスの電流量を設定する。
上述の本実施の形態によれば、記憶素子10に対して、パルス幅が1ナノ秒〜100ナノ秒の範囲内である電流パルスを流して記録を行うことにより、記憶素子10のトンネル絶縁層16が絶縁破壊する電流量と、記憶層17の磁化M1の磁化の向きを反転させて情報の記録を行うための閾値電流量との間を、充分に広く確保することができる。
これにより、これらの間の電流量で電流パルスを流すことにより、記憶素子10のトンネル絶縁層を絶縁破壊することなく、安定に繰り返して記録を行うことが可能になる。
従って、本実施の形態によれば、信頼の高いメモリを実現することが可能になる。
これにより、これらの間の電流量で電流パルスを流すことにより、記憶素子10のトンネル絶縁層を絶縁破壊することなく、安定に繰り返して記録を行うことが可能になる。
従って、本実施の形態によれば、信頼の高いメモリを実現することが可能になる。
本発明では、上述の実施の形態で示した記憶素子10の膜構成に限らず、様々な膜構成を採用することが可能である。
上述の実施の形態では、磁化固定層19が2層の強磁性層13,15と非磁性層14から成る積層フェリ構造となっているが、例えば、磁化固定層を単層の強磁性層により構成してもよい。また、記憶層を積層フェリ構造としてもよい。
(実施例)
ここで、本発明の記憶素子の構成において、具体的に記憶層の寸法や組成等を設定して、特性がどのようになるか検討を行った。
なお、実際には、メモリには、図4に示したように、記憶素子以外にもスイッチング用の半導体回路等が存在するが、ここでは、記憶層の磁気抵抗特性を調べる目的で、記憶素子のみを形成したウエハにより検討を行った。
ここで、本発明の記憶素子の構成において、具体的に記憶層の寸法や組成等を設定して、特性がどのようになるか検討を行った。
なお、実際には、メモリには、図4に示したように、記憶素子以外にもスイッチング用の半導体回路等が存在するが、ここでは、記憶層の磁気抵抗特性を調べる目的で、記憶素子のみを形成したウエハにより検討を行った。
まず、厚さ0.575mmのシリコン基板上に厚さ2μmの熱酸化膜を形成し、図1に示した記憶素子10と同様の記憶素子を形成した。
具体的には、図1に示した構成の記憶素子10において、下地層11を膜厚3nmのTa膜、反強磁性層12を膜厚20nmのPtMn膜、磁化固定層19を構成する強磁性層13,15を膜厚2nmのCoFe膜、積層フェリ構造の磁化固定層19を構成する非磁性層14を膜厚0.8nmのRu膜、トンネル絶縁層16を膜厚0.5nmのAl膜を酸化した酸化アルミニウム膜、記憶層17を膜厚3nmのCo72Fe8B20膜、キャップ層18を膜厚5nmのTa膜と選定し、また下地層11と反強磁性層12との間に図示しない膜厚100nmのCu膜(後述するワード線となるもの)を設けて、各層を形成した。
即ち、各層の材料及び膜厚を、下記の構成(膜構成1)として、記憶素子10を作製した。
膜構成1:
Ta(3nm)/Cu(100nm)/PtMn(20nm)/CoFe(2nm)/Ru(0.8nm)/CoFe(2nm)/Al(0.5nm)-Ox/Co72Fe8B20(3nm)/Ta(5nm)
なお、上記膜構成で、合金組成の示されていないPtMnの組成はPt50Mn50(原子%)とした。
酸化アルミニウム膜から成るトンネル絶縁層16以外の各層は、DCマグネトロンスパッタ法を用いて成膜した。
酸化アルミニウム(Al−Ox)膜から成るトンネル絶縁層16は、まず金属Al膜をDCスパッタ法により0.5nm堆積させて、その後に酸素/アルゴンの流量比を1:1とし、自然酸化法により金属Al層を酸化させた。酸化時間は10分とした。
さらに、記憶素子10の各層を成膜した後に、磁場中熱処理炉で、10kOe・270℃・4時間の熱処理を行い、反強磁性層12のPtMn膜の規則化熱処理を行った。
具体的には、図1に示した構成の記憶素子10において、下地層11を膜厚3nmのTa膜、反強磁性層12を膜厚20nmのPtMn膜、磁化固定層19を構成する強磁性層13,15を膜厚2nmのCoFe膜、積層フェリ構造の磁化固定層19を構成する非磁性層14を膜厚0.8nmのRu膜、トンネル絶縁層16を膜厚0.5nmのAl膜を酸化した酸化アルミニウム膜、記憶層17を膜厚3nmのCo72Fe8B20膜、キャップ層18を膜厚5nmのTa膜と選定し、また下地層11と反強磁性層12との間に図示しない膜厚100nmのCu膜(後述するワード線となるもの)を設けて、各層を形成した。
即ち、各層の材料及び膜厚を、下記の構成(膜構成1)として、記憶素子10を作製した。
膜構成1:
Ta(3nm)/Cu(100nm)/PtMn(20nm)/CoFe(2nm)/Ru(0.8nm)/CoFe(2nm)/Al(0.5nm)-Ox/Co72Fe8B20(3nm)/Ta(5nm)
なお、上記膜構成で、合金組成の示されていないPtMnの組成はPt50Mn50(原子%)とした。
酸化アルミニウム膜から成るトンネル絶縁層16以外の各層は、DCマグネトロンスパッタ法を用いて成膜した。
酸化アルミニウム(Al−Ox)膜から成るトンネル絶縁層16は、まず金属Al膜をDCスパッタ法により0.5nm堆積させて、その後に酸素/アルゴンの流量比を1:1とし、自然酸化法により金属Al層を酸化させた。酸化時間は10分とした。
さらに、記憶素子10の各層を成膜した後に、磁場中熱処理炉で、10kOe・270℃・4時間の熱処理を行い、反強磁性層12のPtMn膜の規則化熱処理を行った。
次に、ワード線部分をフォトリソグラフィによってマスクした後に、ワード線以外の部分の積層膜に対してArプラズマにより選択エッチングを行うことにより、ワード線(下部電極)を形成した。この際に、ワード線部分以外は、基板の深さ5nmまでエッチングされた。
その後、電子ビーム描画装置により記憶素子10のパターンのマスクを形成し、積層膜に対して選択エッチングを行い、記憶素子10を形成した。記憶素子10部分以外は、ワード線のCu層直上までエッチングした。
なお、特性評価用の記憶素子には、磁化反転に必要なスピントルクを発生させるために、記憶素子に充分な電流を流す必要があるため、トンネル絶縁層の抵抗値を抑える必要がある。そこで、記憶素子3のパターンを、短軸0.09μm×長軸0.13μmの楕円形状として、記憶素子3の面積抵抗値(Ωμm2)が10Ωμm2となるようにした。
次に、記憶素子10部分以外を、厚さ100nm程度のAl2O3のスパッタリングによって絶縁した。
その後、フォトリソグラフィを用いて、上部電極となるビット線及び測定用のパッドを形成した。
このようにして、記憶素子の試料を作製した。
その後、フォトリソグラフィを用いて、上部電極となるビット線及び測定用のパッドを形成した。
このようにして、記憶素子の試料を作製した。
(反転電流値の測定)
記憶素子に電流パルスを流して、その後の記憶素子の抵抗値を測定した。記憶素子の抵抗値を測定する際には、温度を室温25℃として、ワード線の端子とビット線の端子にかかるバイアス電圧が10mVとなるように調節した。さらに、記憶素子に流す電流量を変化させて、この記憶素子の抵抗値の測定を行い、測定結果から抵抗−電流曲線を得た。この抵抗−電流曲線から、抵抗値が変化する電流値を求めて、これを磁化の向きを反転させる反転電流値とした。なお、この抵抗−電流曲線を得る測定は、両極性(プラス方向及びマイナス方向)の電流について行い、両極性の反転電流値を求めた。
記憶素子に電流パルスを流して、その後の記憶素子の抵抗値を測定した。記憶素子の抵抗値を測定する際には、温度を室温25℃として、ワード線の端子とビット線の端子にかかるバイアス電圧が10mVとなるように調節した。さらに、記憶素子に流す電流量を変化させて、この記憶素子の抵抗値の測定を行い、測定結果から抵抗−電流曲線を得た。この抵抗−電流曲線から、抵抗値が変化する電流値を求めて、これを磁化の向きを反転させる反転電流値とした。なお、この抵抗−電流曲線を得る測定は、両極性(プラス方向及びマイナス方向)の電流について行い、両極性の反転電流値を求めた。
そして、上述の製造方法により作製した記憶素子10の試料に対して、電流パルスのパルス幅を変えて、両極性の反転電流値の測定を行った。
パルス幅は、1ms(1ミリ秒),100μs(100マイクロ秒),10μs,1μs,100ns(100ナノ秒),10nsと短くしていき、10ns〜1nsの間は細かく変化させた。
先に説明した図2は、このようにして得た測定結果である。
パルス幅は、1ms(1ミリ秒),100μs(100マイクロ秒),10μs,1μs,100ns(100ナノ秒),10nsと短くしていき、10ns〜1nsの間は細かく変化させた。
先に説明した図2は、このようにして得た測定結果である。
図2より、前述したように、パルス幅が短いほど、書き込み電流が大きくなることがわかる。これは、先に説明した、図3Aの書き込み閾値電圧の結果とも合致する。
そして、20ns以上ではほぼ一様に書き込み電流が変化するが、20ns未満になると、パルス幅が短くなるに従い、書き込み電流が急激に大きくなることがわかる。
そして、20ns以上ではほぼ一様に書き込み電流が変化するが、20ns未満になると、パルス幅が短くなるに従い、書き込み電流が急激に大きくなることがわかる。
(記憶素子の寿命)
図2の結果を踏まえて、時間依存誘電体破壊(TDDB)法により、記憶素子の寿命を調べた。
上述した製造方法により記憶素子の試料を多数作製し、それぞれの試料に対して、記憶素子に流す電流パルスのパルス幅を変えて、記憶素子の寿命を調べた。
それぞれの電流パルスのパルス幅(秒)は、1.0n,10n,100n,1μ,10μとした。
まず、電流パルスを流す前の、抵抗値の初期値を測定した。
続いて、それぞれの試料において、該当するパルス幅におけるマイナス方向の反転電流値(閾値)を図2から求め、その反転電流値の1.2倍の電流量で該当するパルス幅の電流パルスを流した。
電流パルスを流した後に、記憶素子の抵抗値を測定した。
さらに、電流パルスを流す過程と、記憶素子の抵抗値の測定とを、繰り返した。
なお、抵抗値の測定の際のバイアス電圧は、先の反転電流値の測定と同様に、10mVとした。
そして、抵抗値が初期値から10%以上変動した場合には、寿命と判断して、時間依存誘電体破壊(TDDB)試験法により、寿命の見積もりと評価を行った。
また、図3A及び図3Bに示したと同様に、電流パルスの各パルス幅に対して、平均耐圧と書き込み閾値電圧とを測定し、書き込み時の電圧マージンを求めた。
得られた寿命の結果を、書き込み時の電圧マージンと併せて、表1に示す。なお、パルス幅を0.5n秒とした場合の寿命についても、外挿値を求めて、表1に記載している。
図2の結果を踏まえて、時間依存誘電体破壊(TDDB)法により、記憶素子の寿命を調べた。
上述した製造方法により記憶素子の試料を多数作製し、それぞれの試料に対して、記憶素子に流す電流パルスのパルス幅を変えて、記憶素子の寿命を調べた。
それぞれの電流パルスのパルス幅(秒)は、1.0n,10n,100n,1μ,10μとした。
まず、電流パルスを流す前の、抵抗値の初期値を測定した。
続いて、それぞれの試料において、該当するパルス幅におけるマイナス方向の反転電流値(閾値)を図2から求め、その反転電流値の1.2倍の電流量で該当するパルス幅の電流パルスを流した。
電流パルスを流した後に、記憶素子の抵抗値を測定した。
さらに、電流パルスを流す過程と、記憶素子の抵抗値の測定とを、繰り返した。
なお、抵抗値の測定の際のバイアス電圧は、先の反転電流値の測定と同様に、10mVとした。
そして、抵抗値が初期値から10%以上変動した場合には、寿命と判断して、時間依存誘電体破壊(TDDB)試験法により、寿命の見積もりと評価を行った。
また、図3A及び図3Bに示したと同様に、電流パルスの各パルス幅に対して、平均耐圧と書き込み閾値電圧とを測定し、書き込み時の電圧マージンを求めた。
得られた寿命の結果を、書き込み時の電圧マージンと併せて、表1に示す。なお、パルス幅を0.5n秒とした場合の寿命についても、外挿値を求めて、表1に記載している。
表1より、書き込みパルス幅を1.0n〜100n(秒)の範囲内とすることにより、連続書き込み時の寿命を10年以上と長くできることがわかる。
従って、記憶素子に流す書き込みパルス幅を1.0ナノ秒〜100ナノ秒の範囲内とすることにより、寿命が長く信頼性の高いメモリを実現することができる。
従って、記憶素子に流す書き込みパルス幅を1.0ナノ秒〜100ナノ秒の範囲内とすることにより、寿命が長く信頼性の高いメモリを実現することができる。
本発明は、上述の実施の形態や実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
10 記憶素子、11 下地層、12 反強磁性層、13 強磁性層、14 非磁性層、15 強磁性層(参照層)、16 トンネル絶縁層、17 記憶層、18 キャップ層、19 磁化固定層
Claims (2)
- 情報を磁性体の磁化状態により保持する記憶層を有し、
前記記憶層に対して、中間層を介して磁化固定層が設けられ、
前記中間層が絶縁体から成り、
積層方向に電流を流すことにより、前記記憶層の磁化の向きが変化して、前記記憶層に対して情報の記録が行われる記憶素子に情報の記録を行う方法であって、
パルス幅が1ナノ秒以上100ナノ秒以下である電流パルスを、前記記憶素子に流すことにより、前記記憶素子に情報の記録を行う
ことを特徴とする記憶素子の記録方法。 - 情報を磁性体の磁化状態により保持する記憶層を有する記憶素子と、
互いに交差する2種類の配線とを備え、
前記記憶素子は、前記記憶層に対して、中間層を介して磁化固定層が設けられ、前記中間層が絶縁体から成り、積層方向に電流を流すことにより、前記記憶層の磁化の向きが変化して、前記記憶層に対して情報の記録が行われる構成であり、
前記2種類の配線の交点付近かつ前記2種類の配線の間に、前記記憶素子が配置され、
前記2種類の配線を通じて、前記記憶素子に前記積層方向の電流が流れるメモリであって、
情報の記録を行う際に、パルス幅が1ナノ秒以上100ナノ秒以下である電流パルスが、前記記憶素子に供給される
ことを特徴とするメモリ。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Family Applications (1)
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Country Status (1)
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