TW201805944A

TW201805944A - 磁性記憶體

Info

Publication number: TW201805944A
Application number: TW106104882A
Authority: TW
Inventors: 斉藤好昭; 與田博明; 加藤侑志; 石川瑞恵; 及川壮一
Original assignee: 東芝股份有限公司
Priority date: 2016-08-04
Filing date: 2017-02-15
Publication date: 2018-02-16
Also published as: US20180040807A1; JP6374452B2; JP2018022796A; CN107689416A; TWI633542B; US20180145247A1

Abstract

本發明提供一種寫入效率得到改善之SOT寫入方式之磁性記憶體。本實施形態之磁性記憶體具備：第1至第3端子；導電性之第1非磁性層，其具有第1至第3部分，上述第1部分位於上述第2部分與上述第3部分之間，上述第2部分與上述第1端子電性連接，上述第3部分與上述第2端子電性連接；第1磁阻元件，其具有與上述第3端子電性連接之第1磁性層、配置於上述第1磁性層與上述第1部分之間之第2磁性層、及配置於上述第1磁性層與上述第2磁性層之間之第2非磁性層；及第1層，其至少配置於上述第1部分與上述第2磁性層之間，含有Mg、Al、Si、Hf及稀土類元素中之至少一種元素、以及氧及氮中之至少一種元素。

Description

磁性記憶體

本發明之實施形態係關於一種磁性記憶體。

近年來，關於使用自旋軌道交互作用(Spin Orbit Interaction)或自旋霍爾效應(Spin Hall Effect)之寫入方式之磁性記憶體的研究開發正盛行。自旋霍爾效應係指如下現象：藉由於非磁性層流通電流，具有相互反向之自旋角動量(以下，亦簡稱為自旋)之電子於相反方向散射，產生自旋流Is，藉此於電子流動之垂直方向之界面累積反向之自旋。MTJ(Magnetic Tunnel Junction，磁穿隧接面)元件具備：磁化方向固定之第1磁性層(亦稱為參照層)、磁化方向可變之第2磁性層(亦稱為記憶層)、及配置於第1磁性層與第2磁性層之間之非磁性絕緣層。藉由將該MTJ元件之第2磁性層(記憶層)積層於上述非磁性層且於非磁性層流通電流時於非磁性層產生之自旋流及自旋累積之電子，可對MTJ元件之記憶層提供自旋力矩(SOT(Spin Obit Torque))，從而使記憶層之磁化方向反轉。將使用自旋軌道交互作用或自旋霍爾效應進行寫入之MRAM(Magnetic Random Access Memory，磁性隨機存取記憶體)稱為SOT-MRAM。再者，該SOT-MRAM之讀出係於參照層與非磁性層之間流通讀出電流，使用MTJ元件之磁阻效應(MR效應)而進行。另一方面，已知STT-MRAM，其係於MTJ元件之記憶層與參照層之間流通寫入電流，對記憶層提供STT(Spin Transfer Torque，自旋轉移扭矩)進行寫入。於該STT-MRAM中，讀出係與寫入之情形同樣地於記憶層與參照層之間流通讀出電流而進行。即，STT-MRAM中，讀出電流路徑與寫入電流路徑相同，故而伴隨微細化，元件特性之偏差增大。難以藉由抑制各電流之偏差而確保讀出電流、寫入電流、與MTJ元件連接之電晶體之電流、及MTJ元件之非磁性絕緣層之破壞電流之各自之裕度(margin)。相對於此，SOT-MRAM中，讀出電流路徑與寫入電流路徑不同，故而對電流之偏差之裕度更大。故而，只要分別控制讀出電流、電晶體電流、MTJ元件之非磁性絕緣層之破壞電流之各自之偏差與寫入電流、電晶體電流、向非磁性層電遷移之電流之偏差即可。即，將成為記憶元件之MTJ元件微細化(大容量化)時，對各偏差之裕度與STT-MRAM之情形相比，具有絕對優勢。然而，SOT-MRAM之現狀是存在寫入效率較STT-MRAM欠佳之課題。

本實施形態提供一種寫入效率得到改善之SOT寫入方式之磁性記憶體。本實施形態之磁性記憶體具備：第1至第3端子；導電性之第1非磁性層，其具有第1至第3部分，上述第1部分位於上述第2部分與上述第3部分之間，上述第2部分與上述第1端子電性連接，上述第3部分與上述第2端子電性連接；第1磁阻元件，其具有與上述第3端子電性連接之第1磁性層、配置於上述第1磁性層與上述第1部分之間之第2磁性層、及配置於上述第1磁性層與上述第2磁性層之間之第2非磁性層；及第1層，其至少配置於上述第1部分與上述第2磁性層之間，含有Mg、Al、Si、Hf及稀土類元素中之至少一種元素、以及氧及氮中之至少一種元素。

於說明本發明之實施形態之前，對達成本發明之經過加以說明。圖1中表示SOT-MRAM之記憶胞之一例。該記憶胞具備：非磁性之導電層(以下亦稱為SO層)12a、12b，配置於導電層12a上之成為記憶元件之磁阻元件(例如MTJ元件)20，開關元件30及配線40。導電層12b與導電層12a連接。導電層12a具有端子13a，導電層12b具有端子13b。再者，亦可除去導電層12b。於該情形時，端子13b配置於導電層12a，MTJ元件20配置於端子13a與端子13b之間之導電層12a之區域。導電層12a、12b為導電性之非磁性層，流通電流時產生自旋流，對MTJ元件之記憶層提供自旋力矩(SOT(Spin Obit Torque))。即，導電層12a、12b成為擔任自旋軌道交互作用之導電性之非磁性層。再者，圖1中，使用電晶體作為開關元件30，亦可使用基於控制信號而開/關之電晶體以外之開關元件。MTJ元件20具備：磁化方向可變之記憶層21、磁化方向固定之參照層23、及配置於記憶層21與參照層23之間之非磁性絕緣層22。此處，所謂「磁化方向可變」係指寫入前後磁化方向可變，所謂「磁化方向固定」係指寫入前後磁化方向不變。記憶層21與導電層12a連接，參照層23與配線40連接。電晶體30之源極及汲極中之一者(以下亦稱為端子)與導電層12a之端子13a連接。再者，電晶體30之源極及汲極中之另一者(以下亦稱為端子)及閘極(以下亦稱為控制端子)與未圖示之控制電路連接。又，導電層12b之端子13b如圖1所示接地，或與上述控制電路連接。又，上述控制電路亦與配線40連接。於該SOT-MRAM中，寫入動作係藉由經由電晶體30對端子13a與端子13b之間之導電層12a、12b流通寫入電流Iw而進行，讀出動作係藉由經由電晶體30對端子13a、導電層12a、MTJ元件20及配線40流通讀出電流Ir而進行。即，如上所述，寫入路徑與讀出電流路徑不同。圖2中表示STT-MRAM之記憶胞之一例。該記憶胞具備：配線16、MTJ元件20、配線40。MTJ元件20配置於配線16與配線40之間，具備記憶層21、參照層23及配置於記憶層21與參照層23之間之非磁性絕緣層22。記憶層21與參照層23中之一者與配線16連接，另一者與配線40連接。再者，於圖2中，記憶層21與配線16連接，參照層23與配線40連接。於該STT-MRAM中，寫入係藉由經由電晶體30於配線16與配線40之間流通寫入電流I_w 而進行，讀出係藉由經由電晶體30於配線16與配線40之間流通讀出電流I_r 而進行。即，寫入路徑與讀出電流路徑相同。如上所述，與STT-MRAM相比，SOT-MRAM之寫入效率較差，必須提高其效率。寫入效率係以作為熱穩定性之指標之Δ(＝KV/(k_B T))除以I_c 所得之值，即Δ/I_c 表示。此處，K表示記憶層之單軸磁各向異性，V表示記憶層之體積，k_B 表示玻耳茲曼常數(Boltzmann constant)，T表示記憶層之絕對溫度。再者，KV表示記憶層與參照層之各自之自旋處於平行狀態之情形與處於反平行狀態之情形之能量障壁之高度。若將使記憶層之磁化方向相對於參照層之磁化方向由平行變為反平行之情形時所需之寫入電流設為I_p ，將使記憶層之磁化方向相對於參照層之磁化方向由反平行變為平行之情形時所需之寫入電流設為I_ap ，則I_c 為該等之平均值，即，I_c ＝(I_p ＋I_ap )/2。又，將以TEM(Transmission Electron Microscope，穿透式電子顯微鏡)測定實際製作SOT-MRAM之記憶胞之情形時之MTJ元件附近之截面所得之照片示於圖3。該記憶胞係於包含Ta之厚度為9.7 nm之導電層(亦稱為SO層)上形成MTJ元件者。由圖3可知，於MTJ元件之正下方以外之區域之導電層與層間絕緣膜相接之區域，導電層之表面發生氧化，9.7 nm之厚度減少至5.3 nm。即，被氧化之層之厚度為4.4(＝9.7－5.3)nm。圖4中表示自旋霍爾角Θ_SH 的含有非磁性重金屬元素之導電層之厚度依存性之測定結果。再者，於該圖4中，使用β-Ta作為導電層。寫入電流密度Jc，即Ic除以導電層之截面面積所得之值與自旋霍爾角Θ_SH 之絕對值成比例關係。故而，例如若將導電層之厚度t_Ta 自10 nm薄膜化至6 nm，則寫入電流之平均值I_c 成為1/2.8倍而變小。因此，為減小寫入電流，較佳為使導電層之厚度變薄。然而，如圖3所說明，若將導電層之厚度薄膜化至6 nm，則導電層之形成有MTJ元件之區域以外之區域之厚度成為1.6(＝6－4.4)nm。故而，存在導電層變得高電阻化，已無法發揮作為電極之作用之問題。製作使用β-Ta作為導電層，使用CoFeB作為形成於該導電層上之MTJ元件之記憶層，且記憶層之厚度分別為1.1 nm、1.2 nm、1.4 nm、1.6 nm之情形時之樣品，將該等樣品之記憶層之保磁力Hc之測定結果示於圖5。自該圖5可知，記憶層之保磁力Hc之偏差較大。該理由如下所述。通常，含有CoFeB作為記憶層之MTJ元件之基底使用非晶質層。故而，CoFeB亦於成膜階段成為非晶質，於其上形成之作為非磁性絕緣層之MgO(100)進行配向。藉由後退火，CoFeB於一致於MgO(100)之結晶面之狀態下均勻成長，故而保磁力Hc之偏差非常小。然而，於SOT-MRAM之情形時，為減小寫入電流，作為MTJ元件之基底之導電層使用自旋軌道交互作用較大之結晶結構之β-Ta等結晶層。故而，導電層上之CoFeB不會成為完全之非晶質，其成長方向產生偏差，而導致保磁力Hc之偏差。此外，作為保磁力Hc之偏差之要因，退火後之CoFeB之磁化之絕對值，即飽和磁化Ms於300℃之退火後亦較大為Ms～1600 emu/cc，CoFeB中之B被作為導電層之β-Ta吸收而擴散亦成為要因之一。為減小寫入電流，較佳為如上所述使用自旋霍爾角Θ_SH 較大之材料作為導電層。作為自旋霍爾角Θ_SH 較大之材料，已知包含Ta、W、Re、Os、Ir、Pt、Au及Ag中之一種元素之金屬，含有至少一種上述元素之合金，或如Cu-Bi等般於Cu等導電層中添加含有自旋軌道散射較大之5d電子之材料進行合金化而成者。又，報告有：將β-W成膜時，若於對稀有氣體Ar混合有氧之環境中成膜，則現階段自旋霍爾角Θ_SH 成為最大(＝-0.5)(Nature Comm. DOI:10.1038/ncomms10644)。其次，對導電層之材料相關之課題加以說明。若於包含β-W之層上成膜作為單層膜之CoFeB，藉由鐵磁性磁共振法評價自旋霍爾角Θ_SH ，則如上所述，獲得Θ_SH ＝-0.5(Nature Comm. DOI:10.1038/ncomms10644)。若於β-W層上製作使用CoFeB作為記憶層之MTJ元件，並於300℃下進行退火，則於β-Ta層上未發現MTJ元件之特性存在問題，但於β-W層上MTJ元件之特性下降且CoFeB層中出現非磁性層(Dead layer)，故而MR特性顯著下降。可明確，上述非磁性層之厚度自0.2 nm增大至0.3 nm以上，MR比亦自約200%降至低於50%。其為實現大容量MRAM之大課題，必須解決。本發明者等人進行潛心研究，結果發明了可解決上述課題之SOT-MRAM。藉由以下實施形態說明該SOT-MRAM。(第1實施形態)參照圖6A說明第1實施形態之磁性記憶體。該實施形態之磁性記憶體為SOT-MRAM，具有至少一個記憶胞，將該記憶胞示於圖6A。該記憶胞10具備：導電層12a、12b，配置於導電層12a上之層15，配置於導電層12a之層15上之MTJ元件20，開關元件25及開關元件30。導電層12b與導電層12a連接。導電層12a具有端子13a，導電層12b具有端子13b。再者，端子13a、13b亦可分別與導電層12a、12b電性連接。該等端子13a、13b係用以對導電層12a、12b流通電流。再者，於圖6A中，使用電晶體作為開關元件25、30，亦可使用基於控制信號而開/關之電晶體以外之開關元件。以下，將開關元件25、30設為電晶體而說明。層15係Mg、Al、Si、Hf及稀土類元素中之至少一種元素之氧化物或氮化物。即，亦可為含有上述至少一種元素之合金之氧化物或氮化物。MTJ元件20具備：磁化方向可變之記憶層21、磁化方向固定之參照層23、配置於記憶層21與參照層23之間之非磁性絕緣層22。記憶層21經由層15而與導電層12a連接，參照層23與電晶體25之源極及汲極中之一者(以下亦稱為端子)連接。電晶體25之源極及汲極中之另一者(以下亦稱為端子)經由第3端子26與未圖示之控制電路連接，閘極(以下亦稱為控制端子)與上述控制電路連接。再者，亦可除去電晶體25。於該情形時，對MTJ元件20之參照層23之電壓施加之控制係經由第3端子26藉由上述控制電路而進行。再者，第3端子係用以對MTJ元件20施加電壓或流通電流。電晶體30之源極及汲極中之一者(以下亦稱為端子)與導電層12a之端子13a連接。再者，電晶體30之源極及汲極中之另一者(以下亦稱為端子)及閘極(以下亦稱為控制端子)與未圖示之控制電路連接。又，導電層12b之端子13b如圖6A所示接地或者與上述控制電路連接。再者，亦可於端子13b與上述控制電路之間配置電晶體。於該SOT-MRAM中，寫入動作係藉由經由電晶體25對MTJ元件20之參照層23施加電壓並且經由電晶體30對端子13a與端子13b之間之導電層12a、12b流通寫入電流I_w 而進行。若對導電層12a流通該寫入電流I_w ，則向上自旋及下自旋中之一者自旋偏極之電子14a流通於導電層12a之上表面側，向另一者自旋偏極之電子14b流通於導電層12a之下表面側。藉此，產生自旋流，對MTJ元件20之記憶層21帶來自旋力矩，可使記憶層21之磁化方向反轉。再者，於寫入動作中，亦可經由電晶體25對MTJ元件20之參照層23施加電壓。藉由施加電壓，可使MTJ元件20之記憶層21之單軸磁各向異性改變，使記憶層21之磁化方向易於反轉。再者，亦可如圖6B所示，省去電晶體25，使MTJ元件20之參照層23經由第3端子26與位元線(未圖示)電性連接。又，讀出動作係藉由經由電晶體30對端子13a、導電層12a、MTJ元件20、及電晶體25或上述位元線流通未圖示之讀出電流I_r 而進行。分別進行該等寫入動作及讀出動作之寫入電路及讀出電路包含於上述控制電路中。再者，於第1實施形態中，層15係配置於包含MTJ元件20正下方之導電層12a之區域之區域上。即，於向導電層12a投影之情形時，層15之投影面積大於MTJ元件20之記憶層21之投影面積。因此，層15之與導電層12a對向之面之面積大於記憶層21之與層15對向之面之面積。並且，較佳為與寫入電流Iw流通之方向交叉之層15及記憶層21之各自之側面間之距離d₀ 長於自旋擴散長度。重金屬之自旋擴散長度亦取決於物質，但較短為0.5 nm～數nm。藉由如此構成，易於使記憶層21自導電層12a吸收更多之自旋。於如此構成之第1實施形態之磁性記憶體中，於導電層12a與MTJ元件20之記憶層21之間配置有氧化物或氮化物之層15，故而可防止元素於記憶層21與導電層12a之間相互擴散。例如，即使記憶層21含有硼(B)，亦可防止該硼擴散、吸收至導電層12a。藉此，可抑制記憶層21中產生磁化消失之非磁性層。又，藉由抑制該非磁性層之產生，可減小寫入電流之值並減少保磁力Hc之偏差。另一方面，為增大MR，重要的是將B自CoFeB去除。自該觀點而言，較佳為製為記憶層中含有包含鐵磁性/非磁性層/鐵磁性層之非磁性層之多層結構。關於層15之厚度，若設為較厚則寫入電流之值急遽增大，故而其厚度較佳為1 nm以下，更佳為0.9 nm以下。作為該層15之材料，較佳為難以使Ta、W、Pt等導電層12a中自旋偏極之電子散射之氧化物。稀土類元素含有具有f電子之磁性元素，但f電子於費米面之能量位置無能帶，故而電性上自旋散射較小。故而認為即使含有稀土類元素之氧化物或氮化物作為層15，亦可獲得較佳結果。相反，很顯然若將作為導電層12a中使用之材料之Ta、W等之氧化物、氮化物用於層15，則欠佳。又，層15成為MTJ元件20之微細加工時之蝕刻終止層。藉由巧妙地調整蝕刻時間，可如圖7A所示之第1實施形態之第2變化例之磁性記憶體般，於導電層12a上殘留層15。藉由如該變化例般，於導電層12a上殘置層15，可使導電層12a薄膜化，減小寫入電流Ic，可提高寫入效率。又，於圖7A所示之第2變化例中，亦可與圖6B所示之第1變化例同樣地省去電晶體25而與位元線(未圖示)電性連接。該情形示於圖7B，圖7B係表示第1實施形態之第3變化例之磁性記憶體之立體圖。再者，即使層15成為蝕刻終止層，亦存在未經層15覆蓋之導電層12a之區域之厚度因蝕刻或氧化而變得比經層15覆蓋之導電層12a之區域薄之情形。為防止導電層12a高電阻化，經層15覆蓋之導電層12a之區域之厚度與未經層15覆蓋之導電層12a之區域之厚度的差較佳為2 nm以下，更佳為1 nm以下。即，層15正下方之區域之導電層12a之厚度與其以外之區域之導電層之厚度的差較佳為2 nm以下，更佳為1 nm以下。又，於第1實施形態中，亦可藉由於包含MTJ元件20正下方之區域之導電層12a之區域配置層15，與變化例同樣地使導電層12a薄膜化，減小寫入電流Ic，提高寫入效率。其理由為：於對導電層12a流通電流期間藉由自旋霍爾效應而使上自旋與下自旋分離至導電層12a之上表面側及下表面側，經分離之一者之自旋被記憶層21自旋吸收，藉此實現磁化反轉。該自旋吸收並非僅自MTJ元件20正下方之區域吸收，自旋累積之MTJ元件20周圍之區域之自旋亦被記憶層21吸收。因此，MTJ元件20周圍之導電層12a發生氧化之如圖3所示之狀態並非為對寫入電流Ic之減小，即寫入效率之提高而言較佳之狀態。關於保磁力Hc之偏差減少之要因，認為以下方面有效：可藉由將層15配置於導電層12a與MTJ元件20之間而實現CoFeB之非晶質成長，以及由後退火而導致之大量B原子向導電層12a之擴散得以抑制。如以上所說明，根據本實施形態及變化例，使用導電層12a之寫入電流及電流密度之效率變佳，可改善寫入效率。又，亦可抑制保磁力Hc之偏差。層15亦成為導電層12a之蝕刻終止層，故而可提供可容易地製作較薄之導電層之磁性記憶體。於本實施形態中，作為記憶層、參照層之磁性材料，並無特別限制，可使用Ni-Fe合金、Co-Fe合金、Co-Fe-Ni合金。又，亦可使用(Co,Fe)-(B)、(Co,Fe,Ni)-(B)、(Co,Fe,Ni)-(B)-(P,Al,Mo,Nb,Mn)系或Co-(Zr,Hf,Nb,Ta,Ti)系等之非晶質材料。此處，例如(Co,Fe,Ni)係指含有Co、Fe、Ni中之至少一種元素。又，(B)表示可含有B，亦可不含有B。又，作為記憶層21、參照層23之磁性材料，可使用Co-Fe-Al系、Co-Fe-Si系、Co-Fe-Al-Si系、Co-Mn-Si系或Co-Mn-Fe-Si系等之豪斯勒材料。更佳為並非單層，較佳為具有複數個磁性層積層而成之積層結構。於該情形時，例如，如圖8所示，於磁性層17、18間配置非磁性層19，鄰接之磁性層17、18經由該非磁性層19而進行磁性耦合，例如進行反鐵磁性耦合或鐵磁性耦合。再者，於記憶層21具有面內磁化之情形時，為減低漏磁場之影響，磁性耦合較佳為反鐵磁性耦合。尤佳為記憶層21具備積層結構。於磁化方向(自旋)與膜面平行之情形時，作為上述積層結構，較佳為CoFe(B)/Cu/CoFe(B)、Fe(CoB)/Cr/Fe(CoB)、Mn系豪斯勒/MgO/Mn系豪斯勒、或者fcc磁性層/Ru/fcc磁性層/(Ta,W,Mo)/CoFeB、CoFe/Cr/CoFe/(Ta,N,Mo)/CoFeB、CoFe/Cu/CoFe/(Ta,N,Mo)/CoFeB。此處，fcc表示面心立方結構。又，於自旋與膜面垂直之情形時，較佳為Co(Fe)(B)/Pt/Co(Fe)(B)、Co(Fe)(B)/Pd/Co(Fe)(B)、Co(Fe)(B)/Ni/Co(Fe)(B)、(Co/Pt)n/Ru/(Co/Pt)m等fcc磁性層(積層膜)/Ru/fcc磁性層(積層膜)/(Ta,W,Mo)/CoFeB，於使用fcc磁性層(積層膜)之情形時，較佳為於與非磁性絕緣層22之界面插入極薄膜之(Ta,W,Mo)/CoFeB。此處，(Co/Pt)n係指將(Co/Pt)層積層n次而成之積層膜。如下述第2實施形態般，於具有一個記憶胞中配置有複數個MTJ元件之多位元之記憶胞之磁性記憶體中，對各MTJ元件施加電壓並於導電層流通電流，可擴大可使施加有電壓之MTJ元件之記憶層之自旋反轉之裕度。再者，於第2實施形態中，改變對複數個MTJ元件施加之電壓之符號，例如分為施加+V之MTJ元件與施加-V之MTJ元件，使施加有-V之MTJ元件之記憶層之自旋反轉之裕度亦可進一步擴大。該裕度之擴大效果係因以下之任一者或兩者之混合而產生：藉由對MTJ元件施加電壓而產生之磁各向異性之變化、及自旋注入磁化反轉輔助之效果。就消耗電力之觀點而言，較佳為增大MTJ元件之電阻使藉由施加電壓而產生之磁各向異性之變化的作用變大，但亦存在讀出速度下降之缺點。另一方面，若降低MTJ元件之電阻，則自旋注入磁化反轉之輔助之作用增大，讀出速度變快，但與僅為單純藉由施加電壓而產生之磁各向異性之變化之作用之情形相比，消耗電力增大。可根據記憶體之設計，選擇MTJ元件之電阻值，根據所選擇之電阻值而設計使哪個輔助效果之作用增大。於該第2實施形態之磁性記憶體中，若各MTJ元件之記憶層使用上述積層結構，則裕度更寬，從而更佳。又，較理想為作為參照層23具有單向各向異性，作為記憶層21具有單軸各向異性。又，其厚度較佳為0.1 nm至100 nm。進而，該等磁性層之厚度必須為不會成為超順磁性(superparamagnetism)之程度之厚度，更理想為0.4 nm以上。又，可於該等磁性材料中添加Ag(銀)、Cu(銅)、Au(金)、Al(鋁)、Mg(鎂)、Si(矽)、Bi(鉍)、Ta(鉭)、B(硼)、C(碳)、O(氧)、N(氮)、Pd(鈀)、Pt(鉑)、Zr(鋯)、Ir(銥)、W(鎢)、Mo(鉬)、Nb(鈮)等非磁性元素而調節磁特性，此外或調節結晶性、機械特性、化學特性等各種物性。尤其，若於與非磁性絕緣層22相近之磁性層中使用MR(磁阻)變大之Co-Fe、Co-Fe-Ni、富Fe之Ni-Fe，於與非磁性絕緣層22不相接之磁性層中使用富Ni之Ni-Fe、富Ni之Ni-Fe-Co等，則可保持較大之MR而調整反轉磁場(Switching field)，從而更佳。又，作為非磁性絕緣層22之材料，較佳為使用AlOx、MgO、Mg-AlOx等氧化物。又，作為導電層12a之材料，較佳為含有存在5d電子以上之外殼電子之非磁性重金屬元素之金屬、或含有至少一種上述元素之合金等。例如選自由Ta、W、Re、Os、Ir、Pt、Au、及Ag所組成之群中之一種元素之金屬層、或含有至少一種上述元素之合金、或Cu-Bi等。再者，可使用兩層以上之積層結構作為導電層12a。於該情形時，較佳為與記憶層相近之側之層之電阻較小。於該情形時，MTJ元件正下方之電流量增加，故而較之與記憶層相近之側之層之電阻較高之情形，寫入電流降低。於導電層12a為雙層結構之情形時，作為遠離記憶層之側之層，可含有Hf、Al、Mg、Ti中之至少一種元素，除上述元素外亦可含有B。作為與記憶層相近之側之層，較佳為包含Ta、W、Re、Os、Ir、Pt、Au及Ag中之一種元素之金屬、含有至少一種上述元素之合金或Cu-Bi等。又，作為層15之材料，較佳為包含Mg、Al、Si、Hf、稀土類元素或其等合金之氧化物、氮化物。更具體而言，較佳為氧化鎂(MgO)、氮化鋁(AlN)、氧化鋁(AlOx)、氮化矽(SiN)、氧化矽(SiOx)、氧化鉿(HfOx)及La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb之氧化物或氮化物。再者，於上述化學式中，x表示組成比。該等物質之組成並非必須為化學計量上看完全正確之組成，例如，可存在氧、氮等之空位或者過與不足。因此，層15較佳為含有Mg、Al、Si、Hf及稀土類元素中之至少一種元素與氧及氮中之至少一種元素。又，非磁性絕緣層22之厚度較理想為能流通穿隧電流之程度之較薄之厚度。然而，如下述第2實施形態般，於必須以電壓改變MTJ元件之記憶層之保磁力(即磁各向異性)之情形時，設為過低之面積電阻RA時欠佳，較理想為數10 Ωμm² ～數千KΩμm² 。於該情形時，關於記憶層之磁化反轉，於面積電阻為數千KΩμm² 時，記憶層之磁化反轉之主要原因為電壓控制與通過導電層之寫入(SOT寫入)，於面積電阻為數10 Ωμm² 之情形時，記憶層之磁化反轉之主要原因為電壓控制、SOT寫入及STT寫入之合計。參照層23並無特別之材料限制，較佳為更穩定地固著於一個方向。作為將磁性層之磁化固著為一個方向之方法，使用積層有複數個磁性層之積層結構。更具體而言，使用：Co(Co-Fe)/Ru(釕)/Co(Co-Fe)、Co(Co-Fe)/Rh(銠)/Co(Co-Fe)、Co(Co-Fe)/Ir(銥)/Co(Co-Fe)、Co(Co-Fe)/Os(鋨)/Co(Co-Fe)、Co(Co-Fe)/Re(錸)/Co(Co-Fe)、Co-Fe-B等非晶質材料層/Ru(釕)/Co-Fe、Co-Fe-B等非晶質材料層/Ir(銥)/Co-Fe、Co-Fe-B等非晶質材料層/Os(鋨)/Co-Fe、Co-Fe-B等非晶質材料層/Re(錸)/Co-Fe等。又，亦可使用(Co/Pt)n/Ru/(Co/Pt)m/(Ta,W,Mo)/CoFeB、(Co/Pt)n/Ir/(Co/Pt)m/(Ta,W,Mo)/CoFeB、(Co/Pt)n/Re/(Co/Pt)m/(Ta,W,Mo)/CoFeB、(Co/Pt)n/Rh/(Co/Pt)m/(Ta,W,Mo)/CoFeB等由不同之3個磁性層積層而成之3層結構。於該3層結構中，m、n表示積層數。例如，(Co/Pt)n表示Co/Pt積層n層。又，可使用Pd代替Pt。可與該等積層結構之參照層鄰接進而設置反鐵磁性層。作為該情形時之反鐵磁性層，亦可與上述者同樣地使用Fe-Mn、Pt-Mn、Pt-Cr-Mn、Ni-Mn、Ir-Mn、NiO、Fe₂ O₃ 等。若使用該結構，則參照層之磁化更難以受到來自位元線或字元線之電流磁場之影響，磁化穩定地固著。又，可減少來自參照層之洩漏磁場(stray field)，藉由改變構成參照層之兩層之磁性層之膜厚，可調整記憶層之磁化之偏移。進而，磁性層之厚度較佳為不成為超順磁性之程度之厚度，更理想為0.4 nm以上。(第2實施形態)其次，參照圖9說明第2實施形態之磁性記憶體。該第2實施形態之磁性記憶體具有至少一個記憶胞，將該記憶胞示於圖9。該第2實施形態之記憶胞10具備：導電層12a、n(n≧2)個MTJ元件20₁ ～20_n 、電晶體25₁ ～25_n 及電晶體30。導電層12a具有端子13a及13b。n個MTJ元件20₁ ～20_n 相互隔開配置於端子13a與端子13b之間之導電層12a之區域。MTJ元件20₁ ～20_n 分別具備：配置於導電層12a之上方之參照層23、配置於參照層23與導電層12a之間之記憶層21、及配置於記憶層21與參照層23之間之非磁性絕緣層22。各MTJ元件20_i (i＝1,・・・,n)成為記憶1位元之記憶元件，記憶胞成為具有n個位元之1位元組單元。該第2實施形態之構成要素之材料可使用與第1實施形態之構成要素之材料相同者。又，記憶胞內可配置不用作記憶元件之虛設之記憶元件(例如MTJ元件)。各MTJ元件20_i (i＝1,・・・,n)之參照層23與電晶體25_i 之源極及汲極中之一者連接，電晶體25_i 之源極及汲極中之另一者與第3端子26連接。又，電晶體30之源極及汲極中之一者與端子13a連接，另一者與未圖示之控制電路連接。再者，亦可如圖6B所示之第1實施形態之第1變化例般，省去與各MTJ元件20_i (i＝1,・・・,n)之參照層23連接之電晶體25_i 。於該情形時，各MTJ元件20_i (i＝1,・・・,n)之參照層23分別經由第3端子26及未圖示之配線(位元線)與未圖示之控制電路連接。又，於第2實施形態中，於MTJ元件20₁ ～20_n 之各個記憶層21與導電層12a之間，與圖6A所示之第1實施形態同樣地配置有層15。層15為含有Mg、Al、Si、Hf及稀土類元素中之至少一種元素之氧化物或氮化物。即，可為含有上述至少一種元素之合金之氧化物或氮化物。於第2實施形態中，層15與第1實施形態同樣地配置於包含各MTJ元件20_i (i＝1,・・・,n)正下方之導電層12a之區域之區域上。即，於自上方觀察之情形時，層15之平面積大於MTJ元件20之記憶層21之平面積。並且，較佳為與寫入電流I_w 流通之方向交叉之層15及記憶層21之各自之側面間之距離d₀ 短於自旋擴散長度。又，層15亦可如圖10所示之第2實施形態之變化例般以覆蓋導電層12a之上表面之方式而配置。再者，層15於第2實施形態之磁性記憶體中，只要以至少覆蓋鄰接之MTJ元件間之導電層12a之上表面之方式而配置即可，亦可不完全覆蓋導電層12a之上表面。再者，亦可如圖7B所示之第1實施形態之第3變化例般省去與各MTJ元件20_i (i＝1,・・・,n)之參照層23連接之電晶體25_i 。於該情形時，各MTJ元件20_i (i＝1,・・・,n)之參照層23分別經由配線(位元線)與控制電路連接。(寫入方法)其次，說明向記憶胞10之第1寫入方法。於本實施形態中，向記憶胞10之寫入係以兩階段進行。向記憶胞10之寫入係以寫入(0,1,0,0,・・・,0,1)作為1位元組資訊之情形為例而說明。即，以對MTJ元件20₂ 、20_n 寫入資訊「1」，對其他MTJ元件寫入資訊「0」之情形為例進行說明。首先，使用未圖示之控制電路，將電晶體30、電晶體25₁ ～25_n 設為ON(開)，對MTJ元件20₁ ～20_n 之參照層23施加第1電位(例如正電位)並且於導電層12a之端子13a與端子13b之間流通寫入電流I_w 。此時，所有MTJ元件20₁ ～20_n 之記憶層21之磁化穩定性(單軸磁各向異性)變弱，其閾值電流由I_c 變為I_ch 。此處，例如，以成為I_c /2之方式選擇I_ch 。即，藉由對MTJ元件之參照層施加電壓而降低單軸磁各向異性。於該狀態下，藉由使寫入電流I_w0 (I_w ＞I_w0 ＞I_ch )流通於導電層12a，對所有MTJ元件20₁ ～20_n 寫入資訊「0」，即(0,0,0,0,・・・,0,0)。通常，若流通閾值電流I_ch 之1.5倍左右之寫入電流，則寫入錯誤率可為10^-11 左右，故而成為I_w0 ～1.5I_ch 。其次，藉由未圖示之控制電路將欲寫入資訊「1」之位元之電晶體，例如電晶體25₂ 、25_n 設為ON，對MTJ元件20₂ 、20_n 之參照層23施加第2電位(例如正電位)。又，此時，使用未圖示之控制電路將電晶體30亦設為ON，於導電層12a中流通與寫入資訊「0」之情形相反方向之寫入電流I_w1 (I_c ＞I_w1 ＞I_ch )。從而對MTJ元件20₂ 、25₈ 之記憶層21分別寫入資訊「1」。此時，與上述同樣地成為I_w1 ～1.5I_ch 。其結果，可藉由兩次寫入動作而寫入1位元組之資訊(0,1,0,0,・・・,0,1)。再者，上述兩次寫入動作係藉由未圖示之控制電路而進行，進行上述兩階段中第1階段之寫入之第1寫入電路及進行上述兩階段中第2階段之寫入之第2寫入電路均包含於未圖示之控制電路中。再者，上述第1寫入方法係藉由如下方式而進行：對MTJ元件20₁ ～20_n 之參照層23施加第1電位(例如正電位)並且於導電層12a之端子13a與端子13b之間流通第1寫入電流，對MTJ元件20₁ ～20_n 中欲寫入資訊之MTJ元件之參照層施加第2電位並且於導電層12a之端子13a與端子13b之間流通與第1寫入電流相反方向之第2寫入電流。亦可為與該第1寫入方法不同之第2寫入方法。該第2寫入方法與第1寫入方法同樣地以兩階段進行。首先，對MTJ元件20₁ ～20_n 提供兩種電位，形成易於寫入之位元及難以寫入之位元。例如，對活性化之位元(MTJ元件)20₂ ～20_n 經由對應之電晶體25₂ ～25_n 施加例如正電位Va，對不活性化之位元(MTJ元件)20₁ 經由對應之電晶體25₁ 施加負電位Vp。此時，於導電層12a中例如自第1端子13a向第2端子13b流通寫入電流。藉此，對活性化之位元(MTJ元件)20₂ ～20_n 寫入資訊「0」。繼而，對MTJ元件20₁ 經由電晶體25₁ 施加正電位Va，並且對MTJ元件20₂ ～20_n 經由電晶體25₂ ～25_n 施加例如負電位Vp，進而於導電層12中自第2端子13b向第1端子13a流通寫入電流。藉此，對MTJ元件20₁ 寫入資訊「1」。該第2寫入方法係藉由如下方式而進行：對磁阻元件20₁ ～20_n 中之第1群之磁阻元件之參照層施加第1電位且對磁阻元件20₁ ～20_n 中之與上述第1群不同之第2群之磁阻元件之參照層施加與上述第1電位不同之第2電位，並且於第1端子13a及第2端子13b間流通第1寫入電流，對上述第1群之磁阻元件之參照層施加上述第2電位且對上述第2群之磁阻元件之參照層施加上述第1電位，並且於上述第1端子13a及第2端子13b間流通相對於第1寫入電流為反向之第2寫入電流。自記憶胞10之讀出係藉由以下方式而進行。將電晶體30、電晶體25₁ ～25_n 設為ON，藉由流通於電晶體25₁ ～25_n 之電流而測定選擇之位元之電阻，判別資訊。於上述情形時，藉由MTJ元件之選擇而使該MTJ元件成為易於寫入之狀態，亦可藉由MTJ元件之選擇而增大單軸磁各向異性，相反成為難以寫入之狀態。例如，對選擇之MTJ元件之參照層23施加負電位。於該情形時僅非選擇之MTJ元件可寫入。根據如此構成之第2實施形態，與第1實施形態同樣地於MTJ元件與導電層12a之間配置有層15，藉此可使寫入電流及寫入電流之密度之效率變佳，改善寫入效率。又，亦可抑制保磁力Hc之偏差。層15亦成為導電層12a之蝕刻終止層，故而可提供可容易地製作較薄之導電層之磁性記憶體。又，於第1及第2實施形態及該等之變化例中，MTJ元件之長軸方向與導電層12a中流通之電流方向大致正交，但於記憶層或參照層之磁化方向為垂直之情形時，不必改變MTJ元件之形狀之縱橫比。又，於磁化方向為面內之情形時，MTJ元件之長軸方向相對於導電層12a中流通之電流方向亦可傾斜，於傾斜角θ為30度＜θ＜90度之情形時，存在寫入電流下降之優點。又，於0度＜θ＜30度之情形時，寫入電流不怎麼減低，但亦存在寫入速度提高之優點，就該觀點而言，任一情形均對降低消耗電力有利。再者，於第1實施形態及其變化例中，將F設為最小加工尺寸時，記憶胞之尺寸為12 F² 。然而，於第2實施形態及其變化例之記憶胞中，可為6 F² ，與第1實施形態及其變化例相比，可減小記憶胞之佔有面積。於第1及第2實施形態以及其變化例中，使用MTJ元件作為記憶元件，亦可使用非磁性絕緣層22為非磁性金屬層之磁阻元件。[實施例]以下，一面參照實施例一面進而詳細地說明實施形態。(第1實施例)首先，作為第1實施例之磁性記憶體，對圖6A所示之第1實施形態之記憶胞更換層15之材料而製作樣品1～樣品14，於300℃下進行退火。使用CoFeB作為MTJ元件20之記憶層21，使用MgO作為非磁性絕緣層22，使用CoFe作為參照層23。樣品1係使用厚度6.0 nm之β-Ta作為導電層(SO層)12a，未形成層15。樣品2係使用厚度6.0 nm之W作為導電層12a，未形成層15。樣品3係使用厚度6.0 nm之β-Ta作為導電層12a，使用厚度0.95 nm之MgOx作為層15。樣品4係使用厚度6.0 nm之β-Ta作為導電層12a，使用厚度0.9 nm之AlOx作為層15。樣品5係使用厚度6.0 nm之β-Ta作為導電層12a，使用厚度0.95 nm之SiN作為層15。樣品6係使用厚度6.0 nm之β-Ta作為導電層12a，使用厚度0.98 nm之HfOx作為層15。樣品7係使用厚度6.0 nm之β-Ta作為導電層12a，使用厚度0.95 nm之GdOx作為層15。樣品8係使用厚度6.0 nm之β-Ta作為導電層12a，使用厚度0.98 nm之ErOx作為層15。樣品9係使用厚度6.0 nm之β-W作為導電層12a，使用厚度0.9 nm之MgOx作為層15。樣品10係使用厚度6.0 nm之β-W作為導電層12a，使用厚度0.93 nm之AlOx作為層15。樣品11係使用厚度6.0 nm之β-W作為導電層12a，使用厚度0.9 nm之SiN作為層15。樣品12係使用厚度6.0 nm之β-W作為導電層12a，使用厚度0.92 nm之HfOx作為層15。樣品13係使用厚度6.0 nm之β-W作為導電層12a，使用厚度0.95 nm之GdOx作為層15。樣品14係使用厚度6.0 nm之β-W作為導電層12a，使用厚度0.96 nm之ErOx作為層15。於樣品1～樣品14中，將包含CoFeB之記憶層21中出現之非磁性層(Dead Layer)之厚度及記憶層之飽和磁化Ms之測定結果示於圖11。自圖11可知，藉由將層15插入MTJ元件與導電層12a之間，可使包含CoFeB之記憶層21中出現之非磁性層(Dead Layer)之厚度未達0.1 nm，可抑制磁阻特性之下降。又，插入有層15之樣品3～14與未插入層15之樣品1及2相比，可減小飽和磁化。將上述樣品3、樣品7、樣品10、樣品11及樣品14中，分別將包含CoFeB之記憶層21之厚度變為1.1 nm、1.2 nm、1.4 nm、1.6 nm之情形時測定保磁力所得之結果示於圖12。再者，各樣品與圖5中說明之樣品為相同尺寸，即60 nm×180 nm。自圖12可知，藉由插入層15，與圖5所示之樣品相比，可減低保磁力Hc之偏差。(第2實施例)對第2實施例加以說明。製作如下MTJ元件，藉由導電層SO層中流通之電流而對各個MTJ元件進行寫入，上述MTJ元件係於第1實施例中說明之樣品1～樣品14之各自之MTJ元件且具有包含厚度1.2 nm之CoFeB之記憶層。將對插入有層15之樣品3與未插入層15之樣品1之寫入進行評價的結果示於圖13。圖13之橫軸表示於SO層中流通之電流，縱軸表示電阻。於圖15中，以實線表示插入有層15之樣品3之情形，以虛線表示樣品1之情形。再者，各樣品之SO層之寬度均為600 nm。自圖13可知，插入有層15之樣品3與未插入層15之樣品1相比，寫入電流下降。又，將求得樣品1～樣品14各自之MTJ元件之寫入電流的結果示於圖14。於圖14中，寫入電流係記載相同樣品之5個MTJ元件之平均值之寫入電流Ic。自圖14可知，SO層之材質相同之樣品中，形成有層15之情形與未形成層15之情形相比，寫入電流Ic明顯下降。認為其與以下因素相關：記憶層中出現之非磁性層(Dead layer)減少及自旋吸收效果之效率提高。(第3實施例)對第3實施例加以說明。製作對第1實施例中說明之樣品3、4、10、11、13各自之MTJ元件且具有包含厚度1.2 nm之CoFeB之記憶層之MTJ元件改變層15之厚度而成者，藉由導電層SO層中流通之電流而對各個MTJ元件進行寫入試驗。將該寫入電流Ic之層15之厚度依存性的評價結果示於圖15。自圖15可知，若層15之厚度成為1.15 nm，則寫入電流急遽增大。故而，層15之厚度較佳為1 nm以下，更佳為0.9 nm以下。(第4實施例)製作圖9所示之第2實施形態之記憶胞，作為第4實施例之磁性記憶體。該第4實施例之記憶胞具有於導電層12a配置有例如4個MTJ元件20之構成。導電層12a係由厚度10 nm，寬度(與寫入電流交叉之方向之尺寸)600 nm之Ta形成。分別製作以具有面內磁化之單層結構者及積層結構者作為各MTJ元件20之記憶層21的記憶胞。作為單層結構之記憶層21，製作包含厚度1.2 nm之CoFeB者。又，作為具有積層結構之記憶層21，製作三種。例如，製作作為第一種積層結構之CoFeB(1.2)/Cu/CoFeB(1.2)、作為第二種積層結構之FeB(1.2)/Cr/FeB(1.2)、作為第三種積層結構之NiFe(1.2)/Ru/NiFe(0.8)/Ta(0.3)/CoFeB(0.8)。再者，括弧內之數字表示各層之厚度(nm)。例如，CoFeB(1.2)表示厚度1.2 nm之CoFeB。上述複數個記憶胞中之一個記憶胞中，將對MTJ元件之參照層23施加之電壓設為0 V時，將於導電層12a中流通之電流I_SO 記錄於橫軸，將MTJ元件之電阻值記錄於縱軸，MTJ元件之記憶層之磁化反轉特性示於圖16。於圖9中寫入電流Iw之箭頭所示之方向為正方向，相反方向為負方向時，圖16之實線所示之磁化反轉特性表示於正方向流通之電流I_SO, _反轉 ₊ ，以虛線所示之磁化反轉特性表示於負方向流通之電流I_SO, _反轉 _- 。又，於各記憶胞中，求得對MTJ元件施加之電壓與流通於導電層12a並觀測到磁化反轉之電流值I_SO, _反轉的關係。將關於具備具有包含厚度1.2 nm之CoFeB之單層結構作為記憶層21之MTJ元件的記憶胞、及具備具有FeB(1.2)/Cr/FeB(1.2)之積層結構作為記憶層21之MTJ元件的記憶胞，將對MTJ元件施加之電壓V_MTJ 記錄於縱軸，將流通於導電層12a並觀測到磁化反轉之電流值I_SO, _反轉記錄於橫軸的特性示於圖17。於圖17中，「P」所示之區域表示記憶胞內之所有MTJ元件之記憶層21與參照層23之磁化方向相互為平行狀態，「AP」所示之區域表示記憶胞內之所有MTJ元件之記憶層21與參照層23之磁化方向相互為反平行狀態，「P/AP」所示之區域表示存在記憶胞內記憶層21與參照層23之磁化方向相互為平行狀態之MTJ元件與為反平行狀態之MTJ元件。自圖17可知，較之記憶層為單層結構之情形，具有積層結構之情形時電壓相對於電流之傾斜變大。即，對MTJ元件施加之電壓之效果於具有積層結構之情形時變大。故而，串擾之裕度，即抑制記憶胞之MTJ元件之誤寫入之裕度變寬。再者，記憶層具有積層結構之其他記憶胞，即，記憶層為CoFeB(1.2)/Cu/CoFeB(1.2)之情形時之記憶胞、記憶層為NiFe(1.2)/Ru/NiFe(0.8)/Ta(0.3)/CoFeB(0.8)之情形時之記憶胞亦同樣可獲得良好之特性。又，於具備記憶層具有積層結構之MTJ元件之記憶胞中，作為對欲使記憶層之磁化方向反轉之MTJ元件與不欲反轉之MTJ元件分別施加之電壓，使用絕對之相同且符號不同之電壓。例如，可知藉由對欲反轉之MTJ元件之參照層施加-V之電壓，對不欲反轉之MTJ元件之參照層施加+V之電壓，可進一步增大裕度。又，製作具有垂直磁化之MTJ元件作為MTJ元件。分別製作以具有垂直磁化之單層結構者及積層結構者作為各MTJ元件20之記憶層21之記憶胞。製作包含CoFeB者作為單層結構之記憶層21。又，製作五種積層結構作為具有積層結構之記憶層21。例如，製作作為第一種積層結構之Co(Fe)(B)/Pt/Co(Fe)(B)、作為第二種積層結構之Co(Fe)(B)/Pd/Co(Fe)(B)、作為第三種積層結構之Co(Fe)(B)/Ni/Co(Fe)(B)、作為第四種積層結構之Co(Fe)(B)/Ni/Co(Fe)(B)、作為第五種積層結構之CoPt/Ru/CoPt積層/(Ta,W,Mo)/CoFeB。於具備具有垂直磁化之MTJ元件之記憶胞中，亦觀測到與圖17所示之具有面內磁化之情形相同之傾向，可知就擴大裕度之觀點而言，較佳為使用積層結構之記憶層。對上述第1及第2實施形態以及該等之實施例加以說明。然而，本發明並不限定於該等具體例。例如，業者可藉由適宜選擇構成MTJ元件及SO層之具體之材料或膜厚、形狀、尺寸等而同樣地實施本發明，獲得同樣之效果，此情況亦包含於本發明之範圍內。(第3實施形態)參照圖18對第3實施形態之磁性記憶體加以說明。圖18係第3實施形態之磁性記憶體之電路圖。該第3實施形態之磁性記憶體具備：以陣列狀配置有記憶胞MC之記憶胞陣列100，與配置於同一行方向之記憶胞MC對應設置之2根字元線WL1、WL2，與配置於同一列方向之記憶胞MC對應設置之3根位元線BL1、BL2、BL3，字元線選擇電路110，位元線選擇電路120a、120b，寫入電路130a、130b，讀出電路140a、140b。各記憶胞MC係圖6A所示之第1實施形態之磁性記憶體之記憶胞10，具備電晶體25、30。記憶胞10如圖6A所示，具有導電層12a及磁阻元件(MTJ元件)20。再者，於第3實施形態之記憶胞10中，可除去圖6A所示之導電層12b，端子13a配置於導電層12a。磁阻元件20之一端經由層15與導電層12a連接，另一端與電晶體25之源極及汲極中之一者連接。作為電晶體25，源極及汲極中之另一者與位元線BL1連接，閘極與字元線WL1連接。作為導電層12a，第1端子(圖6A之端子13a)與電晶體30之源極及汲極中之一者連接，第2端子(圖6A之端子13b)與位元線BL3連接。作為電晶體30，源極及汲極之另一者與位元線BL2連接，閘極與字元線WL2連接。(寫入動作)其次，對向記憶胞之寫入進行說明。首先，以使進行寫入之記憶胞MC之電晶體30成為開啟狀態之方式，字元線選擇電路110對該電晶體30之閘極所連接之字元線WL2施加高位準之電位。此時，上述記憶胞MC所屬行之其他記憶胞MC之電晶體30亦成為開啟狀態。然而，上述記憶胞MC內之電晶體30之閘極所連接之字元線WL1及其他行所對應之字元線WL1、WL2分別被施加低位準之電位。繼而，進行寫入之記憶胞MC所連接之位元線BL2及BL3藉由位元線選擇電路120a、120b而被選擇。並且，藉由寫入電路130a、130b，於該選擇之位元線BL2及BL3中自位元線選擇電路120a及位元線選擇電路120b中之一者向另一者流通寫入電流。藉由該寫入電流，磁阻元件20之記憶層21(參照圖6A)之磁化方向可磁化反轉，從而進行寫入。再者，若自位元線選擇電路120a及位元線選擇電路120b中之另一者向上述前一者流通寫入電流，則磁阻元件20之記憶層21(參照圖6A)之磁化方向可於與上述情形相反之方向磁化反轉，從而進行寫入。(讀出動作)其次，對自記憶胞之讀出動作加以說明。首先，對進行讀出之記憶胞MC所連接之字元線WL1施加高位準之電位，使上述記憶胞MC內之電晶體25成為開啟狀態。此時，上述記憶胞MC所屬行之其他記憶胞MC之電晶體25亦成為開啟狀態。然而，上述記憶胞MC內之電晶體30之閘極所連接之字元線WL2及其他行所對應之字元線WL1、WL2分別被施加低位準之電位。繼而，進行讀出之記憶胞MC所連接之位元線BL1及BL3藉由位元線選擇電路120a、120b而被選擇。並且，藉由讀出電路140a、140b，於該選擇之位元線BL1及位元線BL3中自位元線選擇電路120a及位元線選擇電路120b中之一者向另一者流通讀出電流。此時，例如藉由利用讀出電路140a、140b而檢測上述選擇之位元線BL1及BL3間之電壓，可檢測出磁阻元件20之記憶層21(參照圖6A)與參照層23之間，磁化方向為相互平行狀態(相同方向)或相互反平行狀態(反向)。即，可進行讀出。再者，字元線選擇電路110，位元線選擇電路120a、120b，寫入電路130a、130b及讀出電路140a、140b包含於第1及第2實施形態中說明之控制電路。該第3實施形態亦與第1實施形態相同，使用導電層12a之寫入電流及電流密度之效率變佳，可改善寫入效率。又，亦可抑制保磁力Hc之偏差。層15亦成為導電層12a之蝕刻終止層，故而可提供可容易地製作較薄之導電層之磁性記憶體。對本發明之若干實施形態進行了說明，但該等實施形態為例示者，並非意欲限定發明之範圍。該等實施形態可以其他各種形態而實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化例包含於發明之範圍或主旨，同樣地亦包含於申請專利範圍中記載之發明及其均等之範圍。 [相關申請之交叉引用] 本申請案係基於2016年8月4日於日本提出申請之先前之日本專利申請案N0.2016-153898並主張優先權，其全文以引用之方式被併入本文。

10‧‧‧記憶胞
12a‧‧‧導電層(SO層)
12b‧‧‧導電層
13a‧‧‧端子
13b‧‧‧端子
14a‧‧‧上自旋
14b‧‧‧下自旋
15‧‧‧層
16‧‧‧配線
17、18‧‧‧磁性層
19‧‧‧非磁性層
20、20₁～20_n‧‧‧MTJ元件(磁阻元件)
21‧‧‧記憶層
22‧‧‧非磁性絕緣層
23‧‧‧參照層
25、25₁～25_n‧‧‧開關元件
26‧‧‧端子
30‧‧‧開關元件
40‧‧‧配線
100‧‧‧記憶胞陣列
110‧‧‧字元線選擇電路
120a、120b‧‧‧位元線選擇電路
130a、130b‧‧‧寫入電路
140a、140b‧‧‧讀出電路
d₀‧‧‧距離
Ir‧‧‧讀出電流
Iw‧‧‧寫入電流

圖1係表示SOT-MRAM之記憶胞之一例之立體圖。圖2係表示STT-MRAM之記憶胞之一例之立體圖。圖3係說明SOT-MRAM之記憶胞之一課題之照片。圖4係表示自旋霍爾角之導電層之厚度依存性之圖表。圖5係表示MTJ元件之保磁力之偏差的記憶層之厚度依存性之圖表。圖6A係表示第1實施形態之磁性記憶體之立體圖。圖6B係表示第1實施形態之第1變化例之磁性記憶體之立體圖。圖7A係表示第1實施形態之第2變化例之磁性記憶體之立體圖。圖7B係表示第1實施形態之第3變化例之磁性記憶體之立體圖。圖8係表示具有積層結構之記憶層或參照層之剖視圖。圖9係表示第2實施形態之磁性記憶體之立體圖。圖10係表示第2實施形態之變化例之磁性記憶體之立體圖。圖11係表示第1實施例之磁性記憶體之飽和磁化Ms之測定結果之圖。圖12係表示第1實施例之磁性記憶體之保磁力Hc之測定結果之圖。圖13係表示第2實施例之磁性記憶體之寫入電流之評價結果之圖。圖14係表示第2實施例之磁性記憶體之寫入電流之測定結果之圖。圖15係表示第3實施例之磁性記憶體之寫入電流的層15之厚度依存性之圖。圖16係表示第4實施例之磁性記憶體之磁化反轉特性之圖。圖17係表示對第4實施例之磁性記憶體之MTJ元件施加之電壓與流通於導電層且觀測到磁化反轉之電流值的關係之圖。圖18係第3實施形態之磁性記憶體之電路圖。

10‧‧‧記憶胞

12a‧‧‧導電層(SO層)

12b‧‧‧導電層

13a‧‧‧端子

13b‧‧‧端子

14a‧‧‧上自旋

14b‧‧‧下自旋

15‧‧‧層

20‧‧‧MTJ元件(磁阻元件)

21‧‧‧記憶層

22‧‧‧非磁性絕緣層

23‧‧‧參照層

25‧‧‧開關元件

26‧‧‧端子

30‧‧‧開關元件

d₀‧‧‧距離

Iw‧‧‧寫入電流

Claims

一種磁性記憶體，其具備：第1至第3端子；導電性之第1非磁性層，其具有第1至第3部分，上述第1部分位於上述第2部分與上述第3部分之間，上述第2部分與上述第1端子電性連接，上述第3部分與上述第2端子電性連接；第1磁阻元件，其具有與上述第3端子電性連接之第1磁性層、配置於上述第1磁性層與上述第1部分之間之第2磁性層、及配置於上述第1磁性層與上述第2磁性層之間之第2非磁性層；及第1層，其至少配置於上述第1部分與上述第2磁性層之間，含有Mg、Al、Si、Hf及稀土類元素中之至少一種元素、以及氧及氮中之至少一種元素。
如請求項1之磁性記憶體，其進而具備：第1電路，其對上述第3端子施加電壓並且於上述第1端子與上述第2端子之間流通寫入電流；及第2電路，其於上述第3端子與上述第1端子之間流通讀出電流。
如請求項1之磁性記憶體，其進而具備：第4端子；第2磁阻元件，其具有與上述第4端子電性連接之第3磁性層、第4磁性層、及配置於上述第3磁性層與上述第4磁性層之間之第3非磁性層；及第2層，其含有Mg、Al、Si、Hf及稀土類元素中之至少一種元素、以及氧及氮中之至少一種元素；且上述第1非磁性層進而具有配置於上述第1部分與上述第2部分之間之第4部分，上述第4磁性層配置於上述第3非磁性層與上述第4部分之間，上述第2層配置於上述第4部分與上述第4磁性層之間。
如請求項3之磁性記憶體，其中上述第1層與上述第2層相互連接。
如請求項3之磁性記憶體，其中上述第1層與上述第2層相互隔開而配置。
如請求項3至5中任一項之磁性記憶體，其進而具備如下電路，該電路對上述第3及第4端子施加第1電位並且於上述第1端子及第2端子間流通第1寫入電流，對與上述第1及第2磁阻元件中欲寫入資料之磁阻元件連接之上述第3端子或上述第4端子施加第2電位並且於上述第1端子及第2端子間流通相對於上述第1寫入電流為反向之第2寫入電流。
如請求項3至5中任一項之磁性記憶體，其進而具備如下電路，該電路對上述第3端子施加第1電位且對上述第4端子施加與上述第1電位不同之第2電位並且於上述第1端子及第2端子間流通第1寫入電流，對上述第3端子施加上述第2電位且對上述第4端子施加上述第1電位並且於上述第1端子及第2端子間流通相對於上述第1寫入電流為反向之第2寫入電流。
如請求項1至5中任一項之磁性記憶體，其中上述第1層含有氧化鎂、氮化鋁、氧化鋁、氮化矽、氧化矽及氧化鉿之任一者，或者含有La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm及Yb中之至少一種元素、以及氧及氮中之至少一種元素。
如請求項1至5中任一項之磁性記憶體，其中上述第1層之與上述第1非磁性層對向之面之面積大於上述第2磁性層之與上述第1層對向之面之面積。
如請求項1至5中任一項之磁性記憶體，其中上述第2磁性層具備：第5磁性層、配置於上述第5磁性層與上述第1層之間之第6磁性層、及配置於上述第5磁性層與上述第6磁性層之間之第4非磁性層。
如請求項1至5中任一項之磁性記憶體，其中上述第1非磁性層含有Ta、W、Re、Os、Ir、Pt、Au及Ag中之至少一種元素或者含有Cu-Bi。
如請求項1至5中任一項之磁性記憶體，其進而具備與上述第3端子電性連接之第1開關元件及與上述第2端子電性連接之第2開關元件。