KR102369657B1 - 자기 저항 소자 및 전자 디바이스 - Google Patents

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Abstract

자기 저항 소자(10)는, 하부 전극(31), 비자성 재료를 포함하는 제1 하지층(21A), 수직 자기 이방성을 갖는 기억층(22), 중간층(23), 자화 고정층(24) 및 상부 전극(32)이 적층되어 이루어지고, 기억층(22)은, 적어도 3d 전이 금속 원소 및 붕소 원소를 조성으로서 갖는 자성 재료를 포함하고, 하부 전극(31)과 제1 하지층(21A) 사이에, 추가로, 제2 하지층(21B)을 구비하고 있고, 제2 하지층(21B)은, 기억층을 구성하는 원소 중 적어도 1종류의 원소를 조성으로서 갖는 재료를 포함한다.

Description

자기 저항 소자 및 전자 디바이스
본 개시는 자기 저항 소자, 보다 구체적으로는, 예를 들어 기억 소자를 구성하는 자기 저항 소자, 및 이러한 자기 저항 소자를 구비한 전자 디바이스에 관한 것이다.
근년의 정보 처리 시스템에서는 다양한 종류의 기억 장치가 캐시 메모리나 스토리지로서 사용되고 있다. 차세대 기억 장치로서 ReRAM(Resistive RAM)이나 PCRAM(Phase-Change RAM), MRAM(Magnetoresistive RAM) 등의 불휘발성 메모리의 개발이 진행되고 있다. 이들 불휘발성 메모리 중에서도 콤팩트하고, 고속이면서 재기입 횟수가 무한대에 가깝다는 등의 이유에 의하여, 강자성 터널 접합을 갖는 자기 저항 소자(MTJ 소자, Magnetic Tunnel Junction 소자. 이하, 간단히 『자기 저항 소자』라 칭하는 경우가 있음)를 기억 소자로서 사용하는 MRAM이 주목받고 있으며, 스핀 각운동량 이동(SMT: Spin-Momentum-Transfer)을 이용한 기입 방식(스핀 주입 기입 방식)의 스핀 주입형 자기 저항 효과 소자(STT-MRAM, Spin Transfer Torque based Magnetic Random Access Memory)가 제안되어 있다.
정보가 기억되는 자기 저항 소자는, 예를 들어 수직 자기 이방성을 갖는 자성 재료로 구성된다. 이 자기 저항 소자는, 자화 방향이 가변인 기억층(기록층, 자화 반전층, 자화 자유층, 프리층, Magnetic Free Layer라고도 칭해짐), 자화가 고착된 자화 고정층(핀층, Mmagnetic Pinned Layer라고도 칭해짐), 및 기억층과 자화 고정층 사이에 형성된 터널 절연층을 포함하는 중간층으로 구성되어 있다. 기억층의 자화 방향이 자화 고정층의 자화 방향과 평행일 때(『평행 자화 상태』라 칭함), 자기 저항 소자는 저저항 상태로 되고, 반(反)평행일 때(『반평행 자화 상태』라 칭함), 자기 저항 소자는 고저항 상태로 된다. 이 저항 상태의 차이를 정보의 기억에 이용한다. 여기서, 평행 자화 상태(P 상태)로부터 반평행 자화 상태(AP 상태)로 할 때 쪽이, 반평행 자화 상태(AP 상태)로부터 평행 자화 상태(P 상태)로 할 때보다도 많은 자화 반전 전류(기입 전류라고도 칭해짐)를 필요로 한다.
그런데 이와 같은 자기 저항 소자는 2종류의 구조로 분류된다. 즉, 하부 전극 상에 자화 고정층을 형성하고, 자화 고정층 상에 중간층을 개재하여 기억층을 형성하는 보텀 핀 구조와, 하부 전극 상에 기억층을 형성하고, 기억층 상에 중간층을 개재하여 자화 고정층을 형성하는 톱 핀 구조이다. 또한 자기 저항 소자는 선택용 트랜지스터와 접속되어 있으며, 선택용 트랜지스터로서 통상, NMOS형 FET가 사용된다.
정보의 기입 시, 스핀 주입형 자기 저항 효과 소자에 인가되는 전압, 전류는 선택용 트랜지스터의 구동 능력에 따라 정해진다. 그리고 드레인 영역으로부터 소스 영역으로 전류를 흘리는 경우와 소스 영역으로부터 드레인 영역으로 전류를 흘리는 경우 간에는, 흐르는 선택용 트랜지스터의 구동 전류의 값에 차이가 있다는 등의 비대칭성이 존재한다. 스핀 주입형 자기 저항 효과 소자에 드레인 영역이 접속된 NMOS형 FET를 선택용 트랜지스터로서 사용하는 경우, 드레인 영역으로부터 소스 영역으로 흘리는 전류를 I1, 소스 영역으로부터 드레인 영역으로 흘리는 전류를 I2라 하였을 때, I1>I2의 관계에 있다.
전술한 바와 같이, 기억층의 자화 방향과 자화 고정층의 자화 방향이 평행 자화 상태로부터 반평행 자화 상태로 되도록 기억층의 자화 방향을 반전시킬(정보를 재기입할) 때, 보다 많은 자화 반전 전류가 필요해진다. 자기 저항 소자에 있어서는 종종 보텀 핀 구조가 채용되고 있다. 그러나 보텀 핀 구조에서는, 이와 같은 정보의 재기입 시, 선택용 트랜지스터로부터 스핀 주입형 자기 저항 효과 소자로 전류 I2를 흘리므로 NMOS형 FET에 있어서의 전류값의 마진이 적으며, 경우에 따라서는 정보의 재기입이 곤란해지는 경우가 있다(비특허문헌 1을 참조).
한편, 톱 핀 구조를 채용함으로써 이와 같은 재기입 전류값의 마진 부족이라는 문제는 개선된다. 그러나 하부 전극 상에 구성되는 기억층의 수직 자기 이방성을 유지하기 위하여 하부 전극과 기억층 사이에 하지층을 형성할 필요가 있다. 예를 들어 비특허문헌 2에는, 하부 전극 상에 Ru를 포함하는 하지층을 형성하고, 이 Ru·하지층과 Co-Fe-B를 포함하는 기억층 사이에, Co-Pt를 포함하는 수직 자기 이방성을 갖는 자성 하지층을 형성하는 기술이 개시되어 있다. 이와 같이 기억층에 인접하여 수직 자기 이방성을 갖는 자성 하지층을 배치하면, 자성 하지층과 기억층이 자기적으로 결합하기 때문에 기억층 자체의 수직 자기 이방성이 강화되어 기억층의 보자력이 향상된다. 그러나 자성 하지층을 갖고 있지 않은 구조에 비하면 기입 전류값이 높아진다는 문제점이 있다.
따라서 본 개시의 목적은, 하지층을 형성하더라도 기입 전류값이 높아진다는 문제점을 회피할 수 있는 구성, 구조를 갖는 자기 저항 소자, 및 이러한 자기 저항 소자를 구비한 전자 디바이스를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 개시의 제1 양태에 따른 자기 저항 소자는,
하부 전극, 비자성 재료를 포함하는 제1 하지층, 수직 자기 이방성을 갖는 기억층(기록층, 자화 반전층, 자화 자유층 또는 프리층이라고도 칭해짐), 중간층, 자화 고정층 및 상부 전극이 적층되어 이루어지고,
기억층은, 적어도 3d 전이 금속 원소 및 붕소 원소를 조성으로서 갖는 자성 재료를 포함하고,
하부 전극과 제1 하지층 사이에, 추가로, 제2 하지층을 구비하고 있고,
제2 하지층은, 기억층을 구성하는 원소 중 적어도 1종류의 원소를 조성으로서 갖는 재료를 포함한다.
상기 목적을 달성하기 위한 본 개시의 제2 양태에 따른 자기 저항 소자는,
하부 전극, 비자성 재료를 포함하는 제1 하지층, 기억층, 중간층, 자화 고정층 및 상부 전극이 적층되어 이루어지고,
기억층은 수직 자기 이방성을 갖고,
하부 전극과 제1 하지층 사이에, 추가로, 제2 하지층을 구비하고 있고,
제2 하지층은 면 내 자기 이방성 또는 비자성을 갖는다.
상기 목적을 달성하기 위한 본 개시 전자 디바이스는, 본 개시의 제1 양태 내지 제2 양태에 따른 자기 저항 소자를 구비하고 있다.
본 개시의 제1 양태에 따른 자기 저항 소자에 있어서, 하부 전극과 제1 하지층 사이에 구비된 제2 하지층은, 기억층을 구성하는 원소 중 적어도 1종류의 원소를 조성으로서 갖는 재료를 포함한다. 또한 본 개시의 제2 양태에 따른 자기 저항 소자에 있어서, 하부 전극과 제1 하지층 사이에 구비된 제2 하지층은 면 내 자기 이방성 또는 비자성을 갖는다. 그리고 이와 같은 제2 하지층을 마련함으로써 제1 하지층의 결정 배향성이 향상되며, 그 결과, 제1 하지층 상에 형성된 기억층의 수직 자기 이방성을 향상시킬 수 있으므로 기억층의 보자력을 증가시킬 수 있는 한편, 기입 전류값이 높아진다는 등의 문제점을 회피할 수 있다. 또한 본 명세서에 기재된 효과는 어디까지나 예시이지 한정되는 것은 아니며, 또한 부가적인 효과가 있어도 된다.
도 1은 실시예 1의 자기 저항 소자의 개념도이다.
도 2는 선택용 트랜지스터를 포함하는 실시예 1의 자기 저항 소자의 모식적인 일부 단면도이다.
도 3은 선택용 트랜지스터를 포함하는 실시예 1의 자기 저항 소자 및 메모리 셀 유닛의 등가 회로도이다.
도 4는 실시예 2의 자기 저항 소자의 개념도이다.
도 5a는 실시예 1 및 비교예 1A의 자기 저항 소자에 있어서, 제2 하지층의 두께(T2)와 기억층의 보자력의 관계를 구한 그래프이고, 도 5b는 제1 하지층의 두께(T1)와 기억층의 보자력의 관계를 구한 그래프이다.
도 6a 및 도 6b는 각각, 실시예 3의 복합형 자기 헤드의 일부를 절결하여 도시한 모식적인 사시도, 및 실시예 3의 복합형 자기 헤드의 모식적인 단면도이다.
도 7a 및 도 7b는 스핀 주입 자화 반전을 적용한 스핀 주입형 자기 저항 효과 소자의 개념도이다.
도 8a 및 도 8b는 스핀 주입 자화 반전을 적용한 스핀 주입형 자기 저항 효과 소자의 개념도이다.
이하, 도면을 참조하여 실시예에 기초하여 본 개시를 설명하지만, 본 개시는 실시예에 한정되는 것은 아니며, 실시예에 있어서의 다양한 수치나 재료는 예시이다. 또한 설명은 이하의 순서로 행한다.
1. 본 개시의 제1 양태 내지 제2 양태에 따른 자기 저항 소자 및 본 개시의 전자 디바이스 전반에 관한 설명
2. 실시예 1(본 개시의 제1 양태 내지 제2 양태에 따른 자기 저항 소자 및 본 개시의 전자 디바이스)
3. 실시예 2(실시예 1의 변형)
4. 실시예 3(실시예 1 내지 실시예 2에 있어서 설명한 자기 저항 소자를 구비한 전자 디바이스)
5. 그 외
<본 개시의 제1 양태 내지 제2 양태에 따른 자기 저항 소자 및 본 개시의 전자 디바이스 전반에 관한 설명>
본 개시의 제1 양태에 따른 자기 저항 소자, 본 개시의 전자 디바이스에 구비된 본 개시의 제1 양태에 따른 자기 저항 소자에 있어서, 제2 하지층은 면 내 자기 이방성 또는 비자성을 갖는 형태로 할 수 있다.
상기 바람직한 형태를 포함하는 본 개시의 제1 양태에 따른 자기 저항 소자, 본 개시의 전자 디바이스에 구비된 상기 바람직한 형태를 포함하는 본 개시의 제1 양태 내지 제2 양태에 따른 자기 저항 소자, 본 개시의 제2 양태에 따른 자기 저항 소자(이하, 이들을 총칭하여 『본 개시의 자기 저항 소자 등』이라 칭함)에 있어서,
기억층은 Co-Fe-B를 포함하고,
제2 하지층의 보론 원자 함유량은 10원자% 내지 50원자%인 형태로 할 수 있다. 제2 하지층의 보론 원자 함유량의 하한값을 이와 같은 값으로 규정함으로써, 제2 하지층의 형성에 의하여 제1 하지층의 결정 배향성이 한층 더 향상되며, 그 결과, 기억층의 수직 자기 이방성을 한층 더 확실히 향상시킬 수 있다. 또한 제2 하지층의 보론 원자 함유량의 상한값을 이와 같이 규정함으로써, 스퍼터링법에 기초하여 제2 하지층을 형성할 때 사용하는 타깃 재료의 강도 저하라는 문제가 발생할 우려가 없어진다.
상기 바람직한 형태를 포함하는 본 개시의 자기 저항 소자 등에 있어서,
제2 하지층은 1층의 Co-Fe-B층을 포함하고,
제1 하지층은, 탄탈륨, 몰리브덴, 텅스텐, 티타늄, 마그네슘 및 산화마그네슘으로 이루어지는 군에서 선택된 1종류의 재료를 포함하는 구성으로 할 수 있다. 이와 같은 구성을 편의상, 『제1 구성의 자기 저항 소자』라 칭한다. 그리고 제1 구성의 자기 저항 소자에 있어서는, 제2 하지층의 두께를 T2, 기억층의 두께를 T0이라 하였을 때, T0≤T2를 만족시키는 구성으로 할 수 있으며, 나아가 T2≤3㎚, 예를 들어 1㎚≤T2≤3㎚를 만족시키는 것이 바람직하다. T0≤T2로 함으로써 제1 하지층의 결정 배향성이 한층 더 향상되며, 그 결과, 기억층의 수직 자기 이방성을 한층 더 강화할 수 있다. 한편, T2≤3㎚로 함으로써 제2 하지층이 면 내 자기 이방성을 적절히 발현시키는 결과, 기억층의 수직 자기 이방성을 한층 더 강화할 수 있어 기억층의 보자력의 한층 더 높은 향상을 도모할 수 있다. 또한 이와 같이 제2 하지층의 두께 T2를 규정함으로써, 제2 하지층이 면 내 자기 이방성 또는 비자성을 갖는 것을 확실히 달성할 수 있다. 또한 Co-Fe-B층에 대하여 그 법선 방향의 자계를 가 하였을 때, 일반적으로 Co-Fe-B층의 두께가 1㎚ 이상 1.5㎚ 미만이면 수직 자기 이방성을 나타내고, 두께가 1.5㎚ 이상이면 면 내 자기 이방성을 나타낸다.
나아가, 이상에 설명한 바람직한 구성을 포함하는 제1 구성의 자기 저항 소자에 있어서는, 하부 전극과 제2 하지층 사이에 제3 하지층이 형성되어 있는 구성으로 할 수 있다. 여기서, 제3 하지층은, 탄탈륨, 몰리브덴, 텅스텐, 티타늄, 마그네슘 및 산화마그네슘으로 이루어지는 군에서 선택된 1종류의 재료를 포함하는 구성으로 할 수 있고, 대안으로, 제3 하지층은 제1 하지층을 구성하는 재료와 동일한 재료를 포함하는 구성으로 할 수 있다. 제3 하지층을 형성함으로써 제2 하지층의 결정 배향성의 향상을 도모할 수 있는 결과, 제1 하지층의 결정 배향성이 한층 더 향상되어 기억층의 수직 자기 이방성을 한층 더 강화할 수 있다.
대안으로, 상기 바람직한 형태를 포함하는 본 개시의 자기 저항 소자 등에 있어서, 제2 하지층은, 제1 재료층과 제2 재료층이 교대로 적층되어 이루어지는 구성으로 할 수 있다. 이와 같은 구성을 편의상, 『제2 구성의 자기 저항 소자』라 칭한다. 그리고 제2 구성의 자기 저항 소자에 있어서,
제1 재료층은 Co-Fe-B층을 포함하고,
제2 재료층은 비자성 재료층을 포함하는 구성으로 할 수 있다. 나아가, 이들 구성 중 제2 구성의 자기 저항 소자에 있어서, 제2 재료층은, 탄탈륨, 몰리브덴, 텅스텐, 티타늄, 마그네슘 및 산화마그네슘으로 이루어지는 군에서 선택된 1종류의 재료를 포함하는 구성으로 할 수 있다. 나아가, 이들 구성 중 제2 구성의 자기 저항 소자에 있어서, 제1 하지층을 구성하는 재료와 제2 재료층을 구성하는 재료는 동일한 재료인 구성으로 할 수 있다. 나아가, 이들 구성 중 제2 구성의 자기 저항 소자에 있어서, 제2 하지층의 두께를 T2'이라 하였을 때, 3㎚≤T2'을 만족시키는 것이 바람직하고, 이것에 의하여 제1 하지층의 결정 배향성이 한층 더 향상되며, 그 결과, 기억층의 수직 자기 이방성을 한층 더 강화할 수 있다. T2'의 상한이나 제1 재료층 및 제2 재료층의 층수에는 특별히 제한은 없으며, 가공성이나 각종 층의 두께로부터 적층 구조체의 두께(높이)가 규정되므로, 적층 구조체의 두께(높이)에 따라 T2'의 값이나 제1 재료층 및 제2 재료층의 층수를 결정하면 된다. 또한 제1 재료층 및 제2 재료층의 두께나 층수가 증가하면 제1 재료층 및 제2 재료층의 성막 시간 등의 처리 시간이 길어지므로, 처리 시간도 고려하여 결정하면 된다. 예를 들어 T2'의 상한으로서 10㎚를 예시할 수 있다. 제1 재료층의 두께를 T2-A', 제2 재료층의 두께를 T2-B'이라 하였을 때, 한정되는 것은 아니지만,
0.2≤T2-A'/T2-B'≤5
를 만족시키는 것이 바람직하다. 또한 제1 재료층의 두께 T2-A'은 기억층의 두께 T0보다도 얇으며, 즉,
T2-A'<T0
을 만족시키는 것이 바람직하다.
이상에 설명한 각종 바람직한 형태, 구성, 제1 구성의 자기 저항 소자, 제2 구성의 자기 저항 소자를 포함하는 본 개시의 자기 저항 소자 등에 있어서, 제1 하지층의 두께를 T1이라 하였을 때, 1㎚≤T1≤4㎚를 만족시키는 것이 바람직하다. 1㎚≤T1을 만족시킴으로써, 예를 들어 제2 하지층의 면 내 자기 이방성이 기억층의 수직 자기 이방성에 미치는 영향이 적어진다. 한편, T1≤4㎚를 만족시킴으로써 제1 하지층의 결정 배향성이 한층 더 향상되며, 그 결과, 기억층의 수직 자기 이방성을 한층 더 확실히 향상시킬 수 있다.
이상에 설명한 각종 바람직한 형태, 구성, 제1 구성의 자기 저항 소자, 제2 구성의 자기 저항 소자를 포함하는 본 개시의 자기 저항 소자 등에 있어서, 기억층의 자화 방향은 기억해야 할 정보에 대응하여 변화되고, 기억층의 자화 용이축은, 하지층, 기억층, 중간층 및 자화 고정층을 포함하는 적층 구조체의 적층 방향에 대하여 평행이다(즉, 수직 자화형임). 그리고 이 경우, 자기 저항 소자는, 스핀 토크에 의하여 기억층의 자화가 반전됨으로써 정보의 기입, 소거를 행하는 수직 자화 방식의 자기 저항 소자(스핀 주입형 자기 저항 효과 소자)를 포함하는 형태로 할 수 있다. 여기서, 하지층에는 제1 하지층 및 제2 하지층이 포함되고, 대안으로, 제1 하지층, 제2 하지층 및 제3 하지층이 포함된다.
이상에 설명한 각종 바람직한 형태, 제1 구성의 자기 저항 소자, 제2 구성의 자기 저항 소자를 포함하는 본 개시의 자기 저항 소자 등(이하, 간단히 『본 개시의 소자』라 칭하는 경우가 있음)에 있어서, 기억층이나 자화 고정층의 결정성은 본질적으로 임의이며, 다결정이어도 되고 단결정이어도 되고 비정질이어도 된다.
본 개시의 소자에 있어서, 기억층을 구성하는 재료로서 Co-Fe-B를 예로 들었지만, 넓게는 코발트, 철, 니켈 및 붕소를 포함하는 금속 재료(합금, 화합물)로 구성되어 있는 형태로 할 수 있다. 구체적으로는 Co-Fe-B 외에, 예를 들어 Fe-B, Co-B를 들 수 있다. 나아가, 수직 자기 이방성을 한층 더 증가시키기 위하여 이러한 합금에 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho) 등의 중희토류 원소를 첨가해도 된다. 기억층을 구성하는 재료에 비자성 원소를 첨가하는 것도 가능하다. 또한 비자성 원소의 첨가에 의하여, 확산의 방지에 의한 내열성의 향상이나 자기 저항 효과의 증대, 평탄화에 수반하는 절연 내압의 증대 등의 효과가 얻어진다. 첨가하는 비자성 원소로서 C, N, O, F, Li, Mg, Si, P, Ti, V, Cr, Mn, Ni, Cu, Ge, Nb, Ru, Rh, Pd, Ag, Ta, Ir, Pt, Au, Zr, Hf, W, Mo, Re, Os를 들 수 있다.
기억층은 단층 구성으로 할 수도 있고, 조성이 상이한 강자성 재료층을 적층한 적층 구성으로 할 수도 있고, 강자성 재료층과 비자성체층을 적층한 적층 구성으로 할 수도 있다. 대안으로, 강자성 재료층과 연자성 재료층을 적층시키거나, 복수 층의 강자성 재료층을 연자성 재료층이나 비자성체층을 개재하여 적층하는 것도 가능하다. 강자성 재료층의 복수를 비자성체층을 개재하여 적층시킨 구성으로 하는 경우, 강자성 재료층 상호의 자기적 강도의 관계를 조정하는 것이 가능해지기 때문에, 스핀 주입형 자기 저항 효과 소자에 있어서의 자화 반전 전류가 커지지 않도록 억제하는 것이 가능해진다. 여기서, 상술한 기억층을 구성하는 재료 이외의 강자성 재료로서, 니켈(Ni), 철(Fe), 코발트(Co) 등의 강자성 재료, 이들 강자성 재료의 합금(예를 들어 Co-Fe, Co-Fe-Ni, Fe-Pt, Ni-Fe 등), 또는 이들 합금에 가돌리늄(Gd)이 첨가된 합금, 이들 합금에 비자성 원소(예를 들어 탄탈륨, 크롬, 백금, 실리콘, 탄소, 질소 등)를 혼입한 합금, Co, Fe, Ni 중의 1종류 이상을 포함하는 산화물(예를 들어 페라이트: Fe-MnO 등), 하프 메탈릭 강자성 재료라 칭해지는 일군의 금속간 화합물(호이슬러 합금: NiMnSb, Co2MnGe, Co2MnSi, Co2CrAl 등), 산화물(예를 들어 (La,Sr)MnO3, CrO2, Fe3O4 등)을 들 수 있다. 또한 비자성체층의 재료로서 Ru, Os, Re, Ir, Au, Ag, Cu, Al, Bi, Si, B, C, Cr, Ta, Pd, Pt, Zr, Hf, W, Mo, Nb, V, 또는 이들의 합금을 들 수 있다.
나아가, 이상에 설명한 각종 바람직한 형태를 포함하는 본 개시의 소자에 있어서, 중간층은 비자성체 재료를 포함하는 것이 바람직하다. 즉, 본 개시의 소자는 스핀 주입형 자기 저항 효과 소자이며, TMR(Tunnel Magnetoresistance) 효과를 갖는다. 즉, 본 개시의 소자는, 자성 재료를 포함하는 자화 고정층과, 자성 재료를 포함하는 기억층 사이에, 터널 절연층으로서 기능하는 비자성체 재료를 포함하는 중간층이 끼워진 구조를 갖는다. 중간층은, 기억층과 자화 고정층 사이의 자기적 결합을 끊음과 함께 터널 전류를 흘리기 위한 역할을 담당하여 터널 절연층이라고도 칭해진다.
여기서, 중간층을 구성하는 비자성체 재료로서, 마그네슘 산화물(MgO), 마그네슘 질화물, 마그네슘 불화물, 알루미늄 산화물(AlOX), 알루미늄 질화물(AlN), 실리콘 산화물(SiOX), 실리콘 질화물(SiN), TiO2, Cr2O3, Ge, NiO, CdOX, HfO2, Ta2O5, Bi2O3, CaF, SrTiO3, AlLaO3, Mg-Al2-O, Al-N-O, BN, ZnS 등의 각종 절연 재료, 유전체 재료, 반도체 재료를 들 수 있다. 중간층의 면적 저항값은 수십 Ω·㎛2 정도 이하인 것이 바람직하다. 중간층을 마그네슘 산화물(MgO)로 구성하는 경우, MgO층은 결정화되어 있는 것이 바람직하고, (001) 방향으로 결정 배향성을 갖는 것이 보다 바람직하다. 또한 중간층을 마그네슘 산화물(MgO)로 구성하는 경우, 그 두께는 1.5㎚ 이하로 하는 것이 바람직하다.
중간층은, 예를 들어 스퍼터링법으로 형성된 금속층을 산화 또는 질화시킴으로써 얻을 수 있다. 보다 구체적으로는, 중간층을 구성하는 절연 재료로서 알루미늄 산화물(AlOX), 마그네슘 산화물(MgO)을 사용하는 경우, 예를 들어 스퍼터링법으로 형성된 알루미늄이나 마그네슘을 대기 중에서 산화시키는 방법, 스퍼터링법으로 형성된 알루미늄이나 마그네슘을 플라스마 산화시키는 방법, 스퍼터링법으로 형성된 알루미늄이나 마그네슘을 IPC 플라스마로 산화시키는 방법, 스퍼터링법으로 형성된 알루미늄이나 마그네슘을 산소 중에서 자연 산화시키는 방법, 스퍼터링법으로 형성된 알루미늄이나 마그네슘을 산소 라디칼로 산화시키는 방법, 스퍼터링법으로 형성된 알루미늄이나 마그네슘을 산소 중에서 자연 산화시킬 때 자외선을 조사하는 방법, 알루미늄이나 마그네슘을 반응성 스퍼터링법으로 성막하는 방법, 알루미늄 산화물(AlOX)이나 마그네슘 산화물(MgO)을 스퍼터링법으로 성막하는 방법을 예시할 수 있다.
자화 고정층의 자화 방향은 정보의 기준이므로 정보의 기록이나 판독에 의하여 자화 방향이 변화되어서는 안 되지만, 반드시 특정한 방향으로 고정되어 있을 필요는 없으며, 기억층보다도 보자력을 크게 하거나, 막 두께를 두껍게 하거나, 또는 자기 댐핑 상수를 크게 하여 기억층보다도 자화 방향이 변화되기 어려운 구성, 구조로 하면 된다.
이상에 설명한 각종 바람직한 형태를 포함하는 본 개시의 소자에 있어서, 자화 고정층은, 적어도 2층의 자성 재료층이 적층된 적층 페리 구조(적층 페리핀 구조라고도 칭해짐)를 갖는 형태로 할 수 있다. 적층 페리 구조는, 반(反)강자성적 결합을 갖는 적층 구조, 즉, 두 자성 재료층(참조층 및 고정층)의 층간 교환 결합이 반강자성적으로 되는 구조여서 합성 반강자성 결합(SAF: Synthetic Antiferromagnet)이라고도 칭해지고, 두 자성 재료층(참조층 및 고정층) 사이에 마련된 비자성층의 두께에 따라 두 자성 재료층의 층간 교환 결합이 반강자성적 또는 강자성적으로 되는 구조를 가리키며, 예를 들어 S. S. Parkin et. al, Physical Review Letters, 7 May, pp 2304-2307 (1990)에 보고되어 있다. 참조층의 자화 방향은, 기억층에 기억해야 할 정보의 기준으로 되는 자화 방향이다. 적층 페리 구조를 구성하는 한쪽 자성 재료층(참조층)이 기억층측에 위치한다. 자화 고정층에 적층 페리 구조를 채용함으로써, 정보 기입 방향에 대한 열적 안정성의 비대칭성을 확실히 캔슬할 수 있어, 스핀 토크에 대한 안정성의 향상을 도모할 수 있다. 적층 페리 구조에 있어서, 예를 들어 참조층을 구성하는 재료로서 Co-Fe-B 합금을 들 수 있고, 고정층으로서 Co-Pt 합금을 들 수 있다. 대안으로, 자화 고정층을 Co-Fe-B 합금층으로 구성할 수도 있다. 자화 고정층의 두께로서 0.5㎚ 내지 30㎚를 예시할 수 있다.
이상에 설명한 다양한 층은, 예를 들어 스퍼터링법, 이온빔 퇴적법, 진공 증착법으로 예시되는 물리적 기상 성장법(PVD법), ALD(Atomic Layer Deposition)법으로 대표되는 화학적 기상 성장법(CVD법)으로 형성할 수 있다. 또한 이들 층의 패터닝은 반응성 이온 에칭법(RIE법)이나 이온 밀링법(이온 빔 에칭법)으로 행할 수 있다. 다양한 층을 진공 장치 내에서 연속적으로 형성하는 것이 바람직하고, 그 후, 패터닝을 행하는 것이 바람직하다.
본 개시의 소자에 있어서는, 반평행 자화 상태에서 자화 반전 전류를 기억층으로부터 자화 고정층으로 흘리면, 전자가 자화 고정층으로부터 기억층으로 주입됨으로써 작용하는 스핀 토크에 의하여 기억층의 자화가 반전되어, 기억층의 자화 방향과 자화 고정층(구체적으로는, 참조층)의 자화 방향과 기억층의 자화 방향이 평행 배열로 된다. 한편, 평행 자화 상태에서 자화 반전 전류를 자화 고정층으로부터 기억층으로 흘리면, 전자가 기억층으로부터 자화 고정층으로 흐름으로써 작용하는 스핀 토크에 의하여 기억층의 자화가 반전되어, 기억층의 자화 방향과 자화 고정층(구체적으로는 참조층)의 자화 방향이 반평행 자화 상태로 된다.
기억층의 입체 형상은 원통형(원기둥형)인 것이, 가공의 용이성, 기억층에 있어서의 자화 용이축의 방향의 균일성을 확보한다는 등의 관점에서 바람직하지만, 이에 한정되는 것이 아니며, 삼각기둥, 사각기둥, 육각기둥, 팔각기둥 등(이들에 있어서는 측변 또는 측모서리가 라운딩되어 있는 것을 포함함), 타원기둥으로 할 수도 있다. 기억층의 면적은, 저자화 반전 전류로 자화의 방향을 용이하게 반전시킨다는 관점에서, 예를 들어 0.01㎛2 이하인 것이 바람직하다. 하부 전극으로부터 상부 전극으로, 대안으로, 상부 전극으로부터 하부 전극으로 자화 반전 전류를 적층 구조체에 흘림으로써, 기억층에 있어서의 자화 방향을 자화 용이축과 평행인 방향 또는 그와는 반대의 방향으로 함으로써 기억층에 정보가 기입된다.
하부 전극을 제1 배선에 접속하고 상부 전극을 제2 배선에 접속하는 형태로 할 수 있다. 제1 배선이나 제2 배선은 Cu, Al, Au, Pt, Ti 등의 단층 구조를 포함하고, 대안으로, Cr이나 Ti 등을 포함하는 하지층과, 그 위에 형성된 Cu층, Au층, Pt층 등의 적층 구조를 갖고 있어도 된다. 나아가, Ta 등의 단층 구조, 또는 Cu, Ti 등과의 적층 구조로 구성할 수도 있다. 이들 배선이나 하부 전극(제1 전극), 상부 전극(제2 전극)은, 예를 들어 스퍼터링법으로 예시되는 PVD법으로 형성할 수 있다.
기억층에 있어서, 적층 구조체의 하방에, NMOS형 FET를 포함하는 선택용 트랜지스터가 마련되어 있으며, 제2 배선(예를 들어 비트선)이 연장되는 방향의 사영 상은, NMOS형 FET를 구성하는 게이트 전극(예를 들어 워드선 또는 어드레스선으로서도 기능함)이 연장되는 방향의 사영 상과 직교하는 형태로 할 수 있고, 제2 배선이 연장되는 방향은, NMOS형 FET를 구성하는 게이트 전극이 연장되는 방향과 평행인 형태로 할 수도 있다. 선택용 트랜지스터는 제1 배선을 통하여 하부 전극과 접속되어 있다.
본 개시의 소자에 있어서의 바람직한 형태에 있어서는, 전술한 바와 같이, 적층 구조체의 하방에, NMOS형 FET를 포함하는 선택용 트랜지스터를 갖고 있지만, 보다 구체적인 구성으로서, 예를 들어 한정되는 것은 아니지만,
반도체 기판에 형성된 선택용 트랜지스터, 및
선택용 트랜지스터를 덮는 층간 절연층
을 구비하고 있고,
층간 절연층 상에, 하부 전극에 접속된 제1 배선이 형성되어 있고,
적층 구조체, 층간 절연층 및 제1 배선을 덮는 절연 재료층이 형성되어 있고,
절연 재료층 상에, 상부 전극과 접속된 제2 배선이 형성되어 있고,
제1 배선은, 층간 절연층에 마련된 접속 구멍(또는 접속 구멍과 랜딩 패드부나 하층 배선)을 통하여 선택용 트랜지스터의 한쪽 소스/드레인 영역에 전기적으로 접속되어 있는 구성을 예시할 수 있다. 선택용 트랜지스터의 다른 쪽 소스/드레인 영역은 감지선에 접속되어 있다.
제1 배선과 선택용 트랜지스터를 전기적으로 접속하는 접속 구멍은, 불순물이 도핑된 폴리실리콘이나, 텅스텐, Ti, Pt, Pd, Cu, TiW, TiNW, WSi2, MoSi2 등의 고융점 금속이나 금속 실리사이드로 구성할 수 있으며, CVD법이나, 스퍼터링법으로 예시되는 PVD법에 기초하여 형성할 수 있다. 배선을 이들 재료로 구성할 수도 있다. 또한 층간 절연층, 절연 재료층을 구성하는 재료로서 산화실리콘(SiO2), 질화실리콘(SiN), SiON, SOG, NSG, BPSG, PSG, BSG, LTO, Al2O3을 예시할 수 있다.
본 개시의 전자 디바이스(전자 기기)로서, 모바일 기기, 게임 기기, 음악 기기, 비디오 기기 등의 휴대 가능한 전자 디바이스나, 고정형 전자 디바이스를 들 수 있으며, 자기 헤드를 들 수도 있다. 또한 본 개시의 자기 저항 소자(구체적으로는 기억 소자, 보다 구체적으로는 불휘발성 메모리 셀)가 2차원 매트릭스형으로 배열되어 이루어지는 불휘발성 기억 소자 어레이로 구성된 기억 장치(메모리 셀 유닛)를 들 수도 있다. 즉, 메모리 셀 유닛은, 복수의 불휘발성 메모리 셀이 제1 방향, 및 제1 방향과는 상이한 제2 방향으로 2차원 매트릭스형으로 배열되어 이루어지고, 불휘발성 메모리 셀은 각종 바람직한 형태, 제1 구성의 자기 저항 소자, 제2 구성의 자기 저항 소자를 포함하는 본 개시의 자기 저항 소자로 구성되어 있다.
실시예 1
실시예 1은 본 개시의 자기 저항 소자, 구체적으로는 제1 구성의 자기 저항 소자, 보다 구체적으로는, 예를 들어 기억 소자(불휘발성 메모리 셀)를 구성하는 자기 저항 소자에 관한 것이며, 또한 본 개시의 전자 디바이스에 관한 것이다. 실시예 1의 자기 저항 소자(10)의 개념도를 도 1에 도시한다. 도면 중, 자화 방향을 백색 화살표로 나타낸다. 또한 선택용 트랜지스터를 포함하는 실시예 1의 자기 저항 소자의 모식적인 일부 단면도를 도 2에 도시하고, 선택용 트랜지스터를 포함하는 실시예 1의 자기 저항 소자 및 메모리 셀 유닛의 등가 회로도를 도 3에 도시한다.
실시예 1의 자기 저항 소자(10)는 톱 핀 구조를 갖고,
하부 전극(제1 전극)(31), 비자성 재료를 포함하는 제1 하지층(21A), 수직 자기 이방성을 갖는 기억층(기록층, 자화 반전층 또는 자유층이라고도 칭해짐)(22), 중간층(23), 자화 고정층(24) 및 상부 전극(제2 전극)(32)이 적층되어 이루어지고,
기억층(22)은, 적어도 3d 전이 금속 원소 및 붕소(B) 원소를 조성으로서 갖는 자성 재료를 포함한다. 그리고,
하부 전극(31)과 제1 하지층(21A) 사이에, 추가로, 제2 하지층(21B)을 구비하고 있고,
제2 하지층(21B)은, 기억층(22)을 구성하는 원소 중 적어도 1종류의 원소를 조성으로서 갖는 재료를 포함한다. 여기서, 제2 하지층(21B)은 면 내 자기 이방성 또는 비자성을 갖는다.
대안으로, 실시예 1의 자기 저항 소자(10)는,
하부 전극(31), 비자성 재료를 포함하는 제1 하지층(21A), 기억층(22), 중간층(23), 자화 고정층(24) 및 상부 전극(32)이 적층되어 이루어지고,
기억층(22)은 수직 자기 이방성을 갖고,
하부 전극(31)과 제1 하지층(21A) 사이에, 추가로, 제2 하지층(21B)을 구비하고 있고,
제2 하지층(21B)은 면 내 자기 이방성 또는 비자성을 갖는다.
실시예 1의 전자 디바이스는, 실시예 1 또는 후술하는 실시예 2의 자기 저항 소자(10, 10A)를 구비하고 있다. 구체적으로는 실시예 1의 전자 디바이스는, 실시예 1 또는 후술하는 실시예 2의 자기 저항 소자(10, 10A)가 2차원 매트릭스 형상으로 배열되어 이루어지는 불휘발성 기억 소자 어레이로 구성된 기억 장치(메모리 셀 유닛)이다. 즉, 메모리 셀 유닛은, 복수의 불휘발성 메모리 셀이 제1 방향, 및 제1 방향과는 상이한 제2 방향으로 2차원 매트릭스 형상으로 배열되어 이루어지며, 불휘발성 메모리 셀은 실시예 1 또는 후술하는 실시예 2의 자기 저항 소자(10, 10A)로 구성되어 있다.
실시예 1의 자기 저항 소자(10)는, 스핀 토크에 의하여 기억층(22)의 자화가 반전됨으로써 정보의 기입, 소거를 행하는 수직 자화 방식의 자기 저항 소자(10)(스핀 주입형 자기 저항 효과 소자)를 포함한다. 기억층(22)의 자화 방향은 기억해야 할 정보에 대응하여 변화되고, 기억층(22)에 있어서, 자화 용이축은, 제1 하지층(21A), 기억층(22), 중간층(23) 및 자화 고정층(24)을 포함하는 적층 구조체(20)의 적층 방향에 대하여 평행이다. 즉, 수직 자화형이다. 참조층(24A)의 자화 방향은, 기억층(22)에 기억해야 할 정보의 기준으로 되는 자화 방향이며, 기억층(22)의 자화 방향과 참조층(24A)의 자화 방향의 상대적인 각도에 따라서 정보 「0」 및 정보 「1」이 규정된다.
실시예 1 또는 후술하는 실시예 2의 자기 저항 소자(10, 10A)에 있어서, 구체적으로는 기억층(22)은, 자화 방향이 적층 구조체(20)의 적층 방향으로 자유로이 변화되는 자기 모멘트를 갖는 강자성 재료, 보다 구체적으로는 Co-Fe-B 합금[(Co20Fe80)80B20]으로 구성되어 있다. 기억층(22)의 입체 형상을 직경 60㎚의 원통형(원기둥형)으로 하였지만, 이에 한정되는 것은 아니다. 또한 제2 하지층(21B)의 보론 원자 함유량은 10원자% 내지 50원자%이다.
그런데 제2 하지층(21B)은, 기억층(22)을 구성하는 원소 중 적어도 1종류의 원소를 조성으로서 갖는 재료를 포함하지만, 보다 구체적으로는, 실시예 1의 자기 저항 소자(10)에 있어서, 제2 하지층(21B)은 1층의 Co-Fe-B층[구체적으로는 (Co20Fe80)80B20]을 포함한다. 즉, 실시예 1에 있어서는, 제2 하지층(21B)은 기억층(22)과 동일한 재료를 포함한다. 또한 제1 하지층(21A)은, 탄탈륨, 몰리브덴, 텅스텐, 티타늄, 마그네슘 등의 고융점 비자성 금속, 및 산화마그네슘으로 이루어지는 군에서 선택된 1종류의 재료[보다 구체적으로는, 실시예 1에 있어서는 탄탈륨(Ta)]를 포함한다. 여기서, 제2 하지층(21B)의 두께를 T2, 기억층(22)의 두께를 T0이라 하였을 때, T0≤T2를 만족시키고, T2≤3㎚, 보다 구체적으로는 1㎚≤T2≤3㎚를 만족시킨다. 또한 제1 하지층(21A)의 두께를 T1이라 하였을 때, 1㎚≤T1≤4㎚를 만족시킨다. T0, T1, T2의 구체적인 값을 표 1에 게재한다.
나아가, 실시예 1의 자기 저항 소자(10)에 있어서는, 하부 전극(31)과 제2 하지층(21B) 사이에 제3 하지층(21C)이 형성되어 있다. 여기서, 제3 하지층(21C)은, 탄탈륨, 몰리브덴, 텅스텐, 티타늄, 마그네슘 등의 고융점 비자성 금속, 및 산화마그네슘으로 이루어지는 군에서 선택된 1종류의 재료, 구체적으로는, 실시예 1에 있어서는 탄탈륨(Ta)을 포함한다. 즉, 제3 하지층(21C)은, 제1 하지층(21A)을 구성하는 재료와 동일한 재료를 포함한다. 또한 제1 하지층(21A), 제2 하지층(21B), 제3 하지층(21C)을 통틀어 도 2에서는 하지층(21)으로 표시한다.
자화 고정층(24)은, 적어도 2층의 자성 재료층이 적층된 적층 페리 구조를 갖는다. 적층 페리 구조를 구성하는 한쪽 자성 재료층(참조층)(24A)과 적층 페리 구조를 구성하는 다른 쪽 자성 재료층(고정층)(24C) 사이에는 비자성층(24B)이 형성되어 있다. 참조층(24A)에 있어서의 자화 용이축은 적층 구조체(20)의 적층 방향과 평행이다. 즉, 참조층(24A)은, 자화 방향이 적층 구조체(20)의 적층 방향과 평행인 방향으로 변화되는 자기 모멘트를 갖는 강자성 재료, 보다 구체적으로는 Co-Fe-B 합금[(Co20Fe80)80B20]으로 구성되어 있다. 나아가, 고정층(24C)은 Co-Pt 합금층으로 구성되며, 루테늄(Ru)으로 구성된 비자성층(24B)을 개재하여 참조층(24A)과 자기적으로 결합하는 적층 페리 구조를 구성하고 있다.
비자성체 재료를 포함하는 중간층(23)은, 터널 배리어층(터널 절연층)으로서 기능하는 절연층, 구체적으로는 산화마그네슘(MgO)층을 포함한다. 중간층(23)을 MgO층으로 구성함으로써 자기 저항 변화율(MR비)을 크게 할 수 있으며, 이것에 의하여 스핀 주입의 효율을 향상시킬 수 있어, 기억층(22)의 자화 방향을 반전시키기 위하여 필요한 자화 반전 전류 밀도를 저감시킬 수 있다.
하부 전극(31)은 제1 배선(41)에 접속되고 상부 전극(32)은 제2 배선(42)에 접속되어 있다. 그리고 제1 배선(41)과 제2 배선(42) 사이에 전류(자화 반전 전류)를 흘림으로써 기억층(22)에 정보를 기억한다. 즉, 적층 구조체(20)의 적층 방향으로 자화 반전 전류를 흘림으로써 기억층(22)의 자화 방향을 변화시켜, 기억층(22)에 있어서 정보의 기록이 행해진다.
이상에 설명한 적층 구조체(20)의 층 구성을 정리하여 이하의 표 1에 게재하였다.
<표 1>
상부 전극(32) : 두께 3㎚의 Ru층(상층)/두께 5㎚의 Ta층
(하층)
자화 고정층(24)
고정층(24C) : 막 두께 2.5㎚의 Co-Pt 합금층
비자성층(24B) : 막 두께 0.8㎚의 Ru층
참조층(24A) : 막 두께 1.0㎚의 (Co20Fe80)80B20층
중간층(23) : 막 두께 1.0㎚의 MgO층
기억층(22) : 막 두께(T0) 1.25㎚의 (Co20Fe80)80B20층
하지층
제1 하지층(21A) : 막 두께(T1) 1.0㎚의 Ta층
제2 하지층(21B) : 막 두께(T2) 2.0㎚의 (Co20Fe80)80B20층
제3 하지층(21C) : Ta층(두께 5㎚)
하부 전극(31) : TaN층(두께 5㎚)
적층 구조체(20)의 하방에, NMOS형 FET를 포함하는 선택용 트랜지스터 TR이 마련되어 있다. 구체적으로는,
반도체 기판(60)에 형성된 선택용 트랜지스터 TR, 및
선택용 트랜지스터 TR을 덮는 층간 절연층(67(67A, 67B))
을 구비하고 있고,
층간 절연층(67) 상에 제1 배선(41)(하부 전극(31)을 겸함)이 형성되어 있고,
제1 배선(41) 상에는 적층 구조체(20)가 형성되어 있고,
층간 절연층(67) 상이며, 적층 구조체(20)를 둘러싸고 절연 재료층(51)이 형성되어 있고,
상부 전극(32)과 접속된 제2 배선(42)이 절연 재료층(51) 상에 형성되어 있다.
그리고 제1 배선(41)(하부 전극(31))은, 층간 절연층(67)에 마련된 접속 구멍(또는 접속 구멍과 랜딩 패드부나 하층 배선)(66)을 통하여 선택용 트랜지스터 TR의 한쪽 소스/드레인 영역(드레인 영역)(64A)에 전기적으로 접속되어 있다.
선택용 트랜지스터 TR은 게이트 전극(61), 게이트 절연층(62), 채널 형성 영역(63) 및 소스/드레인 영역(64A, 64B)을 구비하고 있다. 한쪽 소스/드레인 영역(드레인 영역)(64A)과 제1 배선(41)은 전술한 바와 같이 접속 구멍(66)을 통하여 접속되어 있다. 다른 쪽 소스/드레인 영역(소스 영역)(64B)은 접속 구멍(66)을 통하여 감지선(43)에 접속되어 있다. 게이트 전극(61)은 소위, 워드선 WL 또는 어드레스선으로서도 기능한다. 그리고 제2 배선(42)(비트선 BL)이 연장되는 방향의 사영 상은, 게이트 전극(61)이 연장되는 방향의 사영 상과 직교하고 있고, 대안으로, 제2 배선(42)이 연장되는 방향의 사영 상과 평행이다.
도 7a 및 도 8a에 개념도를 도시한 바와 같이, 기억층(22)에 기억되어 있는 정보 「0」을 「1」로 재기입한다고 하자. 즉, 평행 자화 상태에서 기입 전류(자화 반전 전류) I1을 자화 고정층(24)으로부터 기억층(22)을 경유하여 선택용 트랜지스터 TR로 흘린다. 달리 말하면, 기억층(22)으로부터 자화 고정층(24)을 향하여 전자를 흘린다. 구체적으로는, 예를 들어 제2 배선(42)에 Vdd를 인가하고 선택용 트랜지스터 TR의 소스 영역(64B)를 접지한다. 자화 고정층(24)에 도달한 한쪽 방향의 스핀을 갖는 전자는 자화 고정층(24)을 통과한다. 한편, 다른 쪽 방향의 스핀을 갖는 전자는 자화 고정층(24)에서 반사된다. 그리고 이러한 전자가 기억층(22)에 진입하면 기억층(22)에 토크를 부여하여, 기억층(22)은 반평행 자화 상태로 반전된다. 여기서, 자화 고정층(24)의 자화 방향은 고정되어 있기 때문에 반전되지 못하여, 계 전체의 각운동량을 보존하기 위하여 기억층(22)이 반전된다고 생각해도 된다.
도 7b 및 도 8b에 개념도를 도시한 바와 같이, 기억층(22)에 기억되어 있는 정보 「1」을 「0」으로 재기입한다고 하자. 즉, 반평행 자화 상태에서 기입 전류 I2를 선택용 트랜지스터 TR으로부터 기억층(22)을 경유하여 자화 고정층(24)으로 흘린다. 달리 말하면, 자화 고정층(24)으로부터 기억층(22)을 향하여 전자를 흘린다. 구체적으로는, 예를 들어 선택용 트랜지스터 TR의 소스 영역(64B)에 Vdd를 인가하고 제2 배선(42)을 접지한다. 자화 고정층(24)을 통과한 전자에는 스핀 편극, 즉, 상향과 하향의 수에 차가 생긴다. 중간층(23)의 두께가 충분히 얇아, 이 스핀 편극이 완화되어 통상의 비자성체에 있어서의 비편극 상태(상향과 하향이 동수인 상태)로 되기 전에 기억층(22)에 도달하면, 스핀 편극도의 부호가 반대로 되어 있음으로써 계 전체의 에너지를 낮추기 때문에, 일부의 전자는 반전, 즉, 스핀 각운동량의 방향이 변화된다. 이때, 계의 전체 각운동량은 보존되어야만 하기 때문에, 방향을 변화시킨 전자에 의한 각운동량 변화의 합계와 등가의 반작용이 기억층(22)에 있어서의 자기 모멘트에 부여된다. 전류, 즉, 단위 시간에 자화 고정층(24)을 통과하는 전자의 수가 적은 경우에는, 방향을 변화시키는 전자의 총수도 적기 때문에 기억층(22)에 있어서의 자기 모멘트에 발생하는 각운동량 변화도 작지만, 전류가 증가하면 많은 각운동량 변화를 단위 시간 내에 기억층(22)에 부여할 수 있다. 각운동량의 시간 변화는 토크이며, 토크가 어느 역치를 초과하면 기억층(22)의 자기 모멘트는 반전을 개시하여, 그 1축 이방성에 의하여 180도 회전했을 즈음 안정된다. 즉, 반평행 자화 상태로부터 평행 자화 상태로의 반전이 일어나 정보 「0」이 기억층(22)에 기억된다.
기억층(22)에 기입된 정보를 판독할 때는, 정보를 판독해야 할 자기 저항 소자(10)에 있어서의 선택용 트랜지스터 TR을 도통 상태로 한다. 그리고 제2 배선(42)(비트선 BL)과 감지선(43) 사이에 전류를 흘려 비트선 BL에 나타나는 전위를, 비교 회로(도시하지 않음)를 구성하는 비교기 회로(도시하지 않음)의 다른 쪽 입력부에 입력한다. 한편, 레퍼런스 저항값을 구하는 회로(도시하지 않음)로부터의 전위를, 비교 회로를 구성하는 비교기 회로의 한쪽 입력부에 입력한다. 그리고 비교 회로에 있어서는, 레퍼런스 저항값을 구하는 회로로부터의 전위를 기준으로 하여, 비트선 BL에 나타나는 전위가 높은지 낮은지가 비교되어, 비교 결과(정보 0/1)가, 비교 회로를 구성하는 비교기 회로의 출력부로부터 출력된다.
이하, 실시예 1의 자기 저항 소자의 제조 방법의 개요를 설명한다.
[공정-100]
우선, 주지의 방법에 기초하여, 실리콘 반도체 기판을 포함하는 반도체 기판(60)에 소자 분리 영역(60A)를 형성하고, 소자 분리 영역(60A)에 의하여 둘러싸인 반도체 기판(60)의 부분에, 게이트 절연층(62), 게이트 전극(61), 소스/드레인 영역(64A, 64B)을 포함하는 선택용 트랜지스터 TR을 형성한다. 소스/드레인 영역(64A)과 소스/드레인 영역(64B) 사이에 위치하는 반도체 기판(60)의 부분이 채널 형성 영역(63)에 상당한다. 이어서, 층간 절연층(67)의 하층(67A)을 형성하고, 다른 쪽 소스/드레인 영역(소스 영역)(64B)의 상방의 하층(67A)의 부분에 접속 구멍(텅스텐 플러그)(65)을 형성하고, 나아가 하층(67A) 상에 감지선(43)을 형성한다. 그 후, 전체면에 층간 절연층(67)의 상층(67B)을 형성한다. 그리고 한쪽 소스/드레인 영역(드레인 영역)(64A)의 상방의 상층(67B) 및 하층(67A)의 부분에 접속 구멍(텅스텐 플러그)(66)을 형성한다. 이리하여 층간 절연층(67)으로 덮인 선택용 트랜지스터 TR을 얻을 수 있다. 그리고 층간 절연층(67) 상에, 하부 전극(31)을 겸용하는 제1 배선(41)을 형성하기 위한 도전 재료층을 형성한 후, 도전 재료층을 패터닝함으로써, 하부 전극(31)을 겸용하는 제1 배선(41)을 얻을 수 있다. 제1 배선(41)은 접속 구멍(66)과 접해 있다.
[공정-110]
그 후, 전체면에 제3 하지층(21C), 제2 하지층(21B), 제1 하지층(21A), 기억층(22), 중간층(23), 참조층(24A), 비자성층(24B), 고정층(24C), 상부 전극(32)을 순차 성막하고 이들을 패터닝함으로써, 적층 구조체(20)를 얻을 수 있다. 또한 산화마그네슘(MgO)을 포함하는 중간층(23)은, RF 마그네트론 스퍼터법에 기초하여 MgO층의 성막을 행함으로써 형성하였다. 또한 그 외의 층은 DC 마그네트론 스퍼터법에 기초하여 성막을 행하였다.
[공정-120]
이어서, 전체면에 절연 재료층(51)을 형성한다. 그리고 절연 재료층(51)에 평탄화 처리를 실시함으로써 절연 재료층(51)의 정상면을 상부 전극(32)의 정상면과 동일한 레벨로 한다. 그 후, 절연 재료층(51) 상에, 상부 전극(32)과 접하는 제2 배선(42)을 형성한다. 이리하여 도 2에 도시한 구조의 자기 저항 소자(10)(구체적으로는 스핀 주입형 자기 저항 효과 소자)를 얻을 수 있다. 또한 각 층의 패터닝은 RIE법에 의하여 행할 수도 있고, 이온 밀링법(이온 빔 에칭법)에 기초하여 행할 수도 있다.
이상과 같이, 실시예 1의 자기 저항 소자의 제조에는 일반적인 MOS 제조 프로세스를 적용할 수 있어, 범용 메모리로서 적용하는 것이 가능하다.
표 1에 나타낸 구성에 있어서, 제2 하지층(21B)의 두께(T2)를 변화시켰을 때, 기억층(22)의 보자력(단위: Oe)이 어떤 식으로 변화되는지를 조사하였다. 그 결과를 도 5a에 나타낸다. 또한 기억층(22)의 보자력은, 자기 저항 소자를 제작한 후, 외부로부터 자계를 가하고, 제조한 자기 저항 소자의 전기 저항값을 측정하여, 전기 저항값이 급격히 변화되었을 때의 자계값으로부터 산출하였다. 이하의 설명에 있어서도 마찬가지이다.
또한 도 5a에는, T2=0인 자기 저항 소자(즉, 제2 하지층(21B)이 형성되어 있지 않은 자기 저항 소자)의 데이터를 비교예 1A로서 나타낸다. 비교예 1A에 있어서는, 하지층은 탄탈륨층 1층으로 이루어진다.
도 5a로부터, 제2 하지층(21B)의 두께(T2)를 1㎚≤T2≤3㎚로 함으로써, 비교예 1A의 자기 저항 소자보다도 기억층(22)의 보자력이 증가하여 수직 자기 이방성이 강화되었음을 알 수 있다.
또한 표 1에 나타낸 구성에 있어서, 제1 하지층(21A)의 두께(T1)를 변화시켰을 때, 기억층(22)의 보자력(단위: Oe)이 어떤 식으로 변화되는지를 조사하였다. 그 결과를 도 5b에 나타내는데, 1㎚≤T1≤4㎚를 만족시키는 것이 바람직하다는 것을 알 수 있다.
Ta를 포함하는 제3 하지층 상에, Pt층/Co층/Pt층/Co층이 적층되어 이루어지는 제2 하지층, Ta를 포함하는 제1 하지층(막 두께: 0.4㎚)이 형성되고, 제1 하지층 상에, 실시예 1과 마찬가지의 기억층, 중간층, 자화 고정층이 형성된, 비교예 1B의 자기 저항 소자를 시험 제작하였다.
실시예 1, 후술하는 실시예 2, 비교예 1A, 비교예 1B의 자기 저항 소자에 있어서의 기입 전류값(단위: 마이크로암페어) 및 열적 안정성, 데이터 리텐션의 지표인 열 교란 상수(단위: 무차원)를 측정하였다. 그 결과를 표 2에 나타낸다.
<표 2>
기입 전류값 열 교란 상수
실시예 1 70 86
실시예 2 65 80
비교예 1A 20 51
비교예 1B 275 94
비교예 1B의 자기 저항 소자의 보자력은 약 4370(Oe)이어서, 실시예 1의 자기 저항 소자의 보자력보다도 높은 값을 나타내었다. 즉, 비교예 1B에 있어서는, Pt층/Co층/Pt층/Co층이 적층되어 이루어지는 제2 하지층을 마련하고, 게다가 0.4㎚로 얇은 제1 하지층을 마련하였기 때문에, 얇은 제1 하지층을 개재하여 제2 하지층과 기억층이 자기적으로 결합하여, 실시예 1보다도 기억층(22)은 높은 수직 자기 이방성을 나타내었다고 생각된다. 그러나 표 2에 나타낸 바와 같이, 비교예 1B의 자기 저항 소자는 실시예 1과 비교하여 매우 높은 기입 전류값을 나타내었다.
또한 표 2에 나타낸 바와 같이, 실시예 1 및 비교예 1B는 같은 정도의 열 교란 상수를 나타내었지만 비교예 1A는 매우 낮은 열 교란 상수를 나타내었다. 즉, 제2 하지층을 마련하지 않는 경우, 자기 저항 소자의 열적 안정성이 낮다는 것을 알 수 있다.
이상과 같이, 실시예 1의 자기 저항 소자에 있어서, 하부 전극과 제1 하지층 사이에 구비된 제2 하지층은, 기억층을 구성하는 원소 중 적어도 1종류의 원소를 조성으로서 갖는 재료를 포함하고, 대안으로, 면 내 자기 이방성 또는 비자성을 갖는다. 그리고 이와 같은 제2 하지층을 마련함으로써 제1 하지층의 결정 배향성이 향상되며, 그 결과, 제1 하지층 상에 형성된 기억층의 수직 자기 이방성을 향상시킬 수 있으므로 기억층의 보자력을 증가시킬 수 있다. 게다가 기입 전류값이 높아진다는 등의 문제점을 회피할 수 있다. 나아가, 실시예 1의 자기 저항 소자는 높은 열적 안정성을 갖는다.
또한 하지층은 간소한 구조를 갖고, 제조가 용이하며, 기억층을 단층 구성으로 하더라도 높은 수직 자기 이방성, 보자력을 발현시킨다. 나아가, 제1 하지층은, 제2 하지층을 구성하는 재료에 있어서의 기억층을 구성하는 원소 중 적어도 1종류의 원소(구체적으로는 붕소)의 확산을 확실히 방지할 수 있다.
실시예 2
실시예 2는 실시예 1의 변형인데, 제2 구성의 자기 저항 소자에 관한 것이다. 실시예 2의 자기 저항 소자(10A)의 개념도를 도 4에 도시한다. 실시예 2에 있어서, 제2 하지층(21B)은 제1 재료층(21B1)과 제2 재료층(21B2)이 교대로 적층되어 이루어진다. 제1 재료층(21B1)은 Co-Fe-B층[구체적으로는 (Co20Fe80)80B20층]을 포함한다. 즉, 실시예 2에 있어서는, 제1 재료층(21B1)은 기억층(22)과 동일한 재료를 포함한다. 또한 제2 재료층(21B2)은 비자성 재료층을 포함한다. 제2 재료층(21B2)은, 탄탈륨, 몰리브덴, 텅스텐, 티타늄, 마그네슘 등의 고융점 비자성 금속, 및 산화마그네슘으로 이루어지는 군에서 선택된 1종류의 재료, 구체적으로는 실시예 2에 있어서 탄탈륨(Ta)을 포함한다. 또한 제1 하지층(21A)을 구성하는 재료와 제2 재료층(21B2)을 구성하는 재료는 동일한 재료(구체적으로는 탄탈륨)이다. 나아가, 제2 하지층(21B)의 두께를 T2'이라 하였을 때, 3㎚≤T2'을 만족시킨다. T2'=4㎚로 하였을 때의 기입 전류값 및 열 교란 상수의 측정 결과를 표 2에 나타내는데, 실시예 1의 자기 저항 소자와 거의 동일한 값을 나타내었다. 또한 실시예 2의 자기 저항 소자의 보자력은 약 2800(Oe)이어서, 실시예 1과 같은 정도의 값을 나타내었다.
이상의 점을 제외하면 실시예 2의 자기 저항 소자의 구성, 구조는 실시예 1의 구성, 구조와 마찬가지로 할 수 있으므로 상세한 설명은 생략한다.
실시예 3
실시예 3은, 실시예 1 내지 실시예 2에 있어서 설명한 자기 저항 소자(10, 10A)를 구비한 전자 디바이스, 구체적으로는 자기 헤드에 관한 것이다. 자기 헤드는, 예를 들어 하드 디스크 드라이브, 집적 회로 칩, 퍼스널 컴퓨터, 휴대 단말기, 휴대 전화, 자기 센서 기기를 비롯한 각종 전자 기기, 전기 기기 등에 적용하는 것이 가능하다.
일례로서 도 6a, 도 6b에, 자기 저항 소자(101)를 복합형 자기 헤드(100)에 적용한 예를 도시한다. 또한 도 6a는, 복합형 자기 헤드(100)에 대하여 그 내부 구조를 알 수 있도록 일부를 절결하여 도시한 모식적인 사시도이고, 도 6b는 복합형 자기 헤드(100)의 모식적인 단면도이다.
복합형 자기 헤드(100)는 하드 디스크 장치 등에 사용되는 자기 헤드이며, 기판(122) 상에, 실시예 1 내지 실시예 2에 있어서 설명한 자기 저항 소자(10, 10A)를 구비한 자기 저항 효과형 자기 헤드가 형성되어 있고, 이 자기 저항 효과형 자기 헤드 상에 또한 인덕티브형 자기 헤드가 적층 형성되어 있다. 여기서, 자기 저항 효과형 자기 헤드는 재생용 헤드로서 동작하고, 인덕티브형 자기 헤드는 기록용 헤드로서 동작한다. 즉, 이 복합형 자기 헤드(100)에 있어서는 재생용 헤드와 기록용 헤드가 복합되어 있다.
복합형 자기 헤드(100)에 탑재되어 있는 자기 저항 효과형 자기 헤드는 소위, 실드형 MR 헤드이며, 기판(122) 상에 절연층(123)을 개재하여 형성된 제1 자기 실드층(125)과, 제1 자기 실드층(125) 상에 절연층(123)을 개재하여 형성된 자기 저항 소자(101)와, 자기 저항 소자(101) 상에 절연층(123)을 개재하여 형성된 제2 자기 실드층(127)을 구비하고 있다. 절연층(123)은 Al2O3이나 SiO2 등의 절연 재료를 포함한다. 제1 자기 실드층(125)은 자기 저항 소자(101)의 하층측을 자기적으로 실드하기 위한 것이며, Ni-Fe 등의 연자성 재료를 포함한다. 제1 자기 실드층(125) 상에 절연층(123)을 개재하여 자기 저항 소자(101)가 형성되어 있다. 자기 저항 소자(101)는 자기 저항 효과형 자기 헤드에 있어서, 자기 기록 매체로부터의 자기 신호를 검출하는 감자 소자로서 기능한다. 자기 저항 소자(101)의 형상은 대략 직사각 형상이며, 일 측면이 자기 기록 매체에 대한 대향면으로서 노출되어 있다. 그리고 자기 저항 소자(101)의 양단에는 바이어스층(128, 129)이 배치되어 있다. 또한 바이어스층(128, 129)에 접속된 접속 단자(130, 131)가 형성되어 있다. 접속 단자(130, 131)를 통하여 자기 저항 소자(101)에 센스 전류가 공급된다. 바이어스층(128, 129)의 상부에는 절연층(123)을 개재하여 제2 자기 실드층(127)이 마련되어 있다.
자기 저항 효과형 자기 헤드 상에 적층 형성된 인덕티브형 자기 헤드는, 제2 자기 실드층(127) 및 상층 코어(132)에 의하여 구성되는 자기 코어와, 자기 코어를 권회하도록 형성된 박막 코일(133)을 구비하고 있다. 상층 코어(132)는 제2 자기 실드층(127)과 함께 폐쇄 자로를 형성하고 있으며, 인덕티브형 자기 헤드의 자기 코어로 되는 것이고, Ni-Fe 등의 연자성 재료를 포함한다. 여기서, 제2 자기 실드층(127) 및 상층 코어(132)는, 이들의 전단부가 자기 기록 매체에 대한 대향면으로서 노출되어 있으며, 또한 이들의 후단부에 있어서 제2 자기 실드층(127) 및 상층 코어(132)가 서로 접하도록 형성되어 있다. 여기서, 제2 자기 실드층(127) 및 상층 코어(132)의 전단부는 자기 기록 매체의 대향면에 있어서, 제2 자기 실드층(127) 및 상층 코어(132)가 소정의 간극 g를 갖고 이격되도록 형성되어 있다. 즉, 복합형 자기 헤드(100)에 있어서, 제2 자기 실드층(127)은 자기 저항 소자(101)의 상층측을 자기적으로 실드할 뿐 아니라 인덕티브형 자기 헤드의 자기 코어도 겸하고 있으며, 제2 자기 실드층(127)과 상층 코어(132)에 의하여 인덕티브형 자기 헤드의 자기 코어가 구성되어 있다. 그리고 간극 g가 인덕티브형 자기 헤드의 기록용 자기 갭으로 된다.
또한 제2 자기 실드층(127) 상에는, 절연층(123)에 매설된 박막 코일(133)이 형성되어 있다. 박막 코일(133)은, 제2 자기 실드층(127) 및 상층 코어(132)를 포함하는 자기 코어를 권회하도록 형성되어 있다. 도시하고 있지는 않지만 박막 코일(133)의 양단부는 외부에 노출되어 있으며, 박막 코일(133)의 양단에 형성된 단자가 인덕티브형 자기 헤드의 외부 접속용 단자로 된다. 즉, 자기 기록 매체로의 자기 신호의 기록 시, 이들 외부 접속용 단자로부터 박막 코일(133)에 기록 전류가 공급된다.
이상과 같은 복합형 자기 헤드(100)는 재생용 헤드로서 자기 저항 효과형 자기 헤드를 탑재하고 있지만, 자기 저항 효과형 자기 헤드는, 자기 기록 매체로부터의 자기 신호를 검출하는 감자 소자로서, 실시예 1 내지 실시예 2에 있어서 설명한 자기 저항 소자(101)를 구비하고 있다. 그리고 자기 저항 소자(101)는 상술한 바와 같이 매우 우수한 특성을 나타내므로, 이 자기 저항 효과형 자기 헤드는 자기 기록의 추가적인 고기록밀도화에 대응할 수 있다.
이상, 본 개시를 바람직한 실시예에 기초하여 설명하였지만 본 개시는 이들 실시예에 한정되는 것은 아니다. 실시예에 있어서 설명한 각종 적층 구조, 사용한 재료 등은 예시이며 적절히 변경할 수 있다.
또한 본 개시는 이하와 같은 구성을 취할 수도 있다.
[A01] 《자기 저항 소자: 제1 양태》
하부 전극, 비자성 재료를 포함하는 제1 하지층, 수직 자기 이방성을 갖는 기억층, 중간층, 자화 고정층 및 상부 전극이 적층되어 이루어지고,
기억층은, 적어도 3d 전이 금속 원소 및 붕소 원소를 조성으로서 갖는 자성 재료를 포함하고,
하부 전극과 제1 하지층 사이에, 추가로, 제2 하지층을 구비하고 있고,
제2 하지층은, 기억층을 구성하는 원소 중 적어도 1종류의 원소를 조성으로서 갖는 재료를 포함하는, 자기 저항 소자.
[A02] 제2 하지층은 면 내 자기 이방성 또는 비자성을 갖는, [A01]에 기재된 자기 저항 소자.
[A03] 기억층은 Co-Fe-B를 포함하고,
제2 하지층의 보론 원자 함유량은 10원자% 내지 50원자%인, [A01] 또는 [A02]에 기재된 자기 저항 소자.
[A04] 《제1 구성의 자기 저항 소자》
제2 하지층은 1층의 Co-Fe-B층을 포함하고,
제1 하지층은, 탄탈륨, 몰리브덴, 텅스텐, 티타늄, 마그네슘 및 산화마그네슘으로 이루어지는 군에서 선택된 1종류의 재료를 포함하는, [A01] 내지 [A03] 중 어느 한 항에 기재된 자기 저항 소자.
[A05] 제2 하지층의 두께를 T2, 기억층의 두께를 T0이라 하였을 때, T0≤T2를 만족시키는, [A04]에 기재된 자기 저항 소자.
[A06] T2≤3㎚를 만족시키는, [A05]에 기재된 자기 저항 소자.
[A07] 하부 전극과 제2 하지층 사이에 제3 하지층이 형성되어 있는, [A04] 내지 [A06] 중 어느 한 항에 기재된 자기 저항 소자.
[A08] 제3 하지층은, 탄탈륨, 몰리브덴, 텅스텐, 티타늄, 마그네슘 및 산화마그네슘으로 이루어지는 군에서 선택된 1종류의 재료를 포함하는, [A07]에 기재된 자기 저항 소자.
[A09] 제3 하지층은, 제1 하지층을 구성하는 재료와 동일한 재료로 구성되어 있는, [A07]에 기재된 자기 저항 소자.
[A10] 《제2 구성의 자기 저항 소자》
제2 하지층은, 제1 재료층과 제2 재료층이 교대로 적층되어 이루어지는, [A01] 내지 [A03] 중 어느 한 항에 기재된 자기 저항 소자.
[A11] 제1 재료층은 Co-Fe-B층을 포함하고,
제2 재료층은 비자성 재료층을 포함하는, [A10]에 기재된 자기 저항 소자.
[A12] 제2 재료층은, 탄탈륨, 몰리브덴, 텅스텐, 티타늄, 마그네슘 및 산화마그네슘으로 이루어지는 군에서 선택된 1종류의 재료를 포함하는, [A10] 또는 [A11]에 기재된 자기 저항 소자.
[A13] 제1 하지층을 구성하는 재료와 제2 재료층을 구성하는 재료는 동일한 재료인, [A10] 내지 [A12] 중 어느 한 항에 기재된 자기 저항 소자.
[A14] 제2 하지층의 두께를 T2'이라 하였을 때, 3㎚≤T2'을 만족시키는, [A10] 내지 [A13] 중 어느 한 항에 기재된 자기 저항 소자.
[A15] 제1 재료층의 두께를 T2-A', 제2 재료층의 두께를 T2-B'이라 하였을 때,
0.2≤T2-A'/T2-B'≤5
를 만족시키는, [A10] 내지 [A14] 중 어느 한 항에 기재된 자기 저항 소자.
[A16] 제1 재료층의 두께를 T2-A', 기억층의 두께를 T0이라 하였을 때,
T2-A'<T0
를 만족시키는, [A10] 내지 [A15] 중 어느 한 항에 기재된 자기 저항 소자.
[A15] 제1 하지층의 두께를 T1이라 하였을 때, 1㎚≤T1≤4㎚를 만족시키는, [A01] 내지 [A14] 중 어느 한 항에 기재된 자기 저항 소자.
[B01] 《자기 저항 소자: 제2 양태》
하부 전극, 비자성 재료를 포함하는 제1 하지층, 기억층, 중간층, 자화 고정층 및 상부 전극이 적층되어 이루어지고,
기억층은 수직 자기 이방성을 갖고,
하부 전극과 제1 하지층 사이에, 추가로, 제2 하지층을 구비하고 있고,
제2 하지층은 면 내 자기 이방성 또는 비자성을 갖는, 자기 저항 소자.
[B02] 기억층은 Co-Fe-B를 포함하고,
제2 하지층의 보론 원자 함유량은 10원자% 내지 50원자%인, [B01]에 기재된 자기 저항 소자.
[B03] 《제1 구성의 자기 저항 소자》
제2 하지층은 1층의 Co-Fe-B층을 포함하고,
제1 하지층은, 탄탈륨, 몰리브덴, 텅스텐, 티타늄, 마그네슘 및 산화마그네슘으로 이루어지는 군에서 선택된 1종류의 재료를 포함하는, [B01] 또는 [B02]에 기재된 자기 저항 소자.
[B04] 제2 하지층의 두께를 T2, 기억층의 두께를 T0이라 하였을 때, T0≤T2를 만족시키는, [B03]에 기재된 자기 저항 소자.
[B05] T2≤3㎚를 만족시키는, [B04]에 기재된 자기 저항 소자.
[B06] 하부 전극과 제2 하지층 사이에 제3 하지층이 형성되어 있는, [B03] 내지 [B05] 중 어느 한 항에 기재된 자기 저항 소자.
[B07] 제3 하지층은, 탄탈륨, 몰리브덴, 텅스텐, 티타늄, 마그네슘 및 산화마그네슘으로 이루어지는 군에서 선택된 1종류의 재료를 포함하는, [B06]에 기재된 자기 저항 소자.
[B08] 제3 하지층은, 제1 하지층을 구성하는 재료와 동일한 재료로 구성되어 있는, [B06]에 기재된 자기 저항 소자.
[B09] 《제2 구성의 자기 저항 소자》
제2 하지층은 제1 재료층과 제2 재료층이 교대로 적층되어 이루어지는, [B01] 또는 [B02]에 기재된 자기 저항 소자.
[B10] 제1 재료층은 Co-Fe-B층을 포함하고,
제2 재료층은 비자성 재료층을 포함하는, [B09]에 기재된 자기 저항 소자.
[B11] 제2 재료층은, 탄탈륨, 몰리브덴, 텅스텐, 티타늄, 마그네슘 및 산화마그네슘으로 이루어지는 군에서 선택된 1종류의 재료를 포함하는, [B09] 또는 [B10]에 기재된 자기 저항 소자.
[B12] 제1 하지층을 구성하는 재료와 제2 재료층을 구성하는 재료는 동일한 재료인, [B09] 내지 [B11] 중 어느 한 항에 기재된 자기 저항 소자.
[B13] 제2 하지층의 두께를 T2'이라 하였을 때, 3㎚≤T2'을 만족시키는, [B09] 내지 [B12] 중 어느 한 항에 기재된 자기 저항 소자.
[B14] 제1 하지층의 두께를 T1이라 하였을 때, 1㎚≤T1≤4㎚를 만족시키는, [B01] 내지 [B13] 중 어느 한 항에 기재된 자기 저항 소자.
[C01] 《전자 디바이스》
[A01 내지 [B14] 중 어느 한 항에 기재된 자기 저항 소자를 구비하고 있는, 전자 디바이스.
[C02] 《메모리 셀 유닛》
복수의 불휘발성 메모리 셀이 제1 방향, 및 제1 방향과는 상이한 제2 방향으로 2차원 매트릭스형으로 배열되어 이루어지고, 불휘발성 메모리 셀은, [A01] 내지 [B14] 중 어느 한 항에 기재된 자기 저항 소자로 구성되어 있는, 메모리 셀 유닛.
10, 10A: 자기 저항 소자
20: 적층 구조체
21: 하지층
21A: 제1 하지층
21B: 제2 하지층
21C: 제3 하지층
22: 기억층
23: 중간층
24: 자화 고정층
24A: 참조층
24B: 비자성층
24C: 고정층
31: 하부 전극(제1 전극)
32: 상부 전극(제2 전극)
41: 제1 배선
42: 제2 배선
43: 감지선
51: 절연 재료층
TR: 선택용 트랜지스터
60: 반도체 기판
60A: 소자 분리 영역
61: 게이트 전극
62: 게이트 절연층
63: 채널 형성 영역
64A, 64B: 소스/드레인 영역
65: 텅스텐 플러그
66: 접속 구멍
67, 67A, 67B: 층간 절연층
100: 복합형 자기 헤드
101: 자기 저항 소자
122: 기판
123: 절연층
125: 제1 자기 실드층
127: 제2 자기 실드층
128, 129: 바이어스층
130, 131: 접속 단자
132: 상층 코어
133: 박막 코일

Claims (17)

  1. 하부 전극, 비자성 재료를 포함하는 제1 하지층, 수직 자기 이방성을 갖는 기억층, 중간층, 자화 고정층 및 상부 전극이 적층되어 이루어지고,
    기억층은, 적어도 3d 전이 금속 원소 및 붕소 원소를 조성으로서 갖는 자성 재료를 포함하고,
    하부 전극과 제1 하지층 사이에, 추가로, 제2 하지층을 구비하고 있고,
    제2 하지층은, 기억층을 구성하는 원소 중 적어도 1종류의 원소를 조성으로서 갖는 재료를 포함하고,
    제2 하지층은, 복수의 제1 재료층과 복수의 제2 재료층이 교대로 적층되어 이루어지고,
    제1 재료층은 Co-Fe-B층을 포함하고, 제2 재료층은 비자성 재료층을 포함하고,
    제1 재료층의 두께를 T2-A', 제2 재료층의 두께를 T2-B'이라 하였을 때, 다음을 만족하는, 자기 저항 소자.
    0.2≤T2-A'/T2-B'≤5
  2. 제1항에 있어서,
    제2 하지층은 면 내 자기 이방성 또는 비자성을 갖는, 자기 저항 소자.
  3. 제1항에 있어서,
    기억층은 Co-Fe-B를 포함하고,
    제2 하지층의 보론 원자 함유량은 10원자% 내지 50원자%인, 자기 저항 소자.
  4. 제1항에 있어서,
    제2 하지층은 1층의 Co-Fe-B층을 포함하고,
    제1 하지층은, 탄탈륨, 몰리브덴, 텅스텐, 티타늄, 마그네슘 및 산화마그네슘으로 이루어지는 군에서 선택된 1종류의 재료를 포함하는, 자기 저항 소자.
  5. 제4항에 있어서,
    제2 하지층의 두께를 T2, 기억층의 두께를 T0이라 하였을 때, T0≤T2를 만족시키는, 자기 저항 소자.
  6. 제5항에 있어서,
    T2≤3㎚를 만족시키는, 자기 저항 소자.
  7. 제4항에 있어서,
    하부 전극과 제2 하지층 사이에 제3 하지층이 형성되어 있는, 자기 저항 소자.
  8. 제7항에 있어서,
    제3 하지층은, 탄탈륨, 몰리브덴, 텅스텐, 티타늄, 마그네슘 및 산화마그네슘으로 이루어지는 군에서 선택된 1종류의 재료를 포함하는, 자기 저항 소자.
  9. 제7항에 있어서,
    제3 하지층은, 제1 하지층을 구성하는 재료와 동일한 재료로 구성되어 있는, 자기 저항 소자.
  10. 삭제
  11. 삭제
  12. 제1항에 있어서,
    제2 재료층은, 탄탈륨, 몰리브덴, 텅스텐, 티타늄, 마그네슘 및 산화마그네슘으로 이루어지는 군에서 선택된 1종류의 재료를 포함하는, 자기 저항 소자.
  13. 제1항에 있어서,
    제1 하지층을 구성하는 재료와 제2 재료층을 구성하는 재료는 동일한 재료인, 자기 저항 소자.
  14. 제1항에 있어서,
    제2 하지층의 두께를 T2'이라 하였을 때, 3㎚≤T2'을 만족시키는, 자기 저항 소자.
  15. 제1항에 있어서,
    제1 하지층의 두께를 T1이라 하였을 때, 1㎚≤T1≤4㎚를 만족시키는, 자기 저항 소자.
  16. 하부 전극, 비자성 재료를 포함하는 제1 하지층, 기억층, 중간층, 자화 고정층 및 상부 전극이 적층되어 이루어지고,
    기억층은 수직 자기 이방성을 갖고,
    하부 전극과 제1 하지층 사이에, 추가로, 제2 하지층을 구비하고 있고,
    제2 하지층은 면 내 자기 이방성 또는 비자성을 갖고,
    제2 하지층은, 복수의 제1 재료층과 복수의 제2 재료층이 교대로 적층되어 이루어지고,
    제1 재료층은 Co-Fe-B층을 포함하고, 제2 재료층은 비자성 재료층을 포함하고,
    제1 재료층의 두께를 T2-A', 제2 재료층의 두께를 T2-B'이라 하였을 때, 다음을 만족하는, 자기 저항 소자.
    0.2≤T2-A'/T2-B'≤5
  17. 제1항 내지 제9항 및 제12항 내지 제16항 중 어느 한 항에 기재된 자기 저항 소자를 구비하고 있는, 전자 디바이스.
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