KR102306333B1 - 불휘발성 메모리 셀, 메모리 셀 유닛 및 정보 기입 방법 및, 전자 기기 - Google Patents

불휘발성 메모리 셀, 메모리 셀 유닛 및 정보 기입 방법 및, 전자 기기 Download PDF

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Abstract

불휘발성 메모리 셀은, 자화 방향에 대응해서 정보를 기억하는 기억층(20)과, 기억층(20)의 자화 방향을 규정하는 자화 고정층(30)이 적층되어서 이루어지는 적층 구조체(11) 및 자화 고정층(30)을 가열하여, 자화 고정층(30)의 자화 방향을 제어하는 가열층(40)을 구비하고 있다.

Description

불휘발성 메모리 셀, 메모리 셀 유닛 및 정보 기입 방법 및, 전자 기기
본 개시는, 불휘발성 메모리 셀, 보다 구체적으로는, 자기 저항 소자를 포함하는 불휘발성 메모리 셀, 이러한 불휘발성 메모리 셀을 구비한 메모리 셀 유닛 및 이러한 메모리 셀 유닛에 있어서의 정보 기입 방법 및, 이러한 메모리 셀 유닛을 구비한 전자 기기에 관한 것이다.
MRAM(Magnetic Random Access Memory)은, 자성체의 자화 방향에 기초하여 데이터 기억을 행하므로, 고속이면서, 거의 무한(1015회 이상)의 재기입이 가능하고, 이미 산업 오토메이션이나 항공기 등의 분야에서 사용되고 있다. 그리고, MRAM은, 그 고속동작과 높은 신뢰성으로부터, 금후, 코드 스토리지나 워킹 메모리에의 전개가 기대되고 있지만, 현실에서는, 저소비 전력화, 대용량화에 과제를 가지고 있다. 이것은, MRAM의 기록 원리, 즉, 배선으로부터 발생하는 전류 자계에 의해 자화를 반전시킨다는 방식에 기인하는 본질적인 과제이다. 이 문제를 해결하기 위한 하나의 방법으로서, 전류 자계에 의하지 않는 기록 방식, 즉, 자화 반전 방식이 검토되고 있고, 그 중에서도, 스핀 주입에 의한 자화 반전을 응용한 스핀 주입형 자기 저항 효과 소자(STT-MRAM, Spin Transfer Torque based Magnetic Random Access Memory)가 주목받고 있다(예를 들어, 일본 특허 공개 제2014-072393호 공보 참조).
스핀 주입에 의한 자화 반전이란, 자성체를 통과해서 스핀 편극된 전자가 다른 자성체에 주입됨으로써, 다른 자성체에 있어서 자화 반전이 발생하는 현상이다. 스핀 주입형 자기 저항 효과 소자에 있어서는, 스핀 주입에 의한 자화 반전을 이용함으로써, 외부 자계에 기초하여 자화 반전을 행하는 MRAM과 비교해서, 소자의 미세화가 진행되어도, 기입 전류가 증대하지 않는다는 이점, 기입 전류값이 소자 체적에 비례해서 감소하기 때문에 스케일링이 가능하다는 이점, 셀 면적을 축소할 수 있다는 이점을 가지며, MRAM에서 필요로 되는 기록용 전류 자계 발생용의 워드선이 불필요하기 때문에, 디바이스 구조, 셀 구조가 단순해진다는 이점도 있다.
2단자 소자인 스핀 주입형 자기 저항 효과 소자 및 게이트 전극 및 소스/드레인 영역을 구비한 3단자 소자인 선택용 트랜지스터로 구성된 불휘발성 메모리 셀의 등가 회로도를 도 4에 나타낸다. 스핀 주입형 자기 저항 효과 소자는, 예를 들어 자기 터널 접합 소자(MTJ 소자, Magnetic Tunnel Junction 소자)로부터 구성되어 있고, 적어도 2층의 자성층(구체적으로는, 기억층 및 자화 고정층)을 갖는다. 자화 고정층에 있어서는 자화 방향이 고정되어 있다. 한편, 기억층(자유층)에 있어서는 자화 방향이 변화하고, 자화 방향에 의존해서 정보 「1」 또는 「0」을 기억한다. 스핀 주입형 자기 저항 효과 소자의 일단부는 선택용 트랜지스터(TR)의 소스/드레인 영역의 한쪽(편의상, 『드레인 영역』이라 칭한다)에 접속되어 있고, 타단부는 비트선(BL)에 접속되어 있다. 또한, 선택용 트랜지스터(TR)의 소스/드레인 영역의 다른 쪽(편의상, 『소스 영역』이라 칭한다)은 센스선(65)에 접속되어 있다. 그리고, 비트선(BL)에서 센스선(65)으로 전류를 흘림으로써, 그렇지 않으면, 센스선(65)에서 비트선(BL)으로 전류를 흘림으로써, 스핀 주입에 의해 기억층의 자화 방향을 전류의 흐름 방향에 따라 반전시켜, 정보를 기억한다.
이러한 스핀 주입에 의한 자화 반전을 이용하는 스핀 주입형 자기 저항 효과 소자에 있어서, 정보의 기입시, 스핀 주입형 자기 저항 효과 소자에 인가되는 전압, 전류는, 선택용 트랜지스터의 구동 능력에 의해 결정된다. 그런데, 선택용 트랜지스터의 구동 전류는, 드레인 영역으로부터 소스 영역에 전류를 흘리는 경우와, 소스 영역으로부터 드레인 영역에 전류를 흘리는 경우에서는, 흐르는 전류값에 상이가 있다는 비대칭성이 존재한다.
센스선으로부터 선택용 트랜지스터, 스핀 주입형 자기 저항 효과 소자를 경유해서 비트선으로 전류를 흘리는 「기입-1」에 있어서의 등가 회로도 및, 스핀 주입형 자기 저항 효과 소자에 인가되는 전압과, 스핀 주입형 자기 저항 효과 소자 및 선택용 트랜지스터에 흐르는 전류와의 관계를 도 14a에 나타낸다. 또한, 비트선으로부터 스핀 주입형 자기 저항 효과 소자 선택용 트랜지스터를 경유해서 센스선으로 전류를 흘리는 「기입-2」에 있어서의 등가 회로도 및, 스핀 주입형 자기 저항 효과 소자에 인가되는 전압과, 스핀 주입형 자기 저항 효과 소자 및 선택용 트랜지스터에 흐르는 전류와의 관계를 도 14b에 나타낸다. 도 14a 및 도 14b에 있어서, 종축은, 스핀 주입형 자기 저항 효과 소자 및 선택용 트랜지스터를 흐르는 전류(단위:마이크로암페어)이며, 횡축은, 스핀 주입형 자기 저항 효과 소자에 인가되는 전압(단위: 볼트)이다. 또한, 도 14a, 도 14b에 있어서, 스핀 주입형 자기 저항 효과 소자를 「MTJ」로 나타내고, 또한, 선택용 트랜지스터는 NMOS로부터 구성되어 있는 것으로 한다. 도 14a에 나타내는 예에서는, 센스선(소스 영역)에 Vdd(예를 들어, 1.0볼트. 이하의 설명에 있어서도 마찬가지)를 인가하고, 비트선을 접지하고 있다. 한편, 도 14b에 나타내는 예에서는, 비트선에 Vdd를 인가하고, 센스선(소스 영역)을 접지하고 있다. 그리고, 어느 쪽의 기입의 경우에 있어서나, 선택용 트랜지스터의 게이트 전극에 전원 전압(Vdd)을 인가함으로써 선택용 트랜지스터를 도통 상태로 하고, 선택용 트랜지스터를 통해 스핀 주입형 자기 저항 효과 소자에 전류를 흘린다. 이때, 전원 전압(Vdd)을, 센스선에 인가하는지, 비트선에 인가하는지로, 전류의 방향이 바뀌어, 스핀 주입형 자기 저항 효과 소자에 원하는 정보를 기입할 수 있다.
여기서, 게이트 전위는 Vdd에 고정되어 있다. 그리고, 「기입-1」의 경우, 드레인 영역의 전위는, 스핀 주입형 자기 저항 효과 소자에 있어서의 전압 강하(ΔV)가 있기 때문에, Vdd와 VGND 사이의 값, 구체적으로는, ΔV가 된다. 그로 인해, 게이트 전극과 드레인 영역의 전위차 ΔV1는 (Vdd-ΔV)가 된다. 한편, 「기입-2」의 경우, 소스 영역의 전위는 VGND에 고정되어 있고, 게이트 전극과 소스 영역의 전위차ΔV2는 Vdd가 된다.
일본 특허 공개 제2014-072393호 공보
상술한 바와 같이, 「기입-1」의 경우와 「기입-2」의 경우를 비교하면, |ΔV1| <|ΔV2|이며, 「기입-1」인 경우의 쪽이 구동 전류를 정하는 전위차가 작아져, 결과로서 구동 전류가 작아진다. 즉, 「기입-2」인 경우에 있어서의 정보의 기입과 비교해서, 「기입-1」의 정보의 기입 쪽이, 스핀 주입형 자기 저항 효과 소자에 흐르는 전류량이 적어지고, 불리한 상태가 된다. 이렇게 종래의 스핀 주입형 자기 저항 효과 소자에 있어서의 정보의 기입에 있어서는, 구동용 트랜지스터의 구동 능력이 기입하는 정보에 의존해서 변한다. 그리고, 불리한 상태인 경우(즉, 「기입-1」의 경우)에 있어서도 적절한 기입 전류를 확보하기 위해서는, 선택용 트랜지스터를 크게 하지 않으면 안되어, 셀 면적이 증대한다는 문제가 있다.
따라서, 본 개시의 목적은, 선택용 트랜지스터에 있어서 쌍방향으로 전류를 흘리지 않고, 단일 방향으로 전류를 흘림으로써 정보의 기입을 행하는 것을 가능하게 하는 구성, 구조를 갖는 불휘발성 메모리 셀(자기 저항 효과 소자), 이러한 불휘발성 메모리 셀을 구비한 메모리 셀 유닛 및 이러한 메모리 셀 유닛에 있어서의 정보 기입 방법 및, 이러한 메모리 셀 유닛을 구비한 전자 기기를 제공하는 것에 있다.
상기의 목적을 달성하기 위한 본 개시 메모리 셀 유닛은,
복수의 불휘발성 메모리 셀이, 제1 방향 및 제1 방향과는 다른 제2 방향으로 2차원 매트릭스 형상으로 배열되어서 이루어지는 메모리 셀 유닛이며,
각 불휘발성 메모리 셀은, 자화 방향에 대응해서 정보를 기억하는 기억층과, 기억층의 자화 방향을 규정하는 자화 고정층이 적층되어서 이루어지는 적층 구조체 및 자화 고정층을 가열하여, 자화 고정층의 자화 방향을 제어하는 가열층을 구비하고 있다.
상기의 목적을 달성하기 위한 본 개시의 불휘발성 메모리 셀은,
자화 방향에 대응해서 정보를 기억하는 기억층과, 기억층의 자화 방향을 규정하는 자화 고정층이 적층되어서 이루어지는 적층 구조체 및 자화 고정층을 가열하여, 자화 고정층의 자화 방향을 제어하는 가열층을 구비하고 있다.
상기의 목적을 달성하기 위한 본 개시의 정보 기입 방법은,
복수의 불휘발성 메모리 셀이, 제1 방향 및 제1 방향과는 다른 제2 방향으로 2차원 매트릭스 형상으로 배열되어서 이루어지고,
각 불휘발성 메모리 셀은, 자화 방향에 대응해서 정보를 기억하는 기억층과, 기억층의 자화 방향을 규정하는 자화 고정층이 적층되어서 이루어지는 적층 구조체를 구비하고 있는 메모리 셀 유닛에 있어서의 정보 기입 방법이며,
자화 고정층을 가열하고, 그로써 자화 고정층의 자화 방향을 제어함으로써, 자화 고정층의 자화 방향에 기초하는 정보를 기억층에 기입한다.
상기의 목적을 달성하기 위한 본 개시의 전자 기기는, 본 개시의 메모리 셀 유닛을 구비하고 있다.
본 개시의 불휘발성 메모리 셀, 본 개시의 메모리 셀 유닛을 구성하는 불휘발성 메모리 셀, 본 개시의 정보 기입 방법에 있어서의 불휘발성 메모리 셀 및 본 개시의 전자 기기에 구비된 불휘발성 메모리 셀에 있어서는, 자화 고정층의 가열에 의해 자화 고정층의 자화 방향을 제어하는 가열층을 구비하고 있어, 자화 고정층의 가열에 의해 불휘발성 메모리 셀에 「1」 또는 「0」의 어느 한쪽의 정보의 기입을 행할 수 있다. 즉, 선택용 트랜지스터에 있어서 쌍방향으로 전류를 흘리지 않고, 단일 방향으로 전류를 흘림으로써, 「1」 또는 「0」의 어느 한쪽의 정보의 기입을 행하는 것이 가능하게 된다. 바꿔 말하면, 선택용 트랜지스터의 구동 능력이 낮은 기입 전류의 방향에서는, 통상의 스핀 주입 기입을 행하지 않고, 자화 고정층의 자계에 의한 일괄 기입을 행한다. 한편, 선택용 트랜지스터의 구동 능력이 높은 기입 전류의 방향에서는, 통상의 스핀 주입 기입을 행한다. 그로 인해, 선택용 트랜지스터에 흐르는 전류값에 상이가 있다는 비대칭성에 기인하여 선택용 트랜지스터를 크게 하지 않으면 안되어 셀 면적이 증대한다는 문제를 회피할 수 있다. 또한, 일괄 기입시의 기억층의 자화 반전에 자화 고정층의 자계를 이용하기 때문에, 큰 전력을 필요로 하지 않는다. 또한, 본 명세서에 기재된 효과는 어디까지나 예시이며, 한정되는 것은 아니고, 또한, 부가적인 효과여도 된다.
도 1a 및 도 1b는, 각각, 실시예 1의 불휘발성 메모리 셀의 모식적인 사시도 및, 적층 구조체 및 가열층의 배치 상태를 모식적으로 나타내는 도면이다.
도 2는, 도 1a에 나타내는 제1 방향에 따른 실시예 1의 불휘발성 메모리 셀의 모식적인 일부 단면도이다.
도 3은, 도 1a에 나타내는 제2 방향에 따른 실시예 1의 불휘발성 메모리 셀의 모식적인 일부 단면도이다.
도 4는, 스핀 주입형 자기 저항 효과 소자 및 선택용 트랜지스터로 구성된 불휘발성 메모리 셀의 등가 회로도이다.
도 5는, 메모리 셀 유닛의 일부에 있어서의 적층 구조체 및 가열층의 배치 상태를 모식적으로 나타내는 도면이다.
도 6a 및 도 6b는, 실시예 1의 불휘발성 메모리 셀의 동작 상태를 모식적으로 나타내는 도면이다.
도 7a 및 도 7b는, 실시예 1의 불휘발성 메모리 셀의 동작 상태를 모식적으로 나타내는 도면이다.
도 8a 및 도 8b는, 실시예 1의 불휘발성 메모리 셀의 변형예의 동작 상태를 모식적으로 나타내는 도면이다.
도 9a 및 도 9b는, 실시예 1의 불휘발성 메모리 셀의 변형예의 동작 상태를 모식적으로 나타내는 도면이다.
도 10은, 도 1a에 나타내는 제1 방향을 따른 것과 유사한 실시예 2의 불휘발성 메모리 셀의 모식적인 일부 단면도이다.
도 11은, 도 1a에 나타내는 제2 방향을 따른 것과 유사한 실시예 2의 불휘발성 메모리 셀의 모식적인 일부 단면도이다.
도 12는, 도 1a에 나타내는 제1 방향을 따른 것과 유사한 실시예 3(단, 실시예 1의 변형예)의 불휘발성 메모리 셀의 모식적인 일부 단면도이다.
도 13은, 도 1a에 나타내는 제1 방향을 따른 것과 유사한 실시예 3(단, 실시예 2의 변형예)의 불휘발성 메모리 셀의 모식적인 일부 단면도이다.
도 14a는, 센스선에서 비트선으로 전류를 흘리는 「기입-1」에 있어서의 등가 회로도 및, 스핀 주입형 자기 저항 효과 소자에 인가되는 전압과, 스핀 주입형 자기 저항 효과 소자 및 선택용 트랜지스터에 흐르는 전류와의 관계를 나타내는 도면이며, 도 14b는, 비트선에서 센스선으로 전류를 흘리는 「기입-2」에 있어서의 등가 회로도 및, 스핀 주입형 자기 저항 효과 소자에 인가되는 전압과, 스핀 주입형 자기 저항 효과 소자 및 선택용 트랜지스터에 흐르는 전류와의 관계를 나타내는 도면이다.
도 15a 및 도 15b는, 각각, 스핀 주입 자화 반전을 적용한 스핀 주입형 자기 저항 효과 소자의 개념도이다.
도 16a 및 도 16b는, 각각, 스핀 주입 자화 반전을 적용한 스핀 주입형 자기 저항 효과 소자의 개념도이다.
도 17은, 더블·스핀 필터 구조를 갖는 스핀 주입형 자기 저항 효과 소자의 개념도이다.
이하, 도면을 참조하여, 실시예에 기초해 본 개시를 설명하지만, 본 개시는 실시예에 한정되는 것은 아니며, 실시예에 있어서의 여러가지 수치나 재료는 예시이다. 또한, 설명은, 이하의 순서로 행한다.
1. 본 개시의 불휘발성 메모리 셀, 메모리 셀 유닛 및 정보 기입 방법 및, 전자 기기, 전반에 관한 설명
2. 실시예 1(불휘발성 메모리 셀, 메모리 셀 유닛 및 정보 기입 방법)
3. 실시예 2(실시예 1의 변형)
4. 실시예 3(실시예 1 내지 실시예 2의 변형)
5. 기타
<본 개시의 불휘발성 메모리 셀, 메모리 셀 유닛 및 정보 기입 방법 및, 전자 기기, 전반에 관한 설명>
본 개시의 메모리 셀 유닛 혹은 본 개시의 전자 기기에 구비된 메모리 셀 유닛에 있어서,
가열층은, 자화 고정층의 적어도 일부를 포함하고,
제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 있어서, 각 불휘발성 메모리 셀을 구성하는 가열층은, 가열층 연장부에 의해 연결되어 있고,
가열층 연장부는, 가열층과 동일한 층 구성을 갖는 형태로 할 수 있다. 또한, 본 개시의 불휘발성 메모리 셀에 있어서,
가열층은, 자화 고정층의 적어도 일부를 포함하고,
하나의 방향을 따라 인접하는 불휘발성 메모리 셀 사이에 있어서, 불휘발성 메모리 셀을 구성하는 가열층은, 가열층 연장부에 의해 연결되어 있고,
가열층 연장부는, 가열층과 동일한 층 구성을 갖는 형태로 할 수 있다.
그렇지 않으면, 본 개시의 메모리 셀 유닛 혹은 본 개시의 전자 기기에 구비된 메모리 셀 유닛에 있어서,
가열층은, 자화 고정층과 접해서 형성되어 있고,
제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 있어서, 각 불휘발성 메모리 셀을 구성하는 가열층은, 가열층 연장부에 의해 연결되어 있는 형태로 할 수 있다. 또한, 본 개시의 불휘발성 메모리 셀에 있어서,
가열층은, 자화 고정층과 접해서 형성되어 있고,
하나의 방향을 따라 인접하는 불휘발성 메모리 셀 사이에 있어서, 불휘발성 메모리 셀을 구성하는 가열층은, 가열층 연장부에 의해 연결되어 있는 형태로 할 수 있다.
그리고, 본 개시의 메모리 셀 유닛, 본 개시의 전자 기기에 구비된 메모리 셀 유닛, 혹은, 본 개시의 불휘발성 메모리 셀에 있어서의 이상에서 설명한 바람직한 형태에 있어서, 가열층의 최대 폭은 가열층 연장부의 폭의 평균보다도 좁은 형태로 할 수 있고, 이에 의해, 가열층에 흐르는 전류의 밀도를 증가시킬 수 있는 결과, 자화 고정층을 확실하게 가열할 수 있고, 게다가, 이들의 형태에 있어서는, 가열층 및 가열층 연장부는 비트선을 겸하고 있는 형태로 할 수 있다.
본 개시의 정보 기입 방법에 있어서,
각 불휘발성 메모리 셀은, 적층 구조체를 구성하는 자화 고정층의 적어도 일부를 포함하는 가열층을 구비하고 있고,
제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 있어서, 각 불휘발성 메모리 셀을 구성하는 가열층은, 가열층 연장부에 의해 연결되어 있고,
가열층 연장부는, 가열층과 동일한 층 구성을 갖고,
가열층 및 가열층 연장부에 전류를 흘림으로써, 자화 고정층을 가열하는 형태로 할 수 있다. 그렇지 않으면,
각 불휘발성 메모리 셀은, 적층 구조체를 구성하는 자화 고정층과 접해서 형성된 가열층을 구비하고 있고,
제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 있어서, 각 불휘발성 메모리 셀을 구성하는 가열층은, 가열층 연장부에 의해 연결되어 있고,
가열층 및 가열층 연장부에 전류를 흘림으로써, 자화 고정층을 가열하는 형태로 할 수 있다. 그리고, 이들의 경우, 가열층의 최대 폭은 가열층 연장부의 폭의 평균보다도 좁은 형태로 할 수 있고, 이에 의해, 자화 고정층을 확실하게 가열할 수 있으며, 게다가, 이들의 경우, 가열층 및 가열층 연장부는 비트선을 겸하고 있는 형태로 할 수 있다.
나아가, 이상에서 설명한 바람직한 각종 형태를 포함하는 본 개시의 정보 기입 방법에 있어서, 자화 고정층을 가열함으로써, 제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 일괄해서 제1 정보를 기입하는 형태로 할 수 있고, 게다가, 제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 일괄해서 제1 정보를 기입한 후, 가열층에 의한 자화 고정층의 가열을 중지하고, 제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 있어서, 원하는 불휘발성 메모리 셀에 제2 정보를 기입하는 형태로 할 수 있다.
나아가, 이상에서 설명한 바람직한 형태를 포함하는 본 개시의 메모리 셀 유닛, 본 개시의 전자 기기에 구비된 메모리 셀 유닛, 본 개시의 불휘발성 메모리 셀, 본 개시의 정보 기입 방법에 있어서,
자화 고정층과 기억층의 사이에는 중간층이 형성되어 있고,
자화 고정층은, 중간층측으로부터, 제1 고정층, 비자성층 및 제2 고정층의 적층 구조를 갖고,
제1 고정층과 제2 고정층은 반강자성적 결합을 갖고,
자화 고정층의 가열시, 제1 고정층의 보자력과, 제2 고정층의 보자력은 다른 형태로 할 수 있다. 그리고, 이 경우, 자화 고정층의 가열에 의해, 제1 고정층과 제2 고정층의 반강자성적 결합이 해제되어, 제1 고정층의 자화 방향과 제2 고정층의 자화 방향과 기억층의 자화 방향은 동방향(동일한 방향)이 되는 형태로 할 수 있고, 또한, 제1 고정층과 제2 고정층 중, 보자력이 큰 쪽의 고정층의 자화 방향과, 기억층의 자화 방향이 동방향(동일한 방향)이 되는 형태로 할 수 있다. 그렇지 않으면, 이 경우, 자화 고정층의 가열에 의해, 제1 고정층과 제2 고정층의 반강자성적 결합을 해제하여, 제1 고정층의 자화 방향과 제2 고정층의 자화 방향과 기억층의 자화 방향을 동방향(동일한 방향)으로 하는 형태로 할 수 있고, 또한, 제1 고정층과 제2 고정층 중, 보자력이 큰 쪽의 고정층의 자화 방향과, 기억층의 자화 방향이 동방향(동일한 방향)이 되는 형태로 할 수 있다. 여기서, 「자화 방향이 동방향이 되는」이란, 자화 방향이 평행해지는 상태뿐만 아니라, 자화 방향이 평행에서 벗어난 상태도 포함한다. 즉, 후술하는 바와 같이, 제1 고정층 혹은 제2 고정층의 자화 방향은, 기억층에 기억해야 할 정보의 기준이 되는 자화 방향이며, 기억층의 자화 방향과 제1 고정층 혹은 제2 고정층의 자화 방향의 상대적인 각도에 의해, 정보 「0」 및 정보 「1」이 규정되지만, 이와 같이, 정보 「0」 및 정보 「1」이 규정되는 범위에 있어서, 제1 고정층 혹은 제2 고정층의 자화 방향과 기억층의 자화 방향은 동방향이라고 간주한다. 이하의 설명에 있어서도 마찬가지이다.
나아가, 이상에서 설명한 바람직한 형태를 포함하는 본 개시의 메모리 셀 유닛, 본 개시의 전자 기기에 구비된 메모리 셀 유닛, 본 개시의 불휘발성 메모리 셀, 본 개시의 정보 기입 방법에 있어서, 각 불휘발성 메모리 셀은, 주지의 MIS형 FET이나 MOS형 FET과 같은 전계 효과 트랜지스터를 포함하는 선택용 트랜지스터를 더 구비하고 있는 구성으로 할 수 있다. 그리고, 이 경우, 선택용 트랜지스터를 작동하지 않게 한 상태에서, 전류가 가열층에 흘려짐으로써 가열층이 발열하는 구성으로 할 수 있고, 그렇지 않으면, 선택용 트랜지스터를 작동하지 않게 한 상태에서, 전류를 가열층에 흘림으로써 가열층을 발열시켜, 불휘발성 메모리 셀에 제1 정보를 기입하는 구성으로 할 수 있고, 또한, 제1 정보를 기입한 후, 자화 고정층의 가열을 중지하고, 선택용 트랜지스터를 작동시켜서, 원하는 불휘발성 메모리 셀에 제2 정보를 기입하는 구성으로 할 수 있고, 또한, 불휘발성 메모리 셀에 제2 정보를 기입할 때, 불휘발성 메모리 셀에 있어서, 기억층으로부터 자화 고정층을 향해서 전류를 흘리는 구성으로 할 수 있다.
나아가, 본 개시의 메모리 셀 유닛, 본 개시의 전자 기기에 구비된 메모리 셀 유닛, 본 개시의 불휘발성 메모리 셀, 본 개시의 정보 기입 방법에 있어서의 상술한 각종 바람직한 구성에 있어서, 기억층은 소스/드레인 영역의 한쪽에 접속되어 있는 구성으로 할 수 있고, 이 경우, 선택용 트랜지스터의 소스/드레인 영역의 다른 쪽은 배선층(센스선)에 접속되어 있는 구성으로 할 수 있다.
나아가, 본 개시의 메모리 셀 유닛, 본 개시의 전자 기기에 구비된 메모리 셀 유닛, 본 개시의 불휘발성 메모리 셀, 본 개시의 정보 기입 방법에 있어서의 상술한 각종 바람직한 구성에 있어서, 선택용 트랜지스터의 게이트 전극은 워드선에 접속되어 있는 구성으로 할 수 있고, 이 경우, 워드선은, 제2 방향으로 연장되어 있는 구성, 혹은, 워드선은, 하나의 방향과는 다른 방향으로 연장되어 있는 구성으로 할 수 있다.
나아가, 본 개시의 메모리 셀 유닛, 본 개시의 전자 기기에 구비된 메모리 셀 유닛, 본 개시의 불휘발성 메모리 셀, 본 개시의 정보 기입 방법에 있어서의 상술한 각종 바람직한 구성에 있어서, 각 불휘발성 메모리 셀의 적층 구조체는, 층간 절연층을 통해 선택용 트랜지스터의 상방에 형성되어 있는 구성으로 할 수 있다. 그리고, 각 불휘발성 메모리 셀의 적층 구조체에 있어서, 자화 고정층은, 층간 절연층 상에 형성된 하지층의 위에 형성되어 있는 형태로 할 수 있고, 자화 고정층은, 층간 절연층의 상방에 형성되어 있는 형태로 할 수 있다.
나아가, 이상에서 설명한 바람직한 형태, 구성을 포함하는 본 개시의 메모리 셀 유닛, 본 개시의 전자 기기에 구비된 메모리 셀 유닛, 본 개시의 불휘발성 메모리 셀, 본 개시의 정보 기입 방법에 있어서, 불휘발성 메모리 셀은, 수직 자화 방식의 스핀 주입형 자기 저항 효과 소자, 즉, 스핀 토크에 의해 기억층의 자화가 반전함으로써, 정보의 기입, 소거를 행하는 수직 자화 방식의 자기 저항 효과 소자를 포함하는 형태로 할 수 있다.
이상에서 설명한 바람직한 각종 형태를 포함하는 본 개시의 불휘발성 메모리 셀, 이상에서 설명한 바람직한 각종 형태를 포함하는 본 개시의 메모리 셀 유닛을 구성하는 불휘발성 메모리 셀, 이상에서 설명한 바람직한 각종 형태를 포함하는 본 개시의 정보 기입 방법에 있어서의 불휘발성 메모리 셀, 이상에서 설명한 바람직한 각종 형태를 포함하는 본 개시의 전자 기기에 구비된 불휘발성 메모리 셀(이하, 이들을 총칭하여, 『본 개시의 불휘발성 메모리 셀 등』이라 칭하는 경우가 있음)에 있어서는, 전술한 바와 같이, 정보를 기억하는 기억층(기록층, 자화 반전층 혹은 자유층이라고도 불린다), 중간층 및 자화 고정층에 의해, TMR(Tunnel Magnetoresistance) 효과 혹은 GMR(Giant Magnetoresistance, 거대 자기 저항) 효과를 갖는 적층 구조체가 구성되어 있는 구조로 할 수 있다.
도 15a 및 도 16a에 개념도를 나타내듯이, 기억층에 기억되어 있는 정보 「0」을 「1」로 재기입하는 것으로 한다. 즉, 평행의 자화 상태에서, 기입 전류(자화 반전 전류라고도 불린다)를 자화 고정층에서 기억층으로 흘린다. 바꿔 말하면, 기억층으로부터 자화 고정층을 향해서 전자를 흘린다. 자화 고정층에 도달한 한쪽 방향의 스핀을 갖는 전자는, 자화 고정층을 통과한다. 한편, 다른쪽 방향의 스핀을 갖는 전자는, 자화 고정층에서 반사된다. 그리고, 이러한 전자가 기억층에 진입하면, 기억층에 토크를 부여하고, 기억층은 반평행 상태로 반전한다. 여기서, 자화 고정층의 자화 방향은 고정되어 있기 때문에 반전할 수 없어, 계 전체의 각운동량을 보존하기 위해서 기억층이 반전한다고 생각해도 된다.
도 15b 및 도 16b에 개념도를 나타내듯이, 기억층에 기억되어 있는 정보 「1」을 「0」으로 재기입하는 것으로 한다. 즉, 반평행의 자화 상태에서, 기입 전류를 기억층에서 자화 고정층으로 흘린다. 바꿔 말하면, 자화 고정층으로부터 기억층을 향해서 전자를 흘린다. 자화 고정층을 통과한 전자에는, 스핀 편극, 즉, 상향과 하향의 수에 차가 발생한다. 중간층의 두께가 충분히 얇아, 이 스핀 편극이 완화되어 통상의 비자성체에 있어서의 비편극 상태(상향과 하향이 동수인 상태)가 되기 전에, 기억층에 도달하면, 스핀 편극도의 부호가 반대로 되어 있음으로써, 계 전체의 에너지를 낮추기 위해서, 일부의 전자는, 반전, 즉, 스핀 각운동량의 방향을 바꾸게 된다. 이때, 계의 전체 각운동량은 보존되어야 하기 때문에, 방향을 바꾼 전자에 의한 각운동량 변화의 합계와 등가인 반작용이, 기억층에 있어서의 자기 모멘트에 부여된다. 전류, 즉, 단위 시간에 자화 고정층을 통과하는 전자의 수가 적은 경우에는, 방향을 바꾸는 전자의 총수도 적기 때문에, 기억층에 있어서의 자기 모멘트에 발생하는 각운동량 변화도 작지만, 전류가 증가하면, 많은 각운동량 변화를 단위 시간 내에 기억층에 부여할 수 있다. 각운동량의 시간 변화는 토크이며, 토크가 어느 역치를 초과하면 기억층의 자기 모멘트는 반전을 개시하고, 그 일축 이방성에 의해 180도 회전한 곳에서 안정이 된다. 즉, 반평행 상태에서 평행 상태로의 반전이 일어나고, 정보 「0」이 기억층에 기억된다.
그렇지 않으면, 도 17에 개념도를 나타내듯이, 자화 고정층, 중간층, 기억층, 중간층, 자화 고정층에 의해, TMR 효과 혹은 GMR 효과를 갖는 적층 구조체가 구성되어 있는 구조(더블·스핀 필터 구조)로 할 수도 있다. 이러한 구조에 있어서는, 기억층의 상하에 위치하는 2개의 중간층의 자기 저항 변화에 차이를 둘 필요가 있다. 자화 고정층, 중간층 및 기억층에 의해, TMR 효과를 갖는 적층 구조체가 구성된다는 것은, 자성 재료를 포함하는 자화 고정층과, 자성 재료를 포함하는 기억층 사이에, 터널 절연층으로서 기능하는 비자성체 재료를 포함하는 중간층이 끼워진 구조를 가리킨다. 중간층은, 기억층과 자화 고정층 사이의 자기적 결합을 끊음과 함께, 터널 전류를 흘리기 위한 역할을 담당한다.
기억층은, 코발트, 철 및 니켈을 포함하는 금속재료(합금, 화합물), 또는, 코발트, 철, 니켈 및 붕소를 포함하는 금속재료(합금, 화합물)로부터 구성되어 있는 형태로 할 수 있다. 그렇지 않으면, 기억층을 구성하는 재료로서, 니켈(Ni), 철(Fe), 코발트(Co)와 같은 강자성 재료, 이들의 강자성 재료의 합금(예를 들어, Co-Fe, Co-Fe-B, Co-Fe-Ni, Fe-Pt, Ni-Fe, Fe-B, Co-B 등), 혹은, 이들의 합금에 가돌리늄(Gd)이 첨가된 합금, 이들의 합금에 비자성 원소(예를 들어, 탄탈륨, 붕소, 크롬, 백금, 실리콘, 탄소, 질소 등)를 섞은 합금(예를 들어, Co-Fe-B 등), Co, Fe, Ni 중 1종류 이상을 포함하는 산화물(예를 들어, 페라이트: Fe-MnO 등), 하프 메탈릭 강자성 재료라 불리는 1군의 금속간 화합물(호이슬러 합금: NiMnSb, Co2MnGe, Co2MnSi, Co2CrAl 등), 산화물(예를 들어, (La, Sr)MnO3, CrO2, Fe3O4 등)을 들 수 있다. 나아가, 수직 자화형에 있어서, 수직 자기 이방성을 한층 더 증가시키기 위해서, 이러한 합금에 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho) 등의 중희토류를 첨가해도 되고, 이들을 포함하는 합금을 적층해도 된다. 기억층이나 자화 고정층의 결정성은, 본질적으로 임의이고, 다결정이여도 되고, 단결정이여도 되고, 비정질이여도 된다. 또한, 기억층은, 단층 구성으로 할 수도 있고, 상술한 복수의 다른 강자성 재료층을 적층한 적층 구성으로 할 수도 있고, 강자성 재료층과 비자성 재료층을 적층한 적층 구성으로 할 수도 있다. 또한, 기억층을 구성하는 재료에 비자성 원소를 첨가하는 것도 가능하다. 비자성 원소의 첨가에 의해, 확산의 방지에 의한 내열성의 향상이나 자기 저항 효과의 증대, 평탄화에 수반하는 절연 내압의 증대 등의 효과가 얻어진다. 첨가하는 비자성 원소로서, B, C, N, O, F, Li, Mg, Si, P, Ti, V, Cr, Mn, Ni, Cu, Ge, Nb, Ru, Rh, Pd, Ag, Ta, Ir, Pt, Au, Zr, Hf, W, Mo, Re, Os를 들 수 있다.
나아가, 기억층으로서, 조성이 다른 강자성 재료층을 적층시키는 것도 가능하다. 그렇지 않으면, 강자성 재료층과 연자성 재료층을 적층시키거나, 복수층의 강자성 재료층을 연자성 재료층이나 비자성체층을 통해 적층시키거나 하는 것도 가능하다. 특히, Fe층, Co층, Fe-Ni 합금층, Co-Fe 합금층, Co-Fe-B 합금층, Fe-B 합금층, Co-B 합금층과 같은 강자성 재료층의 복수를 비자성체층을 통해 적층시킨 구성으로 하는 경우, 강자성 재료층 상호의 자기적 강도의 관계를 조정하는 것이 가능하게 되기 때문에, 스핀 주입형 자기 저항 효과 소자에 있어서의 자화 반전 전류가 커지지 않도록 억제하는 것이 가능하게 된다. 비자성체층의 재료로서, Ru, Os, Re, Ir, Au, Ag, Cu, Al, Bi, Si, B, C, Cr, Ta, Pd, Pt, Zr, Hf, W, Mo, Nb, V, 또는, 이들의 합금을 들 수 있다.
자화 고정층 전체를 구성하는 재료로서, 상기의 기억층을 구성하는 재료(강자성 재료)를 들 수 있고, 그렇지 않으면, 자화 고정층은, Co층과 Pt층의 적층체, Co층과 Pd층의 적층체, Co층과 Ni층의 적층체, Co층과 Tb층의 적층체, Co-Pt 합금층, Co-Pd 합금층, Co-Ni 합금층, Co-Ni-Fe 합금층, Co-Fe 합금층, Co-Fe-B 합금층, Ni-Fe 합금층, Co-Tb 합금층, Co층, Fe층, Ni층, 또는, Co-Fe-B 합금층을 포함하는 구성으로 할 수 있고, 그렇지 않으면, 이들 재료에, Ag, Cu, Au, Al, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Ta, Hf, Ir, W, Mo, Nb, V, Ru, Rh 등의 비자성 원소를 첨가해서 자기 특성을 조정하거나, 결정 구조나 결정성이나 물질의 안정성 등의 각종 물성을 조정하거나 해도 된다. 자화 고정층의 자화 방향은 정보의 기준이므로, 정보의 기억(기록)이나 판독에 의해 자화 방향이 변화해서는 안되지만, 반드시 특정 방향으로 고정되어 있을 필요는 없고, 기억층보다도 보자력을 크게 하든지, 막 두께를 두껍게 하든지 혹은, 자기 댐핑 상수를 크게 해서, 기억층보다도 자화 방향이 변화하기 어려운 구성, 구조로 하면 된다.
자화 고정층은, 적어도 2층의 고정층을 포함하는데, 이러한 구조는 적층 페리 구조라 불린다. 적층 페리 구조는, 반강자성적 결합을 갖는 적층 구조이며, 즉, 2개의 자성 재료층(제1 고정층 및 제2 고정층)의 층간 교환 결합이 반강자성적으로 되는 구조이며, 합성 반강자성 결합(SAF: Synthetic Antiferromagnet)이라고도 불리며, 비자성층의 두께에 따라, 2개의 자성 재료층의 층간 교환 결합이, 반강자성적 혹은 강자성적이 되는 구조를 가리켜, 예를 들어 S. S. Parkin et. al, Physical Review Letters, 7 May, pp 2304-2307(1990)에 보고되어 있다.
적층 페리 구조를 구성하는 제1 고정층(참조층)은, 철(Fe), 코발트(Co) 및 니켈(Ni)을 포함하는 군으로부터 선택된 적어도 1종의 원소를 포함하고, 또는, 철(Fe), 코발트(Co) 및 니켈(Ni)을 포함하는 군으로부터 선택된 적어도 1종의 원소 및 붕소(B)를 포함하고,
제2 고정층은, 철(Fe), 코발트(Co), 니켈(Ni) 및 망간(Mn)을 포함하는 군으로부터 선택된 적어도 1종의 원소 <편의상, 『원소-A』라 칭한다> 및, 백금(Pt), 팔라듐(Pd), 니켈(Ni), 망간(Mn), 이리듐(Ir) 및 로듐(Rh)을 포함하는 군으로부터 선택된 적어도 1종의 원소(단, 상기의 원소-A와는 다른 원소)를 주성분으로 하는 재료를 포함하는 형태로 할 수 있다.
여기서, 자화 고정층의 가열시, 제1 고정층을 구성하는 재료의 보자력과, 제2 고정층을 구성하는 재료의 보자력은 상이하지만, (보자력이 낮은 고정층을 구성하는 재료, 보자력이 높은 고정층을 구성하는 재료)의 조합으로서, 구체적으로는, (CoFe, CoPt), (CoFeB, CoPt), (CoFe, CoPd), (CoFeB, CoPd)를 예시할 수 있으나, 이들에 한정되는 것은 아니다.
비자성층을 구성하는 재료로서, 루테늄(Ru)이나 그 합금, 루테늄 화합물을 들 수 있고, 그렇지 않으면, Os, Re, Ir, Au, Ag, Cu, Al, Bi, Si, B, C, Cr, Ta, Pd, Pt, Zr, Hf, W, Mo, Nb, V, Rh나, 이들의 합금을 들 수 있다.
중간층은 비자성체 재료를 포함하는 것이 바람직하다. 즉, 스핀 주입형 자기 저항 효과 소자에 있어서, TMR 효과를 갖는 적층 구조체를 구성하는 경우의 중간층은, 절연 재료이며, 게다가, 비자성체 재료를 포함하는 것이 바람직하다. 여기서, 절연 재료이며, 게다가, 비자성체 재료인 재료로서, 마그네슘 산화물(MgO), 마그네슘 질화물, 마그네슘 불화물, 알루미늄 산화물(AlOX), 알루미늄 질화물(AlN), 실리콘 산화물(SiOX), 실리콘 질화물(SiN), TiO2, Cr2O3, Ge, NiO, CdOX, HfO2, Ta 2O5, Bi2O3, CaF, SrTiO3, AlLaO3, Mg-Al2-O, Al-N-O, BN, ZnS 등의 각종 절연 재료, 유전체 재료, 반도체 재료를 들 수 있다. 절연 재료를 포함하는 중간층의 면적 저항값은, 몇십 Ω·μm2정도 이하인 것이 바람직하다. 중간층을 마그네슘 산화물(MgO)로부터 구성하는 경우, MgO층은 결정화되어 있는 것이 바람직하고, (001) 방향으로 결정 배향성을 갖는 것이 보다 바람직하다. 또한, 중간층을 마그네슘 산화물(MgO)로부터 구성하는 경우, 그 두께는 1.5nm 이하로 하는 것이 바람직하다. 한편, GMR 효과를 갖는 적층 구조체를 구성하는 비자성체 재료막을 구성하는 재료로서, Cu, Ru, Cr, Au, Ag, Pt, Ta 등, 혹은, 이들의 합금과 같은 도전성 재료를 들 수 있고, 도전성이 높으면(저항률이 몇백 μΩ·cm 이하), 임의의 비금속 재료로 해도 되지만, 기억층이나 자화 고정층과 계면 반응을 일으키기 어려운 재료를, 적절히 선택하는 것이 바람직하다.
기억층의 두께로서, 0.5nm 내지 30nm을 예시할 수 있고, 자화 고정층의 두께로서, 0.5nm 내지 30nm을 예시할 수 있다.
절연 재료이며, 게다가, 비자성체 재료로 구성된 중간층은, 예를 들어 스퍼터링법으로 형성된 금속층을 산화 혹은 질화함으로써 얻을 수 있다. 보다 구체적으로는, 중간층을 구성하는 절연 재료로서 알루미늄 산화물(AlOX), 마그네슘 산화물(MgO)을 사용하는 경우, 예를 들어 스퍼터링법으로 형성된 알루미늄이나 마그네슘을 대기 중에서 산화하는 방법, 스퍼터링법으로 형성된 알루미늄이나 마그네슘을 플라스마 산화하는 방법, 스퍼터링법으로 형성된 알루미늄이나 마그네슘을 IPC플라스마에서 산화하는 방법, 스퍼터링법으로 형성된 알루미늄이나 마그네슘을 산소 중에서 자연 산화하는 방법, 스퍼터링법으로 형성된 알루미늄이나 마그네슘을 산소 라디칼에서 산화하는 방법, 스퍼터링법으로 형성된 알루미늄이나 마그네슘을 산소 중에서 자연 산화시킬 때에 자외선을 조사하는 방법, 알루미늄이나 마그네슘을 반응성 스퍼터링법으로 성막하는 방법, 알루미늄 산화물(AlOX)이나 마그네슘 산화물(MgO)을 스퍼터링법으로 성막하는 방법을 예시할 수 있다.
이상에서 설명한 여러가지의 층은, 예를 들어 스퍼터링법, 이온빔 퇴적법, 진공 증착법에 예시되는 물리적 기상 성장법(PVD법), ALD(Atomic Layer Deposition)법으로 대표되는 화학적 기상 성장법(CVD법)으로 형성할 수 있다. 또한, 이들의 층의 패터닝은, 반응성 이온 에칭법(RIE법)이나 이온 밀링법(이온빔 에칭법)으로 행할 수 있다. 여러가지의 층을 진공 장치내에서 연속적으로 형성하는 것이 바람직하고, 그 후, 패터닝을 행하는 것이 바람직하다.
자화 고정층이 형성된 면과는 반대측의 기억층의 면 상에는, 접속부 등을 구성하는 원자와 기억층을 구성하는 원자의 상호 확산의 방지, 접촉 저항의 저감, 기억층의 산화 방지를 위해서, 캡층을 형성하는 것이 바람직하다. 캡층은, 하프늄, 탄탈륨, 텅스텐, 지르코늄, 니오븀, 몰리브덴, 티타늄, 바나듐, 크롬, 마그네슘, 루테늄, 로듐, 팔라듐 및 백금을 포함하는 군으로부터 선택된 적어도 1종의 재료를 포함하는 단층 구조; 산화 마그네슘층, 산화 알루미늄층, 산화티타늄층, 산화 실리콘층, Bi2O3층, SrTiO3층, AlLaO3층, Al-N-O층, Mg-Ti-O층, MgAl2O4층과 같은 산화물을 포함하는 단층 구조; 또는, 하프늄, 탄탈륨, 텅스텐, 지르코늄, 니오븀, 몰리브덴, 티타늄, 바나듐, 크롬, 마그네슘, 루테늄, 로듐, 팔라듐 및 백금을 포함하는 군으로부터 선택된 적어도 1종의 재료층 및, MgTiO, MgO, AlO, SiO를 포함하는 군으로부터 선택된 적어도 1종의 산화물층의 적층 구조(예를 들어, Ru층/Ta층)로부터 구성되어 있는 형태로 할 수 있다.
수직 자화 방식의 스핀 주입형 자기 저항 효과 소자에 있어서, 기억층의 입체 형상은, 원기둥형(원통형)인 것이, 가공의 용이함, 기억층에 있어서의 자화 용이축의 방향의 균일성을 확보한다는 관점에서 바람직하지만, 이것에 한정하는 것은 아니고, 삼각기둥, 사각기둥, 육각기둥, 팔각기둥 등(이것들에 있어서는 측변 혹은 측부 모서리가 둥그스름한 것을 포함한다), 타원 기둥으로 할 수도 있다. 기억층의 면적은, 저 자화 반전 전류에서 자화의 방향을 용이하게 반전시킨다는 관점에서, 예를 들어 0.01μm2 이하인 것이 바람직하다.
또한, 자성층의 결정성 향상을 위해 Ta, Cr, Ru, Ti 등을 포함하는 하지층을 전술한 바와 같이, 형성해도 된다.
본 개시의 불휘발성 메모리 셀 등에 있어서, 층간 절연층 상에는, 불휘발성 메모리 셀의 적층 구조체 혹은 기억층을 매립하도록, 절연 재료층이 형성되어 있다.
기억층, 자화 고정층 및 선택용 트랜지스터의 상하 방향의 배치 관계로서, 아래에서부터, 선택용 트랜지스터, 자화 고정층 및 기억층을 들 수도 있고, 선택용 트랜지스터, 기억층 및 자화 고정층을 들 수도 있다. 전자의 경우, 선택용 트랜지스터의 소스/드레인 영역의 한쪽과 기억층은, 층간 절연층에 형성된 접속 구멍(혹은 접속 구멍과 랜딩 패드부나 하층 배선) 및, 절연 재료층에 형성된 접속 구멍 및 접속부를 통해 접속하면 된다. 또한, 후자의 경우, 선택용 트랜지스터의 소스/드레인 영역의 한쪽과 기억층은, 층간 절연층에 형성된 접속 구멍(혹은 접속 구멍과 랜딩 패드부나 하층 배선)을 통해 접속하면 된다.
층간 절연층이나 절연 재료층을 구성하는 재료로서, 산화 실리콘(SiO2), 질화 실리콘(SiN), SiON, SOG, NSG, BPSG, PSG, BSG, LTO, Al2O3을 예시할 수 있다. 접속 구멍이나 접속부, 배선층은, 불순물이 도핑된 폴리실리콘이나, 텅스텐, Ti, Pt, Pd, Cu, TiW, TiNW, WSi2, MoSi2 등의 고융점 금속이나 금속 실리사이드로부터 구성할 수 있고, CVD법이나, 스퍼터링법에 예시되는 PVD법에 기초하여 형성할 수 있다.
본 개시의 전자 기기(전자 디바이스)로서, 모바일 기기, 게임 기기, 음악 기기, 비디오 기기와 같은 휴대 가능한 전자 디바이스나, 고정형의 전자 디바이스를 들 수 있다. 또한, 본 개시의 불휘발성 메모리 셀이 2차원 매트릭스 형상으로 배열되어서 이루어지는 메모리 셀 유닛으로부터 구성된 기억 장치를 들 수도 있다.
실시예 1
실시예 1은, 본 개시의 불휘발성 메모리 셀, 본 개시의 메모리 셀 유닛, 본 개시의 정보 기입 방법 및 본 개시의 전자 기기에 관한 것이다. 실시예 1의 불휘발성 메모리 셀의 모식적인 사시도(일부의 구성 요소를 제외하고 있는)를 도 1a에 나타내고, 적층 구조체 및 가열층의 배치 상태를 도 1b에 모식적으로 나타내고, 도 1a에 나타내는 제1 방향에 따른 실시예 1의 불휘발성 메모리 셀의 모식적인 일부 단면도를 도 2에 나타내고, 도 1a에 나타내는 제2 방향에 따른 실시예 1의 불휘발성 메모리 셀의 모식적인 일부 단면도를 도 3에 나타내고, 실시예 1의 메모리 셀 유닛의 일부 등가 회로도를 도 4에 나타내고, 메모리 셀 유닛의 일부에 있어서의 적층 구조체 및 가열층의 배치 상태를 모식적으로 도 5에 나타낸다. 나아가, 도 6a, 도 6b, 도 7a 및 도 7b에는, 실시예 1의 불휘발성 메모리 셀의 동작 상태를 모식적으로 나타낸다.
실시예 1의 불휘발성 메모리 셀(10)은, 적층 구조체(11) 및 가열층(40)을 구비하고 있다. 그리고, 적층 구조체(11)는, 자화 방향에 대응해서 정보를 기억하는 기억층(20)과, 기억층(20)의 자화 방향을 규정하는 자화 고정층(30)이 적층되어서 이루어진다. 또한, 가열층(40)은, 자화 고정층(30)을 가열하여, 자화 고정층(30)의 자화 방향을 제어한다.
또한, 실시예 1의 메모리 셀 유닛은, 복수의 불휘발성 메모리 셀(10)이, 제1 방향 및 제1 방향과는 다른 제2 방향으로 2차원 매트릭스 형상으로 배열되어서 이루어지고, 각 불휘발성 메모리 셀(10)은, 적층 구조체(11) 및 가열층(40)을 구비하고 있다. 그리고, 적층 구조체(11)는, 자화 방향에 대응해서 정보를 기억하는 기억층(20)과, 기억층(20)의 자화 방향을 규정하는 자화 고정층(30)이 적층되어서 이루어진다. 또한, 가열층(40)은, 자화 고정층(30)을 가열하여, 자화 고정층(30)의 자화 방향을 제어한다.
나아가, 실시예 1의 전자 기기는, 실시예 1의 메모리 셀 유닛을 구비하고 있다.
여기서, 가열층(40)은, 자화 고정층(30)의 적어도 일부를 포함하고(실시예 1에 있어서는, 구체적으로는, 자화 고정층(30)을 포함하고),
제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 있어서, 각 불휘발성 메모리 셀(10)을 구성하는 가열층(40)은, 가열층 연장부(41)에 의해 연결되어 있어,
가열층 연장부(41)는, 가열층(40)과 같은 층 구성을 갖는다.
그렇지 않으면, 가열층(40)은, 자화 고정층(30)의 적어도 일부를 포함하고(실시예 1에 있어서는, 구체적으로는, 자화 고정층(30)을 포함하고),
하나의 방향을 따라 인접하는 불휘발성 메모리 셀 사이에 있어서, 불휘발성 메모리 셀(10)을 구성하는 가열층(40)은, 가열층 연장부(41)에 의해 연결되어 있어,
가열층 연장부(41)는, 가열층(40)과 같은 층 구성을 갖는다.
그리고, 가열층(40)의 최대 폭은 가열층 연장부(41)의 폭 평균보다도 좁고, 이에 의해 가열층(40) 및 가열층 연장부(41)에 전류를 흘렸을 때, 가열층(40)이 발열하여, 자화 고정층(30)을 확실하게 가열할 수 있다. 또한, 가열층(40) 및 가열층 연장부(41)는 비트선(BL)을 겸하고 있다.
나아가, 자화 고정층(30)과 기억층(20) 사이에는 중간층(21)이 형성되어 있고,
자화 고정층(30)은, 중간층측으로부터, 제1 고정층(31), 비자성층(33) 및 제2 고정층(32)의 적층 구조를 갖고,
제1 고정층(31)과 제2 고정층(32)은 반강자성적 결합을 갖고,
자화 고정층(30)의 가열시, 제1 고정층(31)의 보자력(항자력)과, 제2 고정층(32)의 보자력(항자력)은 상이하다. 실시예 1에 있어서는, 구체적으로는, 제2 고정층(32)의 보자력 쪽이, 제1 고정층(31)의 보자력(항자력)보다도 높다. 그리고, 자화 고정층(30)의 가열에 의해, 제1 고정층(31)과 제2 고정층(32)의 반강자성적 결합이 해제되어, 제1 고정층(31)의 자화 방향과 제2 고정층(32)의 자화 방향과 기억층(20)의 자화 방향은 동방향(동일한 방향)이 된다. 나아가, 제1 고정층(31)과 제2 고정층(32) 중, 보자력(항자력)이 큰 쪽의 고정층(실시예 1에 있어서는, 제2 고정층(32))의 자화 방향과, 기억층(20)의 자화 방향이 동방향(동일한 방향)이 된다.
또한, 각 불휘발성 메모리 셀(10)은, 전계 효과 트랜지스터를 포함하는 선택용 트랜지스터(TR)를 더 구비하고 있다. 그리고, 선택용 트랜지스터(TR)를 작동하지 않게 한 상태에서, 전류가 가열층(40)에 흘려짐으로써 가열층(40)이 발열한다.
기억층(20)은 소스/드레인 영역의 한쪽(64A)에 접속되어 있고, 소스/드레인 영역의 다른 쪽(64B)은 배선층(센스선)(65)에 접속되어 있다.
선택용 트랜지스터(TR)의 게이트 전극(61)은 워드선(WL)(어드레스 선이기도 하다)에 접속되어 있다. 워드선(WL)은, 구체적으로는, 선택용 트랜지스터(TR)의 게이트 전극(61) 및 게이트 전극(61)의 연장부로부터 구성되어 있다. 그리고, 워드선(WL)은, 제2 방향으로 연장되어 있거나 혹은, 워드선(WL)은, 하나의 방향과는 다른 방향으로 연장되어 있다. 실시예 1에 있어서는, 선택용 트랜지스터(TR)를 PMOS로 했지만, NMOS로 할 수도 있다.
각 불휘발성 메모리 셀(10)의 적층 구조체(11)는, SiO2를 포함하는 층간 절연층(68, 69)을 통해 선택용 트랜지스터(전계 효과 트랜지스터)(TR)의 상방에 형성되어 있다. 구체적으로는, 실시예 1에 있어서는, 각 불휘발성 메모리 셀(10)의 적층 구조체(11)에 있어서, 자화 고정층(30)은, 층간 절연층(69) 상에 형성된 하지층(50)의 위에 형성되어 있다. 즉, 기억층(20), 자화 고정층(30) 및 선택용 트랜지스터(TR)의 상하 방향의 배치 관계는, 아래에서부터, 선택용 트랜지스터(TR), 자화 고정층(30) 및 기억층(20)이다. 선택용 트랜지스터(TR)는, 게이트 전극(61), 게이트 절연층(62), 채널 형성 영역(63) 및 소스/드레인 영역(소스/드레인 영역의 한쪽(64A) 및 소스/드레인 영역의 다른 쪽(64B))을 구비하고 있다. 층간 절연층(69) 상에는, 기억층(20)을 매립하도록, SiO2를 포함하는 절연 재료층(51)이 형성되어 있다. 그리고, 선택용 트랜지스터(TR)의 소스/드레인 영역의 한쪽(64A)과 기억층(20)은, 층간 절연층(68, 69)에 형성된 텅스텐을 포함하는 접속 구멍(67A, 67B), 랜딩 패드부(67C) 및, 절연 재료층(51)에 형성된 접속 구멍(52) 및 절연 재료층(51) 상에 형성된 접속부(53)를 통해 접속되어 있다.
실시예 1의 불휘발성 메모리 셀(10)에 있어서, 기억층(20)의 자화 방향은, 기억해야 할 정보에 대응해서 변화한다. 그리고, 기억층(20)에 있어서, 자화 용이축은 고정층(30)의 적층 방향에 대하여 평행하다(즉, 수직 자화형이다). 즉, 실시예 1의 불휘발성 메모리 셀(10)은, 수직 자화 방식의 스핀 주입형 자기 저항 효과 소자(스핀 토크에 의해 기억층의 자화가 반전함으로써, 정보의 기입, 소거를 행하는 수직 자화 방식의 자기 저항 효과 소자)를 포함하고, 또한, MTJ 소자를 포함한다.
기억층(20)은, 자화 방향이 자화 고정층(30)의 적층 방향과 평행하게 자유롭게 변화하는 자기 모멘트를 갖는 강자성 재료, 보다 구체적으로는, Co-Fe-B 합금 [(Co20Fe80)80B20]으로부터 구성되어 있다. 비자성체 재료를 포함하는 중간층(21)은, 터널 배리어층(터널 절연층)으로서 기능하는 절연층, 구체적으로는, 산화 마그네슘(MgO)층을 포함한다. 중간층(21)을 MgO층으로부터 구성함으로써, 자기 저항 변화율(MR비)을 크게 할 수 있고, 이에 의해, 스핀 주입의 효율을 향상시킬 수 있고, 기억층(20)의 자화 방향을 반전시키기 위해서 필요로 되는 자화 반전 전류 밀도를 저감시킬 수 있다. 기억층(20)의 입체 형상은, 원통형(원기둥형) 혹은 사각기둥이지만, 이것으로 한정되는 것은 아니다. 나아가, 자화 고정층(30)이 형성된 면과는 반대측의 기억층(20)의 면 상에는 캡층(22)이 형성되어 있다. 캡층(22)은, 절연 재료층(51) 상에 형성된 접속부(53)와 접하고 있다.
자화 고정층(30)은, 전술한 바와 같이, 적어도 2층의 자성 재료층이 적층된 적층 페리 구조(적층 페리핀 구조라고도 불린다)를 갖는다. 적층 페리 구조를 구성하는 제1 고정층(참조층)(31)과 적층 페리 구조를 구성하는 제2 고정층(32) 사이에는, 루테늄(Ru)을 포함하는 비자성층(33)이 형성되어 있다. 또한, 구체적으로는, 제1 고정층(31)은, Co층과 Ta층과 CoFeB층의 적층 구조(층간 절연층 측으로부터, Co/Ta/CoFeB의 적층 구조)를 포함하고, 제2 고정층(32)은, Co층과 Pt층을, 복수회 적층한 적층 구조(층간 절연층 측으로부터, 예를 들어 Co층/Pt층/Co층/Pt층/Co층/Pt층)를 포함한다. 제1 고정층(31)(참조층) 혹은 제2 고정층(32)의 자화 방향은, 기억층(20)에 기억해야 할 정보의 기준이 되는 자화 방향이며, 기억층(20)의 자화 방향과 제1 고정층(31) 혹은 제2 고정층(32)의 자화 방향의 상대적인 각도에 의해, 정보 「0」 및 정보 「1」이 규정된다.
이상에서 설명한 각종의 층 구성을, 이하의 표 1에 나타냈다.
<표 1>
캡층(22) : 막 두께 1nm인 Ta층과 막 두께 5nm인 Ru층의 적층
기억층(20) : 막 두께 1.6nm인 (Co20Fe80)80B20층
중간층(21) : 막 두께 1.0nm인 MgO층
자화 고정층(30)
제1 고정층(31): 막 두께 0.9nm인 CoFeB층
막 두께 0.2nm인 Ta층
막 두께 0.8nm인 Co층
비자성층(33) : 막 두께 0.8nm인 Ru층
제2 고정층(32): 막 두께 0.1nm인 Pt층과 막 두께 0.3nm인 Co층을 3회 반복해 적층한 적층 구조
하지층(50) : 막 두께 5nm인 Ta층
실시예 1의 정보 기입 방법은,
복수의 불휘발성 메모리 셀(10)이, 제1 방향 및 제1 방향과는 다른 제2 방향으로 2차원 매트릭스 형상으로 배열되어서 이루어지고,
각 불휘발성 메모리 셀(10)은, 자화 방향에 대응해서 정보를 기억하는 기억층(20)과, 기억층(20)의 자화 방향을 규정하는 자화 고정층(30)이 적층되어서 이루어지는 적층 구조체(11)를 구비하고 있는 메모리 셀 유닛에 있어서의 정보 기입 방법이다. 그리고,
자화 고정층(30)을 가열하고, 그로써, 자화 고정층(30)의 자화 방향을 제어함으로써, 자화 고정층(30)의 자화 방향에 기초하는 정보를 기억층(20)에 기입한다.
그리고, 실시예 1의 정보 기입 방법에 있어서의 각 불휘발성 메모리 셀(10)은, 전술한 바와 같이, 적층 구조체(11)를 구성하는 자화 고정층(30)의 적어도 일부를 포함하는 가열층(40)을 구비하고 있고, 제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 있어서, 각 불휘발성 메모리 셀(10)을 구성하는 가열층(40)은, 가열층 연장부(41)에 의해 연결되어 있고, 가열층 연장부(41)는, 가열층(40)과 같은 층 구성을 갖고, 가열층(40) 및 가열층 연장부(41)에 전류를 흘림으로써, 자화 고정층(30)을 가열한다. 가열층(40) 및 가열층 연장부(41)에 흘리는 전류값으로서 10메가 암페어/cm2, 전류를 흘리는 시간으로서 10나노초 내지 100나노초를 예시할 수 있다. 그리고, 이것에 의해, 자화 고정층(30)의 온도는 250℃ 정도가 된다.
여기서, 실시예 1의 정보 기입 방법에 있어서는, 자화 고정층(30)을 가열함으로써, 제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 일괄해서 제1 정보(정보 「1」)를 기입한다. 구체적으로는, 선택용 트랜지스터(전계 효과 트랜지스터)(TR)를 작동하지 않게 한 상태에서, 전류를 가열층(40)에 흘림으로써 가열층(40)을 발열시켜, 자화 고정층(30)을 가열함으로써, 불휘발성 메모리 셀(10)에 제1 정보를 기입한다. 즉, 기억층(20)에는 정보 「0」이 기억되어 있는 것으로 한다(도 6a의 개념도를 참조). 또한, 기억층(20)에 정보 「1」이 기억되어 있는 경우도 마찬가지이다. 강자성 재료를 포함하는 기억층(20)과 제1 고정층(참조층)(31)은, 정보 「0」이 기억되어 있는 경우, 서로의 자기 모멘트의 방향이 평행 상태에 있고, 기억층(20)은 저저항 상태에 있다. 또한, 정보 「1」이 기억되어 있는 경우, 서로의 자기 모멘트의 방향이 반평행 상태에 있고, 기억층(20)은 고저항 상태에 있다. 이 상태에서, 가열층(40) 및 가열층 연장부(41)에 전류를 흘림으로써, 가열층(40)은 발열하여, 자화 고정층(30)을 가열한다. 이에 의해, 자화 고정층(30)의 온도가 상승하고, 제1 고정층(참조층)(31)과 제2 고정층(32)의 보자력은, 가열 전에 비교하면 감소한다. 그리고, 감소의 비율이 제1 고정층(31)과 제2 고정층(32)에서 상이하다. 이렇게 해서, 제1 고정층(31)과 제2 고정층(32)의 반강자성적 결합을 해제하여, 제1 고정층(31)의 자화 방향과 제2 고정층(32)의 자화 방향과 기억층(20)의 자화 방향을 동방향(동일한 방향)으로 할 수 있다. 실시예 1에 있어서는, 제2 고정층(32) 쪽이 제1 고정층(31)보다도 큰 보자력을 갖는다. 따라서, 제2 고정층(32)의 자화 방향과, 기억층(20)의 자화 방향이 동방향(동일한 방향)이 된다(도 6b의 개념도를 참조). 가열층(40) 및 가열층 연장부(41)에 전류를 흘리는 것을 중지하면, 제1 고정층(31)과 제2 고정층(32)의 반강자성적 결합이 부활한다(도 7a의 개념도를 참조). 즉, 제2 고정층(32)의 자화 방향은 그대로이지만, 제1 고정층(31)의 자화 방향이 역전한다. 그러나, 기억층(20)의 자화 방향은 유지되어, 기억층(20)에는 정보 「1」이 계속해서 기억된다. 이상의 결과로서, 기억층(20)의 자화 방향과 제1 고정층(31)의 자화 방향이 반대가 되고, 기억층(20)은 고저항 상태로 변화한다.
제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 일괄해서 제1 정보(정보 「1」)를 기입한 후, 가열층(40)에 의한 자화 고정층(30)의 가열을 중지하고, 제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 있어서, 원하는 불휘발성 메모리 셀(10)에 제2 정보(정보 「0」)를 기입한다(도 7b 참조). 구체적으로는, 제1 정보를 기입한 후, 자화 고정층(30)의 가열을 중지하고, 선택용 트랜지스터(전계 효과 트랜지스터)(TR)를 작동시켜서, 원하는 불휘발성 메모리 셀(10)에 제2 정보를 기입한다. 또한, 불휘발성 메모리 셀(10)에 제2 정보를 기입할 때, 기억층(20)으로부터 자화 고정층(30)을 향해서 기입 전류를 흘린다. 즉, 자화 고정층(30)으로부터 기억층(20)을 향해서 전자를 흘린다. 이때 흘리는 전류의 값은, 가열층(40)에 의해 자화 고정층(30)이 가열되지 않는 정도로 낮은 전류값이다. 구체적으로는, 가열층(40) 및 가열층 연장부(41)를 접지하고, 배선층(센스선)(65)에, 예를 들어 Vdd를 인가하고, PMOS로부터 구성된 선택용 트랜지스터(TR)의 게이트 전극(61)에 0볼트를 인가함으로써, 전술한 「기입-2」의 상태로 하여, 제2 정보(정보 「0」)를 기억층(20)에 기입한다.
기억층(20)에 기입된 정보를 판독할 때에는, 정보를 판독해야 할 불휘발성 메모리 셀에 있어서의 선택용 트랜지스터(전계 효과 트랜지스터)(TR)를 도통 상태로 한다. 그리고, 가열층(40) 및 가열층 연장부(41)로부터 구성된 비트선(BL)과 배선층(센스선)(65) 사이에 전류를 흘리고, 비트선(BL)에 나타나는 전위를, 비교 회로(미도시)를 구성하는 비교기 회로(미도시)의 다른 쪽의 입력부에 입력한다. 한편, 레퍼런스 저항값을 구하는 회로(미도시)로부터의 전위를, 비교 회로를 구성하는 비교기 회로의 한쪽의 입력부에 입력한다. 그리고, 비교 회로에 있어서는, 레퍼런스 저항값을 구하는 회로로부터의 전위를 기준으로 해서, 비트선(BL)에 나타나는 전위가 높은지 낮은지가 비교되어, 비교 결과(정보 0/1)가, 비교 회로를 구성하는 비교기 회로의 출력부로부터 출력된다.
이하, 실시예 1의 불휘발성 메모리 셀의 제조 방법의 개요를 설명한다.
[공정-100]
우선, 주지의 방법에 기초하여, 실리콘 반도체 기판(60)에 소자 분리 영역(미도시)을 형성하고, 소자 분리 영역에 의해 둘러싸인 실리콘 반도체 기판(60)의 부분에, 게이트 산화막(62), 게이트 전극(61), 소스/드레인 영역(64A, 64B)을 포함하는 선택용 트랜지스터(TR)를 형성한다. 소스/드레인 영역(64A)과 소스/드레인 영역(64B) 사이에 위치하는 실리콘 반도체 기판(60)의 부분이 채널 형성 영역(63)에 상당한다. 이어서, 층간 절연층(68)을 형성하고, 소스/드레인 영역의 다른 쪽(64B)의 상방의 층간 절연층(68)의 부분에 텅스텐 플러그(67D)를 형성하고, 또한, 층간 절연층(68) 상에 배선층(센스선)(65)을 형성한다. 그 후, 전체면에 층간 절연층(69)을 형성하고, 소스/드레인 영역의 한쪽(64A)의 상방의 층간 절연층(68), 층간 절연층(69)의 부분에 텅스텐 플러그를 포함하는 접속 구멍(67A), 랜딩 패드부(67C), 접속 구멍(67B)을 형성한다. 이렇게 해서, 층간 절연층(68, 69)으로 덮인 선택용 트랜지스터(TR)를 얻을 수 있다.
[공정-110]
그 후, 전체면에, 하지층(50), 적층 구조체(11)(제2 고정층(32), 비자성층(33), 제1 고정층(31), 중간층(21), 기억층(20)), 캡층(22)을 연속 성막하고, 이어서, 캡층(22), 기억층(20) 및 중간층(21)을 반응성 이온 에칭법(RIE법)에 기초하여 에칭함으로써, 원기둥 형상의 기억층(20)을 얻을 수 있다. 이어서, 제1 고정층(31), 비자성층(33), 제2 고정층(32) 및 하지층(50)을 RIE법에 기초하여 에칭함으로써, 가열층(40) 및 가열층 연장부(41)를 얻을 수 있다. 또한, 산화 마그네슘(MgO)을 포함하는 중간층(21)은, RF 마그네트론 스퍼터법에 기초하여 MgO층의 성막을 행함으로써 형성했다. 또한, 그 외의 층은 DC 마그네트론 스퍼터법에 기초하여 성막을 행했다.
[공정-120]
이어서, 전체면에 절연 재료층(51)을 형성하고, 절연 재료층(51)에 평탄화 처리를 실시함으로써, 절연 재료층(51)의 정상면을 캡층(22)의 정상면과 동일한 레벨로 한다. 그 후, 절연 재료층(51)에, 접속 구멍(67B)과 접속된 접속 구멍(52)을 형성하고, 또한, 절연 재료층(51) 상에, 캡층(22)과 접속 구멍(52)을 접속하는 접속부(53)를 형성한다. 이렇게 해서, 도 1a, 도 1b, 도 2, 도 3에 나타낸 구조의 불휘발성 메모리 셀(구체적으로는, 스핀 주입형 자기 저항 효과 소자)을 얻을 수 있다. 또한, RIE법에 의해 각 층을 패터닝하는 대신, 이온 밀링법(이온빔 에칭법)에 기초하여 각 층을 패터닝할 수도 있다.
그런데, 정보는, 일축 이방성을 갖는 기억층(20)의 자화 방향의 방향에 따라 규정된다. 정보의 기입은, 적층 구조체(11)의 적층 방향으로 기입 전류를 흘려, 스핀 토크 자화 반전을 발생시킴으로써 행하여진다. 이하, 스핀 주입 자화 반전을 적용한 스핀 주입형 자기 저항 효과 소자의 개념도인 도 7a, 도 7b를 참조하여, 스핀 토크 자화 반전에 대해 간단하게 설명한다. 전자는 2종류의 스핀 각운동량을 갖는다. 가령 이것을 상향, 하향이라 정의한다. 비자성체 내부에서는 양자가 동수이며, 강자성체 내부에서는 양자의 수에 차가 있다.
이상에서 설명한 바와 같이, 실시예 1에 있어서는, 자화 고정층의 가열에 의해 자화 고정층의 자화 방향을 제어하는 가열층을 구비하고 있다. 그리고, 자화 고정층의 가열에 의해 불휘발성 메모리 셀에 「1」 또는 「0」의 정보의 기입을 행할 수 있다. 즉, 제1 고정층(참조층)과 제2 고정층의 반강자성 결합의 온도 의존성 및 제1 고정층(참조층)과 제2 고정층의 보자력의 온도 의존성의 차이를 이용하여, 가열층에 전류를 흘림으로써, 기억층의 저저항 상태로부터 고저항 상태로의 기입, 혹은, 고저항 상태로부터 저저항 상태로의 기입이 가능하게 된다. 그리고, 이러한 기입은, 가열층을 공유하는 제1 방향의 모든 불휘발성 메모리 셀에서 행해지기 때문에, 일괄하여 기입을 행할 수 있다. 이와 같이, 선택용 트랜지스터에 있어서 쌍방향으로 전류를 흘리지 않고, 단일 방향으로 전류를 흘림으로써 정보의 기입을 행하는 것이 가능하게 된다. 바꿔 말하면, 선택용 트랜지스터의 구동 능력이 낮은 기입 전류의 방향에서는, 통상의 스핀 주입 기입을 행하지 않고, 자화 고정층의 자계에 의한 일괄 기입을 행한다. 한편, 선택용 트랜지스터의 구동 능력이 높은 기입 전류의 방향에서는, 통상의 스핀 주입 기입을 행한다. 그로 인해, 선택용 트랜지스터에 흐르는 전류값에 상이가 있다는 비대칭성에 기인하여 선택용 트랜지스터를 크게 하지 않으면 안되어 셀 면적이 증대한다는 문제를 회피할 수 있다. 또한, 일괄 기입시의 기억층의 자화 반전에 자화 고정층의 자계를 이용하기 때문에, 큰 전력을 필요로 하지 않는다.
실시예 2
실시예 2는 실시예 1의 변형이다. 실시예 2의 불휘발성 메모리 셀의 모식적인 일부 단면도를 도 10 및 도 11에 나타낸다. 또한, 도 10은, 도 1의 제1 방향을 따른 것과 유사한 모식적인 일부 단면도이고, 도 11은, 도 1의 제2 방향을 따른 것과 유사한 모식적인 일부 단면도이다. 도 10에 있어서는, 선택용 트랜지스터의 도시를 생략했다.
실시예 1에 있어서는, 자화 고정층(30)을 층간 절연층(69)의 위에 형성했다. 한편, 실시예 2에 있어서는, 자화 고정층(30)은 층간 절연층(69)의 상방에 형성되어 있다. 기억층(20), 자화 고정층(30) 및 선택용 트랜지스터의 상하 방향의 배치 관계는, 아래에서부터, 선택용 트랜지스터(전계 효과 트랜지스터)(TR), 기억층(20) 및 자화 고정층(30)이다. 선택용 트랜지스터(TR)의 소스/드레인 영역의 한쪽(64A)과 기억층(20)은, 층간 절연층(68, 69)에 형성된 텅스텐을 포함하는 접속 구멍(67A, 67B)과 불순물이 도핑된 폴리실리콘을 포함하는 랜딩 패드부(67C), 하지층(50)을 통해 접속되어 있다.
이상에서 설명한 점을 제외하고, 실시예 2의 불휘발성 메모리 셀의 구성, 구조는, 실시예 1에 있어서 설명한 불휘발성 메모리 셀의 구성, 구조와 마찬가지로 할 수 있으므로, 상세한 설명은 생략한다.
실시예 3
실시예 3은, 실시예 1 내지 실시예 2의 변형이다. 실시예 3의 불휘발성 메모리 셀의 모식적인 일부 단면도를 도 12(실시예 1의 변형예) 및, 도 13(실시예 2의 변형예)에 나타낸다. 또한, 도 12는, 도 1a에 나타내는 제1 방향을 따른 것과 유사한 모식적인 일부 단면도이며, 도 13은, 도 1a에 나타내는 제1 방향을 따른 것과 유사한 모식적인 일부 단면도이다. 도 13에 있어서는, 선택용 트랜지스터의 도시를 생략했다.
실시예 3의 메모리 셀 유닛에 있어서, 가열층(42)은, 자화 고정층(30)과 접해서 형성되어 있고, 제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 있어서, 각 불휘발성 메모리 셀(10)을 구성하는 가열층(42)은, 가열층 연장부(43)에 의해 연결되어 있다. 그렇지 않으면, 실시예 3의 불휘발성 메모리 셀(10)에 있어서, 가열층(42)은, 자화 고정층(30)과 접해서 형성되어 있고, 하나의 방향을 따라 인접하는 불휘발성 메모리 셀 사이에 있어서, 불휘발성 메모리 셀(10)을 구성하는 가열층(42)은, 가열층 연장부(43)에 의해 연결되어 있다. 즉, 가열층(42)은, 자화 고정층(30)과는 별개로 형성되어 있다. 그리고, 가열층(42) 및 가열층 연장부(43)에 전류를 흘림으로써, 자화 고정층(30)을 가열한다. 여기서, 가열층(42) 및 가열층 연장부(43)는, 구체적으로는, 예를 들어 철(Fe), 백금(Pt), 코발트(Co), 루테늄(Ru)과 같은 시트 저항값이 높은 재료를 포함한다.
이상에서 설명한 점을 제외하고, 실시예 3의 불휘발성 메모리 셀의 구성, 구조는, 실시예 1 내지 실시예 2에 있어서 설명한 불휘발성 메모리 셀의 구성, 구조와 마찬가지로 할 수 있으므로, 상세한 설명은 생략한다.
이상, 본 개시의 불휘발성 메모리 셀, 메모리 셀 유닛, 정보 기입 방법, 전자 기기를 바람직한 실시예에 기초하여 설명했으나, 본 개시는 이들의 실시예로 한정되는 것은 아니다. 실시예에 있어서 설명한 불휘발성 메모리 셀이나 메모리 셀 유닛의 구성, 구조는 예시이며, 적절히 변경할 수 있고, 실시예에 있어서 설명한 사용 재료 등도 예시이며, 적절히 변경할 수 있다. 가열층 및 가열층 연장부에 인가하는 전압, 선택용 트랜지스터의 게이트 전극, 배선층(센스선)에 인가하는 전압도 예시이며, 적절히 변경할 수 있고, 자화 고정층을 가열하기 위해서 가열층 및 가열층 연장부에 흘리는 전류의 값이나 전류를 흘리는 시간도 예시이며, 적절히 변경할 수 있다. 중간층이 가열층 및 가열층 연장부에 포함되는 경우도 있다.
실시예에 있어서는, 제2 고정층(32) 쪽이 제1 고정층(31)보다도 큰 보자력을 갖는다고 했으나, 이것으로 한정되는 것은 아니다. 도 8a, 도 8b, 도 9a 및 도 9b에는, 실시예 1의 불휘발성 메모리 셀의 변형예의 동작 상태를 모식적으로 나타내지만, 제1 고정층(31) 쪽이 제2 고정층(32)보다도 큰 보자력을 갖고 있어도 된다. 또한, 선택용 트랜지스터(전계 효과 트랜지스터)(TR)를 NMOS로 구성하고 있지만, PMOS로 구성해도 된다. 예를 들어, 도 8a에 나타내는 상태에 있어서, 가열층(40) 및 가열층 연장부(41)에 전류를 흘림으로써, 가열층(40)은 발열하여, 자화 고정층(30)을 가열한다. 이에 의해, 자화 고정층(30)의 온도가 상승하고, 제1 고정층(참조층)(31)과 제2 고정층(32)의 보자력은, 가열 전과 비교하면 감소한다. 이렇게 해서, 제1 고정층(31)과 제2 고정층(32)의 반강자성적 결합을 해제하여, 제1 고정층(31)의 자화 방향과 제2 고정층(32)의 자화 방향과 기억층(20)의 자화 방향을 동방향(동일한 방향)으로 한다. 도시한 예에 있어서는, 제1 고정층(31) 쪽이 제2 고정층(32)보다도 큰 보자력을 갖는다. 따라서, 제1 고정층(31)의 자화 방향과, 기억층(20)의 자화 방향이 동방향(동일한 방향)이 된다(도 8b의 개념도를 참조). 가열층(40) 및 가열층 연장부(41)에 전류를 흘리는 것을 중지하면, 제1 고정층(31)과 제2 고정층(32)의 반강자성적 결합이 부활한다(도 9a의 개념도를 참조). 즉, 제1 고정층(31)의 자화 방향은 그대로이지만, 제2 고정층(32)의 자화 방향이 역전한다. 그러나, 기억층(20)의 자화 방향은 유지되어, 기억층(20)에는 정보 「0」이 계속해서 기억된다. 이상의 결과로서, 기억층(20)의 자화 방향과 제1 고정층(31)의 자화 방향이 동일한 방향이 되고, 기억층(20)은 저저항 상태로 변화한다.
제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 일괄해서 제1 정보(정보 「0」)를 기입한 후, 가열층(40)에 의한 자화 고정층(30)의 가열을 중지하고, 제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 있어서, 원하는 불휘발성 메모리 셀(10)에 제2 정보(정보 「1」)를 기입한다(도 9b 참조). 구체적으로는, 제1 정보를 기입한 후, 자화 고정층(30)의 가열을 중지하고, NMOS로 구성된 선택용 트랜지스터(전계 효과 트랜지스터)(TR)를 작동시켜서, 원하는 불휘발성 메모리 셀(10)에 제2 정보를 기입한다. 또한, 불휘발성 메모리 셀(10)에 제2 정보를 기입할 때, 불휘발성 메모리 셀(10)에 있어서, 자화 고정층(30)으로부터 기억층(20)을 향해서 기입 전류를 흘린다. 바꿔 말하면, 기억층(20)으로부터 자화 고정층(30)을 향해서 전자를 흘린다. 구체적으로는, 가열층(40) 및 가열층 연장부(41)에, 예를 들어 Vdd를 인가하고, 배선층(센스선)(65)을 접지함으로써, 전술한 「기입-2」의 상태로 하고, 제2 정보(정보 「1」)를 기억층(20)에 기입한다.
또한, 본 개시는, 이하와 같은 구성을 취할 수도 있다.
[A01] 《메모리 셀 유닛》
복수의 불휘발성 메모리 셀이, 제1 방향 및 제1 방향과는 다른 제2 방향으로 2차원 매트릭스 형상으로 배열되어서 이루어지는 메모리 셀 유닛이며,
각 불휘발성 메모리 셀은, 자화 방향에 대응해서 정보를 기억하는 기억층과, 기억층의 자화 방향을 규정하는 자화 고정층이 적층되어서 이루어지는 적층 구조체 및 자화 고정층을 가열하여, 자화 고정층의 자화 방향을 제어하는 가열층을 구비하고 있는 메모리 셀 유닛.
[A02] 가열층은, 자화 고정층의 적어도 일부를 포함하고,
제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 있어서, 각 불휘발성 메모리 셀을 구성하는 가열층은, 가열층 연장부에 의해 연결되어 있고,
가열층 연장부는, 가열층과 동일한 층 구성을 갖는 [A01]에 기재된 메모리 셀 유닛.
[A03] 가열층은, 자화 고정층과 접해서 형성되어 있고,
제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 있어서, 각 불휘발성 메모리 셀을 구성하는 가열층은, 가열층 연장부에 의해 연결되어 있는 [A01]에 기재된 메모리 셀 유닛.
[A04] 가열층의 최대 폭은 가열층 연장부의 폭의 평균보다도 좁은 [A02] 또는 [A03]에 기재된 메모리 셀 유닛.
[A05] 가열층 및 가열층 연장부는 비트선을 겸하고 있는 [A02] 내지 [A04] 중 어느 한 항에 기재된 메모리 셀 유닛.
[A06] 자화 고정층과 기억층 사이에는 중간층이 형성되어 있고,
자화 고정층은, 중간층측으로부터, 제1 고정층, 비자성층 및 제2 고정층의 적층 구조를 갖고,
제1 고정층과 제2 고정층은 반강자성적 결합을 갖고,
자화 고정층의 가열시, 제1 고정층의 보자력과, 제2 고정층의 보자력은 다른 [A01] 내지 [A05] 중 어느 한 항에 기재된 메모리 셀 유닛.
[A07] 자화 고정층의 가열에 의해, 제1 고정층과 제2 고정층의 반강자성적 결합이 해제되어, 제1 고정층의 자화 방향과 제2 고정층의 자화 방향과 기억층의 자화 방향은 동방향(동일한 방향)이 되는 [A06]에 기재된 메모리 셀 유닛.
[A08] 제1 고정층과 제2 고정층 중, 보자력이 큰 쪽의 고정층의 자화 방향과, 기억층의 자화 방향이 동방향(동일한 방향)이 되는 [A07]에 기재된 메모리 셀 유닛.
[A09] 각 불휘발성 메모리 셀은, 전계 효과 트랜지스터를 포함하는 선택용 트랜지스터를 더 구비하고 있는 [A01] 내지 [A08] 중 어느 한 항에 기재된 메모리 셀 유닛.
[A10] 선택용 트랜지스터를 작동하지 않게 한 상태에서, 전류가 가열층에 흘려짐으로써 가열층이 발열하는 [A09]에 기재된 메모리 셀 유닛.
[A11] 기억층은 소스/드레인 영역의 한쪽에 접속되어 있는 [A09] 또는 [A10]에 기재된 메모리 셀 유닛.
[A12] 선택용 트랜지스터의 소스/드레인 영역의 다른 쪽은 배선층에 접속되어 있는 [A11]에 기재된 메모리 셀 유닛.
[A13] 선택용 트랜지스터의 게이트 전극은 워드선에 접속되어 있는 [A09] 내지 [A12] 중 어느 한 항에 기재된 메모리 셀 유닛.
[A14] 워드선은, 제2 방향으로 연장되어 있는 [A13]에 기재된 메모리 셀 유닛.
[A15] 각 불휘발성 메모리 셀의 적층 구조체는, 층간 절연층을 통해 선택용 트랜지스터의 상방에 형성되어 있는 [A09] 내지 [A14] 중 어느 한 항에 기재된 메모리 셀 유닛.
[A16] 불휘발성 메모리 셀은, 수직 자화 방식의 스핀 주입형 자기 저항 효과 소자를 포함하는 [A01] 내지 [A15] 중 어느 한 항에 기재된 메모리 셀 유닛.
[B01] 《불휘발성 메모리 셀》
자화 방향에 대응해서 정보를 기억하는 기억층과, 기억층의 자화 방향을 규정하는 자화 고정층이 적층되어서 이루어지는 적층 구조체 및 자화 고정층을 가열하여, 자화 고정층의 자화 방향을 제어하는 가열층을 구비하고 있는 불휘발성 메모리 셀.
[B02] 가열층은, 자화 고정층의 적어도 일부를 포함하고,
하나의 방향을 따라 인접하는 불휘발성 메모리 셀 사이에 있어서, 불휘발성 메모리 셀을 구성하는 가열층은, 가열층 연장부에 의해 연결되어 있고,
가열층 연장부는, 가열층과 동일한 층 구성을 갖는 [B01]에 기재된 불휘발성 메모리 셀.
[B03] 가열층은, 자화 고정층과 접해서 형성되어 있고,
하나의 방향을 따라 인접하는 불휘발성 메모리 셀 사이에 있어서, 불휘발성 메모리 셀을 구성하는 가열층은, 가열층 연장부에 의해 연결되어 있는 [B01]에 기재된 불휘발성 메모리 셀.
[B04] 가열층의 최대 폭은 가열층 연장부의 폭의 평균보다도 좁은 [B02] 또는 [B03]에 기재된 불휘발성 메모리 셀.
[B05] 가열층 및 가열층 연장부는 비트선을 겸하고 있는 [B02] 내지 [B04] 중 어느 한 항에 기재된 불휘발성 메모리 셀.
[B06] 자화 고정층과 기억층 사이에는 중간층이 형성되어 있고,
자화 고정층은, 중간층측으로부터, 제1 고정층, 비자성층 및 제2 고정층의 적층 구조를 갖고,
제1 고정층과 제2 고정층은 반강자성적 결합을 갖고,
자화 고정층의 가열시, 제1 고정층의 보자력과, 제2 고정층의 보자력은 다른 [B01] 내지 [B05] 중 어느 한 항에 기재된 불휘발성 메모리 셀.
[B07] 자화 고정층의 가열에 의해, 제1 고정층과 제2 고정층의 반강자성적 결합이 해제되어, 제1 고정층의 자화 방향과 제2 고정층의 자화 방향과 기억층의 자화 방향은 동방향(동일한 방향)이 되는 [B06]에 기재된 불휘발성 메모리 셀.
[B08] 제1 고정층과 제2 고정층 중, 보자력이 큰 쪽의 고정층의 자화 방향과, 기억층의 자화 방향이 동방향(동일한 방향)이 되는 [B07]에 기재된 불휘발성 메모리 셀.
[B09] 전계 효과 트랜지스터를 포함하는 선택용 트랜지스터를 더 구비하고 있는 [B01] 내지 [B08] 중 어느 한 항에 기재된 불휘발성 메모리 셀.
[B10] 선택용 트랜지스터를 작동하지 않게 한 상태에서, 전류가 가열층에 흘려짐으로써 가열층이 발열하는 [B09]에 기재된 불휘발성 메모리 셀.
[B11] 기억층은 소스/드레인 영역의 한쪽에 접속되어 있는 [B09] 또는 [B10]에 기재된 불휘발성 메모리 셀.
[B12] 선택용 트랜지스터의 소스/드레인 영역의 다른 쪽은 배선층에 접속되어 있는 [B11]에 기재된 불휘발성 메모리 셀.
[B13] 선택용 트랜지스터의 게이트 전극은 워드선에 접속되어 있는 [B09] 내지 [B12] 중 어느 한 항에 기재된 불휘발성 메모리 셀.
[B14] 워드선은, 하나의 방향과는 다른 방향으로 연장되어 있는 [B13]에 기재된 불휘발성 메모리 셀.
[B15] 적층 구조체는, 층간 절연층을 통해 선택용 트랜지스터의 상방에 형성되어 있는 [B09] 내지 [B14] 중 어느 한 항에 기재된 불휘발성 메모리 셀.
[B16] 수직 자화 방식의 스핀 주입형 자기 저항 효과 소자를 포함하는 [B01] 내지 [B15] 중 어느 한 항에 기재된 불휘발성 메모리 셀.
[C01] 《정보 기입 방법》
복수의 불휘발성 메모리 셀이, 제1 방향 및 제1 방향과는 다른 제2 방향으로 2차원 매트릭스 형상으로 배열되어서 이루어지고,
각 불휘발성 메모리 셀은, 자화 방향에 대응해서 정보를 기억하는 기억층과, 기억층의 자화 방향을 규정하는 자화 고정층이 적층되어서 이루어지는 적층 구조체를 구비하고 있는 메모리 셀 유닛에 있어서의 정보 기입 방법이며,
자화 고정층을 가열하고, 그로써, 자화 고정층의 자화 방향을 제어함으로써, 자화 고정층의 자화 방향에 기초하는 정보를 기억층에 기입하는, 정보 기입 방법.
[C02] 각 불휘발성 메모리 셀은, 적층 구조체를 구성하는 자화 고정층의 적어도 일부를 포함하는 가열층을 구비하고 있고,
제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 있어서, 각 불휘발성 메모리 셀을 구성하는 가열층은, 가열층 연장부에 의해 연결되어 있고,
가열층 연장부는, 가열층과 동일한 층 구성을 갖고,
가열층 및 가열층 연장부에 전류를 흘림으로써, 자화 고정층을 가열하는 [C01]에 기재된 정보 기입 방법.
[C03] 각 불휘발성 메모리 셀은, 적층 구조체를 구성하는 자화 고정층과 접해서 형성된 가열층을 구비하고 있고,
제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 있어서, 각 불휘발성 메모리 셀을 구성하는 가열층은, 가열층 연장부에 의해 연결되어 있고,
가열층 및 가열층 연장부에 전류를 흘림으로써, 자화 고정층을 가열하는 [C01]에 기재된 정보 기입 방법.
[C04] 가열층의 최대 폭은 가열층 연장부의 폭의 평균보다도 좁은 [C02] 또는 [C03]에 기재된 정보 기입 방법.
[C05] 가열층 및 가열층 연장부는 비트선을 겸하고 있는 [C02] 내지 [C04] 중 어느 한 항에 기재된 정보 기입 방법.
[C06] 자화 고정층을 가열함으로써, 제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 일괄해서 제1 정보를 기입하는 [C01] 내지 [C05]에 기재된 정보 기입 방법.
[C07] 제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 일괄해서 제1 정보를 기입한 후, 가열층에 의한 자화 고정층의 가열을 중지하고, 제1 방향을 따라 배열된 불휘발성 메모리 셀 군에 있어서, 원하는 불휘발성 메모리 셀에 제2 정보를 기입하는 [C06]에 기재된 정보 기입 방법.
[C08] 자화 고정층과 기억층 사이에는 중간층이 형성되어 있고,
자화 고정층은, 중간층측으로부터, 제1 고정층, 비자성층 및 제2 고정층의 적층 구조를 갖고,
제1 고정층과 제2 고정층은 반강자성적 결합을 갖고,
자화 고정층의 가열시, 제1 고정층의 보자력과, 제2 고정층의 보자력은 다른 [C01] 내지 [C07] 중 어느 한 항에 기재된 정보 기입 방법.
[C09] 자화 고정층의 가열에 의해, 제1 고정층과 제2 고정층의 반강자성적 결합을 해제하여, 제1 고정층의 자화 방향과 제2 고정층의 자화 방향과 기억층의 자화 방향을 동방향(동일한 방향)으로 하는 [C08]에 기재된 정보 기입 방법.
[C10] 제1 고정층과 제2 고정층 중, 보자력이 큰 쪽의 고정층의 자화 방향과, 기억층의 자화 방향이 동방향(동일한 방향)이 되는 [C09]에 기재된 정보 기입 방법.
[C11] 각 불휘발성 메모리 셀은, 전계 효과 트랜지스터를 포함하는 선택용 트랜지스터를 더 구비하고 있는 [C01] 내지 [C10] 중 어느 한 항에 기재된 정보 기입 방법.
[C12] 선택용 트랜지스터를 작동하지 않게 한 상태에서, 전류를 가열층에 흘림으로써 가열층을 발열시켜, 불휘발성 메모리 셀에 제1 정보를 기입하는 [C11]에 기재된 정보 기입 방법.
[C13] 제1 정보를 기입한 후, 자화 고정층의 가열을 중지하고, 선택용 트랜지스터를 작동시켜서, 원하는 불휘발성 메모리 셀에 제2 정보를 기입하는 [C12]에 기재된 정보 기입 방법.
[C14] 불휘발성 메모리 셀에 제2 정보를 기입할 때, 불휘발성 메모리 셀에 있어서, 기억층으로부터 자화 고정층을 향해서 전류를 흘리는 [C13]에 기재된 정보 기입 방법.
[C15] 기억층은 소스/드레인 영역의 한쪽에 접속되어 있는 [C11] 내지 [C14] 중 어느 한 항에 기재된 정보 기입 방법.
[C16] 선택용 트랜지스터의 소스/드레인 영역의 다른 쪽은 배선층에 접속되어 있는 [C15]에 기재된 정보 기입 방법.
[C17] 선택용 트랜지스터의 게이트 전극은 워드선에 접속되어 있는 [C11] 내지 [C16] 중 어느 한 항에 기재된 정보 기입 방법.
[C18] 워드선은, 제2 방향으로 연장되고 있는 [C17]에 기재된 정보 기입 방법.
[C19] 각 불휘발성 메모리 셀의 적층 구조체는, 층간 절연층을 통해 선택용 트랜지스터의 상방에 형성되어 있는 [C11] 내지 [C18] 중 어느 한 항에 기재된 정보 기입 방법.
[C20] 불휘발성 메모리 셀은, 수직 자화 방식의 스핀 주입형 자기 저항 효과 소자를 포함하는 [C01] 내지 [C19] 중 어느 한 항에 기재된 정보 기입 방법.
[D01] 《전자 기기》
[A01] 내지 [A16] 중 어느 한 항에 기재된 메모리 셀 유닛을 구비하고 있는 전자 기기.
10: 불휘발성 메모리 셀,
11: 적층 구조체
20: 기억층
21: 중간층
22: 캡층
30: 자화 고정층
31: 제1 고정층
32: 제2 고정층
33: 비자성층
40, 42: 가열층
41, 43: 가열층 연장부
50: 하지층
51: 절연 재료층
52: 접속 구멍
53: 접속부
61: 게이트 전극
62: 게이트 절연층
63: 채널 형성 영역
64A: 소스/드레인 영역의 한쪽
64B: 소스/드레인 영역의 다른 쪽
65: 배선층(센스선)
67A, 67B: 접속 구멍
67C: 랜딩 패드부
68, 69: 층간 절연층
TR: 선택용 트랜지스터(전계 효과 트랜지스터)
BL: 비트선
WL: 워드선

Claims (20)

  1. 메모리 셀 유닛으로서,
    제1 방향 및 제1 방향과는 다른 제2 방향으로 2차원 매트릭스 형상의 복수의 불휘발성 메모리 셀의 배열
    을 포함하고,
    복수의 불휘발성 메모리 셀 중 각 불휘발성 메모리 셀은,
    자화 방향에 기초하여 정보를 기억하도록 구성되는 기억층과, 기억층의 자화 방향을 규정하도록 구성되는 자화 고정층을 포함하는 적층 구조체; 및
    자화 고정층을 가열하고, 가열된 자화 고정층에 기초하여 자화 고정층의 자화 방향을 제어하도록 구성되는 가열층
    을 포함하고,
    가열층은 자화 고정층의 적어도 일부를 포함하고,
    제1 방향을 따라 배열된 복수의 불휘발성 메모리 셀 군에 있어서, 복수의 불휘발성 메모리 셀 중 각 불휘발성 메모리 셀을 구성하는 가열층은, 가열층 연장부에 의해 각각 연결되어 있고,
    가열층 연장부는 가열층과 동일한 층 구성을 갖는, 메모리 셀 유닛.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    가열층의 최대 폭은 가열층 연장부의 폭의 평균보다도 좁은 메모리 셀 유닛.
  5. 제1항에 있어서,
    가열층 및 가열층 연장부는 비트선을 겸하도록 구성되는 메모리 셀 유닛.
  6. 제1항에 있어서,
    자화 고정층과 기억층 사이의 중간층을 더 포함하고,
    자화 고정층은, 중간층측으로부터, 제1 고정층, 비자성층 및 제2 고정층의 적층 구조를 갖고,
    제1 고정층과 제2 고정층은 반강자성적 결합을 갖고,
    자화 고정층의 가열시, 제1 고정층의 보자력과, 제2 고정층의 보자력은 다른 메모리 셀 유닛.
  7. 제6항에 있어서,
    자화 고정층의 가열에 의해, 제1 고정층과 제2 고정층의 반강자성적 결합이 해제되어, 제1 고정층의 자화 방향과 제2 고정층의 자화 방향과 기억층의 자화 방향은 동방향이 되는 메모리 셀 유닛.
  8. 제7항에 있어서,
    제1 고정층과 제2 고정층 중, 보자력이 큰 쪽의 고정층의 자화 방향과, 기억층의 자화 방향이 동방향이 되는 메모리 셀 유닛.
  9. 제1항에 있어서,
    복수의 불휘발성 메모리 셀 중 각 불휘발성 메모리 셀은, 전계 효과 트랜지스터를 포함하는 선택용 트랜지스터를 더 구비하고 있는 메모리 셀 유닛.
  10. 제9항에 있어서,
    가열층은 선택용 트랜지스터를 작동하지 않게 한 상태에서, 가열층에 흐르는 전류에 기초하여 발열하도록 더 구성되는 메모리 셀 유닛.
  11. 제9항에 있어서,
    기억층은 선택용 트랜지스터의 소스 영역 또는 드레인 영역 중 어느 한쪽에 접속되어 있는 메모리 셀 유닛.
  12. 제9항에 있어서,
    선택용 트랜지스터의 게이트 전극은 워드선에 접속되어 있는 메모리 셀 유닛.
  13. 제1항에 있어서,
    복수의 불휘발성 메모리 셀 중 각 불휘발성 메모리 셀은, 수직 자화 방식의 스핀 주입형 자기 저항 효과 소자를 더 포함하는 메모리 셀 유닛.
  14. 불휘발성 메모리 셀로서,
    자화 방향에 기초하여 정보를 기억하도록 구성되는 기억층과, 기억층의 자화 방향을 규정하도록 구성되는 자화 고정층을 포함하는 적층 구조체; 및
    자화 고정층을 가열하고, 자화 고정층의 자화 방향을 제어하도록 구성되는 가열층
    을 포함하고,
    가열층은 자화 고정층의 적어도 일부를 포함하고,
    복수의 불휘발성 메모리 셀 중 각 불휘발성 메모리 셀을 구성하는 가열층은, 복수의 불휘발성 메모리 셀의 배열 중 제1 방향을 따라 배열된 복수의 불휘발성 메모리 셀 군에 있어서, 가열층 연장부에 의해 각각 연결되어 있고,
    가열층 연장부는 가열층과 동일한 층 구성을 갖는 불휘발성 메모리 셀.
  15. 메모리 셀 유닛 내의 정보 기입 방법으로서,
    자화 고정층을 가열함으로써, 자화 고정층의 자화 방향을 제어하는 단계, 및
    자화 고정층의 자화 방향에 기초하는 정보를 기억층에 기입하는 단계
    를 포함하고,
    메모리 셀 유닛은 제1 방향 및 제1 방향과는 다른 제2 방향으로 2차원 매트릭스 형상의 복수의 불휘발성 메모리 셀의 배열을 포함하고,
    복수의 불휘발성 메모리 셀 중 각 불휘발성 메모리 셀은,
    자화 고정층과, 기억층의 자화 방향에 기초하여 정보를 기억하도록 구성되는 기억층을 포함하는 적층 구조체; 및
    자화 고정층을 가열하도록 구성되는 가열층
    을 포함하고,
    가열층은 자화 고정층의 적어도 일부를 포함하고,
    제1 방향을 따라 배열된 복수의 불휘발성 메모리 셀 군에 있어서, 복수의 불휘발성 메모리 셀 중 각 불휘발성 메모리 셀을 구성하는 가열층은, 가열층 연장부에 의해 각각 연결되어 있고,
    가열층 연장부는 가열층과 동일한 층 구성을 갖고,
    자화 고정부는 가열층 및 가열층 연장부에 전류를 흘림으로써 가열되는 정보 기입 방법.
  16. 삭제
  17. 삭제
  18. 제15항에 있어서,
    자화 고정층을 가열함으로써, 제1 방향을 따라 배열된 복수의 불휘발성 메모리 셀 군에 일괄해서 제1 정보를 기입하는 단계를 더 포함하는 정보 기입 방법.
  19. 제18항에 있어서,
    제1 방향을 따라 배열된 복수의 불휘발성 메모리 셀 군에 일괄해서 제1 정보를 기입한 후, 가열층에 의한 자화 고정층의 가열을 중지하는 단계; 및
    제1 방향을 따라 배열된 복수의 불휘발성 메모리 셀 군에 있어서, 원하는 불휘발성 메모리 셀에 제2 정보를 기입하는 단계
    를 더 포함하는 정보 기입 방법.
  20. 전자 기기로서,
    메모리 셀 유닛을 포함하고,
    메모리 셀 유닛은,
    제1 방향 및 제1 방향과는 다른 제2 방향으로 2차원 매트릭스 형상의 복수의 불휘발성 메모리 셀의 배열
    을 포함하고,
    복수의 불휘발성 메모리 셀 중 각 불휘발성 메모리 셀은,
    자화 방향에 기초하여 정보를 기억하도록 구성되는 기억층과, 기억층의 자화 방향을 규정하도록 구성되는 자화 고정층을 포함하는 적층 구조체; 및
    자화 고정층을 가열하고, 가열된 자화 고정층에 기초하여 자화 고정층의 자화 방향을 제어하도록 구성되는 가열층
    을 포함하고,
    가열층은 자화 고정층의 적어도 일부를 포함하고,
    제1 방향을 따라 배열된 복수의 불휘발성 메모리 셀 군에 있어서, 복수의 불휘발성 메모리 셀 중 각 불휘발성 메모리 셀을 구성하는 가열층은, 가열층 연장부에 의해 각각 연결되어 있고,
    가열층 연장부는 가열층과 동일한 층 구성을 갖는, 전자 기기.
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