JP6815297B2 - 磁気メモリ - Google Patents

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Description

本発明の実施形態は、磁気メモリに関する。
近年、スピン軌道相互作用書込み（ＳＯＴ(Spin Orbit Torque)）を利用した磁気メモリ（ＳＯＴ−ＭＲＡＭ(Magnetic Random Access Memory)）に関する研究開発が盛んに行なわれている。このＳＯＴ−ＭＲＡＭに用いられるメモリ素子は、導電性の非磁性層（ＳＯ層とも呼ばれる）上に、記憶層、非磁性層、および参照層の積層構造を有するＭＴＪ(Magnetic Tunnel Junction)素子を配置した構成を有し、導電性の非磁性層に電流を流すことにより記憶層の磁化方向を反転する。また、読み出しは、記憶層および非磁性層を介して導電性の非磁性層と参照層との間に読出し電流を流すことにより行う。
これに対して、ＳＴＴ(Spin Transfer Torque)を利用して書込みを行う磁気メモリ（ＳＴＴ−ＭＲＡＭ）も知られている。このＳＴＴ−ＭＲＡＭのメモリ素子は、記憶層、非磁性層、および参照層の積層構造を有するＭＴＪ素子を備え、記憶層と参照層との間に書込み電流を流すことにより、記憶層の磁化方向を反転する。また、読み出し電流は、非磁性層を介して記憶層と参照層との間に読出し電流を流すことにより行う。
このＳＴＴ−ＭＲＡＭにおいては、読出し電流経路と書込み電流経路が同一であるため、微細化に伴い素子特性のバラつきが増大する。このため、読出し電流、書込み電流、ＭＴＪ素子に接続されＭＴＪ素子を選択するトランジスタの電流、ＭＴＪ素子の破壊電流の間のマージンを、各電流バラつきを抑えることで確保することが難しくなっている。
一方、ＳＯＴ−ＭＲＡＭにおいては、読出し電流経路と書込み電流経路が異なるため、よりばらつきに対するマージンが大きい。このため、読出し電流、ＭＴＪ素子に接続されＭＴＪ素子を選択するトランジスタの電流、ＭＴＪ素子の非磁性層の破壊電流のバラつき、書込み電流、ＳＯ層へのエレクトロマイグレーション電流のバラツキを制御すればよい。したがって、メモリ素子を微細化（大容量化）したときのバラツキマージンは、ＳＴＴ−ＭＲＡＭに対して有利となる。
しかし、ＳＯＴ−ＭＲＡＭにおいては、Ｆを最初加工寸法とすると、メモリ素子を含むセル占有面積が１２Ｆ２と大きいこと、書込み効率（＝Δ／Ｉｃ）が０．３とまだ効率が良くないことなど、ＳＴＴ−ＭＲＡＭよりも劣る点があり、これらを解決する必要がある。
セル占有面積を小さくすることが可能なＳＯＴ−ＭＲＡＭが知られている。このＳＯＴ−ＭＲＡＭは、メモリセルとして、ＳＯ層上に複数のＭＴＪ素子（メモリ素子）からなるストリングを配置した構成を有している。この構成のＳＯＴ−ＭＲＡＭは、１ビット（１メモリ素子）当たりのセル占有面積が６．７５Ｆ２まで縮小することが可能となり、大容量の電圧駆動磁気メモリが実現することができる。しかし、この構成を採用するためには、ＳＯＴ書込みに加え、ＭＴＪ素子に電圧を印加することにより、記憶層の磁気異方性（保磁力）を変化させる電圧アシスト磁気異方性制御技術を併せて用いることが望まれる。
米国特許第９１０５８３０号明細書
本実施形態は、書込み効率が良い磁気メモリを提供する。
本実施形態の磁気メモリは、第１乃至第３端子と、第１乃至第３領域を有し、前記第２領域は前記第１領域と前記第３領域との間に位置し、前記第１領域は前記第１端子に電気的に接続され、前記第３領域は前記第２端子に電気的に接続された非磁性の導電層と、前記第２領域に対応して配置された磁気抵抗素子であって、前記第３端子に電気的に接続された第１磁性層と、前記第１磁性層と前記第２領域との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された非磁性層と、を有する磁気抵抗素子と、を備え、前記導電層は、ｆｃｃ構造を有する合金を含み、前記合金は、ＩｒとＴａとを含む合金、ＩｒとＶとを含む合金、ＡｕとＶとを含む合金、ＡｕとＮｂとを含む合金、およびＰｔとＶとを含む合金からなる群から選択された少なくとも１つを含む。
ＳＯＴ−ＭＲＡＭのメモリセルの一課題を説明する写真。 スピンホール角の導電層の厚さ依存性を示すグラフ。 図３（ａ）乃至３（ｃ）は、電圧異方性効果を用いた時のＳＯＴ反転電流密度の変化を示す図。 第１実施形態による磁気メモリのメモリセルを示す斜視図。 第１実施形態の変形例による磁気メモリのメモリセルを示す断面図。 書込み電流密度のＩｒ９０Ｔａ１０層の厚さ依存性を示す図。 第２実施形態による磁気メモリのメモリセルを示す斜視図。 第２実施形態の変形例による磁気メモリを示す断面図。 第２実施形態の変形例の磁気メモリにおける記憶層の磁化のＳＯＴ電流による反転電流密度Ｊｃを測定した結果を示す図。 第３実施形態による磁気メモリのメモリセルを示す斜視図。 第３実施形態の磁気メモリの書込み方法を説明する図。 第３実施形態の磁気メモリの書込み方法を説明する図。 第３実施形態の磁気メモリの効果を説明する図。 第３実施形態の変形例の磁気メモリの効果を説明する図。 第４実施形態による磁気メモリを示す斜視図。
本発明の実施形態を説明する前に、本発明に至った経緯を説明する。
まず、前述したように、ＳＴＴ−ＭＲＡＭに比較して、ＳＯＴ−ＭＲＡＭは、まだ書込み効率が悪く、その効率を向上する必要がある。書込み効率は、熱安定性の指標であるΔ（＝Ｅ／ｋＴ）を平均書込み電流Ｉｃで割った値（＝Δ／Ｉｃ）で定義される。ここで、Ｅは、記憶層と参照層のスピンが平行である場合と反平行である場合の間のエネルギー障壁の高さを示し、Ｉｃは、記憶層のスピンが平行→反平行になる場合と、反平行→平行になる場合の電流Ｉｐ、Ｉａｐの平均値Ｉｃ（＝（Ｉａ＋Ｉｐ）／２）である。ＳＯＴ−ＭＲＡＭにおいては、書込み効率を大きくすることが望まれる。
ＳＯＴ−ＭＲＡＭのメモリセルを実際に作製した場合におけるＭＴＪ素子近傍の断面をＴＥＭ(Transmission Electron Microscope)で測定した写真を図１に示す。このメモリセルは、Ｔａからなる厚さが９．７ｎｍの導電層（ＳＯ層とも云う）上にＭＴＪ素子を形成したものである。図１からわかるように、ＭＴＪ素子の直下以外の領域の導電層と層間絶縁膜が接した領域では、導電層の表面が酸化してしまい、９．７ｎｍの厚さが５．３ｎｍまで減少してしまう。すなわち、酸化される層の厚さが４．４（＝９．７−５．３）ｎｍとなる。
図２に、スピンホール角ΘＳＨの、非磁性重金属元素を含む導電層の厚さ依存性を測定した結果を示す。なお、この図４においては、導電層としては、β−Ｔａが用いられている。書込み電流密度Ｊｃ（＝Ｉｃ／ＳＯ層の断面積）は、スピンホール角ΘＳＨの絶対値と比例関係、すなわち
Ｊｃ ∝ ｜ΘＳＨ｜
にある。このため、例えば、ＳＯ層の厚さtＴａを１０ｎｍから６ｎｍで薄膜化すると、書込み電流の平均値Ｉｃは１／２．８倍となり、小さくなる。したがって、書き込み電流を低減するためには導電層の厚さを薄くしたほうがよい。しかし、図１で説明したように、導電層の厚さを６ｎｍまで薄膜化すると導電層の、ＭＴＪ素子が形成された領域以外の領域の厚さは１．６（＝６−４．４）ｎｍとなってしまう。このため、導電層が高抵抗化してしまい、もはや電極としての役割を果たさないという問題点がある。
また、更なる課題がある。メモリセルとして、ＳＯ層上に複数のＭＴＪ素子からなるストリングが配置されたＳＯＴ−ＭＲＡＭにおいて、電圧アシスト磁気異方性制御技術が用いられる。この電圧アシスト磁気異方性制御技術の一特性を図３（ａ）乃至３（ｃ）に示す。このＳＯＴ−ＭＲＡＭにおいて、ＭＴＪ素子に＋１Ｖの電圧を印加すると、ＳＯＴの反転に必要な電流密度が増大し（図３（ａ）、３（ｃ））、ＭＴＪ素子に−１Ｖの電圧を印加するとＳＯＴの反転に必要な電流密度が減少する（図３（ｂ）、３（ｃ））。このＳＯＴ−ＭＲＡＭのアーキテクチャでは、高密度にメモリ素子（ＭＴＪ素子）を配置することが可能で、選択したメモリ素子にＳＯＴに流すための１パルスの電圧で一括して書込みを行うことができるため、低消費電力化を実現することが可能である。しかし、選択のメモリ素子と比選択のメモリ素子の書込み電流密度の差が、メモリ素子ごとの書込み電流密度のばらつきよりも小さいと、書込み時に誤書込み（ＷＤＥ(Write Disturb Error)）が生じる可能性がある。また、上記説明では、ＭＴＪ素子に±１Ｖの電圧を印加した例を示したが、±１Ｖの電圧の印加は極薄膜を有するＭＴＪ素子にとっては過酷であり、トンネル障壁の破壊（信頼性）を生じる可能性がある。
書込み電流を小さくするためには、前述したように、スピンホール角ΘＳＨが大きな材料を用いることが好ましい。その材料としては、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ａｇまたはこれら合金、Ｃｕ−Ｂｉなどが知られている。また、β―Ｗを成膜する際に希ガスＡｒに酸素（Ｏ２）を混ぜて成膜すると、現段階で最大値であるΘＳＨ＝−０．５が得られることが知られている（Nature Comm. DOI:10.1038/ncomms10644）。また最近、Ａｕに１０％ほどのＴａを混入した厚さが１０ｎｍのＡｕ０．９Ｔａ０．１でスピンホール角θＳＨ が０．５程度が得られたことが報告されている（Intermag2017AM-01 by Spintec (Fert, Jaffres)）。
そこで、本発明者達は鋭意研究に努め、書込み効率が良い磁気メモリを発明し、更に、電圧アシスト磁気異方性制御技術を用いることのできる磁気メモリを発明した。これらを以下の実施形態で説明する。
一実施形態の磁気メモリは、第１乃至第３端子と、第１乃至第３領域を有し、前記第２領域は前記第１領域と前記第３領域との間に位置し、前記第１領域は前記第１端子に電気的に接続され、前記第３領域は前記第２端子に電気的に接続された非磁性の導電層と、前記第２領域に対応して配置された磁気抵抗素子であって、前記第３端子に電気的に接続された第１磁性層と、前記第１磁性層と前記第２領域との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された非磁性層と、を有する磁気抵抗素子と、を備え、前記導電層は、ｆｃｃ構造を有する合金を含み、前記合金は、ＩｒとＴａとを含む合金、ＩｒとＶとを含む合金、ＡｕとＶと含む合金、ＡｕとＮｂとを含む合金、およびＰｔとＶとを含む合金からなる群から選択された少なくとも１つを含む。
（第１実施形態）
第１実施形態による磁気メモリについて図４を参照して説明する。第１実施形態の磁気メモリは、ＳＯＴ−ＭＲＡＭであって、少なくとも１つのメモリセルを有し、このメモリセル１０を図４に示す。このメモリセル１０は、非磁性の導電層（以下、ＳＯ層とも云う）１２ａ、１２ｂと、導電層１２ａ上に配置されたメモリ素子となる磁気抵抗素子（例えば、ＭＴＪ素子）２０と、スイッチ素子３０と、配線４０と、を備えている。導電層１２ｂは導電層１２ａに接続されている。導電層１２ａは端子（第１端子）１３ａを有し、導電層１２ｂは端子（第２端子）１３ｂを有している。なお、導電層１２ｂは削除してもよい。この場合、端子１３ｂは、導電層１２ａに配置され、ＭＴＪ素子２０は、端子１３ａと端子１３ｂとの間の導電層１２ａの領域に配置される。導電層１２ａ、１２ｂは導電性の非磁性層であり、電流を流したときにスピン流を発生し、磁気抵抗素子の記憶層にスピントルク(ＳＯＴ(Spin Obit Torque))を与える。すなわち、導電層１２ａはスピン軌道相互作用を担う導電性の非磁性層となる。なお、図４では、スイッチ素子３０としてトランジスタを用いたが、制御信号に基づいてオン／オフするトランジスタ以外のスイッチ素子を用いても良い。
磁気抵抗素子２０は、磁化方向が可変の記憶層（第２磁性層）２１と、磁化方向が固定された参照層（第１磁性層）２３と、記憶層２１と参照層２３との間に配置された非磁性層（第１非磁性層）２２と、を備えている。ここで、「磁化方向が可変」であるとは、書き込みの前後で磁化方向が変化可能であることを意味し、「磁化方向が固定」であるとは、書き込みの前後で磁化方向が変化しないことを意味する。記憶層２１は導電層１２ａに接続され、参照層２３は配線４０に接続されている。トランジスタ３０はソースおよびドレインの一方（以下、端子とも云う）が導電層１２ａの端子１３ａに接続される。なお、トランジスタ３０のソースおよびドレインの他方（以下、端子とも云う）およびゲート（以下、制御端子とも云う）は、図示しない制御回路に接続される。また、導電層１２ｂの端子１３ｂは、図４に示すように、接地されるか、または上記制御回路に接続される。また、上記制御回路は配線４０とも接続される。
このＳＯＴ−ＭＲＡＭにおいては、書き込み動作は、トランジスタ３０を介して端子１３ａと端子１３ｂとの間の導電層１２ａ、１２ｂに書き込み電流Ｉｗを流すことにより行い、読み出し動作はトランジスタ３０を介して端子１３ａ、導電層１２ａ、磁気抵抗素子２０、および配線４０に読み出し電流Ｉｒを流すことにより行う。すなわち、書き込み経路と読み出し電流経路が異なっている。
なお、書込み動作において、書き込み電流Ｉｗを導電層１２ａに流すと、アップスピンおよびダウンスピンのうちの一方にスピン偏極された電子１４ａが導電層１２ａの上面側に流れ、他方にスピン偏極された電子１４ｂが導電層１２ａの下面側に流れる。これにより、スピン流が発生し、磁気抵抗素子２０の記憶層２１にスピントルクを及ぼし、記憶層２１の磁化方向を反転させることが可能になる。なお、後述する第３実施形態のように、書き込み動作において、図示しないトランジスタを介して磁気抵抗素子２０の参照層２３に電圧を印加しても良い。電圧を印加することにより、ＭＴＪ素子２０の記憶層２１の一軸磁気異方性を変化させ、記憶層２１の磁化方向を反転し易くすることが可能である。
第１実施形態の磁気メモリにおいては、導電層１２ａ、１２ｂは、ｆｃｃ(face-centered cubic)構造を有する合金であって、この合金は、Ｉｒ−Ｔａ、Ｉｒ−Ｖ、Ａｕ−Ｖ、Ａｕ−Ｎｂ、およびＰｔ−Ｖからなる群から選択された少なくとも１つの合金を含むか、または、またはこれら合金を少なくとも２つを選択して合金化した材料が用いられる。ここで、例えばＩｒ−Ｔａは、ＩｒとＴａとを含む合金を意味する。また、記号「ＩｒＴａ」もＩｒとＴａとを含む合金を意味する。
上記材料がｆｃｃ構造を有することにより、電圧アシスト磁気異方性制御の効果が大きくかつ導電層のスピンホール角も大きくすることができる。このため、上記材料を導電層に用いることにより、記憶層２１に同じ磁性層（すなわち同じ指標Δを有する磁性層）を用いた時、他の材料を導電層に用いた場合に比べて反転電流Ｉｃを低減することができる。
なお、上記反転電流の低減は、Ｉｒ１−ｘＴａｘ（ｘ＝０．０５〜０．４）、Ｉｒ１−ｘＶｘ（ｘ＝０．０５〜０．３５）、Ａｕ１−ｘＶｘ（ｘ＝０．０５〜０．５）、Ａｕ１−ｘＮｂｘ（ｘ＝０．０５〜０．３５）、Ｐｔ１−ｘＶｘ（ｘ＝０．０５〜０．３５）で観測される。なお、Ｉｒ１−ｘＴａｘ（ｘ＝０．０５〜０．４）、Ｉｒ１−ｘＶｘ（ｘ＝０．０５〜０．３５）、Ａｕ１−ｘＶｘ（ｘ＝０．０５〜０．５）、Ａｕ１−ｘＮｂｘ（ｘ＝０．０５〜０．３５）、Ｐｔ１−ｘＶｘ（ｘ＝０．０５〜０．３５）はそれぞれ、ｆｃｃ構造を有することが好ましい。
以上説明したように、第１実施形態によれば、書込み効率のよい磁気メモリを得ることができる。
（変形例）
第１実施形態の変形例による磁気メモリについて図５を参照して説明する。この変形例の磁気メモリは、図４に示す第１実施形態の磁気メモリにおいて、導電層１２ａが導電層１２ａ１および導電層１２ａ２の積層構造を有している（図５）。導電層１２ａ１上にＭＴＪ素子２０が配置される。導電層１２ａ１は第１実施形態と同様に、Ｉｒ１−ｘＴａｘ（ｘ＝０．０５〜０．４）、Ｉｒ１−ｘＶｘ（ｘ＝０．０５〜０．３５）、Ａｕ１−ｘＶｘ（ｘ＝０．０５〜０．５）、Ａｕ１−ｘＮｂｘ（ｘ＝０．０５〜０．３５）、Ｐｔ１−ｘＶｘ（ｘ＝０．０５〜０．３５）で観測される。なお、Ｉｒ１−ｘＴａｘ（ｘ＝０．０５〜０．４）、Ｉｒ１−ｘＶｘ（ｘ＝０．０５〜０．３５）、Ａｕ１−ｘＶｘ（ｘ＝０．０５〜０．５）、Ａｕ１−ｘＮｂｘ（ｘ＝０．０５〜０．３５）、またはＰｔ１−ｘＶｘ（ｘ＝０．０５〜０．３５）であるか、またはこれら合金のうちの少なくとも２つを合金化した材料が用いられる。
導電層１２ａは厚さが５ｎｍのＴａ層１２ａ２および厚さがｔｎｍのＩｒ９０Ｔａ１０層１２ａ１の２層構造を有し、層１２ａ１上に、ＣｏＦｅＢ（２ｎｍ）／ＭｇＯ（１．５ｎｍ）／ＣｏＦｅＢ（１．２ｎｍ）／Ｃｏ（０．６ｎｍ）／Ｒｕ（０．９ｎｍ）／ＣｏＦｅ（１．８ｎｍ）／ＩｒＭｎ（８ｎｍ）／Ｔａ（５ｎｍ）からなる面内磁化ＭＴＪ素子２０を配置したサンプルを作成する。すなわち、記憶層２１が厚さ１．８ｎｍのＣｏＦｅＢ層、非磁性絶縁層２２が厚さが１．５ｎｍのＭｇＯ層であり、参照層２３が厚さ１．２ｎｍのＣｏＦｅＢ層、厚さが０．６ｎｍのＣｏ層、厚さが０．９ｎｍのＲｕ層、および厚さが１．８ｎｍのＣｏＦｅ層からなる積層構造を有している。この参照層２３上に厚さが８ｎｍのＩｒＭｎ層を配置し、このＩｒＭｎ層上に厚さが５ｎｍのＴａ層を配置している。このサンプルのＩｒ９０Ｔａ１０層１２ａ１の厚さｔ（ｎｍ）を１ｎｍ〜１２ｎｍの範囲で変化させた場合のＭＴＪ素子２０における記憶層２１の磁化のＳＯＴ電流による反転電流密度Ｊｃを測定した結果を図６に示す。この図６からわかるように、Ｉｒ９０Ｔａ１０層の厚さｔが３ｎｍ以上であれば反転電流密度Ｊｃが低下し、厚さｔが５ｎｍ以上であれば更に低減している。
また、上記反転電流の低減は、Ｉｒ１−ｘＴａｘ（ｘ＝０．０５〜０．４）、Ｉｒ１−ｘＶｘ（ｘ＝０．０５〜０．３５）、Ａｕ１−ｘＶｘ（ｘ＝０．０５〜０．５）、Ａｕ１−ｘＮｂｘ（ｘ＝０．０５〜０．３５）、またはＰｔ１−ｘＶｘ（ｘ＝０．０５〜０．３５）でも観測される。また、これら合金のうちの少なくとも２つを選択して合金化した材料を導電層１２ａに用いても図６と同様の傾向を示す。
この変形例も、書込み電流を低減することができ、低消費電力化が可能である磁気メモリを得ることができる。また、第１実施形態と同様に、書込み効率のよい磁気メモリを得ることができる。
（磁性材料）
第１実施形態およびその変形例において、記憶層２１、参照層２３の磁性材料としては、特に制限は無く、Ｎｉ−Ｆｅ合金、Ｃｏ−Ｆｅ合金、Ｃｏ−Ｆｅ−Ｎｉ合金、または、（Ｃｏ，Ｆｅ）−（Ｂ）、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｂ）、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｂ）−（Ｐ，Ａｌ，Ｍｏ，Ｎｂ，Ｍｎ）系またはＣｏ−（Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｔｉ）系などのアモルファス材料、Ｃｏ−Ｆｅ−Ａｌ系、Ｃｏ−Ｆｅ−Ｓｉ系、Ｃｏ−Ｍｎ−Ｓｉ系、Ｃｏ−Ｍｎ−Ａｌなどのホイスラー材料からなる群より選ばれる少なくとも１種の材料を用いることが好ましい。より好ましくは、積層構造を取ることが好ましい。
また、記憶層２１はメモリ素子を３０ｎｍ以下の間隔で高密度にメモリ素子を配置した場合、積層構造を用いることが好ましい。
上記積層構造は、磁性層のスピンが膜面（例えば、積層構造の上面）に平行な場合、ＣｏＦｅ（Ｂ）／非磁性金属（Ｃｕ，Ａｇ，またはＡｕのうちの一つ）／ＣｏＦｅ（Ｂ）、Ｆｅ（ＣｏＢ）／Ｃｒ／Ｆｅ（ＣｏＢ）、Ｍｎ系ホイスラー合金／ＭｇＯ／Ｍｎ系ホイスラー合金、またはｆｃｃ磁性層／非磁性金属（ＲｕまたはＩｒ）／ｆｃｃ磁性層／（Ｔａ，Ｗ，Ｍｏ）／ＣｏＦｅＢを含むことが好ましい。ここで、ＣｏＦｅ（Ｂ）は、Ｂ（ボロン）を含んでいてもよいし、含まなくてもよい。すなわち、ＣｏＦｅＢまたはＣｏＦｅを意味する。同様に、Ｆｅ（ＣｏＢ）はＦｅまたはＦｅＣｏＢを意味する。（Ｔａ，Ｗ，Ｍｏ）は、Ｔａ、Ｗ、およびＭｏのうちの少なくとも一つの元素を意味する。
また、上記積層構造は、磁性層のスピンが膜面に垂直な場合、Ｃｏ（Ｆｅ）（Ｂ）／Ｐｔ／Ｃｏ（Ｆｅ）（Ｂ）、Ｃｏ（Ｆｅ）（Ｂ）／Ｐｄ／Ｃｏ（Ｆｅ）（Ｂ）、Ｃｏ（Ｆｅ）（Ｂ）／Ｎｉ／Ｃｏ（Ｆｅ）（Ｂ）、（Ｃｏ／Ｐｔ）ｎ／Ｒｕ、またはＩｒ／（Ｃｏ／Ｐｔ）ｍ（トンネル絶縁膜との界面にはＣｏＦｅＢ入れる）、またはｆｃｃ磁性層／非磁性金属（ＲｕまたはＩｒ）／ｆｃｃ磁性層／（Ｔａ，Ｗ，Ｍｏ）／ＣｏＦｅＢを含むことが好ましい。
また、参照層２３としては一方向異方性を、記憶層２１としては、一軸異方性を有することが望ましい。またその厚さは０．１ｎｍから１０ｎｍが好ましい。さらに、これらの磁性層の厚さは、超常磁性にならない程度の厚さが必要であり、０．４ｎｍ以上であることがより望ましい。
また、これら磁性材料には、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｍｇ（マグネシウム）、Ｓｉ（シリコン）、Ｂｉ（ビスマス）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）、Ｂ（ボロン）などの非磁性元素を添加して磁気特性を調節したり、その他、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
特に、ＭＴＪ素子２０のトンネル絶縁層２２に近い磁性層にはＭＲ（磁気抵抗）が大きくなるＣｏ−Ｆｅ，Ｃｏ−Ｆｅ−Ｎｉ、ＦｅリッチＮｉ−Ｆｅを用い、トンネル絶縁層と接していない磁性層にはＮｉリッチＮｉ−Ｆｅ，ＮｉリッチＮｉ−Ｆｅ−Ｃｏ、またはＣｏＦｅＢなどのアモルファス材料を用いるとＭＲを大きく保ったまま，スイッチング電流のばらつきを抑えることができ、より好ましい。
参照層２３は、特にあまり材料の制限はなく、より安定に固着されることが好ましい。 より具体的には、磁性層を一方向に固着する方法として、Ｃｏ（Ｃｏ−Ｆｅ）／Ｒｕ（ルテニウム）／Ｃｏ（Ｃｏ−Ｆｅ）、Ｃｏ（Ｃｏ−Ｆｅ）／Ｒｈ（ロジウム）／Ｃｏ（Ｃｏ−Ｆｅ）、Ｃｏ（Ｃｏ−Ｆｅ）／Ｉｒ（イリジウム）／Ｃｏ（Ｃｏ−Ｆｅ）、Ｃｏ（Ｃｏ−Ｆｅ）／Ｏｓ（オスミウム）／Ｃｏ（Ｃｏ−Ｆｅ）、Ｃｏ（Ｃｏ−Ｆｅ）／Ｒｅ（レニウム）／Ｃｏ（Ｃｏ−Ｆｅ）、Ｃｏ−Ｆｅ−Ｂなどのアモルファス材料層／Ｒｕ（ルテニウム）／Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｂなどのアモルファス材料層／Ｉｒ（イリジウム）／Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｂなどのアモルファス材料層／Ｏｓ（オスニウム）／Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｂなどのアモルファス材料層／Ｒｅ（レニウム）／Ｃｏ−Ｆｅ、（Ｃｏ／Ｐｔ）ｎ／Ｒｕ／（Ｃｏ／Ｐｔ）ｍ／ＣｏＦｅＢ（ｎ、ｍは積層数）、（Ｃｏ／Ｐｔ）ｎ／Ｉｒ／（Ｃｏ／Ｐｔ）ｍ／ＣｏＦｅＢ、（Ｃｏ／Ｐｔ）ｎ／Ｒｅ／（Ｃｏ／Ｐｔ）ｍ ／ＣｏＦｅＢ、（Ｃｏ／Ｐｔ）ｎ／Ｒｈ／（Ｃｏ／Ｐｔ）ｍ ／ＣｏＦｅＢ・・・などの３層構造の積層膜を用いることができる。ここで、（Ｃｏ／Ｐｔ）ｎは、Ｃｏ／Ｐｔの２層構造がｎ回積層された構造を示し、（Ｃｏ／Ｐｔ）ｍはＣｏ／Ｐｔの２層構造がｍ回積層された構造を示す。
これら積層構造に、さらに、これに隣接して反強磁性層を設けることが望ましい。この場合の反強磁性層としても、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、ＮｉＯ、Ｆｅ２Ｏ３などを用いることかできる。この構造を用いると、参照層の磁化がビット線やワード線からの電流磁界の影響をより受け難く、しっかりと磁化が固着される。
また、参照層からの漏洩磁界(stray field)を減少（あるいは調節）でき、参照層を形成する２層の強磁性層の膜厚を変えることにより，記憶層の磁化シフトを調整することができる。さらに、この磁性層の厚さは、超常磁性にならない程度の厚さが必要であり、０．４ｎｍ以上であることがより望ましい。
また、磁気抵抗素子２０の非磁性層２２として、非磁性絶縁材料または非磁性金属が用いられる。非磁性絶縁材料としては、ＡｌＯｘ、ＭｇＯ、Ｍｇ−ＡｌＯｘ、Ｍｇ−ＺｎＯｘなどの酸化物を用いることが好ましい。これらの組成は、化学量論的にみて完全に正確な組成である必要はなく、例えば、酸素、窒素などが含まれたり、それらの欠損、あるいは過不足が存在していてもよい。また、この非磁性層２２の厚さは、トンネル電流が流れる程度に薄い方が望ましい。また、非磁性金属としては、Ｃｕ、Ａｇ、Ａｕ等が用いられる。
（第２実施形態）
第２実施形態による磁気メモリについて図７を参照して説明する。第２実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルを図７に示す。このメモリセルは、導電層１２と、端子１３ａ、１３ｂ１、１３ｂ２と、磁気抵抗素子２０１、２０２と、スイッチ２５１、２５２と、スイッチ３０１、３０２と、を備えている。
導電層１２は、第１実施形態で説明した導電層１２ａと同一の材料で形成される。すなわち、導電層１２は、ｆｃｃ(face-centered cubic)構造を有するＩｒ−Ｔａ、Ｉｒ−Ｖ、Ａｕ−Ｖ、Ａｕ−Ｎｂ、Ｐｔ−Ｖのいずれか、または、またはこれら合金を少なくとも２つを選択して合金化した材料が用いられる。この材料を導電層に用いることにより、第１実施形態の場合と同様に、他の材料を導電層に用いた場合に比べて反転電流Ｉｃを低減できる。なお、上記反転電流の低減は、第１実施形態と同様に、Ｉｒ１−ｘＴａｘ（ｘ＝０．０５〜０．４）、Ｉｒ１−ｘＶｘ（ｘ＝０．０５〜０．３５）、Ａｕ１−ｘＶｘ（ｘ＝０．０５〜０．５）、Ａｕ１−ｘＮｂｘ（ｘ＝０．０５〜０．３５）、Ｐｔ１−ｘＶｘ（ｘ＝０．０５〜０．３５）で観測される。なお、Ｉｒ１−ｘＴａｘ（ｘ＝０．０５〜０．４）、Ｉｒ１−ｘＶｘ（ｘ＝０．０５〜０．３５）、Ａｕ１−ｘＶｘ（ｘ＝０．０５〜０．５）、Ａｕ１−ｘＮｂｘ（ｘ＝０．０５〜０．３５）、Ｐｔ１−ｘＶｘ（ｘ＝０．０５〜０．３５）はそれぞれ、ｆｃｃ構造を有する。
導電層１２の下面に端子１３ａ、１３ｂ１、１３ｂ２が配置される。図７においては、端子１３ｂ１と端子１３ｂ２との間に端子１３ａが配置される。
端子１３ａと端子１３ｂ１との間の導電層１２上に磁気抵抗素子２０１が配置され、端子１３ａと端子１３ｂ２との間の導電層１２上に磁気抵抗素子２０２が配置される。磁気抵抗素子２０ｉ（ｉ＝１，２）は、導電層１２上に配置された記憶層２１と、記憶層２１上に配置された非磁性絶縁層２２と、非磁性層絶縁層２２上に配置された参照層２３と、参照層２３上に配置されたキャップ層２４と、を備えている。なお、磁気抵抗素子２０１の記憶層２１とＭＴＪ素子２０２の記憶層２１は、磁化方向が互いに逆になっている。
磁気抵抗素子２０ｉ（ｉ＝１，２）のキャップ層２４には、スイッチ２５ｉが接続される。また、端子１３ｂ１にスイッチ３０１が接続され、端子１３ｂ２にスイッチ３０２が接続される。
このように構成された磁気メモリにおいて、書込み動作は、スイッチ２５１，２５２を介して磁気抵抗素子２０１、２０２のキャップ層２４に電圧を印加して磁気抵抗素子２０１、２０２の記憶層２１の磁気異方性を変化させ、続いて、スイッチ３０１，３０２をオン状態にして、書込み電流Ｉｗを端子１３ａから端子１３ｂ１に流すとともに端子１３ａから端子１３ｂ２に流す。端子１３ａから端子１３ｂ１に流す書込み電流の向きと、端子１３ａから端子１３ｂ２に流す書込み電流の向きは互い逆となるので、磁気抵抗素子２０１、２０２の記憶層はそれぞれ、逆向きのスピンを導電層１２から受け、書込みが行われる。
読出し動作は、スイッチ３０１、３０２をオフ状態にするとともにスイッチ２５１、２５２をオン状態にし、端子１３ａから磁気抵抗素子２０１、２０２のそれぞれ読出し電流を流し、スイッチ２５１、２５２からの出力を用いて差動読出しを行う。これにより、高速読出しを行うことができる。
この第２実施形態の磁気メモリは、２つの磁気抵抗素子を１ビットとした高速ＶｏＣＳＭ（Voltage Control Spintronic Memory）アーキテクチャであり、読み出しは２つの磁気抵抗素子に記憶された情報を差動読み出しすることにより高速化することができ、書込みは磁気抵抗素子の磁気異方性を電圧効果で低減することにより、同じ書込み電流密度の場合、書込み速度を１／１０に低減（高速化）することができる。
一般に差動型のメモリは、２つの磁気抵抗素子の記憶層の磁化方向を一遍に反転するため、通常の２倍の電流が必要となる。そこで、第２実施形態では、導電層１２として、Ｉｒ１−ｘＴａｘ（ｘ＝０．０５〜０．４）、Ｉｒ１−ｘＶｘ（ｘ＝０．０５〜０．３５）、Ａｕ１−ｘＶｘ（ｘ＝０．０５〜０．５）、Ａｕ１−ｘＮｂｘ（ｘ＝０．０５〜０．３５）、またはＰｔ１−ｘＶｘ（ｘ＝０．０５〜０．３５）を用いるか、またはこれらの合金から少なくとも２つを選択した合金材料を用いることにより、書込み電流密度を著しく低減することが可能となり、高速で低消費電力な高速ＶｏＣＳＭアーキテクチャを実現することができる。
この第２実施形態も第１実施形態と同様に、書込み効率のよい磁気メモリを得ることができる。
（変形例）
第２実施形態の変形例による磁気メモリについて図８を参照して説明する。この変形例の磁気メモリは、図７に示す第２実施形態の磁気メモリにおいて、導電層１２を、図５に示す第１実施形態の変形例と同様に、２層構造にした構成を有している。すなわち、導電層１２は、図８に示すように、導電層１２１と導電層１２２の積層構造を有している。導電層層１２１上に磁気抵抗素子２０１、２０２が配置され、導電層１２２に端子１３ａ、１３ｂ１、１３ｂ２が接続される。なお、導電層１２１に端子１３ａ、１３ｂ１、１３ｂ２が接続されてもよい。導電層１２１は第１実施形態と同様に、Ｉｒ１−ｘＴａｘ（ｘ＝０．０５〜０．４）、Ｉｒ１−ｘＶｘ（ｘ＝０．０５〜０．３５）、Ａｕ１−ｘＶｘ（ｘ＝０．０５〜０．５）、Ａｕ１−ｘＮｂｘ（ｘ＝０．０５〜０．３５）、Ｐｔ１−ｘＶｘ（ｘ＝０．０５〜０．３５）で観測される。なお、Ｉｒ１−ｘＴａｘ（ｘ＝０．０５〜０．４）、Ｉｒ１−ｘＶｘ（ｘ＝０．０５〜０．３５）、Ａｕ１−ｘＶｘ（ｘ＝０．０５〜０．５）、Ａｕ１−ｘＮｂｘ（ｘ＝０．０５〜０．３５）、またはＰｔ１−ｘＶｘ（ｘ＝０．０５〜０．３５）であるか、またはこれら合金のうちの少なくとも２つを合金化した材料が用いられる。
導電層１２は、厚さが５ｎｍのＴａ層１２２と、厚さがｔｎｍのＡｕ９０Ｖ１０層１２１の２層構造を有し、層１２１上にＣｏＦｅＢ（２ｎｍ）／ＭｇＯ（１．５ｎｍ）／ＣｏＦｅＢ（１．２ｎｍ）／Ｃｏ（０．６ｎｍ）／Ｒｕ（０．９ｎｍ）／ＣｏＦｅ（１．８ｎｍ）／ＩｒＭｎ（８ｎｍ）／Ｔａ（５ｎｍ）からなる面内磁化ＭＴＪ素子を配置したサンプルを作製する。すなわち、記憶層２１が厚さ２ｎｍのＣｏＦｅＢ層、非磁性絶縁層２２が厚さ１．５ｎｍのＭｇＯ層であり、参照層２３が厚さ１．２ｎｍのＣｏＦｅＢ層、厚さ０．６ｎｍのＣｏ層、厚さ０．９ｎｍのＲｕ層、および厚さ１．８ｎｍのＣｏＦｅ層からなる積層構造を有している。この参照層２３上に厚さ８ｎｍのＩｒＭｎ層、ＩｒＭｎ層上に厚さ５ｎｍのＴａ層を配置した構成を有している。
このサンプルのＡｕ９０Ｖ１０層１２１の厚さｔ（ｎｍ）を１ｎｍ〜１２ｎｍの範囲で変化させた場合の磁気抵抗素子２０における記憶層２１の磁化のＳＯＴ電流による反転電流密度Ｊｃを測定した結果を図９に示す。この図９からわかるように、Ａｕ９０Ｖ１０層の厚さｔが３ｎｍ以上であれば反転電流密度Ｊｃが低下し、厚さｔが５ｎｍ以上であれば更に低減している。
また、上記反転電流の低減は、Ｉｒ１−ｘＴａｘ（ｘ＝０．０５〜０．４）、Ｉｒ１−ｘＶｘ（ｘ＝０．０５〜０．３５）、Ａｕ１−ｘＶｘ（ｘ＝０．０５〜０．５）、Ａｕ１−ｘＮｂｘ（ｘ＝０．０５〜０．３５）、またはＰｔ１−ｘＶｘ（ｘ＝０．０５〜０．３５）でも観測される。また、これら合金のうちの少なくとも２つを選択して合金化した材料を導電層１２１に用いても図９に示す場合と同様の傾向を示す。
この変形例も、書込み電流を低減することができ、低消費電力化が可能である磁気メモリを得ることができる。また、第２実施形態と同様に、書込み効率のよい磁気メモリを得ることができる。
第２実施形態およびその変形例において、記憶層２１、参照層２３の磁性材料としては、特に制限は無く、Ｎｉ−Ｆｅ合金、Ｃｏ−Ｆｅ合金、Ｃｏ−Ｆｅ−Ｎｉ合金、または、（Ｃｏ，Ｆｅ）−（Ｂ）、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｂ）、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｂ）−（Ｐ，Ａｌ，Ｍｏ，Ｎｂ，Ｍｎ）系またはＣｏ−（Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｔｉ）系などのアモルファス材料、Ｃｏ−Ｆｅ−Ａｌ系、Ｃｏ−Ｆｅ−Ｓｉ系、Ｃｏ−Ｍｎ−Ｓｉ系、Ｃｏ−Ｍｎ−Ａｌなどのホイスラー材料からなる群より選ばれる少なくとも１種の材料を含むことが好ましい。より好ましくは、積層構造を取ることが好ましい。
また、記憶層２１はＭＴＪ素子を３０ｎｍ以下の間隔で高密度にメモリ素子を配置した場合、積層膜構造を用いることが好ましい。
上記積層構造を用いると、後述する第３実施形態の構造を有する磁気メモリに用いた時、ＳＯ層上に並んだマルチビットの磁気抵抗素子に電圧を印加してＳＯ層に電流を流し磁気抵抗素子に電圧を印加した層のみ反転することが可能となり誤書込みを防止するマージンが拡大する。なお、この際、磁気抵抗素子に印加する電圧の符号を変え、負の電圧を印加した磁気抵抗素子の記憶層を反転することでもさらなるマージンを拡大することが可能である。記憶層に上記積層構造を用いると更にマージンが広がり、より好ましい。
（第３実施形態）
次に、第３実施形態による磁気メモリを図１０に示す。第３実施形態による磁気メモリを図１０乃至図１２を参照して説明する。この実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルの構成を図１０に示す。
このメモリセル１０は、導電層１２と、この導電層１２の一方の面上に離間して設けられた複数（例えば８個）の磁気抵抗素子２０１〜２０８と、各磁気抵抗素子２０ｉ（ｉ＝１，・・・，８）に対応して設けられたトランジスタ２５ｉと、導電層１０に電流を流すトランジスタ３１，３２と、制御回路１１０、１２０と、を備えている。
導電層１２は、ｆｃｃ(face-centered cubic)構造を有するＩｒ−Ｔａ、Ｉｒ−Ｖ、Ａｕ−Ｖ、Ａｕ−Ｎｂ、Ｐｔ−Ｖのいずれか、または、またはこれら合金を少なくとも２つを選択して合金化した材料が用いられる。この材料を導電層に用いることにより、第１実施形態の場合と同様に、他の材料を導電層に用いた場合に比べて反転電流Ｉｃを低減することができる。
なお、上記反転電流の低減は、第１実施形態と同様に、Ｉｒ１−ｘＴａｘ（ｘ＝０．０５〜０．４）、Ｉｒ１−ｘＶｘ（ｘ＝０．０５〜０．３５）、Ａｕ１−ｘＶｘ（ｘ＝０．０５〜０．５）、Ａｕ１−ｘＮｂｘ（ｘ＝０．０５〜０．３５）、Ｐｔ１−ｘＶｘ（ｘ＝０．０５〜０．３５）で観測される。なお、Ｉｒ１−ｘＴａｘ（ｘ＝０．０５〜０．４）、Ｉｒ１−ｘＶｘ（ｘ＝０．０５〜０．３５）、Ａｕ１−ｘＶｘ（ｘ＝０．０５〜０．５）、Ａｕ１−ｘＮｂｘ（ｘ＝０．０５〜０．３５）、Ｐｔ１−ｘＶｘ（ｘ＝０．０５〜０．３５）はそれぞれ、ｆｃｃ構造を有する。導電層１２中に書き込み電流Ｉｗが流れる。
導電層１２中を流れる電流の向きは制御回路１１０によって制御される。このとき、導電層１２内には、例えばアップスピンを有する電子１４ａとダウンスピンを有する電子１４ｂが流れる。電子１４ａ、１４ｂのスピンの向きを矢印で示す。
各磁気抵抗素子２０ｉ（ｉ＝１，・・・，８）は、導電層１２上に設けられた記憶層２１と、記憶層１２上に設けられた非磁性層２２と、非磁性層２２上に設けられた参照層２３と、を有する積層構造を備えている。各磁気抵抗素子２０ｉ（ｉ＝１，・・・，８）は、非磁性層２２が絶縁層であるＭＴＪ（Magnetic Tunnel Junction）素子であってもよいし、非磁性層２２が非磁性金属層であるＧＭＲ(Giant Magneto-Resistive)素子であってもよい。磁気抵抗素子がＭＴＪ素子でかつ記憶層２１および参照層２３の磁化方向がそれぞれ膜面に平行である、すなわち、磁化方向が上記積層構造の積層方向に垂直な方向である面内磁化方式のＭＴＪ素子である場合は、記憶層２１として例えばＣｏＦｅＢ層が用いられ、非磁性層２２として例えばＭｇＯ層が用いられる。参照層として例えば、ＣｏＦｅＢ層と、このＣｏＦｅＢ層上に設けられたＲｕ層と、Ｒｕ層上に設けられたＣｏＦｅ層とを有し、ＣｏＦｅＢ層とＣｏＦｅ層とがＲｕ層を介して反強磁性結合するシンセティク反強磁性積層構造が用いられる。なお、面内磁化方式のＭＴＪ素子の場合、参照層２３の磁化を固定するために参照層２３上に例えば、ＩｒＭｎからなる反強磁性層が設けられる。なお、図１０においては、磁気抵抗素子２０１〜２０８は導電層１２の上方に配置されているが、下方に配置されていてもよい。
ＭＴＪ素子は矩形状にパターン化されており、形状磁気異方性により記憶層、参照層の磁化はその長軸方向が安定方向となる。例えば、安定な磁化方向を図１０中に矢印で示す。
この安定性を（長軸方向の）一軸磁気異方性と呼ぶ。一軸磁気異方性は、矩形のアスペクト比と記憶層の厚さ、磁性層の磁化に依存し、後述する書き込み電流閾値Ｉｃｏはこの一軸磁気異方性に比例する。各磁気抵抗素子２０ｉ（ｉ＝１，・・・，８）は、１ビットの記憶素子となり、メモリセル１０は、例えば１バイトが８ビットからなる１バイトセルとなる。
各トランジスタ２５ｉ（ｉ＝１，・・・，８）は、ソースおよびドレインの一方（第１端子）が対応する磁気抵抗素子２０ｉの参照層２３に電気的に接続され、ソースおよびドレインの他方（第２端子）がメモリセルを選択する選択線（図示せず）に接続され、ゲート（制御端子）が対応する磁気抵抗素子２０ｉを選択する選択線（図示せず）に接続される。すなわち、各トランジスタ２５ｉ（ｉ＝１，・・・，８）は、対応する磁気抵抗素子２０ｉを選択するビット選択トランジスタとも呼ばれる。各磁気抵抗素子２０ｉ（ｉ＝１，・・・，８）は、第１端子および第２端子を有し、第１端子が導電層１２に接続され、第２端子が対応するビット選択トランジスタ２５ｉの第１端子に接続される。ビット選択トランジスタ２５１〜２５８はそれぞれ、ゲート（制御端子）および第２端子が制御回路１２０に接続され、制御回路１２０によってＯＮ、ＯＦＦが制御されるとともに、対応する磁気抵抗素子２０１〜２０８の第２端子に与える電位を制御する。
トランジスタ３０は、ソースおよびドレインの一方（第１端子）が導電層１２の２つの端子１３ａ、１３ｂのうちの一方の端子１３ａに接続され、ソースおよびドレインの他方（第２端子）が電源または電流源に接続され、ゲート（制御端子）にメモリセル１０を選択する信号を受ける。トランジスタ３１は、ソースおよびドレインの一方（第１端子）が導電層１２の２つの端子１３ａ、１３ｂのうちの他方の端子１３ｂに接続され、ソースおよびドレインの他方（第２端子）が電源または電流源に接続され、ゲート（制御端子）にメモリセル１０を選択する信号を受ける。導電層１２を介して、これらのトランジスタ３０、３１間に書き込み電流を流すことにより、後述するように、各磁気抵抗素子２０ｉ（ｉ＝１，・・・，８）の記憶層２１に書き込みを行うことができる。これらのトランジスタ３０、３１はバイト選択トランジスタとも呼ばれる。これらのバイト選択トランジスタ３０，３１はそれぞれ、ゲートが制御回路１１０に接続され、ＯＮ、ＯＦＦが制御される。また、導電層１２中を流れる電流の向きも制御回路１１０によって制御される。なお、トランジスタ３１は削除し、導電層１２の第２端子１３ｂを接地してもよい。
以下の説明では、各磁気抵抗素子２０ｉ（ｉ＝１，・・・，８）がＭＴＪ素子であるとして説明する。各ＭＴＪ素子の非磁性層２２、例えばＭｇＯ層は、十分厚く（例えば、２ｎｍ程度）に設定してあり、この非磁性層２２を介して流れるトンネル電流は１μＡ以下となるように設定してある。よって、ビット選択トランジスタ２５ｉ（ｉ＝１，・・・，８）を制御回路１２０によってＯＮにすると、記憶層２１に０．５Ｖ程度の電圧を印加することができる。
電圧が印加されたＭＴＪ素子の記憶層には垂直磁気異方性が誘起され、その磁化は垂直成分をもつようになる。その結果、磁化の安定性（一軸磁気異方性）は弱くなる。すなわち、ビット選択トランジスタ２５ｉ（ｉ＝１，・・・，８）がＯＮの状態では、このビットの書き込み電流閾値Ｉｃｏを低下させることができる。この状態をビット半選択状態と呼び、この状態の書き込み電流閾値を、Ｉｃｈとする。本実施形態では、例えば、
Ｉｃｈ〜Ｉｃｏ／２ （１）
程度となるように記憶層２１等のパラメータを設定する。
導電層１２は、スピン軌道相互作用が大きいスピンホール効果あるいはラシュバ効果を持つ材料からなり、ＭＴＪ素子の下に配置され、隣接するＭＴＪ素子を電気的に直列接続している。典型的には１バイト分（８個）直列に接続される。導電層１２の厚さは通常１０ｎｍ程度であり、そのシート抵抗は１０００Ω程度と小さいため、１バイト程度（８個程度）のＭＴＪ素子を直列に接続できる。その直列抵抗は１０ｋΩ程度であり、微細なトランジスタと同程度であるため、必要な書き込み電流を供給できる。
バイト選択トランジスタ３０、３１を制御回路１１０によってＯＮにすると、導電層１２に書き込み電流Ｉｗが通電される。図１０に示すメモリセル１０の場合、導電層１２内のスピン起動相互作用による電子の散乱により、導電層１２の上面には紙面奥行方向のスピンをもつ偏極電子が蓄積され、導電層１２の下面には紙面手前方向のスピンをもつ偏極電子１３ａ、１３ｂが蓄積される。
このような構成のメモリセル１０では、ビットが非選択状態では、書き込み電流Ｉｗが閾値電流Ｉｃ０を超えると、蓄積された偏極電子と記憶層２１の磁化の相互作用（Spin Transfer Torque）により、情報を書き込むことができる。
同様に、ビットが半選択状態では、書き込み電流Ｉｗが閾値電流Ｉｃ０／２を超えると、蓄積されたスピン偏極電子と記憶層２１の磁化の相互作用（Spin Transfer Torque）により、情報を書き込むことができ。
（書き込み方法）
次に、図１１および図１２を参照して図１０に示すメモリセル１０への書き込み方法について説明する。本実施形態においては、メモリセル１０への書き込みは２段階で行う。図１１および図１２においては、メモリセル１０への書き込みは、１バイト情報として、（０，１，１，０，０，０，０，１）を書き込む場合を示す。
まず、図１１に示すように、バイト選択トランジスタ３０，３１、ビット選択トランジスタ２５１〜２５８を制御回路１１０および制御回路１２０を用いてＯＮにし、ＭＴＪ素子２０１〜２０８の参照層２３に第１電位（例えば、正の電位）を印加するとともに導電層１２の第１端子１３ａと第２端子１３ｂとの間に書き込み電流Ｉｗを流す。このとき、すべてのＭＴＪ素子２０１〜２０８の記憶層２１の磁化安定性（一軸磁気異方性）は弱くなりその閾値電流はＩｃ０→Ｉｃｈとなり、書き込み電流Ｉｗ０（Ｉｗ＞Ｉｗ０＞Ｉｃｈ）ですべてのＭＴＪ素子２０１〜２０８に情報“０”、すなわち（０，０，０，０，０，０，０，０）を書き込む。通常、閾値電流の１．５倍程度の書き込み電流を流せば、書き込みエラーレイトは１０−１１程度にできるため、
Ｉｗ０〜１．５Ｉｃｈ （２）
となる。
次に、情報“１”を書き込むべきビットのビット選択トランジスタ、例えば、ビット選択トランジスタ２５２、２５３、２５８を制御回路１２０によってＯＮにし、ＭＴＪ素子２０２、２０３、２０８の参照層２３に第２電位（例えば、負の電位）を印加する。その他のＭＴＪ素子２０１、２０４、２０５、２０６、２０７には正の電位を印加する方が、エラーレイトが減少し、より好ましい。また、このとき、バイト選択トランジスタ３０、３１も制御回路１１０を用いてＯＮにし、導電層１２に、情報“０”を書き込む場合と逆方向の書き込み電流Ｉｗ１（Ｉｃ０＞Ｉｗ１＞Ｉｃｈ）を流す。すると、ＭＴＪ素子２０２、２０３、２５８の記憶層２１にそれぞれ情報“１”が書き込まれる（図１２）。このとき、前述と同様に、
Ｉｗ１〜１．５Ｉｃｈ （３）
となる。この結果、２回の書き込み動作で、１バイトの情報（０，１，１，０，０，０，０，１）を書き込むことができる。なお、上記２回の書き込み動作は、制御回路１１０と制御回路１２０が連携動作を行うことにより可能となる。すなわち、上記２段階のうち第１段階の書き込みを行う第１書き込み回路と、第２段階の書き込みを行う第２書き込み回路はともに、制御回路１１０と制御回路１２０に跨がって構成される。
読み出しは、以下のように行われる。メモリセル１０から読み出す場合は、メモリセル１０のバイト選択トランジスタ３０、３１と、ビット選択トランジスタ２５１〜２５８とをＯＮにして、読み出しビットを選択し、選択した読出しビットの選択トランジスタとバイト選択トランジスタの一方との間に流れる電流により選択ビットの抵抗を測定し、情報を判別する。
上記あるいは後述の実施形態においては、面内磁化方式のＭＴＪ素子を例にとって説明したが、磁気抵抗素子はこれに限るものではなく、例えば垂直磁化方式のＭＴＪ素子を用いることができる。この場合も、面内磁化方式のＭＴＪ素子の場合と同様に、ビット選択トランジスタをＯＮにし、書き込み閾値電流を小さくしたり、大きくしたりしてビットを選択する。
以上説明したように、第３実施形態によれば、導電層１２として、ｆｃｃ(face-centered cubic)構造を有するＩｒ−Ｔａ、Ｉｒ−Ｖ、Ａｕ−Ｖ、Ａｕ−Ｎｂ、Ｐｔ−Ｖのいずれか、または、またはこれら合金を少なくとも２つを選択して合金化した材料が用いられる。このため、この材料を導電層に用いることにより、第１実施形態の場合と同様に、他の材料を導電層に用いた場合に比べて反転電流Ｉｃを低減することができる。
本実施形態において、メモリセル１０の１つの磁気抵抗素子の参照層に電圧を印加して書込みを行う場合（ＶｏＣＳＭ）と、ＭＴＪ素子に電圧を印加しないで、導電層１２に流す電流のみを用いて書込み行う場合において、書込みパルス幅を変えたときの記憶層が磁化反転する電流密度Ｊｓｗを測定した結果を図１３に示す。この図１３から分かるように、磁気抵抗素子の磁気異方性を電圧効果で低減する場合（ＶｏＣＳＭ）は、スピンホール効果を用いて書込み行う場合に比べて、同じ書込み電流密度のときは、書込み速度が加速されている。
なお、書込み時に、磁気抵抗素子の参照層に電圧を印加することは、第１および第２実施形態ならびにその変形例において、行ってもよい。
この第３実施形態も第１実施形態と同様に、書込み効率のよい磁気メモリを提供することができる。
（変形例）
第３実施形態の変形例による磁気メモリについて説明する。この変形例の磁気メモリは、図５に示す第１実施形態の変形例と同様に、図１０に示す第３実施形態の磁気メモリにおいて、導電層１２を２層積層した構造を有している。導電層１２は、第１導電層と、第２導電層との積層構造を有し、第１導電層上に磁気抵抗素子２０１〜２０８が配置される。第１導電層は導電層１２と同じ材料から形成される。すなわち、第１導電層としては、ｆｃｃ(face-centered cubic)構造を有するＩｒ−Ｔａ、Ｉｒ−Ｖ、Ａｕ−Ｖ、Ａｕ−Ｎｂ、Ｐｔ−Ｖのいずれか、または、またはこれら合金を少なくとも２つを選択して合金化した材料が用いられる。第２導電層は、Ｔａ、Ｗ等の周知のＳＯ層の材料が用いられる。
この変形例において、導電層１２として厚さが５ｎｍのＴａ層と厚さがｔｎｍのＰｔ９０Ｖ１０層の２層構造を用いる。この導電層上に、ＣｏＦｅＢ（２ｎｍ）／ＭｇＯ（１．５ｎｍ）／ＣｏＦｅＢ（１．２ｎｍ）／Ｃｏ（０．６ｎｍ）／Ｒｕ（０．９ｎｍ）／ＣｏＦｅ（１．２ｎｍ）／ＩｒＭｎ（８ｎｍ）／Ｔａ（５ｎｍ）の積層構造、すなわち厚さが２ｎｍのＣｏＦｅＢ層、厚さが１．５ｎｍのＭｇＯ層、厚さが１．２ｎｍのＣｏＦｅＢ層、厚さが０．６ｎｍのＣｏ層、厚さが０．９ｎｍのＲｕ層、厚さが１．８ｎｍのＣｏＦｅ層、厚さが８ｎｍのＩｒＭｎ層、および厚さが５ｎｍのＴａ層がこの順序で積層された積層構造を有する面内ＭＴＪ素子を形成する。また、同じ導電層上に、（Ｃｏ（０．４ｎｍ）／Ｐｔ（０．４ｎｍ））ｎ／ＣｏＦｅＢ（１．０ｎｍ）／ＭｇＯ（１．５ｎｍ）／ＣｏＦｅＢ（１．０ｎｍ）／Ｔａ（０．５ｎｍ）／（Ｃｏ（０．４ｎｍ）／Ｐｔ（０．６ｎｍ））ｍ／Ｉｒ（０．５ｎｍ）／（Ｃｏ（０．４ｎｍ）／Ｐｔ（０．６ｎｍ））ｋからなる垂直ＭＴＪ素子を配置したサンプルを作製する。このサンプルの導電層のＰｔ９０Ｖ１０層の厚さｔを１ｎｍ、２ｎｍ、３ｎｍ、４ｎｍ、５ｎｍ、６ｎｍ、７ｎｍ、８ｎｍ、９ｎｍ、１０ｎｍ、１２ｎｍと変化した場合の各サンプルにおける面内ＭＴＪ素子と垂直ＭＴＪ素子のＳＯＴ電流に伴う反転電流密度Ｊｃを測定した結果を図１４に示す。なお、垂直ＭＴＪ素子は、測定時に面内磁場Ｈｅｘ＝１００ Ｏｅを印加してＳＯＴ反転を行った。また、双方のＭＴＪ素子とも反転時に電圧異方性効果で電流を低減するためＭＴＪ素子に１Ｖの電圧を印加している。図１４からわかるように、反転電流Ｊｃは厚さｔが３ｎｍ以上、より好ましくは５ｎｍ以上で低減している。
また、上記反転電流の低減は、Ｉｒ１−ｘＴａｘ（ｘ＝０．０５〜０．４）、Ｉｒ１−ｘＶｘ（ｘ＝０．０５〜０．３５）、Ａｕ１−ｘＶｘ（ｘ＝０．０５〜０．５）、Ａｕ１−ｘＮｂｘ（ｘ＝０．０５〜０．３５）、またはＰｔ１−ｘＶｘ（ｘ＝０．０５〜０．３５）でも観測される。また、これら合金のうちの少なくとも２つを選択して合金化した材料を導電層に用いても図１４と同様の傾向を示す。
この変形例も、書込み電流を低減することができ、低消費電力化が可能である磁気メモリを得ることができる。また、第３実施形態と同様に、書込み効率のよい磁気メモリを得ることができる。
（第４実施形態）
第４実施形態による磁気メモリについて図１５を参照して説明する。この第４実施形態の磁気メモリは、図１５に示すように、メモリセル１０００、１００１、１０１０、１０１１と、ワード線ＷＬ００，ＷＬ１０と、ビット線ＢＬ００〜ＢＬ７０，ＢＬ０１〜ＢＬ７１と、書込みビット線ＷＢＬ０，ＷＢＬ１と、ソース線ＳＬ０，ＳＬ１と、を備えている。
各メモリセル１０ｉｊ（ｉ，ｊ＝０，１）は、非磁性の導電層１２と、この導電層１２上に配置されたメモリ素子（磁気抵抗素子）２００〜２０７と、選択トランジスタ２５０〜２５７と、選択トランジスタ３０と、を備えている。導電層１２は第１端子１３ａおよび第２端子１３ｂを有している。各メモリ素子２０ｊ（ｊ＝０．・・・，７）は、図４に示す第１実施形態の磁気メモリ２０と同様に、記憶層２１、非磁性層２２、および参照層２３を有する積層構造を備えている。
第４実施形態の磁気メモリは、第１乃至第４階層４００，４１０，４２０、４３０に渡って形成される。
第１階層４００には、各メモリセル１０ｉｊ（ｉ，ｊ＝０，１）の選択トランジスタ２５０〜２５７および選択トランジスタ３０と、ワード線ＷＬ００，ＷＬ１０と、書き込みビット線ＷＢＬ０，ＷＢＬ１と、ビット線ＢＬ００〜ＢＬ７１とが配置される。
第２階層４１０には、第１階層４００との接続を形成するビアおよび配線と、メモリセル１００ｊ（ｊ＝０，１）のメモリ素子２００〜２０７と、導電層１２とが配置される。実線４１１は、メモリセル１０００，１００１のメモリ素子２００〜２０７および導電層１２を含む領域を示す。
第３階層４２０には、第２階層４１０および第４階層４３０との接続を形成するビアおよび配線と、ソース線ＳＬ０，ＳＬ１とが配置される。
第４階層４３０には、第３階層４２０との接続を形成するビアおよび配線と、メモリセル１０１ｊ（ｊ＝０，１）のメモリ素子２００〜２０７と、導電層１２とが配置される。なお、実線４３１は、メモリセル１０１０，１０１１のメモリ素子２００〜２０７および導電層１２を含む領域を示す。
選択トランジスタ２５０〜２５７と、選択トランジスタ３０と、ワード線ＷＬ００，ＷＬ１０と、ビット線ＢＬ００〜ＢＬ７０，ＢＬ０１〜ＢＬ７１と、書込みビット線ＷＢＬ０，ＷＢＬ１は、第１階層４００に配置される。
メモリセル１０００および１００１は、第２階層４１０に配置される。ソース線ＳＬ０，ＳＬ１は第３階層４２０に配置される。メモリセル１０１０および１０１１は、第４階層４３０に配置される。
メモリセル１０００およびメモリセル１０１０において、メモリ素子２０ｊ（ｊ＝０，・・・，７）の参照層が選択トランジスタ２５ｊのソースおよびドレインの一方に接続され、選択トランジスタ２５ｊのソースおよびドレインの他方がビット線ＢＬｊ０に接続される。
メモリセル１００１およびメモリセル１０１１において、メモリ素子２０ｊ（ｊ＝０，・・・，７）の参照層が選択トランジスタ２５ｊのソースおよびドレインの一方に接続され、選択トランジスタ２５ｊのソースおよびドレインの他方がビット線ＢＬｊ１に接続される。
メモリセル１０００およびメモリセル１０１０において、第１端子１３ａは選択トランジスタ３０のソースおよびドレインの一方に接続され、選択トランジスタ３０のソースおよびドレインの他方が書込みビット線ＷＢＬ０に接続される。また、メモリセル１０００およびメモリセル１０１０において、第２端子１３ｂはソース線ＳＬ０に接続される。
メモリセル１００１およびメモリセル１０１１において、第１端子１３ａは選択トランジスタ３０のソースおよびドレインの一方に接続され、選択トランジスタ３０のソースおよびドレインの他方が書込みビット線ＷＢＬ１に接続される。また、メモリセル１０００およびメモリセル１０１０において、第２端子１３ｂはソース線ＳＬ１に接続される。
このように構成された第４実施形態において、各メモリセル１０ｉｊ（ｉ、ｊ＝０．１）の書込み動作および読出し動作は、第３実施形態の磁気メモリで説明した場合と同様に行う。
更に、第４実施形態において、導電層１２は、ｆｃｃ(face-centered cubic)構造を有するＩｒ−Ｔａ、Ｉｒ−Ｖ、Ａｕ−Ｖ、Ａｕ−Ｎｂ、Ｐｔ−Ｖのいずれか、または、またはこれら合金を少なくとも２つを選択して合金化した材料が用いられる。この材料を導電層に用いることにより、記憶層２１に同じ磁性層（すなわち同じ指標Δを有する磁性層）を用いた時、他の材料を導電層に用いた場合に比べて反転電流Ｉｃを低減できる。
なお、上記反転電流の低減は、Ｉｒ１−ｘＴａｘ（ｘ＝０．０５〜０．４）、Ｉｒ１−ｘＶｘ（ｘ＝０．０５〜０．３５）、Ａｕ１−ｘＶｘ（ｘ＝０．０５〜０．５）、Ａｕ１−ｘＮｂｘ（ｘ＝０．０５〜０．３５）、Ｐｔ１−ｘＶｘ（ｘ＝０．０５〜０．３５）でも観測される。なお、Ｉｒ１−ｘＴａｘ（ｘ＝０．０５〜０．４）、Ｉｒ１−ｘＶｘ（ｘ＝０．０５〜０．３５）、Ａｕ１−ｘＶｘ（ｘ＝０．０５〜０．５）、Ａｕ１−ｘＮｂｘ（ｘ＝０．０５〜０．３５）、Ｐｔ１−ｘＶｘ（ｘ＝０．０５〜０．３５）はそれぞれ、ｆｃｃ構造を有する。
以上説明したように、第４実施形態によれば、第３実施形態と同様に、書込み効率のよい磁気メモリを得ることができる。
（変形例）
また、第４実施形態の変形例による磁気メモリは、第４実施形態の磁気メモリにおいて、導電層１２が、第３実施形態の変形例のように、第１導電層と、第２導電層との積層構造を有し、第１導電層上に磁気抵抗素子２００〜２０７が配置される構造を有している。第１導電層は導電層１２と同じ材料から形成される。すなわち、第１導電層としては、ｆｃｃ(face-centered cubic)構造を有するＩｒ−Ｔａ、Ｉｒ−Ｖ、Ａｕ−Ｖ、Ａｕ−Ｎｂ、Ｐｔ−Ｖのいずれか、または、またはこれら合金を少なくとも２つを選択して合金化した材料が用いられる。第２導電層は、Ｔａ、Ｗ等の周知のＳＯ層の材料が用いられる。
この変形例も第４実施形態と同様に、書込み効率のよい磁気メモリを得ることができる。
第１乃至第４実施形態およびそれらの変形例において、磁気抵抗素子がＭＴＪ素子である場合は、電圧でＭＴＪ素子の磁化自由層の保磁力を変える必要があるので、非磁性絶縁層２２は、あまり低いＲＡ（Resistance Area Product）にすることは好ましくなく、数１０Ωμｍ２〜数千ＫΩμｍ２が望ましい。この場合、抵抗に応じて数千ＫΩμｍ２の時は反転は、電圧＋ＳＯＴ書込みが主要因となり、数１０Ωμｍ２の場合は、電圧＋ＳＯＴ＋ＳＴＴ書込みが主要因となる。
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、強磁性トンネル接合素子、ＳＯ層を構成する強磁性体層、絶縁膜、反強磁性体層、非磁性金属層、電極などの具体的な材料や、膜厚、形状、寸法などに関しては、当業者が適宜選択することにより本発明を同様に実施し、同様の効果を得ることができるものも本発明の範囲に包含される。
同様に、本発明の一実施形態による磁気メモリを構成する各要素の構造、材質、形状、寸法についても、当業者が適宜選択することにより本発明を同様に実施し、同様の効果を得ることができるものも本発明の範囲に包含される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０・・・メモリセル、１２，１２ａ、１２ｂ・・・非磁性の導電層、１３ａ，１３ｂ，１３ｂ１，１３ｂ２・・・端子、１４ａ，１４ｂ・・・スピン偏極された電子、２０，２０１〜２０８・・・磁気抵抗素子（ＭＴＪ素子）、２１・・・記憶層、２２・・・非磁性層、２３・・・参照層、２５１〜２５８・・・トランジスタ、３０，３１・・・トランジスタ、１１０・・・制御回路、１２０・・・制御回路

Claims (7)

  1. 第１乃至第３端子と、
    第１乃至第３領域を有し、前記第２領域は前記第１領域と前記第３領域との間に位置し、前記第１領域は前記第１端子に電気的に接続され、前記第３領域は前記第２端子に電気的に接続された非磁性の導電層と、
    前記第２領域に対応して配置された磁気抵抗素子であって、前記第３端子に電気的に接続された第１磁性層と、前記第１磁性層と前記第２領域との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された非磁性層と、を有する磁気抵抗素子と、
    を備え、前記導電層はｆｃｃ構造を有する合金を含み、前記合金は、ＩｒとＴａとを含む合金、ＩｒとＶとを含む合金、ＡｕとＶとを含む合金、ＡｕとＮｂとを含む合金、およびＰｔとＶとを含む合金からなる群から選択された少なくとも１つを含み、
    前記導電層の前記第２領域は第１層および第２層を有し、前記第１層は前記磁気抵抗素子と前記第２層との間に位置し、前記第１層は前記合金を含みかつ厚さが３ｎｍ以上である磁気メモリ。
  2. 第１乃至第５端子と、
    第１乃至第５領域を有し、前記第２領域は前記第１領域と前記第５領域との間に位置し、前記第３領域は前記第２領域と前記第５領域との間に位置し、前記第４領域は前記第３領域と前記第５領域との間に位置し、前記第１領域は前記第１端子に電気的に接続され、前記第５領域は前記第２端子に電気的に接続され、前記第３領域は前記第３端子に電気的に接続された非磁性の導電層と、
    前記第２領域に対応して配置された第１磁気抵抗素子であって、前記第４端子に電気的に接続された第１磁性層と、前記第１磁性層と前記第２領域との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、を有する第１磁気抵抗素子と、
    前記第４領域に対応して配置された第２磁気抵抗素子であって、前記第５端子に電気的に接続された第３磁性層と、前記第３磁性層と前記第４領域との間に配置された第４磁性層と、前記第３磁性層と前記第４磁性層との間に配置された第２非磁性層と、を有する第２磁気抵抗素子と、
    を備え、前記導電層はｆｃｃ構造を有する合金を含み、前記合金は、ＩｒとＴａとを含む合金、ＩｒとＶとを含む合金、ＡｕとＶとを含む合金、ＡｕとＮｂとを含む合金、およびＰｔとＶとを含む合金からなる群から選択された少なくとも１つを含み、
    前記導電層の前記第２領域は第１層および第２層を有し、前記第４領域は第３層および第４層を有し、前記第１層は前記２磁性層と前記第２層との間に位置し、前記第１層は前記合金を含みかつ厚さが３ｎｍ以上であり、前記第３層は前記第４磁性層と前記第４層との間に位置し、前記第３層は前記合金を含みかつ厚さが３ｎｍ以上である磁気メモリ。
  3. 第１乃至第４端子と、
    第１乃至第４領域を有し、前記第２領域は前記第１領域と前記第４領域との間に位置し、前記第３領域は前記第２領域と前記第４領域との間に位置し、前記第１領域は前記第１端子に電気的に接続され、前記第４領域は前記第２端子に電気的に接続された非磁性の導電層と、
    前記第２領域に対応して配置された第１磁気抵抗素子であって、前記第３端子に電気的に接続された第１磁性層と、前記第１磁性層と前記第２領域との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、を有する第１磁気抵抗素子と、
    前記第３領域に対応して配置された第２磁気抵抗素子であって、前記第４端子に電気的に接続された第３磁性層と、前記第３磁性層と前記第３領域との間に配置された第４磁性層と、前記第３磁性層と前記第４磁性層との間に配置された第２非磁性層と、を有する第２磁気抵抗素子と、
    を備え、前記導電層はｆｃｃ構造を有する合金を含み、前記合金は、ＩｒとＴａとを含む合金、ＩｒとＶとを含む合金、ＡｕとＶとを含む合金、ＡｕとＮｂとを含む合金、およびＰｔとＶとを含む合金からなる群から選択された少なくとも１つを含み、
    前記導電層の前記第２領域は第１層および第２層を有し、前記第３領域は第３層および第４層を有し、前記第１層は前記第２磁性層と前記第２層との間に位置し、前記第１層は前記合金を含みかつ厚さが３ｎｍ以上であり、前記第３層は前記第４磁性層と前記第４層との間に位置し、前記第３層は前記合金を含みかつ厚さが３ｎｍ以上である磁気メモリ。
  4. 第１乃至第５配線と、
    第１端子、前記第５配線に電気的に接続された第２端子、第３端子、および前記第５配線に電気的に接続された第４端子と、
    第１乃至第３領域を有し、前記第２領域は前記第１領域と前記第３領域との間に位置し、前記第１領域は前記第１端子に電気的に接続され、前記第３領域は前記第２端子に電気的に接続された第１導電層と、
    第４乃至第６領域を有し、前記第５領域は前記第４領域と前記第６領域との間に位置し、前記第４領域は前記第３端子に電気的に接続され、前記第６領域は前記第４端子に電気的に接続された第２導電層と、
    前記第２領域に対応して配置され、第１磁性層と、前記第１磁性層と前記第２領域との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、を有する第１磁気抵抗素子と、
    前記第５領域に対応して配置され、第３磁性層と、前記第３磁性層と前記第５領域との間に配置された第４磁性層と、前記第３磁性層と前記第４磁性層との間に配置された第２非磁性層と、を有する第２磁気抵抗素子と、
    前記第１磁性層に電気的に接続された第５端子と、前記第３配線に電気的に接続された第６端子と、前記第１配線に電気的に接続された第１制御端子と、を有する第１トランジスタと、
    前記第１端子に電気的に接続された第７端子と、前記第２配線に電気的に接続された第８端子と、前記第１配線に電気的に接続された第２制御端子と、を有する第２トランジスタと、
    前記第３磁性層に電気的に接続された第９端子と、前記第３配線に電気的に接続された第１０端子と、前記第４配線に電気的に接続された第３制御端子と、を有する第３トランジスタと、
    前記第３端子に電気的に接続された第１１端子と、前記第２配線に電気的に接続された第１２端子と、前記第４配線に電気的に接続された第４制御端子と、を有する第４トランジスタと、
    を備え、
    前記第１乃至第４配線と、前記第１乃至第４トランジスタとが第１階層に配置され、前記第１導電層および前記第１磁気抵抗素子が前記第１階層の上方の第２階層に配置され、前記第５配線が前記第２階層の上方の第３階層に配置され、前記第２導電層および前記第２磁気抵抗素子が前記第３階層の上方の第４階層に配置され、
    前記第１および第２導電層は、ｆｃｃ構造を有する合金を含み、前記合金は、ＩｒとＴａとを含む合金、ＩｒとＶとを含む合金、ＡｕとＶとを含む合金、ＡｕとＮｂとを含む合金、およびＰｔとＶとを含む合金からなる群から選択された少なくとも１つを含む磁気メモリ。
  5. 前記第１導電層の第２領域は第１層および第２層を有し、前記第１層は前記第２磁性層と前記第２層との間に位置し、前記第１層は前記合金を含みかつ厚さが３ｎｍ以上であり、
    前記第２導電層の第５領域は第３層および第４層を有し、前記第３層は前記第４磁性層と前記第４層との間に位置し、前記第３層は前記合金を含みかつ厚さが３ｎｍ以上である請求項４記載の磁気メモリ。
  6. 前記第１磁気抵抗素子は前記第１導電層の上方に配置され、前記第２磁気抵抗素子は前記第２導電層の上方に配置される請求項４または５記載の磁気メモリ。
  7. 前記合金は、Ｉｒ１−ｘＴａｘ（ｘ＝０．０５〜０．４）、Ｉｒ１−ｘＶｘ（ｘ＝０．０５〜０．３５）、Ａｕ１−ｘＶｘ（ｘ＝０．０５〜０．５）、Ａｕ１−ｘＮｂｘ（ｘ＝０．０５〜０．３５）、およびＰｔ１−ｘＶｘ（ｘ＝０．０５〜０．３５）からなる群から選択された少なくとも１つを含む請求項１乃至６のいずれかに記載の磁気メモリ。
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