JP2021015839A - 磁気メモリ及び磁気メモリの制御方法 - Google Patents

磁気メモリ及び磁気メモリの制御方法 Download PDF

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Abstract

【課題】集積性を高めることができる磁気メモリを提供する。【解決手段】この磁気メモリは、第１強磁性層と、第１方向において前記第１強磁性層と面し、前記第１方向と異なる第２方向に延びる第１導電層と、前記第１方向から見て前記第２方向に前記第１強磁性層を挟む位置で、前記第１導電層に接続された第１導電部と第２導電部と、を備える記憶素子と、前記記憶素子の前記第１導電部と電気的に接続された複数の第１スイッチング素子と、を備える。【選択図】図２

Description

本発明は、磁気メモリ及び磁気メモリの制御方法に関する。
二つの強磁性層の磁化の相対角の変化に基づく抵抗値変化（磁気抵抗変化）を利用した素子として、強磁性層と非磁性層の多層膜からなる巨大磁気抵抗（ＧＭＲ）素子、及び、非磁性層に絶縁層（トンネルバリア層、バリア層）を用いたトンネル磁気抵抗（ＴＭＲ）素子等が知られている。
近年、磁気抵抗変化を利用したスピン素子の中でも、スピン軌道トルク（ＳＯＴ）を利用した素子や、磁壁の移動を利用した素子に注目が集まっている。
例えば、特許文献１にはスピン軌道トルクを利用した磁気記録素子が記載されている。ＳＯＴは、スピン軌道相互作用によって生じた純スピン流又は異種材料の界面におけるラシュバ効果により誘起される。磁気抵抗効果素子内にＳＯＴを誘起するための電流は、磁気抵抗効果素子の積層方向と交差する方向に流す。磁気抵抗効果素子の積層方向に電流を流す必要がなく、磁気抵抗効果素子の長寿命化が期待されている。
また例えば、特許文献２には磁壁移動型の磁気記録素子が記載されている。磁壁移動型の磁気記録素子は、磁気記録層内における磁壁を移動させることで、抵抗値変化が段階的になる。抵抗値が段階的に変化することで、多値のデータ記録が可能である。また「０」、「１」のデジタル的なデータ記録でなく、アナログ的なデータ記録が可能とされている。
特開２０１７−２０４８３３号公報 特許第５４４１００５号公報
スピン軌道トルクを利用した磁気記録素子や磁壁移動型の磁気記録素子等の記憶素子は、データを書き込む際の電流経路と、データを読み出す際の電流経路が異なる。これらの記憶素子は、読み出し電流と書き込み電流をそれぞれ制御するために、複数のスイッチング素子が必要である。つまり、一つの記憶素子を動作させるには、複数のスイッチング素子分の面積を確保する必要がある。
本発明は上記事情に鑑みてなされたものであり、集積性を高めることができる磁気メモリを提供する。
本発明は、上記課題を解決するため、以下の手段を提供する。
（１）第１の態様にかかる磁気メモリは、第１強磁性層と、第１方向において前記第１強磁性層と面し、前記第１方向と異なる第２方向に延びる第１導電層と、前記第１方向から見て前記第２方向に前記第１強磁性層を挟む位置で、前記第１導電層に接続された第１導電部と第２導電部と、を備える記憶素子と、前記記憶素子の前記第１導電部と電気的に接続された複数の第１スイッチング素子と、を備える。
（２）上記態様にかかる磁気メモリは、前記第１スイッチング素子の数が２つでもよい。
（３）上記態様にかかる磁気メモリは、複数の前記記憶素子を有し、第１記憶素子と第２記憶素子とが、同じ前記複数の第１スイッチング素子に接続され、前記第１記憶素子と前記第２記憶素子とは、前記複数の第１スイッチング素子を共有していてもよい。
（４）上記態様にかかる磁気メモリは、前記第１記憶素子の前記第１導電部と、前記第２記憶素子の前記第１導電部とが同じであり、第１記憶素子と第２記憶素子とは、前記第１導電部を共有していてもよい。
（５）上記態様にかかる磁気メモリにおいて、前記複数の第１スイッチング素子がそれぞれトランジスタであり、前記トランジスタはそれぞれ、ゲート電極と、前記ゲート電極を挟むソース領域とドレイン領域と、を有し、それぞれの前記トランジスタの前記ドレイン領域に亘って接続された第３導電部を有し、前記第１記憶素子及び前記第２記憶素子の第１導電部は、前記第３導電部と電気的に接続されていてもよい。
（６）上記態様にかかる磁気メモリは、複数の前記記憶素子と、前記複数の記憶素子に亘って接続された共通スイッチング素子と、前記共通スイッチング素子と前記複数の記憶素子とを繋ぐ導電層と、前記導電層の隣接する前記記憶素子の間に設けられた整流器と、を有してもよい。
（７）上記態様にかかる磁気メモリは、前記第１強磁性層に接続された第２スイッチング素子をさらに備え、前記複数の前記第１スイッチング素子のそれぞれの最大定格電流値が、第２スイッチング素子の最大定格電流値より大きくてもよい。
（８）上記態様にかかる磁気メモリは、前記第１強磁性層に接続された第２スイッチング素子をさらに備え、前記第１方向から見て、前記第２スイッチング素子の前記第２方向と交差する第３方向の長さが、前記複数の第１スイッチング素子のそれぞれの前記第３方向の長さと略同一であってもよい。
（９）上記態様にかかる磁気メモリは、前記記憶素子の前記第２導電部と電気的に接続された複数の第３スイッチング素子と、をさらに備えてもよい。
（１０）上記態様にかかる磁気メモリは、複数の前記記憶素子を有し、第２記憶素子の前記第２導電部は、第１記憶素子に接続された前記複数の第１スイッチング素子と接続されていてもよい。
（１１）上記態様にかかる磁気メモリにおいて、前記第１導電層は、電流が流れる際のスピンホール効果によってスピン流を発生させる機能を有する金属、合金、金属間化合物、金属硼化物、金属炭化物、金属珪化物、金属燐化物のいずれかを含んでもよい。
（１２）上記態様にかかる磁気メモリは、前記第１強磁性層の前記第１導電層と反対側に位置する第２強磁性層と、前記第１強磁性層と前記第２強磁性層との間に位置する非磁性層と、さらに備えてもよい。
（１３）上記態様にかかる磁気メモリにおいて、前記第１導電層が強磁性体を含み、前記第１強磁性層と前記第１導電層との間に非磁性層をさらに備えてもよい。
（１４）第２の態様にかかる磁気メモリの制御方法は、第１強磁性層と、第１方向に前記第１強磁性層と面し、前記第１方向と異なる第２方向に延びる第１導電層と、を備える、記憶素子の前記第１導電層に、異なる電流量の電流パルスを段階的に印加する。
（１５）上記態様にかかる磁気メモリの制御方法において、前記電流パルスの第１段目の印加時間が５ｎｓｅｃ以上であってもよい。
本実施形態にかかる磁気メモリは、集積性を高めることができる。
第１実施形態にかかる磁気メモリの模式図である。 第１実施形態にかかる磁気メモリの要部の断面図である。 第１実施形態にかかる磁気メモリの基板の平面図である。 第１実施形態にかかる磁気メモリの記憶素子の近傍の断面図である。 第１実施形態にかかる磁気メモリの記憶素子の平面図である。 第１導電層に印加される電流パルスの時間変化を示すグラフである。 比較例１にかかる磁気メモリの要部の断面図である。 比較例１にかかる磁気メモリの基板の平面図である。 第２実施形態にかかる磁気メモリの模式図である。 第２実施形態にかかる磁気メモリの要部の断面図である。 第２実施形態にかかる磁気メモリの基板の平面図である。 比較例２にかかる磁気メモリの要部の断面図である。 比較例２にかかる磁気メモリの基板の平面図である。 第３実施形態にかかる磁気メモリの模式図である。 第３実施形態にかかる磁気メモリの要部の断面図である。 第３実施形態の別の例にかかる磁気メモリの模式図である。 第３実施形態の別の例にかかる磁気メモリの要部の断面図である。 第４実施形態にかかる磁気メモリの要部の断面図である。 第５実施形態にかかる磁気メモリの要部の断面図である。 変形例１にかかる記憶素子の断面図である。 変形例２にかかる記憶素子の断面図である。 変形例３にかかる記憶素子の断面図である。 変形例４にかかる記憶素子の断面図である。
以下、本実施形態について、図を適宜参照しながら詳細に説明する。以下の説明で用いる図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際とは異なっていることがある。以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、本発明の効果を奏する範囲で適宜変更して実施することが可能である。
まず方向について定義する。ｘ方向、ｙ方向は、後述する基板Ｓｕｂ（図２参照）の一面と略平行な方向である。ｘ方向は、後述する第１導電層２０が延びる一方向である。ｘ方向は、第２方向の一例である。ｙ方向は、ｘ方向と直交する一方向である。ｙ方向は、第３方向の一例である。ｚ方向は、後述する第１導電層２０に対して後述する第１強磁性層１が位置する方向である。ｚ方向は、第１方向の一例である。以下、＋ｚ方向を「上」、−ｚ方向を「下」と表現する場合がある。上下は、必ずしも重力が加わる方向とは一致しない。
本明細書で「ｘ方向に延びる」とは、例えば、ｘ方向、ｙ方向、及びｚ方向の各寸法のうち最小の寸法よりもｘ方向の寸法が大きいことを意味する。他の方向に延びる場合も同様である。本明細書で「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本明細書で「面する」とは、２つの部材が互いに接する場合に限定されず、２つの部材の間に別の部材が存在する場合も含む。
［第１実施形態］
図１は、第１実施形態にかかる磁気メモリ３００の構成図である。磁気メモリ３００は、複数の記憶素子１００と、複数の書き込み配線Ｗｐ１〜Ｗｐｎと、複数の共通配線Ｃｍ１〜Ｃｍｎと、複数の読み出し配線Ｒｐ１〜Ｒｐｎと、複数の第１スイッチング素子１１０と、複数の第２スイッチング素子１２０と、複数の第３スイッチング素子１３０とを備える。磁気メモリ３００は磁気記録アレイ、記憶素子１００は記録素子、磁性素子、スピン素子と言われる場合がある。
書き込み配線Ｗｐ１〜Ｗｐｎは、電源と１つ以上の記憶素子１００とを電気的に接続する。書き込み配線Ｗｐ１〜Ｗｐｎは、記憶素子１００にデータを書き込む際に用いられる配線である。読み出し配線Ｒｐ１〜Ｒｐｎは、電源と１つ以上の記憶素子１００とを電気的に接続する。読み出し配線Ｒｐ１〜Ｒｐｎは、記憶素子１００からデータを読み出す際に用いられる配線である。共通配線Ｃｍ１〜Ｃｍｎは、基準電位と１つ以上の記憶素子１００とを電気的に接続する。基準電位は、例えば、グラウンドである。共通配線Ｃｍ１〜Ｃｍｎは、複数の記憶素子１００のそれぞれに設けられてもよいし、複数の記憶素子１００に亘って設けられてもよい。電源は、使用時に磁気メモリ３００に接続される。
図１に示す第１スイッチング素子１１０及び第２スイッチング素子１２０は、複数の記憶素子１００のそれぞれに接続されている。第３スイッチング素子１３０は、複数の記憶素子１００に亘って接続されている。第１スイッチング素子１１０は、それぞれの記憶素子１００の後述する第１導電部４１に接続されたスイッチング素子である。第２スイッチング素子１２０は、それぞれの記憶素子１００の後述する第１強磁性層１に接続されたスイッチング素子である。第３スイッチング素子１３０は、それぞれの記憶素子１００の後述する第２導電部４２に接続されたスイッチング素子である。図１において、第１スイッチング素子１１０は、記憶素子１００のそれぞれと書き込み配線Ｗｐ１〜Ｗｐｎとの間に接続されている。第２スイッチング素子１２０は、記憶素子１００のそれぞれと読み出し配線Ｒｐ１〜Ｒｐｎとの間に接続されている。第３スイッチング素子１３０は、記憶素子１００のそれぞれと接続する共通配線Ｃｍ１〜Ｃｍｎの一端に接続されている。
第１スイッチング素子１１０、第２スイッチング素子１２０及び第３スイッチング素子１３０は、電流の流れを制御する素子である。第１スイッチング素子１１０、第２スイッチング素子１２０及び第３スイッチング素子１３０は、例えば、トランジスタ、オボニック閾値スイッチ（ＯＴＳ：Ovonic Threshold Switch）のように結晶層の相変化を利用した素子、金属絶縁体転移（ＭＩＴ）スイッチのようにバンド構造の変化を利用した素子、ツェナーダイオード及びアバランシェダイオードのように降伏電圧を利用した素子、原子位置の変化に伴い伝導性が変化する素子である。
図２は、第１実施形態にかかる磁気メモリ３００の要部（半導体装置２００）の断面図である。図２は、記憶素子１００を後述する第１導電層２０のｙ方向の幅の中心を通るｘｚ平面（図５におけるＡ−Ａ線に沿う面）で切断した断面である。
半導体装置２００は、複数の記憶素子１００と、それぞれの記憶素子１００に接続された複数のスイッチング素子（第１スイッチング素子１１０、第２スイッチング素子１２０、第３スイッチング素子１３０）とを有する。図２では、二つの記憶素子１００を図示し、以下、一方を第１記憶素子１００Ａ、他方を第２記憶素子１００Ｂと称する。書き込み配線Ｗｐ、読み出し配線Ｒｐ及び共通配線Ｃｍは、紙面奥行き方向（ｙ方向）に延びる。第３スイッチング素子１３０は、図２に示す断面には存在せず、例えば紙面奥行き方向（−ｙ方向）に位置する。
図２に示す第１スイッチング素子１１０及び第２スイッチング素子１２０は、トランジスタＴｒである。トランジスタＴｒは、ゲート電極Ｇと、ゲート絶縁膜ＧＩと、基板Ｓｕｂに形成されたソース領域Ｓ及びドレイン領域Ｄと、を有する。基板Ｓｕｂは、例えば、半導体基板である。隣接するトランジスタＴｒの間は、素子間絶縁部Ｅｉで電気的に分離されている。素子間絶縁部Ｅｉは、例えは、酸化シリコンである。
図３は、第１実施形態にかかる磁気メモリ３００の基板Ｓｕｂの平面図である。トランジスタＴｒは、素子間絶縁部Ｅｉを挟んで、ｘ方向及びｙ方向に並ぶ。トランジスタＴｒのｘ方向の長さＬ１、Ｌ３は、ソース領域Ｓ、ゲート電極Ｇ及びドレイン領域Ｄの加工寸法によって決定される。例えば、ソース領域Ｓ、ゲート電極Ｇ及びドレイン領域Ｄの線幅が最小加工寸法Ｆの場合、トランジスタＴｒのｘ方向の長さＬ１、Ｌ３は最小で３Ｆとなる。第１スイッチング素子１１０のｘ方向の長さＬ１と第２スイッチング素子１２０のｘ方向の長さＬ３は、略同一である。本明細書において「略同一」とは、一方を基準とした場合に１０％以内のずれを許容する。
またトランジスタＴｒのｙ方向の長さＬ２、Ｌ４は、トランジスタＴｒの最大定格電流値によって決定される。最大定格電流値とは、トランジスタＴｒが正常に流すことができる電流の最大値である。トランジスタＴｒに流す電流量が大きくなるほど、トランジスタＴｒのｙ方向の長さＬ２、Ｌ４は長くなる。
第１スイッチング素子１１０のそれぞれの最大定格電流値は、例えば、第２スイッチング素子１２０の最大定格電流値より大きい。この条件を満たすと、一つの第１スイッチング素子１１０を開放するだけで、読み出し電流を記憶素子１００に印加できる。また第１スイッチング素子１１０のそれぞれの最大定格電流値は、好ましくは第２スイッチング素子１２０の最大定格電流値と略同一である。この条件を満たすと、第１スイッチング素子１１０のｙ方向の長さＬ２と、第２スイッチング素子１２０のｙ方向の長さＬ４とが略同一となる。各トランジスタＴｒのｙ方向の長さが略同一となると、各トランジスタＴｒを規則的に配置でき、磁気メモリ３００の集積性が高まる。
図２に示すように、第１スイッチング素子１１０及び第２スイッチング素子１２０と記憶素子１００とは、導電層３０と複数の導電部４０を介して、電気的に接続されている。導電層３０及び導電部４０は、導電性を有する材料を含む。導電部４０は、ｚ方向に延びる。導電層３０は、ｘｙ面内に広がる。
以下、第１導電層２０に接続された２つの導電部４０を第１導電部４１、第２導電部４２、トランジスタＴｒのドレイン領域Ｄに接続された導電部４０を第３導電部、トランジスタＴｒのソース領域Ｓに接続された導電部４０を第４導電部４４と称する。また磁気抵抗効果素子１０の第１導電層２０と反対側に接続された導電層３０を導電層３１と称し、第１導電部４１及び第３導電部４３に接続された導電層３０を導電層３２と称する。
第１導電部４１は、例えば、第１導電層２０と導電層３２とを接続する。第２導電部４２は、例えば、第１導電層２０と共通配線Ｃｍとを接続する。第３導電部４３は、例えば、トランジスタＴｒのドレイン領域Ｄと導電層３１又は導電層３２とを接続する。第４導電部４４は、例えば、トランジスタＴｒのソース領域Ｓと書き込み配線Ｗｐ又は読み出し配線Ｒｐとを接続する。導電層３１は、例えば、磁気抵抗効果素子１０と第３導電部４３を接続する。導電層３２は、例えば、二つの第１導電部４１の間、二つの第３導電部４３の間を接続する。
第１記憶素子１００Ａ及び第２記憶素子１００Ｂの第１導電部４１は、２つの第１スイッチング素子１１０と電気的に接続されている。それぞれの第１導電部４１に接続された第１スイッチング素子１１０の数は、２つに限られず３つ以上でもよい。
第１記憶素子１００Ａと第２記憶素子１００Ｂは、同じ第１スイッチング素子１１０に接続されている。第１記憶素子１００Ａ及び第２記憶素子１００Ｂの第１導電部４１は、それぞれ導電層３２及び第３導電部４３を介して、二つの同じ第１スイッチング素子１１０と接続されている。第１記憶素子１００Ａと第２記憶素子１００Ｂとは、２つの第１スイッチング素子１１０を共有している。
記憶素子１００とトランジスタＴｒとは、導電層３０又は導電部４０を除いて、絶縁層５０によって電気的に分離されている。絶縁層５０は、多層配線の配線間や素子間を絶縁する絶縁層である。絶縁層５０は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、炭化シリコン（ＳｉＣ）、窒化クロム、炭窒化シリコン（ＳｉＣＮ）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯｘ）等である。
図４は、第１実施形態にかかる磁気メモリ３００の記憶素子１００（第１記憶素子１００Ａ）の近傍の断面図である。図５は、第１実施形態にかかる磁気メモリ３００の記憶素子１００の平面図である。図４は、図５におけるＡ−Ａ線に沿った面で切断した断面である。
記憶素子１００は、磁気抵抗効果素子１０と第１導電層２０と第１導電部４１と第２導電部４２とを有する。記憶素子１００は、スピン軌道トルク（ＳＯＴ）を利用して磁化回転を行う素子であり、スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁化反転素子、スピン軌道トルク型磁気抵抗効果素子と言われる場合がある。
磁気抵抗効果素子１０は、第１導電層２０に面する。磁気抵抗効果素子１０は、例えば、ｚ方向からの平面視が円形の柱状体である。磁気抵抗効果素子１０のｚ方向からの平面視形状は円形に問わず、例えば楕円形、矩形等でもよい。磁気抵抗効果素子１０の外周長又は直径は、例えば、第１導電層２０に近づくに従い大きくなる。磁気抵抗効果素子１０の側面１０ｓは、例えば、ｚ方向に対してｘ方向又はｙ方向に傾斜する。
磁気抵抗効果素子１０は、第１強磁性層１と第２強磁性層２と非磁性層３とを有する。第１強磁性層１は、第１導電層２０に面する。第２強磁性層２は、導電層３１に面する。非磁性層３は、第１強磁性層１と第２強磁性層２とに挟まれる。
第１強磁性層１及び第２強磁性層２は、それぞれ磁化Ｍ１，Ｍ２を有する。第２強磁性層２の磁化Ｍ２は、所定の外力が印加された際に第１強磁性層１の磁化Ｍ１よりも配向方向が変化しにくい。第１強磁性層１は磁化自由層と言われ、第２強磁性層２は磁化固定層、磁化参照層と言われることがある。磁気抵抗効果素子１０は、非磁性層３を挟む第１強磁性層１の磁化Ｍ１と第２強磁性層２との磁化Ｍ２の相対角の違いに応じて抵抗値が変化する。
第１強磁性層１及び第２強磁性層２は、強磁性体を含む。強磁性体は、例えば、Ｃｒ、Ｍｎ、Ｃｏ、Ｆｅ及びＮｉからなる群から選択される金属、これらの金属を１種以上含む合金、これらの金属とＢ、Ｃ、及びＮの少なくとも１種以上の元素とが含まれる合金等である。強磁性体は、例えば、Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｂ、Ｎｉ−Ｆｅ、Ｃｏ−Ｈｏ合金、Ｓｍ−Ｆｅ合金、Ｆｅ−Ｐｔ合金、Ｃｏ−Ｐｔ合金、ＣｏＣｒＰｔ合金である。
第１強磁性層１及び第２強磁性層２は、ホイスラー合金を含んでもよい。ホイスラー合金は、ＸＹＺまたはＸ２ＹＺの化学組成をもつ金属間化合物を含む。Ｘは周期表上でＣｏ、Ｆｅ、Ｎｉ、あるいはＣｕ族の遷移金属元素または貴金属元素であり、ＹはＭｎ、Ｖ、ＣｒあるいはＴｉ族の遷移金属又はＸの元素種であり、ＺはＩＩＩ族からＶ族の典型元素である。ホイスラー合金は、例えば、Ｃｏ２ＦｅＳｉ、Ｃｏ２ＦｅＧｅ、Ｃｏ２ＦｅＧａ、Ｃｏ２ＭｎＳｉ、Ｃｏ２Ｍｎ１−ａＦｅａＡｌｂＳｉ１−ｂ、Ｃｏ２ＦｅＧｅ１−ｃＧａｃ等である。ホイスラー合金は高いスピン分極率を有する。
磁気抵抗効果素子１０は、第２強磁性層２の非磁性層３と反対側の面に、スペーサ層を介して反強磁性層を有してもよい。第２強磁性層２、スペーサ層、反強磁性層は、シンセティック反強磁性構造（ＳＡＦ構造）となる。シンセティック反強磁性構造は、非磁性層を挟む二つの磁性層からなる。第２強磁性層２と反強磁性層とが反強磁性カップリングするとことで、反強磁性層を有さない場合より第２強磁性層２の保磁力が大きくなる。反強磁性層は、例えば、ＩｒＭｎ，ＰｔＭｎ等である。スペーサ層は、例えば、Ｒｕ、Ｉｒ、Ｒｈからなる群から選択される少なくとも一つを含む。
非磁性層３は、例えば、非磁性の絶縁体、半導体又は金属からなる。非磁性の絶縁体は、例えば、Ａｌ２Ｏ３、ＳｉＯ２、ＭｇＯ、ＭｇＡｌ２Ｏ４、およびこれらのＡｌ、Ｓｉ、Ｍｇの一部がＺｎ、Ｂｅ等に置換された材料である。これらの材料は、バンドギャップが大きく、絶縁性に優れる。非磁性層３が非磁性の絶縁体からなる場合、非磁性層３はトンネルバリア層である。非磁性の金属は、例えば、Ｃｕ、Ａｕ、Ａｇ等である。非磁性の半導体は、例えば、Ｓｉ、Ｇｅ、ＣｕＩｎＳｅ２、ＣｕＧａＳｅ２、Ｃｕ（Ｉｎ，Ｇａ）Ｓｅ２等である。
磁気抵抗効果素子１０は、第１強磁性層１、第２強磁性層２及び非磁性層３以外の層を有してもよい。例えば、第１導電層２０と磁気抵抗効果素子１０との間に下地層を有してもよい。また例えば、導電層３１と磁気抵抗効果素子１０との間にキャップ層を有してもよい。下地層及びキャップ層は、磁気抵抗効果素子１０を構成する各層の結晶性を高める。
第１導電層２０は、ｘ方向に延びる。第１導電層２０は、例えば、ｚ方向から見てｘ方向の長さがｙ方向より長い。第１導電層２０は、磁気抵抗効果素子１０の第１強磁性層１に面する。第１導電層２０の少なくとも一部は、ｚ方向において、非磁性層３と共に第１強磁性層１を挟む。第１導電層２０のｙ方向の幅ｗ１は、例えば、第１導電部４１及び第２導電部４２のｙ方向の幅ｗ２及び導電層３１の幅ｗ３より短い（図５参照）。第１導電層２０において、書き込み電流の電流密度を効率的に大きくできる。
第１導電層２０は、電流Ｉが流れる際のスピンホール効果によってスピン流を発生させる機能を有する金属、合金、金属間化合物、金属硼化物、金属炭化物、金属珪化物、金属燐化物のいずれかを含む。第１導電層２０は、スピン軌道トルク配線と言われる場合がある。
スピンホール効果は、電流を流した場合にスピン軌道相互作用に基づき、電流の流れ方向と直交する方向にスピン流が誘起される現象である。スピンホール効果は、運動（移動）する電荷（電子）が運動（移動）方向を曲げられる点で、通常のホール効果と共通する。通常のホール効果は、磁場中で運動する荷電粒子の運動方向がローレンツ力によって曲げられる。これに対し、スピンホール効果は磁場が存在しなくても、電子が移動するだけ（電流が流れるだけ）でスピンの移動方向が曲げられる。
第１導電層２０は、電流Ｉが流れる際のスピンホール効果によってスピン流を発生させる。第１導電層２０に電流Ｉが流れると、一方向に配向した第１スピンＳ１と、第１スピンＳ１と反対方向に配向した第２スピンＳ２とが、それぞれ電流Ｉの流れ方向と直交する方向にスピンホール効果によって曲げられる。例えば、＋ｙ方向に配向した第１スピンＳ１が＋ｚ方向に曲げられ、−ｙ方向に配向した第２スピンＳ２が−ｚ方向に曲げられる。
非磁性体（強磁性体ではない材料）は、スピンホール効果により生じる第１スピンＳ１の電子数と第２スピンＳ２の電子数とが等しい。すなわち、＋ｚ方向に向かう第１スピンＳ１の電子数と−ｚ方向に向かう第２スピンＳ２の電子数とは等しい。第１スピンＳ１と第２スピンＳ２は、スピンの偏在を解消する方向に流れる。第１スピンＳ１及び第２スピンＳ２のｚ方向への移動において、電荷の流れは互いに相殺されるため、電流量はゼロとなる。電流を伴わないスピン流は特に純スピン流と呼ばれる。
第１スピンＳ１の電子の流れをＪ↑、第２スピンＳ２の電子の流れをＪ↓、スピン流をＪＳと表すと、ＪＳ＝Ｊ↑−Ｊ↓で定義される。スピン流ＪＳは、ｚ方向に生じる。第１スピンＳ１は、第１導電層２０に面する第１強磁性層１に注入される。第１導電層２０は、例えば、第１強磁性層１の磁化を反転できるだけのＳＯＴを第１強磁性層１の磁化に与える。
第１導電層２０の主成分は、非磁性の重金属であることが好ましい。重金属は、イットリウム（Ｙ）以上の比重を有する金属を意味する。非磁性の重金属は、最外殻にｄ電子又はｆ電子を有する原子番号３９以上の原子番号が大きい非磁性金属であることが好ましい。第１導電層２０は、例えば、Ｈｆ、Ｔａ、Ｗである。非磁性の重金属は、その他の金属よりスピン軌道相互作用が強く生じる。スピンホール効果はスピン軌道相互作用により生じ、第１導電層２０内にスピンが偏在しやすく、スピン流ＪＳが発生しやすくなる。
第１導電層２０は、磁性金属を含んでもよい。磁性金属は、強磁性金属又は反強磁性金属である。非磁性体に含まれる微量な磁性金属は、スピンの散乱因子となる。微量とは、例えば、第１導電層２０を構成する元素の総モル比の３％以下である。スピンが磁性金属により散乱するとスピン軌道相互作用が増強され、電流に対するスピン流の生成効率が高くなる。
第１導電層２０は、トポロジカル絶縁体を含んでもよい。トポロジカル絶縁体は、物質内部が絶縁体又は高抵抗体であるが、その表面にスピン偏極した金属状態が生じている物質である。トポロジカル絶縁体は、スピン軌道相互作用により内部磁場が生じる。トポロジカル絶縁体は、外部磁場が無くてもスピン軌道相互作用の効果で新たなトポロジカル相が発現する。トポロジカル絶縁体は、強いスピン軌道相互作用とエッジにおける反転対称性の破れにより純スピン流を高効率に生成できる。
トポロジカル絶縁体は、例えば、ＳｎＴｅ、Ｂｉ１．５Ｓｂ０．５Ｔｅ１．７Ｓｅ１．３、ＴｌＢｉＳｅ２、Ｂｉ２Ｔｅ３、Ｂｉ１−ｘＳｂｘ、（Ｂｉ１−ｘＳｂｘ）２Ｔｅ３などである。トポロジカル絶縁体は、高効率にスピン流を生成することが可能である。
第１導電部４１及び第２導電部４２は、例えば、ｚ方向から見て、少なくとも一部が第１強磁性層１をｘ方向に挟む。
また記憶素子１００は、磁気抵抗効果素子１０に外部磁場を印加する磁場印加機構を有してもよい。磁場印加機構は、例えば、ｘ方向又はｙ方向に磁気抵抗効果素子１０を挟む２つの磁性体である。また磁場印加機構は、印加磁場強度を可変制御できる電磁石型、ストリップライン型でもよい。また磁場印加機構に変えて、電場を印加する電場印加機構としてもよい。
次いで、磁気メモリ３００の製造方法について説明する。まず基板Ｓｕｂを準備する。基板Ｓｕｂの所定の位置に、不純物をドープしソース領域Ｓ、ドレイン領域Ｄを形成する。次いで、ソース領域Ｓとドレイン領域Ｄとの間に、ゲート絶縁膜ＧＩ、ゲート電極Ｇを形成する。ソース領域Ｓ、ドレイン領域Ｄ、ゲート絶縁膜ＧＩ及びゲート電極ＧがトランジスタＴｒとなる。基板Ｓｕｂは、トランジスタＴｒが形成された市販品を用いてもよい。
次いで、トランジスタＴｒを覆うように絶縁層５０を形成する。ｚ方向に延びる導電部４０は、絶縁層５０に開口部を形成し、開口部内に導電体を充填することで形成される。開口部は、例えば、フォトリソグラフィー、イオンビーム等により形成される。導電部４０は、例えば、スパッタリング等によって形成される。
またｘｙ面内に広がる第１導電層２０、導電層３０、書き込み配線Ｗｐ、読み出し配線Ｒｐ、共通配線Ｃｍ等は、所定の厚さまで絶縁層５０を形成後に、絶縁層５０の一面に導電層を成膜して得られる。導電膜は所定の形状に加工され、第１導電層２０、導電層３０、書き込み配線Ｗｐ、読み出し配線Ｒｐ、共通配線Ｃｍ等となる。磁気抵抗効果素子１０は、強磁性層、非磁性層、強磁性層を順に積層し、所定の形状に加工することで得られる。各層の成膜は、スパッタリング法、化学気相成長（ＣＶＤ）法、電子ビーム蒸着法（ＥＢ蒸着法）、原子レーザデポジッション法等を用いることができる。各層の加工は、フォトリソグラフィー等を用いて行うことができる。
次いで、磁気メモリ３００の動作について説明する。まず書き込み動作について説明する。図１に示す第１記憶素子１００Ａにデータを書き込む場合を例に説明する。第１記憶素子１００Ａに書き込み電流を印加するために、第１記憶素子１００Ａの第１導電層２０に接続される第１スイッチング素子１１０Ａ、１１０Ｂ及び第３スイッチング素子１３０Ａをオンにする。これらをオンにすると、書き込み配線Ｗｐ１と共通配線Ｃｍ１との間に書き込み電流が流れる。書き込み電流は、例えば、書き込み配線Ｗｐ１、第１スイッチング素子１１０Ａ、１１０Ｂ、第１導電層２０、第３スイッチング素子１３０Ａの順に流れる。
第１導電層２０に書き込み電流が流れると、図４に示すように、スピンホール効果によって第１スピンＳ１が第１強磁性層１に注入される。第１スピンＳ１は、第１強磁性層１の磁化Ｍ１にスピン軌道トルク（ＳＯＴ）を与える。第１強磁性層１の磁化Ｍ１は、スピン軌道トルク（ＳＯＴ）を受けて、磁化状態が変化する。第１記憶素子１００Ａは、第１強磁性層１の磁化Ｍ１と第２強磁性層２の磁化Ｍ２との相対角の違いによって情報を記憶する。第１強磁性層１の磁化状態が変化することで、第１記憶素子１００Ａにデータが書き込まれる。
書き込み動作において、第１導電層２０に書き込み電流を段階的に印加してもよい。すなわち、第１導電層２０に、異なる電流量の電流パルスを段階的に印加してもよい。例えば、二つの第１スイッチング素子１１０Ａ、１１０Ｂをオンにするタイミングをずらすと、第１導電層２０に異なる電流量の電流パルスが段階的に印加される。
図６は、第１導電層２０に印加される電流パルスの時間変化の一例を示すグラフである。縦軸は第１導電層２０に印加される電流量であり、横軸は時間である。まず時刻ｔ１に第１スイッチング素子１１０Ａをオンにすると、最大で第１スイッチング素子１１０Ａの最大定格電流値の書き込み電流が第１導電層２０に流れる。次いで、時刻ｔ２に第１スイッチング素子１１０Ｂをオンにすると、最大で二つの第１スイッチング素子１１０Ａ、１１０Ｂの最大定格電流値を足した値の書き込み電流が第１導電層２０に流れる。
第１強磁性層１の磁化Ｍ１は、反転電流密度を超えた時点で反転する。第１スイッチング素子１１０Ａのみをオンにした状態では、十分な反転電流密度を確保できず、第１強磁性層１の磁化Ｍ１は反転しない。二つの第１スイッチング素子１１０Ａ、１１０Ｂをオンにすると、十分な反転電流密度の書き込み電流が第１導電層２０を流れ、第１強磁性層１の磁化Ｍ１が反転する。一方で、第１スイッチング素子１１０Ａのみをオンにした状態でも、第１導電層２０に書き込み電流は流れる。第１導電層２０に書き込み電流が流れると、第１導電層２０は発熱する。第１導電層２０で生じた熱は、第１強磁性層１の磁化Ｍ１を不安定にする。第１強磁性層１の磁化Ｍ１が不安定になると、磁化Ｍ１は反転しやすくなる。すなわち、第１導電層２０に、異なる電流量の電流パルスを段階的に印加することで、第１段目の電流パルスにより生じる熱によって、第１強磁性層１の磁化Ｍ１は不安定になり、この熱が第２段目の電流パルスによる第１強磁性層１の磁化Ｍ１の反転をアシストする。第１段目の電流パルスの印加時間ｔａは、例えば、５ｎｓｅｃ以上である。第１段目の電流パルスの印加時間ｔａが５ｎｓｅｃあれば、第１強磁性層１を十分加熱できる。
次いで、磁気メモリ３００の読み出し動作について説明する。図１に示す第１記憶素子１００Ａからデータを読み出す場合を例に説明する。第１記憶素子１００Ａからデータを読み出す場合、磁気抵抗効果素子１０の積層方向（ｚ方向）に読み出し電流を印加する。第１記憶素子１００Ａに読み出し電流を印加するために、第１記憶素子１００Ａの第１導電層２０に接続される第２スイッチング素子１２０と、第１スイッチング素子１１０Ａ、１１０Ｂ又は第３スイッチング素子１３０Ａと、をオンにする。読み出し電流は、書き込み電流より小さい。したがって、第１スイッチング素子１１０Ａ、１１０Ｂのうちの一方のみをオンにしても第１記憶素子１００Ａからデータを読み出すことができる。
磁気抵抗効果素子１０のｚ方向に読み出し電流を流すと、オームの法則に基づき、第１記憶素子１００Ａの抵抗値が得られる。第１記憶素子１００Ａの抵抗値は、第１強磁性層１の磁化Ｍ１と第２強磁性層２の磁化Ｍ２との相対角の違いによって異なる。すなわち、第１記憶素子１００Ａの抵抗値は、データに読み替えることができ、第１記憶素子１００Ａからデータを読み出すことができる。
第１実施形態にかかる磁気メモリ３００は、集積性を高めることができる。以下、その理由について説明する。
図７は、比較例１にかかる磁気メモリの要部（半導体装置２００Ａ）の断面図である。図８は、比較例１にかかる磁気メモリの基板の平面図である。比較例１にかかる半導体装置２００Ａは、第１導電部４１に接続される第１スイッチング素子１１０がそれぞれ一つである点が、第１実施形態にかかる磁気メモリ３００と異なる。その他の構成は同様であり、同様の構成には同一の符号を付す。
比較例１にかかる磁気メモリは、一つの第１スイッチング素子１１０で書き込み電流の流れを制御する。第１スイッチング素子１１０の最大定格電流値は、書き込み電流の電流値以上となる。第１スイッチング素子１１０の最大定格電流値は、第１スイッチング素子１１０のｙ方向の長さＬ２’によって決まる。書き込み電流は読み出し電流より大きいため、第１スイッチング素子１１０の最大定格電流値は、第２スイッチング素子１２０の最大定格電流値より大きい。第１スイッチング素子１１０の長さＬ２’は、第２スイッチング素子１２０の長さＬ４より長い。
図８に示すように、第１スイッチング素子１１０と第２スイッチング素子１２０をｘｙ方向に配列すると、第１スイッチング素子１１０と第２スイッチング素子１２０のｙ方向の長さの差分だけ、利用できないデッドスペースＳｐが生じる。換言すると、比較例１にかかる磁気メモリは、デッドスペースＳｐ分だけ面積を無駄にしており、集積性が悪い。
集積性を高めるために、デッドスペースＳｐ分を埋めるように、第１スイッチング素子１１０及び第２スイッチング素子１２０を並べることも考えられる。しかしながら、第１スイッチング素子１１０及び第２スイッチング素子１２０の作り分け、配置の工夫が必要となり、汎用品の基板Ｓｕｂを用いることができなくなる。また第２スイッチング素子１２０のｙ方向の長さＬ４を第１スイッチング素子１１０の長さＬ２’と同等まで伸ばし、第１スイッチング素子１１０及び第２スイッチング素子１２０を並べることも考えられる。しかしながら、第２スイッチング素子１２０のｙ方向の長さＬ４を不必要に伸ばすこと（第２スイッチング素子１２０の最大定格電流値を不必要に大きくすること）になり、集積性を高めることができない。
これに対し、第１実施形態にかかる磁気メモリ３００は、図３に示すように、第１スイッチング素子１１０と第２スイッチング素子１２０を無駄なく、規則的に配列できる。したがって、第１実施形態にかかる磁気メモリ３００は、集積性を高めることができる。
［第２実施形態］
図９は、第２実施形態にかかる磁気メモリ３０１の構成図である。図１０は、第２実施形態にかかる磁気メモリ３０１の要部（半導体装置２０１）の断面図である。図１０は、記憶素子１００を第１導電層２０のｙ方向の幅の中心を通るｘｚ平面で切断した断面である。第２実施形態にかかる磁気メモリ３０１は、第２スイッチング素子１２０が複数の記憶素子１００に亘って接続され、第３スイッチング素子１３０が複数の記憶素子１００のそれぞれに接続されている点が、第１実施形態にかかる磁気メモリ３００と異なる。その他の構成は、第１実施形態にかかる磁気メモリ３００と同様であり、説明を省く。
図９において、第１スイッチング素子１１０及び第３スイッチング素子１３０は、記憶素子１００のそれぞれと書き込み配線Ｗｐ１〜Ｗｐｎ又は共通配線Ｃｍ１との間に接続されている。第２スイッチング素子１２０は、記憶素子１００のそれぞれと接続する読み出し配線Ｒｐ１〜Ｒｐｎの一端に接続されている。図１０において第２スイッチング素子１２０は、例えば、紙面奥行き方向（−ｙ方向）に位置する。
図１０に示すように、第１記憶素子１００Ａの第１導電部４１は、二つのトランジスタＴｒと接続されている。また第２記憶素子１００Ｂの第２導電部４２は、同じ二つのトランジスタＴｒと接続されている。一つの記憶素子１００の第１導電部４１に接続された第１スイッチング素子１１０は、別の記憶素子１００の第２導電部４２に接続された第３スイッチング素子１３０としても機能する。第１記憶素子１００Ａの第１導電部４１に接続されたトランジスタＴｒと、第２記憶素子１００Ｂの第２導電部４２に接続されたトランジスタＴｒと、が同じ場合、第１スイッチング素子１１０と第３スイッチング素子１３０は区別されない。第２導電部４２は、複数の第３スイッチング素子１３０と、電気的に接続されているとも言える。
図１１は、第２実施形態にかかる磁気メモリ３０１の基板Ｓｕｂの平面図である。トランジスタＴｒは、素子間絶縁部Ｅｉを挟んで、ｘ方向及びｙ方向に並ぶ。トランジスタＴｒのｘ方向の長さＬ５は、ソース領域Ｓ、ゲート電極Ｇ及びドレイン領域Ｄの加工寸法によって決定される。各トランジスタＴｒのｘ方向の長さＬ５は、略同一である。また各トランジスタＴｒのｙ方向の長さＬ６は、略同一である。
図１２は、比較例２にかかる磁気メモリの要部（半導体装置２０１Ａ）の断面図である。図１３は、比較例２にかかる磁気メモリの基板の平面図である。比較例２にかかる半導体装置２０１Ａは、第１導電部４１と第２導電部４２のそれぞれに接続されるスイッチング素子の数が一つである点が、第２実施形態にかかる磁気メモリと異なる。その他の構成は同様であり、同様の構成には同一の符号を付す。
比較例２にかかる磁気メモリは、第１導電部４１と第２導電部４２のそれぞれに接続されるトランジスタＴｒの数が一つである。比較例２における一つのトランジスタＴｒを流れる電流量は、第２実施形態にかかる磁気メモリ３０１のそれぞれのトランジスタＴｒを流れる電流量より大きい。第２実施形態にかかる磁気メモリ３０１は、第１導電部４１及び第２導電部４２のそれぞれが複数のトランジスタＴｒに接続され、書き込み電流を複数のトランジスタＴｒで分割しているためである。
各トランジスタＴｒが流すことができる電流量は、トランジスタＴｒの最大定格電流値によって決まる。比較例２におけるそれぞれのトランジスタＴｒの最大定格電流値は、第２実施形態におけるそれぞれのトランジスタＴｒの最大定格電流値より大きい。つまり、比較例２におけるトランジスタＴｒのｙ方向の長さＬ６’は、第２実施形態におけるトランジスタＴｒのｙ方向の長さＬ６より長い。比較例２にかかる磁気メモリは、一つの記憶素子１００を動作させるために必要な面積が、第２実施形態にかかる磁気メモリ３０１より大きい。換言すると、第２実施形態にかかる磁気メモリ３０１は、比較例２にかかる磁気メモリより集積性に優れる。
［第３実施形態］
図１４は、第３実施形態にかかる磁気メモリ３０２の構成図である。図１５は、第３実施形態にかかる磁気メモリ３０２の要部（半導体装置２０２）の断面図である。図１５は、記憶素子１００を第１導電層２０のｙ方向の幅の中心を通るｘｚ平面で切断した断面である。第３実施形態にかかる磁気メモリ３０２は、整流器１４０を有する点が、第１実施形態にかかる磁気メモリ３００と異なる。その他の構成は、第１実施形態にかかる磁気メモリ３００と同様であり、説明を省く。
整流器１４０は、図１４において、第３スイッチング素子１３０に接続された共通配線Ｃｍ１〜Ｃｍｎに設けられている。図１４における第３スイッチング素子１３０は、共通スイッチング素子の一例である。図１４における共通配線Ｃｍ１〜Ｃｍｎは、共通スイッチング素子と複数の記憶素子１００とを繋ぐ配線の一例である。整流器１４０は、共通配線Ｃｍ１〜Ｃｍｎの隣接する記憶素子１００の間に設けられている。整流器１４０は、例えば図１５に示すように、共通配線Ｃｍと第１導電層２０とを繋ぐ第２導電部４２に設けられる。
整流器１４０は、例えば、ダイオード、オボニック閾値スイッチ（ＯＴＳ：Ovonic Threshold Switch）のように結晶層の相変化を利用した素子、金属絶縁体転移（ＭＩＴ）スイッチのようにバンド構造の変化を利用した素子、ツェナーダイオード及びアバランシェダイオードのように降伏電圧を利用した素子、原子位置の変化に伴い伝導性が変化する素子である。
また図１６は、第３実施形態の別の例にかかる磁気メモリ３０２Ａの構成図である。図１７は、第３実施形態の別の例にかかる磁気メモリ３０２Ａの要部（半導体装置２０２Ａ）の断面図である。図１７は、記憶素子１００を第１導電層２０のｙ方向の幅の中心を通るｘｚ平面で切断した断面である。磁気メモリ３０２Ａは、第２実施形態にかかる磁気メモリ３０１に整流器１４０を設けたものである。
整流器１４０は、図１６において、第２スイッチング素子１２０に接続された読み出し配線Ｒｐ１〜Ｒｐｎに設けられている。図１６における第２スイッチング素子１２０は、共通スイッチング素子の一例である。図１６における読み出し配線Ｒｐ１〜Ｒｐｎは、共通スイッチング素子と複数の記憶素子１００とを繋ぐ配線の一例である。整流器１４０は、読み出し配線Ｒｐ１〜Ｒｐｎの隣接する記憶素子１００の間に設けられている。整流器１４０は、例えば図１７に示すように、読み出し配線Ｒｐと第１導電層２０とを繋ぐ第５導電部４５に設けられる。
整流器１４０は、電流の流れ方向を制御する。整流器１４０は、所定の記憶素子１００に書き込み電流又は読み出し電流を印加した場合に、その他の記憶素子１００に漏れ電流が生じることを抑制し、誤書き込み等を防ぐ。
また第３実施形態にかかる磁気メモリ３０２、３０２Ａは、第１導電部４１に接続される第１スイッチング素子１１０の数が複数である。したがって、第３実施形態にかかる磁気メモリ３０２、３０２Ａは、第１実施形態及び第２実施形態にかかる磁気メモリ３００、３０１と同様の効果を奏する。
［第４実施形態］
図１８は、第４実施形態にかかる磁気メモリの要部（半導体装置２０３）の断面図である。図１８は、記憶素子１００を第１導電層２０のｙ方向の幅の中心を通るｘｚ平面で切断した断面である。第４実施形態にかかる磁気メモリは、２つの記憶素子１００の第１導電部４１が共有されている点が、図２に示す磁気メモリの要部（半導体装置２００）と異なる。その他の構成は、第１実施形態にかかる磁気メモリ３００と同様であり、説明を省く。
第１記憶素子１００Ａの第１導電部４１は、第２記憶素子１００Ｂの第１導電部４１とは同じものであり、互いに共有している。また第１導電層２０は、例えば、第１記憶素子１００Ａの第２導電部４２から第２記憶素子１００Ｂの第２導電部４２に亘って延びている。第１記憶素子１００Ａと第２記憶素子１００Ｂとは、例えば、第１導電層２０を共有している。第１記憶素子１００Ａと第２記憶素子１００Ｂとは、第１導電部４１のみを共有し、第１導電層２０を共有していなくてもよい。
書き込み電流は、例えば、２つの第３導電部４３から供給され、第１導電部４１で合流し、２つの第２導電部４２に分岐する。第１導電部４１に流れる電流量は、第２導電部４２及び第３導電部４３に流れる電流量より大きい場合がある。そのため、第１導電部４１の外周長又は直径は、第２導電部４２及び第３導電部４３の外周長又は直径より大きいことが好ましい。
また第４実施形態にかかる磁気メモリは、第１導電部４１に接続される第１スイッチング素子１１０の数が複数である。したがって、第４実施形態にかかる磁気メモリは、第１実施形態にかかる磁気メモリ３００と同様の効果を奏する。また２つの記憶素子１００で第１導電部４１を共有することで、２つの記憶素子１００の距離を近づけることができる。２つの記憶素子１００間の距離が近づくことで、磁気メモリの集積性をより高めることができる。
［第５実施形態］
図１９は、第５実施形態にかかる磁気メモリの要部（半導体装置２０４）の断面図である。図１９は、記憶素子１００を第１導電層２０のｙ方向の幅の中心を通るｘｚ平面で切断した断面である。第５実施形態にかかる磁気メモリは、２つの記憶素子１００の導電層３２に接続される第３導電部４３が共有されている点、第１スイッチング素子１１０の間に素子間絶縁部Ｅｉが無い点が、図２に示す磁気メモリの要部（半導体装置２００）と異なる。その他の構成は、第１実施形態にかかる磁気メモリ３００と同様であり、説明を省く。
第１導電部４１は、２つの第１スイッチング素子１１０に接続されている。２つの第１スイッチング素子１１０は、例えば、素子間絶縁部Ｅｉで分離されておらず、ドレイン領域Ｄを共有している。２つのソース領域Ｓは、ドレイン領域Ｄをｘ方向に挟む。それぞれのソース領域Ｓとドレイン領域Ｄとの間には、ゲート電極Ｇ及びゲート絶縁膜ＧＩが設けられている。ドレイン領域Ｄのｘ方向の幅は、例えばソース領域Ｓのｘ方向の幅より広い。
導電層３２に接続される第３導電部４３は、二つのトランジスタＴｒのドレイン領域Ｄに亘って接続されている。導電層３２に接続される第３導電部４３は、第１記憶素子１００Ａと第２記憶素子１００Ｂとで共有されている。
書き込み電流は、第３導電部４３から分岐又は第３導電部４３に向って合流する。第３導電部４３に流れる電流量は、第１導電部４１及び第２導電部４２に流れる電流量より大きい場合がある。そのため、第３導電部４３の外周長又は直径は、第１導電部４１及び第２導電部４２の外周長又は直径より大きいことが好ましい。
第５実施形態にかかる磁気メモリは、第１導電部４１に接続される第１スイッチング素子１１０の数が複数である。したがって、第５実施形態にかかる磁気メモリは、第１実施形態にかかる磁気メモリ３００と同様の効果を奏する。また２つの第１スイッチング素子１１０がドレイン領域Ｄを共有することで、素子間絶縁部Ｅｉを一部除くことができる。さらに、第３導電部４３を共有することで、２つの記憶素子１００の距離を近づけることができる。２つの記憶素子１００間の距離が近づくことで、磁気メモリの集積性をより高めることができる。
以上、第１実施形態から第５実施形態にかかる具体的な例について詳述した。本発明は、この例に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。例えば、第１実施形態から第５実施形態にかかる特徴的な構成をそれぞれ組み合わせてもよい。また第１実施形態から第５実施形態にかかる記憶素子の構成を以下のような変形例に変えてもよい。
（変形例１）
図２０は、変形例１にかかる記憶素子１０１の断面図である。図２０は、第１導電層２０のｙ方向の幅の中心を通るｘｚ平面で切断した断面である。変形例１にかかる記憶素子１０１は、第１導電層２０と第１導電部４１及び第２導電部４２との間に導電層３３を有する点が、図４に示す記憶素子１００と異なる。その他の構成は、図４に示す記憶素子１００と同様であり、説明を省く。
導電層３３は、第１導電層２０より導電性が高い。導電層３３は、例えば、銅、アルミ、銀を含む。第１導電層２０は、大きなスピン軌道相互作用を生み出す材料として重金属等が選択される場合が多い。重金属を含む第１導電層２０は、導電層３３より導電性に劣る。第１導電層２０と第１導電部４１及び第２導電部４２との間に導電層３３を設けることで、第１導電層２０の発熱を抑制できる。
導電層３３は、ｚ方向からの平面視で、第１強磁性層１と重なる位置に設けられていない。導電層３３は、ｚ方向からの平面視で、第１強磁性層１と重なる位置で分離されている。導電層３３を流れる書き込み電流は、ｚ方向からの平面視で第１強磁性層１と重なる位置で、第１導電層２０を流れる書き込み電流と合流する。その結果、ｚ方向からの平面視で第１強磁性層１と重なる位置を流れる書き込み電流の電流密度を高めることができる。第１強磁性層１の磁化Ｍ１は、反転電流密度を超えた時点で反転する。第１強磁性層１と重なる位置における電流密度が高まることで、磁化Ｍ１の反転が容易になる。
（変形例２）
図２１は、変形例２にかかる記憶素子１０２の平面図である。変形例２にかかる記憶素子１０２は、第１導電層２０のｙ方向の幅ｗ１が、図５に示す記憶素子１００と異なる。その他の構成は、図５に示す記憶素子１００と同様であり、説明を省く。
第１導電層２０のｙ方向の幅ｗ１は、第１導電部４１及び第２導電部４２のｙ方向の幅ｗ２及び導電層３１の幅ｗ３より長い。第１導電層２０の幅ｗ１が第１導電部４１及び第２導電部４２の幅ｗ２より長いことで、第１導電層２０と第１導電部４１及び第２導電部４２との電気的な接続がスムーズになる。
（変形例３）
図２２は、変形例３にかかる記憶素子１０３の断面図である。図２２は、記憶素子１０３を第１導電層２０のｙ方向の幅の中心を通るｘｚ平面で切断した断面である。変形例３にかかる記憶素子１０３は、非磁性層３及び第２強磁性層２を有さない点が、図４に示す記憶素子１００と異なる。その他の構成は、図４に示す記憶素子１００と同様であり、説明を省く。
記憶素子１０３は、単独で、異方性磁気センサ、磁気カー効果又は磁気ファラデー効果を利用した光学素子として利用できる。
（変形例４）
図２３は、変形例４にかかる記憶素子１０４の断面図である。図２３は、記憶素子１０４を第１導電層２０のｙ方向の幅の中心を通るｘｚ平面で切断した断面である。変形例４にかかる記憶素子１０４は、磁気抵抗効果素子１０にかえて、第１強磁性層１と非磁性層３が第１導電層２０上に設けられている点が、図４に示す記憶素子１００と異なる。その他の構成は、図４に示す記憶素子１００と同様であり、説明を省く。
記憶素子１０４は、第１強磁性層１と非磁性層３と第１導電層６０と第１導電部４１と第２導電部４２とを有する。第１強磁性層１は、第１導電層６０と共にｚ方向に、非磁性層３を挟む。第１導電部４１及び第２導電部４２は、ｘ方向に第１強磁性層１及び非磁性層３を挟む位置で、第１導電層６０に接続されている。記憶素子１０４は、磁壁の移動により抵抗値が変化する素子であり、磁壁移動素子、磁壁移動型磁気抵抗効果素子と言われる場合がある。
第１導電層６０は、ｘ方向に延びる。第１導電層６０は、非磁性層３を挟んで、第１強磁性層１と対向する磁性層である。
第１導電層６０は、強磁性体を含む。第１導電層６０を構成する磁性体は、Ｃｒ、Ｍｎ、Ｃｏ、Ｆｅ及びＮｉからなる群から選択される金属、これらの金属を１種以上含む合金、これらの金属とＢ、Ｃ、及びＮの少なくとも１種以上の元素とが含まれる合金等を用いることができる。具体的には、Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｂ、Ｎｉ−Ｆｅが挙げられる。
第１導電層６０は、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ｇｄ、Ｔｂ、Ｍｎ、Ｇｅ、Ｇａからなる群から選択される少なくとも一つの元素を有することが好ましい。第１導電層６０に用いられる材料として、例えば、ＣｏとＮｉの積層膜、ＣｏとＰｔの積層膜、ＣｏとＰｄの積層膜、ＭｎＧａ系材料、ＧｄＣｏ系材料、ＴｂＣｏ系材料が挙げられる。ＭｎＧａ系材料、ＧｄＣｏ系材料、ＴｂＣｏ系材料等のフェリ磁性体は飽和磁化が小さく、磁壁ＤＷを移動するために必要な閾値電流が小さくなる。またＣｏとＮｉの積層膜、ＣｏとＰｔの積層膜、ＣｏとＰｄの積層膜は、保磁力が大きく、磁壁の移動速度が遅くなる。
第１導電層６０は、内部の磁気的な状態の変化により情報を磁気記録可能な層である。第１導電層６０は、内部に第１磁区６１と第２磁区６２とを有する。第１磁区６１の磁化Ｍ６１と第２磁区６２の磁化Ｍ６２とは、例えば、反対方向に配向する。第１磁区６１と第２磁区６２との境界が磁壁ＤＷである。第１導電層６０は、磁壁ＤＷを内部に有することができる。図２３に示す第１導電層６０は、第１磁区６１の磁化Ｍ６１が＋ｚ方向に配向し、第２磁区６２の磁化Ｍ６２が−ｚ方向に配向している。
記憶素子１０４は、第１導電層６０の磁壁ＤＷの位置によって、データを多値又は連続的に記録できる。第１導電層６０に記録されたデータは、読み出し電流を印加した際に、記憶素子１０４の抵抗値変化として読み出される。
第１導電層６０における第１磁区６１と第２磁区６２との比率は、磁壁ＤＷが移動すると変化する。第１強磁性層１の磁化Ｍ１は、例えば、第１磁区６１の磁化Ｍ６１と同じ方向（平行）であり、第２磁区６２の磁化Ｍ６２と反対方向（反平行）である。磁壁ＤＷが＋ｘ方向に移動し、ｚ方向からの平面視で第１強磁性層１と重畳する部分における第１磁区６１の面積が広くなると、記憶素子１０４の抵抗値は低くなる。反対に、磁壁ＤＷが−ｘ方向に移動し、ｚ方向からの平面視で第１強磁性層１と重畳する部分における第２磁区６２の面積が広くなると、記憶素子１０４の抵抗値は高くなる。
磁壁ＤＷは、第１導電層６０のｘ方向に書き込み電流を流す、又は、外部磁場を印加することによって移動する。例えば、第１導電層６０の＋ｘ方向に書き込み電流（例えば、電流パルス）を印加すると、電子は電流と逆の−ｘ方向に流れるため、磁壁ＤＷは−ｘ方向に移動する。第１磁区６１から第２磁区６２に向って電流が流れる場合、第２磁区６２でスピン偏極した電子は、第１磁区６１の磁化Ｍ６１を磁化反転させる。第１磁区６１の磁化Ｍ６１が磁化反転することで、磁壁ＤＷが−ｘ方向に移動する。
第１強磁性層１及び非磁性層３は、第１実施形態にかかる記憶素子１００と同様である。記憶素子１０４における非磁性層３の厚みは、２０Å以上であることが好ましく、３０Å以上であることがより好ましい。非磁性層３の厚みが厚いと、記憶素子１０４の抵抗面積積（ＲＡ）が大きくなる。記憶素子１０４の抵抗面積積（ＲＡ）は、１×１０５Ωμｍ２以上であることが好ましく、１×１０６Ωμｍ２以上であることがより好ましい。記憶素子１０４の抵抗面積積（ＲＡ）は、一つの記憶素子１０４の素子抵抗と記憶素子１０４の素子断面積（非磁性層３をｘｙ平面で切断した切断面の面積）の積で表される。
ここでは記憶素子の別の例として磁壁移動型の素子を例示した。記憶素子は、これらの例に限定されるものではない。記憶素子は、第１強磁性層１の積層方向に電流を流す第１電流経路と、第１強磁性層１の積層方向に対して交差する方向に電流を流す第２電流経路とを有する素子であれば問わない。
変形例１〜４にかかる記憶素子を有する磁気メモリは、記憶素子の具体的な構成が異なるだけであり、第１導電部４１に接続される第１スイッチング素子１１０の数が複数である。したがって、変形例１〜４にかかる記憶素子を用いても、第１実施形態から第５実施形態にかかる磁気メモリの集積性を高めることができる。
１ 第１強磁性層
２ 第２強磁性層
３ 非磁性層
１０ 磁気抵抗効果素子
２０、６０ 第１導電層
３０、３１、３２、３３ 導電層
４０ 導電部
４１ 第１導電部
４２ 第２導電部
４３ 第３導電部
４４ 第４導電部
５０ 絶縁層
６１ 第１磁区
６２ 第２磁区
１００、１０１、１０２、１０３、１０４ 記憶素子
１００Ａ 第１記憶素子
１００Ｂ 第２記憶素子
１１０、１１０Ａ、１１０Ｂ 第１スイッチング素子
１２０ 第２スイッチング素子
１３０、１３０Ａ 第３スイッチング素子
１４０ 整流器
２００、２００Ａ、２０１、２０１Ａ、２０２、２０２Ａ、２０３、２０４ 半導体装置
３００、３０１、３０２、３０２Ａ 磁気メモリ

Claims (15)

  1. 第１強磁性層と、
    第１方向において前記第１強磁性層と面し、前記第１方向と異なる第２方向に延びる第１導電層と、
    前記第１方向から見て前記第２方向に前記第１強磁性層を挟む位置で、前記第１導電層に接続された第１導電部と第２導電部と、
    を備える記憶素子と、
    前記記憶素子の前記第１導電部と電気的に接続された複数の第１スイッチング素子と、を備える、磁気メモリ。
  2. 前記第１スイッチング素子の数が２つである、請求項１に記載の磁気メモリ。
  3. 複数の前記記憶素子を有し、
    前記複数の前記記憶素子のうちの第１記憶素子と第２記憶素子とが、同じ前記複数の第１スイッチング素子に接続され、
    前記第１記憶素子と前記第２記憶素子とは、前記複数の第１スイッチング素子を共有している、請求項１又は２に記載の磁気メモリ。
  4. 前記第１記憶素子の前記第１導電部と、前記第２記憶素子の前記第１導電部とが同じであり、
    第１記憶素子と第２記憶素子とは、前記第１導電部を共有している、請求項３に記載の磁気メモリ。
  5. 前記複数の第１スイッチング素子がそれぞれトランジスタであり、
    前記トランジスタはそれぞれ、ゲート電極と、前記ゲート電極を挟むソース領域とドレイン領域と、を有し、
    それぞれの前記トランジスタの前記ドレイン領域に亘って接続された第３導電部を有し、
    前記第１記憶素子及び前記第２記憶素子の第１導電部は、前記第３導電部と電気的に接続されている、請求項３又は４に記載の磁気メモリ。
  6. 複数の前記記憶素子と、
    前記複数の記憶素子に亘って接続された共通スイッチング素子と、
    前記共通スイッチング素子と前記複数の記憶素子とを繋ぐ配線と、
    前記配線の隣接する前記記憶素子の間に設けられた整流器と、を有する、請求項１〜５のいずれか一項に記載の磁気メモリ。
  7. 前記第１強磁性層に接続された第２スイッチング素子をさらに備え、
    前記複数の前記第１スイッチング素子のそれぞれの最大定格電流値が、第２スイッチング素子の最大定格電流値より大きい、請求項１〜６のいずれか一項に記載の磁気メモリ。
  8. 前記第１強磁性層に接続された第２スイッチング素子をさらに備え、
    前記第１方向から見て、前記第２スイッチング素子の前記第２方向と交差する第３方向の長さが、前記複数の第１スイッチング素子のそれぞれの前記第３方向の長さと略同一である、請求項１〜７のいずれか一項に記載の磁気メモリ。
  9. 前記記憶素子の前記第２導電部と電気的に接続された複数の第３スイッチング素子と、をさらに備える、請求項１〜８のいずれか一項に記載の磁気メモリ。
  10. 複数の前記記憶素子を有し、
    第２記憶素子の前記第２導電部は、第１記憶素子に接続された前記複数の第１スイッチング素子と接続されている、請求項１〜９のいずれか一項に記載の磁気メモリ。
  11. 前記第１導電層は、電流が流れる際のスピンホール効果によってスピン流を発生させる機能を有する金属、合金、金属間化合物、金属硼化物、金属炭化物、金属珪化物、金属燐化物のいずれかを含む、請求項１〜１０のいずれか一項に記載の磁気メモリ。
  12. 前記第１強磁性層の前記第１導電層と反対側に位置する第２強磁性層と、
    前記第１強磁性層と前記第２強磁性層との間に位置する非磁性層と、さらに備える、請求項１〜１１のいずれか一項に記載の磁気メモリ。
  13. 前記第１導電層が強磁性体を含み、
    前記第１強磁性層と前記第１導電層との間に非磁性層をさらに備える、請求項１〜１１のいずれか一項に記載の磁気メモリ。
  14. 第１強磁性層と、第１方向に前記第１強磁性層と面し、前記第１方向と異なる第２方向に延びる第１導電層と、を備える記憶素子の前記第１導電層に、異なる電流量の電流パルスを段階的に印加する、磁気メモリの制御方法。
  15. 前記電流パルスの第１段目の印加時間が５ｎｓｅｃ以上である、請求項１４に記載の磁気メモリの制御方法。
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Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009101827A1 (ja) 2008-02-13 2009-08-20 Nec Corporation 磁壁移動素子及び磁気ランダムアクセスメモリ
FR2963153B1 (fr) 2010-07-26 2013-04-26 Centre Nat Rech Scient Element magnetique inscriptible
KR101457511B1 (ko) 2011-08-18 2014-11-04 코넬 유니버시티 스핀 홀 효과 자기 장치, 방법, 및 적용
US9076537B2 (en) 2012-08-26 2015-07-07 Samsung Electronics Co., Ltd. Method and system for providing a magnetic tunneling junction using spin-orbit interaction based switching and memories utilizing the magnetic tunneling junction
US20140252439A1 (en) 2013-03-08 2014-09-11 T3Memory, Inc. Mram having spin hall effect writing and method of making the same
US8963222B2 (en) 2013-04-17 2015-02-24 Yimin Guo Spin hall effect magnetic-RAM
FR3009421B1 (fr) 2013-07-30 2017-02-24 Commissariat Energie Atomique Cellule memoire non volatile
JP6018599B2 (ja) * 2014-03-20 2016-11-02 株式会社東芝 不揮発性記憶装置
WO2016011435A1 (en) * 2014-07-17 2016-01-21 Cornell University Circuits and devices based on enhanced spin hall effect for efficient spin transfer torque
KR102080631B1 (ko) 2014-08-08 2020-02-24 고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠 자기 저항 효과 소자 및 자기 메모리 장치
JP6778866B2 (ja) 2015-03-31 2020-11-04 国立大学法人東北大学 磁気抵抗効果素子、磁気メモリ装置、製造方法、動作方法、及び集積回路
JP6130886B2 (ja) * 2015-09-16 2017-05-17 株式会社東芝 磁気素子及び記憶装置
JP6588860B2 (ja) 2016-05-13 2019-10-09 株式会社東芝 発振器及び演算装置
JP6374452B2 (ja) * 2016-08-04 2018-08-15 株式会社東芝 磁気メモリ
KR101825318B1 (ko) * 2017-01-03 2018-02-05 고려대학교 산학협력단 스핀필터 구조체를 포함하는 자기 터널 접합 소자
JP7192611B2 (ja) * 2019-03-28 2022-12-20 Tdk株式会社 記憶素子、半導体装置、磁気記録アレイ及び記憶素子の製造方法

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