CN111952444A - 半导体器件及其形成方法 - Google Patents

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CN111952444A CN202010412546.3A CN202010412546A CN111952444A CN 111952444 A CN111952444 A CN 111952444A CN 202010412546 A CN202010412546 A CN 202010412546A CN 111952444 A CN111952444 A CN 111952444A
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Abstract

一种方法包括沉积多个层，沉积多个层包括沉积自旋轨道耦合层；在自旋轨道耦合层上方沉积介电层；在介电层上方沉积自由层；在自由层上方沉积隧道阻挡层；以及在隧道阻挡层上方沉积参考层。该方法还包括执行第一图案化工艺以图案化多个层；以及执行第二图案化工艺以图案化参考层、隧道阻挡层、自由层和介电层。第二图案化工艺停止在自旋轨道耦合层的顶面上。本发明的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
半导体存储器用于电子应用的集成电路中，作为示例，包括蜂窝电话和个人计算设备。一种类型的半导体存储器器件是磁阻随机存取存储器(MRAM)，它涉及将半导体技术与磁性材料和器件相结合的自旋电子器件。电子的自旋通过其磁矩而不是电子的电荷来用于存储位值。
常规的MRAM单元是自旋传递扭矩(STT)MRAM单元。典型的STT MRAM单元可以包括磁性隧道结(MTJ)堆叠件，MTJ堆叠件包括钉扎层、位于钉扎层上方的被钉扎层、位于被钉扎层上方的隧道层以及位于隧道层上方的自由层。在MRAM单元的形成期间，首先沉积多个毯式层。然后，通过光刻工艺图案化毯式层以形成MTJ堆叠件。然后形成介电覆盖层以保护MTJ堆叠件。介电覆盖层包括位于MTJ堆叠件的侧壁上的一些部分以及位于MTJ堆叠件的顶面上的可能的附加部分。
由于编程电流必须通过隧道层而因此降低或损坏隧道层的事实，STT MRAM单元遭受可靠性问题。因此，开发了自旋轨道扭矩(SOT)MRAM。在SOT MRAM单元的编程中，编程电流不通过隧道层，因此与STT MRAM相比，SOT MRAM的可靠性得到了改善。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，包括：沉积多个层，包括：沉积自旋轨道耦合层，其中，所述自旋轨道耦合层配置为生成自旋极化载流子；在所述自旋轨道耦合层上方沉积介电层，其中，所述介电层配置为允许所述自旋极化载流子隧穿；在所述介电层上方沉积自由层；在所述自由层上方沉积隧道阻挡层；和在所述隧道阻挡层上方沉积参考层；执行第一图案化工艺以图案化所述多个层；以及执行第二图案化工艺以图案化所述参考层、所述隧道阻挡层、所述自由层和所述介电层，其中，所述第二图案化工艺停止在所述自旋轨道耦合层的顶面上。
本发明的另一实施例提供了一种半导体器件，包括：自旋轨道耦合层；介电层，位于所述自旋轨道耦合层上方；以及磁隧道结(MTJ)堆叠件，包括：自由层，位于所述介电层上方；隧道阻挡层，位于所述自由层上方；和参考层，位于所述隧道阻挡层上方，其中，所述自旋轨道耦合层在第一方向和与所述第一方向相反的第二方向上延伸超过所述磁隧道结堆叠件的边缘。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：对自旋轨道扭矩(SOT)磁阻随机存取存储器(MRAM)单元进行编程，其中，所述自旋轨道扭矩磁阻随机存取存储器单元包括：自旋轨道耦合层；介电层，位于所述自旋轨道耦合层上方；和自由层，位于所述介电层上方，其中，所述编程包括：施加电流以流过所述自旋轨道耦合层，以编程所述自由层的极化方向。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图10示出了根据一些实施例的自旋轨道扭矩(SOT)磁阻随机存取存储器(MRAM)单元的形成中的中间阶段的截面图和顶视图。
图11示出了根据一些实施例的面内SOT MRAM单元的截面图。
图12示出了根据一些实施例的SOT MRAM单元的写入(编程)操作。
图13示出了根据一些实施例的SOT MRAM单元的读取操作。
图14和图15示出了根据一些实施例的具有插入在相应的自旋轨道耦合层和自由层之间的不同材料的几个SOT MRAM单元的结果的比较。
图16示出了根据一些实施例的用于形成SOT MRAM单元的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间距关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间距关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间距关系描述符可以同样地作相应地解释。
根据各个实施例，提供了一种自旋轨道转矩(SOT)磁阻随机存取存储器(MRAM)单元及其形成方法。根据一些实施例，示出了SOT MRAM单元的形成中的中间阶段。讨论了一些实施例的一些变型。本文讨论的实施例将提供示例，以使得能够进行或使用本发明的主题，并且本领域普通技术人员将容易理解可以进行的修改，同时保持在不同实施例的预期范围内。贯穿各种视图和说明性实施例，相似的参考标号用于指示相似的元件。尽管方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
根据本发明的一些实施例，SOT MRAM单元包括自旋轨道耦合层和自由层，以及插入在自旋轨道耦合层和自由层之间的介电界面层。介电界面层具有提高自旋极化效率的效果，并且可以增加自旋极化电流。因此，可以在不牺牲自旋极化电流的情况下减小流过自旋轨道耦合层的编程电流。
图1至图10示出了根据本发明的一些实施例的SOT MRAM单元的形成中的中间阶段的截面图和顶视图。相应的工艺也示意性地反映在图16所示的工艺流程200中。
参考图1，形成多个堆叠的层。根据本发明的一些实施例，在半导体晶圆10中形成多个堆叠的层，该半导体晶圆10可以基于诸如硅衬底的半导体衬底而形成。可以在半导体衬底上形成集成电路(未示出)，该集成电路可以包括诸如晶体管和二极管的有源器件以及诸如电阻器、电容器、电感器等的无源器件。可以在半导体衬底上形成用于操作SOT MRAM单元的电路，该电路可以包括电流源、电压源、选择器(用于选择用于操作的SOT MRAM单元)等。
根据一些实施例，可以在晶圆(和相应的器件管芯)的互连结构中形成所示的多个层。例如，多个堆叠的层可以形成在金属间介电(IMD)层中，该金属间介电层可以由低k介电材料形成。IMD层用于形成金属线和通孔，金属线和通孔用于互连器件管芯中的集成电路器件。
根据本发明的一些实施例，形成晶种层20。相应的工艺示出为图16所示的工艺流程200中的工艺202。晶种层20可以由具有良好晶体结构的材料形成，并且可以由例如MgO的介电层形成。晶种层20的晶体结构具有改善上面的自旋轨道耦合层22的性能的作用。晶种层20的形成方法可以包括例如物理气相沉积(PVD)。
首先通过沉积形成自旋轨道耦合层22。相应的工艺示出为图16所示的工艺流程200中的工艺204。自旋轨道耦合层22用作自旋极化电流的发生器。通过传导流过自旋轨道耦合层22的电流，自旋轨道耦合层22在横向方向上生成自旋极化电流，该自旋极化电流用于对上面的自由层进行编程。根据本发明的一些实施例，自旋轨道耦合层22由重金属或金属合金形成，重金属或金属合金可以选自W、Ta、Pt、AuPt、W3Ta、BixSey、BiSeTe、它们的多层和/或它们的合金。自旋轨道耦合层22的厚度T1可以在约1nm和约10nm之间的范围内。根据一些实施例，通过PVD执行自旋轨道耦合层22的形成，并且可以使用其他适用的方法(取决于材料)，诸如镀、化学气相沉积(CVD)等。
介电界面层24形成在自旋轨道耦合层22上方并且与自旋轨道耦合层22接触。相应的工艺示出为图16所示的工艺流程200中的工艺206。根据一些实施例，介电界面层24由介电材料形成，诸如氮化物、氧化物、它们的合金、它们的多层等。例如，氧化物可以包括但不限于MgO、HfOx、AlOx、AgOx、CuO、SrO或它们的组合。氮化物可以包括但不限于HfN、AlN、AgN、SrN或它们的合金。介电材料也可以是上述氮化物和氧化物的组合。
应当理解，在随后图案化的自旋轨道耦合层22中生成的自旋极化电流将流入上面的自由层26，以改变上面的自由层26的自旋极化方向。介电界面层24的厚度T2因此足够小，以允许自旋极化电流(和载流子，诸如电子)的有效隧穿以流过介电界面层24。根据本发明的一些实施例，厚度T2小于约10埃，并且可以在约1埃与约5埃之间的范围内。实验结果表明，随着厚度T2的增加(例如，大于约5)，具有介电界面层24的益处开始减小，并且进一步增加介电界面层24的厚度，该益处可能完全消除，并且例如当厚度T2大于约
Figure BDA0002493760040000051
或
Figure BDA0002493760040000052
(取决于编程电流)时，还可能会导致所得的SOT MRAM单元的失效。介电界面层24可以使用原子层沉积(ALD)、CVD等形成。
自由层26沉积在介电界面层24上方作为状态保持层，并且其状态决定了所得的SOT MRAM单元的状态。相应的工艺示出为图16所示的工艺流程200中的工艺208。自由层26可以由铁磁材料形成，铁磁材料可以由CoFe、NiFe、CoFeB、CoFeBW、它们的合金等形成或包括CoFe、NiFe、CoFeB、CoFeBW、它们的合金等。可以使用诸如PVD、CVD等的沉积方法来形成自由层26。根据一些实施例，所得的SOT MRAM单元是垂直的SOT MRAM单元(如图10所示)，其自旋极化方向垂直于自由层26和上面的参考层30的主表面(平面)。垂直SOT MRAM单元的自由层26的厚度T3小于约1.2nm，并且可以在约0.4nm和约1.2nm之间的范围内，以生成垂直自旋极化方向。
根据本发明的其他实施例，所得的SOT MRAM单元是面内SOT MRAM单元(如图11所示)，其自旋极化方向平行于自由层26和上面的参考层30的主表面(平面)。相应地，自由层26的厚度T3大于约1.2nm，并且可以在约1.2nm和约3.0nm之间的范围内，以生成面内自旋极化。
在自由层26上方沉积隧道阻挡层28。相应的工艺示出为图16所示的工艺流程200中的工艺210。根据本发明的一些实施例，隧道阻挡层28由诸如MgO、AlO、AlN等的介电材料形成。隧道阻挡层28的厚度T4可以在约0.1nm至约1.5nm之间的范围内。隧道阻挡层28的形成方法包括CVD、PVD、ALD等。
然后，在隧道阻挡层28上方沉积合成反铁磁(SAF)层35。相应的工艺示出为图16所示的工艺流程200中的工艺212。根据本发明的一些实施例，SAF层35包括参考层30、位于参考层30上方的耦合层32和位于耦合层32上方的硬层34。
根据本发明的一些实施例，参考层30由铁磁材料形成，该铁磁材料可以由CoFe、NiFe、CoFeB、CoFeBW、它们的合金等形成或包括CoFe、NiFe、CoFeB、CoFeBW、它们的合金等。参考层30的厚度T5可以大于约0.5nm，并且可以在约0.5nm与约3nm之间的范围内。参考层30的形成方法可以包括诸如PVD、CVD等的沉积方法。
耦合层32沉积在参考层30上方。根据本发明的一些实施例，耦合层32由Cu、Ru、Ir、Pt、W、Ta、Mg、它们的合金等形成。耦合层32的厚度T6可以在约0.2nm和约2nm之间的范围内。耦合层32的形成方法包括PVD、CVD等。
硬层34沉积在耦合层32上方。根据本发明的一些实施例，硬层34由诸如CoFe、NiFe、CoFeB、CoFeBW、它们的合金等的铁磁材料形成或包括诸如CoFe、NiFe、CoFeB、CoFeBW、它们的合金等的铁磁材料。硬层34的厚度T7可以在约0.5nm至约3nm之间的范围内。硬层34的形成方法包括PVD、CVD等。
根据一些实施例，如图1所示，SAF层35可以具有包括三个层30、32和34的三层结构。根据可选实施例，SAF层35可以由被多个非磁性间隔件层分隔开的多个铁磁性金属层形成或包括被多个非磁性间隔件层分隔开的多个铁磁性金属层。磁性金属层可以由Co、Fe、Ni等形成，其可以是CoFe、NiFe、CoFeB、CoFeBW、它们的合金等的形式。非磁性间隔件层可以由Cu、Ru、Ir、Pt、W、Ta、Mg等形成。例如，磁性层可以具有Co层和位于Co层上方的重复的(Pt/Co)x层，其中x表示重复数，并且可以是等于或大于1的任何整数。
根据一些实施例，反铁磁层36形成在SAF层35上方。相应的工艺示出为图16中所示的工艺流程200中的工艺214。根据本发明的一些实施例，反铁磁层36由PtMn、IrMn、RhMn、NiMn、PdPtMn、FeMn、Os、Mn等形成。反铁磁层36的厚度T8可以在约1nm与约5nm之间的范围内。反铁磁层36的形成方法包括PVD、CVD等。反铁磁层36用于将参考层30的自旋极化方向钉扎为固定方向。这样可以确保所得的MTJ正常运行。在参考层30的自旋极化方向固定的情况下，可以通过改变自由层26的自旋极化方向来操纵相应的SOT MRAM单元的低电阻状态和高电阻状态。在本发明的整个描述中，层24、26、28、30、32、34和36统称为磁隧道结(MTJ)堆叠件38。
在MTJ堆叠件38上方沉积覆盖层40。相应的工艺示出为图16中所示的工艺流程200中的工艺216。根据本发明的一些实施例，覆盖层40由诸如W、Ti、TiN、Ta、TaN、Ru、Zr、它们的组合和它们的多层的导电材料形成。覆盖层40还用作随后形成的MTJ的顶部电极(在随后的图案化工艺之后)。
参考图2，形成并且图案化蚀刻掩模42。根据本发明的一些实施例，蚀刻掩模42包括图案化的光刻胶。根据本发明的其他实施例，蚀刻掩模42包括硬掩模和位于硬掩模上方的光刻胶。光刻胶可用于图案化硬掩模，并且硬掩模可以用于图案化下面的层。例如，硬掩模可以由TiN、TaN等材料形成。
然后，在各向异性图案化工艺中图案化下面的覆盖层40、MTJ堆叠件38、自旋轨道耦合层22。相应的工艺示出为图16所示的处理流程200中的工艺218。图3示出了所得的结构。蚀刻方法可以包括等离子体蚀刻方法，等离子体蚀刻方法可以包括反应离子束蚀刻(IBE)。可以使用辉光放电等离子体(GDP)、电容耦合等离子体(CCP)、电感耦合等离子体(ICP)等来实施蚀刻。
蚀刻气体可以选自Cl2、N2、CH4、He、CHxFy、SF6、NF3、BCl3、O2、Ar、CxFy、HBr或它们的组合，并且用于蚀刻特定层的合适的气体根据层的材料来选择。N2、Ar和/或He可以用作载气。例如，为了蚀刻钛、氮化钛、钽、氮化钽等，可以使用Cl2以及诸如载气的其他气体。为了蚀刻钨，可以使用CHxFy以及诸如载气的其他气体。由于蚀刻的层包括由不同材料形成的多层，因此可以根据蚀刻的层的蚀刻顺序选择多种蚀刻气体。使用所选择的每种蚀刻气体，可以蚀刻一个或多个层，然后改变蚀刻气体，和/或调整蚀刻配方以蚀刻随后暴露的下层。根据一些实施例，蚀刻持续进行直到蚀刻穿过晶种层20。蚀刻还可以在晶种层20上停止，而晶种层20未被图案化。在随后的段落中，晶种层20(如果被图案化)和自旋轨道耦合层22的剩余部分分别称为晶种层20’和自旋轨道耦合层22’。在蚀刻工艺之后，去除蚀刻掩模42(图2)。
图4示出了图案化的蚀刻掩模46的形成。图案化的蚀刻掩模46可以使用选自用于形成蚀刻掩模42(图2)的同一组候选材料的材料来形成。例如，图案化的蚀刻掩模46可以包括图案化的光刻胶，并且可以包括或可以不包括位于图案化的光刻胶下面的硬掩模。
图案化的蚀刻掩模46用作蚀刻掩模以蚀刻下面的层24、26、28、30、32、34、36和40。相应的工艺示出为图16所示的工艺流程200中的工艺220。蚀刻在自旋轨道耦合层22上停止，同时蚀刻穿过介电界面层24。蚀刻气体可以选自Cl2、N2、CH4、He、CHxFy、SF6、NF3、BCl3、O2、Ar、CxFy、HBr或它们的组合，并且根据层的材料选择用于蚀刻特定层的合适的气体。也可以添加载气，诸如N2、Ar和/或He。如图5所示，层24、26、28、30、32、34和36的剩余部分在下文中分别称为24’、26’、28’、30’、32’、34’和36’，并且共同称为MTJ(堆叠件)38’。覆盖层40的剩余部分在下文中也称为顶部电极40’。在蚀刻工艺之后，去除蚀刻掩模46。所得的结构示于图6中。可以理解，尽管将一个自旋轨道耦合层22和一个MTJ 38’示出为一个SOT MRAM单元，但是可以同时形成多个SOT MRAM单元，它们可以形成为例如阵列。
应当理解，可能发生过度蚀刻，并且可以蚀刻自旋轨道耦合层22的顶面部分。图5和图6中的虚线22S’示意性地示出了由于过度蚀刻而导致的自旋轨道耦合层22的顶面的位置。结果，自旋轨道耦合层22的顶部具有与上面的介电界面层24’的相应侧壁齐平的侧壁。
图7示出了图6所示结构的平面图(顶视图)。如图6和图7所示，自旋轨道耦合层22’可以形成为伸长的条。MTJ 38’(包括介电界面层24’)和顶部栅电极40’与自旋轨道耦合层22’的部分重叠。根据本发明的一些实施例，MTJ 38’的宽度W1小于自旋轨道耦合层22’的相应宽度W2。根据可选实施例，MTJ 38’的宽度W1等于自旋轨道耦合层22’的相应宽度W2。因此，MTJ 38’和介电界面层24’的两个边缘(图示的上边缘和下边缘)将与自旋轨道耦合层22’的相应两个边缘齐平，并且相应的MTJ 38’用虚线示出。
图8示出了根据一些实施例的介电覆盖层50的形成。相应的工艺示出为图16所示的工艺流程200中的工艺222。根据本发明的一些实施例，介电覆盖层50由氮化硅、氮氧化硅等形成。形成工艺可以是CVD工艺、ALD工艺、等离子增强CVD(PECVD)工艺等。介电覆盖层50可以形成为共形层。
接下来，执行间隙填充工艺，其中将介电材料52填充到MTJ 38’之间的间隙中(示出了一个MTJ 38’)。相应的工艺示出为图16所示的工艺流程200中的工艺224。介电材料52可以由氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)、氟硅酸盐玻璃(FSG)、SiOCH、可流动氧化物、多孔氧化物等或它们的组合形成或包括氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)、氟硅酸盐玻璃(FSG)、SiOCH、可流动氧化物、多孔氧化物等或它们的组合。介电材料52也可以由低k介电材料形成。形成方法可以包括CVD、PECVD、ALD、可流动CVD(FCVD)、旋涂等。在间隙填充工艺之后，可以执行诸如化学机械抛光(CMP)工艺或机械研磨工艺的平坦化工艺。可以使用介电覆盖层50或顶部电极40’作为CMP停止层来执行平坦化工艺。因此，介电材料52的顶面可以与介电覆盖层50的顶面或顶部电极40’的顶面齐平。由此形成MRAM单元54。
参考图9，沉积蚀刻停止层56和介电层58。根据一些实施例，蚀刻停止层56由氧化硅、氮化硅、碳化硅、氧氮化硅、碳氮氧化物等形成。介电层58可以由(或可以不)由选自用于形成介电材料52的相同(或不同)组候选材料的介电材料形成。
图10示出了在形成导电部件64之后的结构，该导电部件可以是通孔、导线(可以是字线或位线)等。相应的工艺示出为图16中所示的工艺流程200中的工艺226。根据本发明的一些实施例，导电部件64包括阻挡层60和位于阻挡层60上方的导电区域62。导电阻挡层60可以由钛、氮化钛、钽、氮化钽、Co等形成。导电区域62可以由诸如铜、铝、钨、钴等的金属或这些金属的合金形成。SOT MRAM单元54包括三个端子70、72和74，它们在写入和读取操作期间分别连接到管芯中的电流源(未示出)或电压源(未示出)。
SOT MRAM单元54可以放置在器件管芯中的多个位置，并且可以是SOT MRAM阵列的部分。根据本发明的一些实施例，器件管芯可以包括形成在半导体衬底的表面处的晶体管(作为选择器)。在选择器晶体管上方形成诸如金属间电介质(ILD，在其中形成接触插塞)、金属间电介质(IMD，在其中形成金属线和通孔)、钝化层等的多个介电层。ILD和IMD可以是低k介电层或非低k介电层。SOT MRAM单元54可以形成在ILD或IMD层的其中一个中。根据一些实施例，SOT MRAM单元54形成在IMD层之一中，诸如与M3、M2、M1等相同的IMD层。端子70和72中的一个(诸如端子70(图10))可以电连接到第一选择器晶体管的源极/漏极区，并且第一选择器晶体管的栅极可以连接到相应的SOT MRAM阵列的读取字线。SOT MRAM单元54的另一端子(诸如72)可以连接到SOT MRAM阵列的写入字线。端子74(图10)可以电连接到第二选择器晶体管的源极/漏极区域，并且第二选择器晶体管的栅极可以连接到相应的SOT MRAM阵列的写入字线。
使用前述工艺形成的SOT MRAM单元54可以是垂直MRAM单元或面内MRAM单元。例如，图10示出了根据一些实施例的垂直MRAM单元54的示例自旋极化方向，其中自由层26’、参考层30’和硬层34’的自旋极化方向在+Z或–Z方向。在示出的示例中，参考层30’和硬层34’的自旋极化方向分别在+Z方向和-Z方向上，并且是固定的。根据其他实施例，这些方向可以相反。自由层26’的自旋极化方向可以被编程为在+Z方向或-Z方向上。如果自由层26’的自旋极化方向与参考层30’的自旋极化方向相同，则SOT MRAM单元54处于低电阻状态。相反，如果自由层26’的自旋极化方向与参考层30’的自旋极化方向相反，则SOT MRAM单元54处于高电阻状态。反铁磁层36’的极化在+Z和-Z方向上，用于生成杂散场并且产生耦合至下面的硬层34’的反铁磁(Ruderman-Kittel-Kasuya-Yosida)RKKY。
图11示出了根据一些实施例的面内SOT MRAM单元54的自旋极化方向，其中自由层26’、参考层30’和硬层34’的自旋极化方向在+X或–X方向上。在所示的示例中，参考层30’和硬层34’的自旋极化方向分别在-X方向和+X方向上，并且是固定的。根据其他实施例，这些方向可以是相反的。自由层26’的自旋极化方向可以被编程为在+X方向或-X方向上。如果自由层26’的自旋极化方向与参考层30’的自旋极化方向平行(在相同方向上)，则SOT MRAM单元54处于低电阻状态。相反，如果自由层26’的自旋极化方向与参考层30’的自旋极化方向反平行(相反方向)，则SOT MRAM单元54处于高电阻状态。反铁磁层36’的自旋极化在+X和-X方向上。
如图10和图11所示的SOT MRAM单元54是使用参考图1至图10作为示例进行讨论的基本相同的工艺形成的。通过为自由层26’选择适当的厚度T3(图1)，可以将自旋极化方向设置为图10或图11所示。例如，当厚度T3小于约1.2nm时，自旋极化方向设置为图10所示，并且所得的SOT MRAM单元54是垂直SOT MRAM单元。相反，当厚度T3大于约1.2nm时，将自旋极化方向设置为如图11所示，并且所得的SOT MRAM单元54是面内SOT MRAM单元。
图12示出了根据一些实施例的示例写入操作。为了写入SOT MRAM单元54，施加编程电流I1，这可以通过在端子70和72之间连接电压源VS1(或电流源)来实现。例如，端子70和72可以连接到正电源电压VDD和接地GND。端子74可以与任何电压源和任何电流源断开。在编程电流I1流过自旋轨道耦合层22’的情况下，自旋轨道耦合层22’生成自旋极化电流，其中一些自旋极化电流的自旋极化方向不在示出的平面内(由点80表示)，而具有自旋极化方向的其他自旋极化电流在所示平面内(由“x”符号82表示)。具有自旋极化方向80的自旋极化电流(载流子)向上流动，穿过介电界面层24’，并且流入自由层26’。在自由层26中，自旋极化电流(载流子)将其自旋转移到自由层26’，并且因此自由层26’被编程。然后，具有自旋极化方向82的自旋极化电流向下流动，并且累积在自旋轨道耦合层22’与下面的晶种层20’之间的界面处。具有自旋极化方向80的自旋极化电流在流入自由层26’(自旋转移到自由层26’)之后，将在向右方向上流动，然后向下流回自旋轨道耦合层22’，并且流向端子72。在编程操作期间，施加外部磁场(未示出)，并且自由层26’的所得自旋极化方向取决于外部磁场和电流I1的方向。在执行编程操作之后，SOT MRAM单元54如预期的那样处于高电阻状态或低电阻状态。如果将SOT MRAM单元54编程为与图12所示的示例不同的状态，则编程电流I1的流动方向可以与图示方向相反，或者可以使外部磁场相反。
常规的SOT MRAM单元具有直接接触相应自由层的自旋轨道耦合层。在本发明的实施例中，由于介电界面层24’的存在，即使SOT MRAM单元54和常规的SOT MRAM单元以相同的编程电流编程，SOT MRAM单元54的自旋极化电流相对于常规SOT MRAM的自旋极化电流增大。因此，提高了从编程电流生成自旋极化电流的效率。该改进可能是由于自旋轨道耦合层22’和介电界面层24’之间的界面处的散射增加。
图13示出了根据一些实施例的示例读取操作。为了读取SOT MRAM单元54，例如通过电压源VS2在端子74以及端子70和72之一上施加电压。例如，端子74和72可以分别连接到正电源电压VDD和电接地GND。自由层26’相对于参考层30’的自旋极化方向确定了SOT MRAM单元54的电阻，并且流过SOT MRAM单元54的所得电流I2反映了SOT MRAM单元54的电阻。例如，当自由层26’和参考层30’的自旋极化方向平行(相同方向)时，SOT MRAM单元54处于低电阻状态。相反，当自由层26’和参考层30’的自旋极化方向反平行(相反方向)时，SOT MRAM单元54处于高电阻状态。
图14示出了一些实验结果，其中示出了几个样本SOT MRAM单元的电流感应的有效场(Hzeff)值。电流感应的有效场值表示通过将编程电流传导到自旋轨道耦合层中可以如何有效地生成自旋极化电流。Y轴表示归一化的电流感应的有效场Hzeff。X轴表示五个样本，其中在介电界面层24’的位置处(图10或图11)，可以替代地使用不同的材料。通过使用这些样本在不同电流下测量面内矫顽力Hc可以估算出电流感应的有效场值Hzeff。术语“无”表示在自旋轨道耦合层22’和自由层26’之间没有形成层。术语“Co”、“FeB”、“Mg”和“MgO”分别表示在介电界面层24’所处的位置形成了钴层、FeB层、Mg层或MgO层。实验结果表明，在五个样本中，包括MgO层的样本SOT MRAM单元的电流感应的有效场值最高，表明介电界面层24’的效果优于所有其他样本。
图15示出了实验结果，其中测量了用于有效地编程几个样本SOT MRAM单元的SOTMRAM单元54(图10或图11)所需的编程电流。Y轴表示所需的编程电流(标准化)。X轴表示四个样本。同样，术语“无”表示在自旋轨道耦合层22’和自由层26’之间没有形成层。术语“Co”、“Mg”和“MgO”分别表示在介电界面层24’所处的位置形成了钴层、Mg层或MgO层。实验结果表明，对具有MgO层的SOT MRAM单元进行编程所需的电流最低，这表明介电界面层24’的效果优于所有其他样本。
本发明的实施例具有一些有利特征。通过在自旋轨道耦合层和自由层之间形成薄的介电界面层，与没有形成介电界面层的情况相比，由通过自旋轨道耦合层传导的电流生成的自旋极化电流增大，并且与形成金属界面层相比增大。因此，与常规的SOT MRAM单元相比，可以用较小的编程电流对自由层的自旋极化方向进行编程。因此提高了编程的效率。
根据本发明的一些实施例，一种方法包括沉积多个层，沉积多个层包括沉积自旋轨道耦合层；在自旋轨道耦合层上方沉积介电层；在介电层上方沉积自由层；在自由层上方沉积隧道阻挡层；以及在隧道阻挡层上方沉积参考层；执行第一图案化工艺以图案化所述多个层；以及执行第二图案化工艺以图案化参考层、隧道阻挡层、自由层和介电层，其中第二图案化工艺停止在自旋轨道耦合层的顶面上。在实施例中，自旋轨道耦合层配置为生成自旋极化载流子，并且介电层配置为允许自旋极化载流子隧穿。在实施例中，将介电层沉积到小于约10埃的厚度。在实施例中，沉积自旋轨道耦合层包括物理气相沉积。在实施例中，该方法还包括在自旋轨道耦合层下方形成与自旋轨道耦合层接触的氧化镁晶种层。在实施例中，在第一图案化工艺中图案化氧化镁晶种层。在实施例中，该方法还包括沉积介电覆盖层，其中介电覆盖层接触介电层的侧壁。在实施例中，沉积介电层包括沉积氮化物层。在实施例中，沉积介电层包括沉积氧化物层。
根据本发明的一些实施例，一种方法包括形成金属层；在金属层上方形成MTJ，其中，MTJ包括：介电层，位于金属层上方；自由层，位于介电层上方，其中，介电层的厚度配置为允许金属层中的自旋极化载流子流过介电层进入自由层；隧道阻挡层，位于自由层上方；以及参考层，位于隧道阻挡层上方；以及在MTJ的侧壁上沉积介电覆盖层，其中，介电覆盖层接触介电层的边缘，并且在金属层的顶面上延伸。在实施例中，通过原子层沉积来执行形成介电层。在实施例中，形成介电层包括沉积选自由MgO、HfOx、AlOx、AgOx、CuO、SrO、HfN、AlN、AgN、SrN和它们的组合组成的组的材料。在实施例中，自由层具有面内自旋极化方向。在实施例中，自由层具有垂直自旋极化方向。
根据本发明的一些实施例，一种器件包括自旋轨道耦合层和MTJ堆叠件以及位于自旋轨道耦合层上方的介电层。MTJ堆叠件包括：自由层，位于介电层上方；隧道阻挡层，位于自由层上方；以及参考层，位于隧道阻挡层上方。自旋轨道耦合层在第一方向和与第一方向相反的第二方向上延伸超过MTJ堆叠件的边缘。在实施例中，介电层包括氮化物或氧化物。在实施例中，自由层和参考层由铁磁材料形成。在实施例中，介电层具有允许自旋轨道耦合层中的自旋极化载流子隧穿并且流入自由层的厚度。在实施例中，自旋轨道耦合层在垂直于第一方向和第二方向的第三方向上横向延伸超过MTJ堆叠件的边缘。在实施例中，自旋轨道耦合层的第一边缘与MTJ堆叠件的第二边缘齐平。
根据本发明的一些实施例，一种方法包括对SOT MRAM单元进行编程，其中SOTMRAM单元包括自旋轨道耦合层；介电层，位于自旋轨道耦合层上方；以及自由层，位于介电层上方，其中，编程包括施加电流以流过自旋轨道耦合层，以编程自由层的极化方向。在实施例中，SOT MRAM单元还包括位于自由层上方的SAF层，其中SAF层具有第一自旋极化方向，并且自由层的第二自旋极化方向被编程为平行于或反平行于第一自旋极化方向。在实施例中，该方法还包括施加电压以生成流过自由层、介电层和自旋轨道耦合层的电流；以及测量电流以确定SOT MRAM的高电阻状态或低电阻状态。在实施例中，电流还流过自由层上方的SAF层上方的反铁磁层。在实施例中，在编程期间，自旋轨道耦合层中的自旋极化载流子隧穿介电层以流入自由层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
沉积多个层，包括：
沉积自旋轨道耦合层，其中，所述自旋轨道耦合层配置为生成自旋极化载流子；
在所述自旋轨道耦合层上方沉积介电层，其中，所述介电层配置为允许所述自旋极化载流子隧穿；
在所述介电层上方沉积自由层；
在所述自由层上方沉积隧道阻挡层；和
在所述隧道阻挡层上方沉积参考层；
执行第一图案化工艺以图案化所述多个层；以及
执行第二图案化工艺以图案化所述参考层、所述隧道阻挡层、所述自由层和所述介电层，其中，所述第二图案化工艺停止在所述自旋轨道耦合层的顶面上。
2.根据权利要求1所述的方法，其中，在所述第一图案化工艺之后，所述自旋轨道耦合层的剩余部分形成条，并且所述方法还包括将电压源的相对端子连接至所述自旋轨道耦合层。
3.根据权利要求1所述的方法，其中，所述介电层沉积到小于10埃的厚度。
4.根据权利要求1所述的方法，其中，沉积所述自旋轨道耦合层包括物理气相沉积。
5.根据权利要求1所述的方法，还包括在所述自旋轨道耦合层下方形成与所述自旋轨道耦合层接触的氧化镁晶种层。
6.根据权利要求5所述的方法，其中，在所述第一图案化工艺中图案化所述氧化镁晶种层。
7.根据权利要求1所述的方法，还包括沉积介电覆盖层，其中，所述介电覆盖层接触所述介电层的侧壁。
8.根据权利要求1所述的方法，其中，沉积所述介电层包括沉积氮化物层。
9.一种半导体器件，包括：
自旋轨道耦合层；
介电层，位于所述自旋轨道耦合层上方；以及
磁隧道结(MTJ)堆叠件，包括：
自由层，位于所述介电层上方；
隧道阻挡层，位于所述自由层上方；和
参考层，位于所述隧道阻挡层上方，其中，所述自旋轨道耦合层在第一方向和与所述第一方向相反的第二方向上延伸超过所述磁隧道结堆叠件的边缘。
10.一种形成半导体器件的方法，包括：
对自旋轨道扭矩(SOT)磁阻随机存取存储器(MRAM)单元进行编程，其中，所述自旋轨道扭矩磁阻随机存取存储器单元包括：
自旋轨道耦合层；
介电层，位于所述自旋轨道耦合层上方；和
自由层，位于所述介电层上方，
其中，所述编程包括：
施加电流以流过所述自旋轨道耦合层，以编程所述自由层的极化方向。
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