CN116685149A - 半导体器件及其形成方法 - Google Patents

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CN116685149A CN202310534771.8A CN202310534771A CN116685149A CN 116685149 A CN116685149 A CN 116685149A CN 202310534771 A CN202310534771 A CN 202310534771A CN 116685149 A CN116685149 A CN 116685149A
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黄胜煌
庄学理
王宏烵
王清煌
黄国峰
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Abstract

根据本发明的实施例的半导体器件包括位于第一介电层中的第一导电部件和第二导电部件、位于第一介电层上方的缓冲层、位于缓冲层上方的第二介电层、延伸穿过缓冲层和第二介电层的第一底部通孔、延伸穿过缓冲层和第二介电层的第二底部通孔、设置在第一底部通孔上的第一底部电极、设置在第二底部通孔上的第二底部电极、位于第一底部电极上方的第一磁隧道结(MTJ)堆叠件、以及位于第二底部电极上方的第二MTJ堆叠件。第一MTJ堆叠件和第二MTJ堆叠件具有相同的厚度。第一MTJ堆叠件具有第一宽度并且第二MTJ堆叠件具有大于第一宽度的第二宽度。本发明的实施例还提供了形成半导体器件的方法。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
半导体集成电路(IC)工业经历了指数级增长。IC材料和设计的技术进步产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展过程中，功能密度(即每芯片面积互连器件的数量)普遍增加，而几何尺寸(即可以使用制造工艺创建的最小组件(或线))减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造IC的复杂性。
现代电子器件包含易失性或非易失性电子存储器来存储数据。易失性存储器在通电时存储数据，而非易失性存储器在断电时能够保留存储的数据。磁阻式随机存取存储器(MRAM)是下一代非易失性存储器技术的一个有希望的候选者。MRAM器件可以进行不同的配置以满足不同的设计要求。当在单个芯片中集成和制造不同的MRAM器件时，不同的配置可能会带来挑战。因此，虽然现有的MRAM集成方案通常足以满足其预期目的，但它们并非在所有方面都是令人满意。
发明内容
本发明的一些实施例提供了一种半导体器件，半导体器件包括：第一导电部件和第二导电部件，设置在第一介电层中；缓冲层，设置在第一介电层上方；第二介电层，设置在缓冲层上方；第一底部通孔，沿着第一方向延伸穿过缓冲层和第二介电层以耦接第一导电部件；第二底部通孔，沿着第一方向延伸穿过缓冲层和第二介电层以耦接第二导电部件；第一底部电极，设置在第一底部通孔上；第二底部电极，设置在第二底部通孔上；第一磁隧道结(MTJ)堆叠件，位于第一底部电极上方；以及第二磁隧道结堆叠件，位于第二底部电极上方，其中，第一磁隧道结堆叠件和第二磁隧道结堆叠件沿着第一方向具有相同的厚度，其中，第一磁隧道结堆叠件沿着垂直于第一方向的第二方向具有第一宽度，并且第二磁隧道结堆叠件沿着第二方向具有第二宽度，其中，第二宽度大于第一宽度。
本发明的另一些实施例提供了一种半导体器件，该半导体器件包括：第一存储器结构，包括：第一底部电极，第一顶部电极，位于第一底部电极上方，以及第一磁隧道结(MTJ)堆叠件，沿着第一方向夹在第一底部电极和第一顶部电极之间；以及第二存储器结构，包括：第二底部电极，第二顶部电极，位于第二底部电极上方，以及第二磁隧道结堆叠件，沿着第一方向夹在第二底部电极和第二顶部电极之间，其中，第一磁隧道结堆叠件沿着垂直于第一方向的第二方向具有第一宽度，并且第二磁隧道结堆叠件沿着第二方向具有第二宽度，其中，第二宽度大于第一宽度。
本发明的又一些实施例提供了一种形成半导体器件的方法，该方法包括：接收工件，工件包括：第一导电部件和第二导电部件，设置在第一介电层中，第二介电层，位于第一介电层上方，第一底部通孔，沿着第一方向延伸穿过第二介电层以耦接到第一导电部件，以及第二底部通孔，沿着第一方向延伸穿过第二介电层以耦接到第二导电部件；在第一底部通孔、第二底部通孔和第二介电层上方沉积底部电极层；在底部电极层上方沉积磁隧道结(MTJ)堆叠件；在磁隧道结堆叠件上方沉积顶部电极层；在顶部电极层上方沉积硬掩模层；图案化硬掩模层以在第一底部通孔正上方形成第一硬掩模图案并且在第二底部通孔正上方形成第二硬掩模图案；以及使用第一硬掩模图案和第二硬掩模图案作为蚀刻掩模来蚀刻顶部电极层、磁隧道结堆叠件和底部电极层，以在第一底部通孔正上方形成第一存储器结构并且在第二底部通孔正上方形成第二存储器结构，其中，第一硬掩模图案包括沿着垂直于第一方向的第二方向的第一宽度，并且第二硬掩模图案包括沿着第二方向的第二宽度，其中，第二宽度大于第一宽度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的一个或多个方面的用于形成具有不同存储器结构的半导体结构的方法的流程图。
图2至图8示出了根据本发明的一个或多个方面的在根据图1的方法的制造工艺期间的工件的局部截面图。
图9是根据本发明的一个或多个方面的在单个集成电路(IC)器件的不同区域中实施的不同存储器结构的示意图。
图10示出了根据本发明的一个或多个方面的用于形成具有不同存储器结构的半导体结构的方法的流程图。
图11至图17示出了根据本发明的一个或多个方面的在根据图1的方法的制造工艺期间的工件的局部截面图。
图18是根据本发明的一个或多个方面的在单个集成电路(IC)器件的不同区域中实施的不同存储器结构的示意图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下面”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
此外，当用“约”、“近似”等描述数值或数值范围时，该术语旨在涵盖在合理范围内的数值，该合理范围考虑了由本领域的普通技术人员所理解的在制造期间固有地出现的变化。例如，基于与制造具有与该数值相关的特性的部件相关的已知制造公差，数值或数值范围涵盖包括所描述数值的合理范围，诸如在所描述数值的+/-10％内。例如，具有“约5nm”厚度的材料层可以涵盖从4.25nm到5.75nm的尺寸范围，其中与沉积材料层相关的制造公差由本领域普通技术人员已知为+/-15％。更进一步，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
磁阻式随机存取存储器(MRAM)器件的位单元包括垂直布置在两个电极之间的磁隧道结(MTJ)堆叠件，该两个电极通常为底部电极和顶部电极。MTJ堆叠件包括通过隧道阻挡层与自由层分隔开的钉扎层。钉扎层的磁取向是静态的(即固定的)，而自由层的磁取向能够在相对于被钉扎磁性层的平行配置和反平行配置之间切换。平行配置提供了低电阻状态，该低电阻状态将数据数字化地存储为第一位值(例如，逻辑“0”)。反平行配置提供了高电阻状态，该高电阻状态将数据数字化地存储为第二位值(例如，逻辑“1”)。两种配置之间的切换提供了MTJ堆叠件的两种磁性状态。MTJ堆叠件的磁性状态通过施加适当幅度和极性的写入电流来设置，或者通过施加读取电流以将电压施加到感测电路来读出。取决于位单元的电阻状态，电压可能更高或更低。
在一些实施方式中，MRAM的位单元由设置在前段制程(FEOL)级的驱动晶体管控制。驱动晶体管包括源极部件、漏极部件、源极特征和漏极特征之间的有源区域以及有源区域上方的栅极结构。当位单元设置在驱动晶体管上方的前侧互连结构中时，通过一系列岛状金属部件和接触通孔将底部电极耦接到驱动晶体管的漏极部件中的一个，并且将顶部电极耦接到位线(BL)。源极线(SL)电耦接到驱动晶体管的源极部件。驱动晶体管的栅极结构耦接到字线(WL)。当通过施加使能电压选择字线(WL)时，驱动晶体管导通。位单元耦接在位线(BL)和源极线(SL)之间。
MRAM器件有多种形式以适应不同的设计需要。例如，类闪存(回流)的MRAM具有良好的热稳定性，并且存储在其中的数据在回流(加热)工艺之后不太可能丢失。回流MRAM可以具有小于100纳秒(ns)的响应时间。类RAM的MRAM具有短期非易失性特性，并且可以使用相对较小的电流以更快的速度读取或写入。类RAM的MRAM具有更快的响应时间，例如小于20ns。非易失性MRAM(NvMRAM)器件所具有的特性介于回流MRAM和类RAM的MRAM之间。它具有良好的存储保持性，但不需要在相对较高的温度下运行。NvMRAM可以具有小于50ns的响应时间。一次性可编程(OTP)MRAM器件被配置为仅由写入电压写入一次。写入电压足够高，以不可逆地破坏OTP MRAM的MTJ堆叠件中的介电层。结果，存储在OTP MRAM中的数据不能改变。这些不同的MRAM器件具有不同的配置。例如，在一些现有实施方式中，回流MRAM可以具有较厚的自由层以提高热稳定性。类RAM的MRAM可以具有较薄的自由层以实现快速响应。然而，在相同的衬底上形成具有不同厚度的自由层可能需要额外的光刻步骤并产生额外的成本。需要以合理的成本和良率在单个IC上形成不同的MRAM器件。
本发明提供了单个IC MRAM集成方案，该方案允许在相同的IC上同时制造不同种类的MRAM器件而基本上没有性能折衷。为了允许以合理的成本同时制造，单个IC MRAM集成方案中每个方案中的MRAM器件中的自由层具有均匀的厚度。通过实施不同的MTJ临界尺寸(CD)来满足不同的热稳定性和响应时间要求。因为MRAM器件的切换取决于电流密度，因此实施具有不同临界尺寸的MTJ堆叠件可以改变电流密度，并且因此改变响应时间。在一些实施例中，回流MRAM的MTJ CD大于NvMRAM的MTJ CD，并且OTP MRAM的MTJ CD大于类RAM的MRAM或NvMRAM的MTJ CD。在一个单个IC MRAM集成方案中，回流MRAM、NvMRAM和OTP MRAM集成在一个IC上。在另一个单个IC MRAM集成方案中，类RAM的MRAM、OTP MRAM和NvMRAM集成在一个IC上。
现在将参考附图更详细地描述本发明的各个方面。在这方面，图1是根据本发明实施例的示出形成IC器件结构的方法100的流程图。下面结合图2至图8描述方法100，图2至图8是根据方法100的实施例在不同制造阶段的工件200的局部截面图。图10是根据本发明实施例的示出形成IC器件结构的方法500的流程图。下面结合图11至图17描述方法500，图11至图17是根据方法500的实施例在不同制造阶段的工件200的局部截面图。方法100和500仅是实例，并不旨在将本发明限制在方法100或500中明确说明的内容。可以在方法100或方法500之前、期间和之后提供额外的步骤，并且对于方法的额外实施例可以替换、消除或移动所描述的一些步骤。为简单起见，本文并未详细描述所有步骤。因为工件200将在制造工艺结束时被制造成半导体结构200或半导体器件200，所以工件200可以根据上下文需要被称为半导体结构200或半导体器件200。
参考图1和图2，方法100包括框102，在框102处接收工件200。工件200包括衬底201和位于衬底201上方的互连结构203。可以实施方法100以在互连结构203中的约五(5)个至约十九(19)个金属层(或金属化层)的一个金属层(或金属化层)中形成存储器器件或存储结构。互连结构203可以是背侧互连结构或前侧互连结构。如将在下文进一步描述的，衬底201由半导体材料形成并且已经经历了前段制程(FEOL)工艺。这样的FEOL工艺可以形成各种晶体管以服务于不同的功能。例如，这些各种晶体管可以形成中央处理单元(CPU)、图形处理单元(GPU)、用于存储器件的存取晶体管。晶体管可以是平面晶体管或多栅极晶体管。多栅极器件通常是指具有设置在沟道区域的多于一侧上方的栅极结构或栅极结构的部分的器件。鳍式场效应晶体管(FinFET)和多桥通道(MBC)晶体管是多栅极器件的实例，它们已成为高性能和低泄漏应用的流行和有希望的候选者。FinFET具有由在多于一侧上被栅极包裹的升高沟道(例如，栅极包裹从衬底延伸的半导体材料“鳍”的顶部和侧壁)。MBC晶体管具有可以在沟道区周围部分地或完全地延伸的栅极结构，以提供对两侧或更多侧的沟道区的访问。由于其栅极结构围绕沟道区域，MBC晶体管也可以被称为环绕栅晶体管(SGT)或全环栅(GAA)晶体管。MBC晶体管的沟道区域可以由纳米线、纳米片或其他纳米结构形成，并且因此，MBC晶体管也可以被称为纳米线晶体管或纳米片晶体管。
在一些实施例中，衬底201包括硅(Si)。可替代地或附加地，衬底201包括诸如锗(Ge)的另一种元素半导体；诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；诸如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。在一些实施方式中，衬底201包括一种或多种III-V族材料、一种或多种II-IV族材料或它们的组合。在一些实施方式中，衬底201是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GeOI)衬底。可以使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法来制造绝缘体上半导体衬底。因为方法100是针对已经对衬底201执行了FEOL工艺的工件200执行的，所以在图2中仅以虚线示出衬底201，并且在图3至图8中省略衬底201。
虽然互连结构203包括若干金属层，但是存储器器件/存储结构可以形成在金属层的一个金属层中，诸如第四金属层(M4)、第五金属层(M5)或第六金属层(M6)。因为互连结构203可以是前侧互连结构或前侧互连结构，本发明的存储器器件/存储结构可以形成在第四前侧金属层中、第五前侧金属层中、第六前侧金属层中、第四背侧金属层中、第五背侧金属层中、第六背侧金属层中。参考图2，第一介电层202中的导电部件204代表位于存储器器件之下的金属层。第一介电层202可以包括诸如正硅酸四乙酯(TEOS)氧化物、未掺杂硅酸盐玻璃或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))、和/或其他合适的介电材料。导电部件204可以是金属线并且可以包括钌(Ru)、铜(Cu)、镍(Ni)、钴(Co)或钨(W)。在一个实施例中，导电部件204包括铜(Cu)。导电部件204可以包括金属线或接触通孔。
仍然参考图2，工件200包括第一区域10、第二区域20、第三区域30和第四区域40。这些区域可以彼此相邻或者可以彼此间隔开。这些不同的区域可以相对于存储器器件具有不同布置。在一些实施例中，第一区域10可以是用于形成类RAM的MRAM的区域，第二区域20可以是用于形成NvMRAM的区域，第三区域30可以是用于形成OTP MRAM的区域，以及第四区域40可以是没有任何MRAM结构的区域。
参考图1和图2，方法100包括框104，在框104处，在工件200上方沉积缓冲层206和第二介电层208。缓冲层206可以包括碳化硅(SiC)或碳氧化硅(SiOC)，这有助于抑制导电部件204的电迁移。第二介电层208可以包括氧化硅。在一个实施例中，第二介电层208可以包括富硅氧化物(SRO)并且不同于第一介电层202。如本文所用，富硅氧化物中硅含量小于二氧化硅中的硅化学计量比。在本实施例中，第一介电层202中的硅含量大于第二介电层208中的硅含量。可以使用化学气相沉积(CVD)来沉积缓冲层206。可以使用低压CVD(LPCVD)或CVD来沉积第二介电层208。
参考图1和图2，方法100包括框106，在框106处，在第一区域10、第二区域20和第三区域30上方分别形成第一底部通孔210-1、第二底部通孔210-2和第三底部通孔210-3。虽然图2中未明确示出，但框106处的操作可以包括形成通孔开口以暴露导电部件204以及在通孔开口中形成第一底部通孔210-1、第二底部通孔210-2和第三底部通孔210-3。通孔开口的形成包括光刻工艺和蚀刻工艺的组合。在示例性工艺中，在第二介电层208上方沉积硬掩模层。在硬掩模层上方沉积光刻胶层。然后将光刻胶层暴露于透射穿过光掩模或从光掩模反射的图案化的辐射，在曝光后烘烤工艺中烘烤，在显影液中显影，以及然后冲洗，从而形成图案化的光刻胶层。然后将图案化的光刻胶层用作蚀刻掩模以蚀刻硬掩模层来形成图案化的硬掩模层。然后将图案化的硬掩模层用作蚀刻掩模以蚀刻第二介电层208和缓冲层206。第二介电层208和缓冲层206的蚀刻可以是干蚀刻工艺，该干蚀刻工艺包括使用氩(Ar)、含氟蚀刻剂(例如，SF6、NF3、CH2F2、CHF3、C4F8和/或C2F6)、含氧蚀刻剂、含氯蚀刻剂(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴蚀刻剂(例如，HBr和/或CHBr3)、含碘蚀刻剂，或它们的组合。
在形成通孔开口之后，在工件200上方沉积金属填充层以填充通孔开口。金属填充层可以包括氮化钛(TiN)、钌(Ru)、铜(Cu)、镍(Ni)、钴(Co)或钨(W)。在一个实施例中，金属填充层可以包括氮化钛(TiN)。可以使用物理气相沉积(PVD)、CVD、化学镀、电镀或合适的方法来沉积金属填充层。在沉积金属填充层之后，使用化学机械抛光(CMP)工艺平坦化工件200，以去除多余的金属填充层来暴露第二介电层208。此时，第一底部通孔210-1形成在第一区域10中以电耦接和物理耦接到第一区域10中的导电部件204；第二底部通孔210-2形成在第二区域20中以电耦接和物理耦接到第二区域20中的导电部件204；以及第三底部通孔210-3形成在第三区域30中以电耦接和物理耦接到第三区域30中的导电部件204。应注意，在第四区域40上方没有形成底部通孔。
参考图1和图2，方法100包括框108，在框108处，在工件200上方沉积底部电极层212，包括在第二介电层208、第一底部通孔210-1、第二底部通孔210-2和第三底部通孔210-3上方。底部电极层212可以是单层或多层。当底部电极层212为单层时，底部电极层212可以包括氮化钛(TiN)或氮化钽(TaN)。当底部电极层212为多层时，底部电极层212可以包括氮化钽(TaN)层和氮化钛(TiN)层。可以使用PVD或CVD来沉积底部电极层212。在工件200上方全方位地沉积底部电极层212，包括在第一底部通孔210-1、第二底部通孔210-2、第三底部通孔210-3和第二介电层208的顶表面上方。
参考图1和图2，方法100包括框110，在框110处，在底部电极层212上方沉积第一磁隧道结(MTJ)堆叠件1000。第一MTJ堆叠件1000包括位于底部电极层212上方的钉扎层214、位于钉扎层214上方的隧道阻挡层216、位于隧道阻挡层216上方的自由层218、位于自由层218上方的维护层220，以及设置在维护层220上方的覆盖层222。钉扎层214可以包括铁磁材料，诸如钴铁(CoFe)、钴铁硼(CoFeB)或钴-铂(Co-Pt)合金。在一些可替代实施例中，钉扎层214可以包括CoFeTa、NiFe、Co、CoFe、CoPt、Ni和Co、Fe的合金、铂锰(PtMn)、铱锰(IrMn)、铑锰(RhMn)、铁锰(FeMn)或OsMn。隧道阻挡层216可以由金属氧化物形成，该金属氧化物选自由氧化镁(MgO)、氧化钛(TiO)、氧化铝钛(AlTiO)、氧化镁锌(MgZnO)、氧化铝(AlO)、氧化锌(ZnO)、氧化锆(ZrO)、氧化铪(HfO)或氧化镁钽(MgTaO)组成的组。在一个实施例中，隧道阻挡层216由氧化镁形成。自由层218由铁磁材料形成并且可以包括钴铁硼(CoFeB)。维护层220可以由金属氧化物形成，金属氧化物选自由氧化镁(MgO)、氧化钛(TiO)、氧化铝钛(AlTiO)、氧化镁锌(MgZnO)、氧化铝(AlO)、氧化锌(ZnO)、氧化锆(ZrO)、氧化铪(HfO)或氧化镁钽(MgTaO)组成的组。在一个实施例中，维护层220可以包括氧化镁。覆盖层222可以是可选的并且可以包括钼(Mo)或钌(Ru)。钉扎层214、隧道阻挡层216、自由层218、维护层220和覆盖层222可以各自使用PVD、CVD、电镀、化学镀或合适的方法来沉积。在图中未明确示出的一些实施例中，可以省略覆盖层222并且第一MTJ堆叠件1000可以仅包括钉扎层214、隧道阻挡层216、维护层220和自由层218。下文将描述第二MTJ堆叠件2000以及可替代的方法500。第二MTJ堆叠件2000具有与第一MTJ堆叠1000的堆叠顺序相反的堆叠顺序。应当理解，方法100也可以用于实施第二MTJ堆叠件2000而不是实施第一MTJ堆叠件1000。
参考图1和图2，方法100包括框112，在框112处，在第一MTJ堆叠件1000上方沉积顶部电极层224。顶部电极层224可以是单层或多层。当顶部电极层224为单层时，顶部电极层224可以包括氮化钛(TiN)或氮化钽(TaN)。当顶部电极层224为多层时，顶部电极层224可以包括氮化钽层和氮化钛层。可以使用PVD或CVD来沉积顶部电极层224。在工件200上方全面地沉积顶部电极层224，包括在第一MTJ堆叠件1000上方。
参考图1、图2和图3，方法100包括框114，在框114处，图案化顶部电极层224、第一MTJ堆叠件1000和底部电极层212以在第一区域10上方形成第一存储元件250、在第二区域20上方形成第二存储元件255以及在第三区域30上方形成第三存储元件260。在框114处，执行光刻工艺和蚀刻工艺以形成第一存储元件250、第二存储元件255和第三存储元件260。在示例性工艺中，在工件200上方沉积硬掩模层226，包括在顶部电极层224上方。在一些实施例中，硬掩模层226可以包括氧化硅、氮化硅或它们的组合。在一个实施例中，硬掩模层226由氧化硅(例如，正硅酸四乙酯(TEOS)氧化物)形成并且可以使用旋涂或可流动CVD(FCVD)来沉积硬掩模层226。然后在硬掩模层226上方沉积光刻胶层。然后将所沉积的光刻胶层暴露于透射穿过光掩模或从光掩模反射的图案化的辐射，在曝光后烘烤工艺中烘烤，在显影液中显影，以及然后冲洗，从而形成图案化的光刻胶层。如图2所示，然后将图案化的光刻胶层用作蚀刻掩模以蚀刻硬掩模层226来在第一区域10上方形成第一硬掩模图案226-1，在第二区域20上方形成第二硬掩模图案226-2以及在第三区域30上方形成第三硬掩模图案226-3。然后将这些图案化的硬掩模图案用作蚀刻掩模以蚀刻顶部电极层224、第一MTJ堆叠件1000、底部电极层212和第二介电层208。框114处的蚀刻可以包括离子束蚀刻(IBE)300。当涉及到MTJ堆叠件的图案化时，IBE可以比反应离子蚀刻(RIE)更理想，因为IBE不太可能将化学杂质引入MTJ堆叠件中。杂质可能会使存储元件的性能劣化。IBE 300可以使用一种或多种惰性气体离子，诸如用RF或DC电源生成的Ar、Kr、Xe和Ne。应该理解，IBE通常包括旋转工件200。
为了形成具有不同器件特性的存储器器件，存储元件具有不同的尺寸。可以观察到，鉴于相同的MTJ堆叠件，具有较大自由层的存储元件表现出比具有较小自由层的存储元件更好的热稳定性。此外，具有较小自由层的存储元件提供了比具有较大自由层的存储元件更快的响应时间。在当沿着垂直方向观看时存储元件具有圆形形状的一些实施例中，存储元件的临界尺寸(CD)可以是指自由层的直径。在图2所示的一些实施例中，实施不同尺寸的硬掩模图案以实现不同的存储元件直径(或尺寸)。如图2所示，第一硬掩模图案226-1具有第一尺寸d1，第二硬掩模图案226-2具有第二尺寸d2，并且第三硬掩模图案226-3具有第三尺寸d3。第一尺寸d1可以类似于第二尺寸d2。第三尺寸d3大于第一尺寸d1或第二尺寸d2。
如图3所示，IBE 300可以产生锥形侧壁，从而使得第一存储元件250、第二存储元件255和第三存储元件260中的每个具有较小的顶部电极尺寸和较大的底部电极尺寸。第一存储元件250包括由顶部电极层224形成的第一顶部电极224-1。第二存储元件255包括由顶部电极层224形成的第二顶部电极224-2。第三存储元件260包括由顶部电极层224形成的第三顶部电极224-3。在一些实施例中，第一存储元件250可以由第一MTJ尺寸D1表征，第一MTJ尺寸D1可以基本上类似于第一存储元件250中的自由层218的尺寸(或直径)。第二存储元件255可以由第二MTJ尺寸D2表征，第二MTJ尺寸D2可以基本上类似于第二存储元件255中的自由层218的尺寸(或直径)。第三存储元件260可以由第三MTJ尺寸D3表征，第三MTJ尺寸D3可以基本上类似于第三存储元件260中的自由层218的尺寸(或直径)。在一些实施方式中，第一MTJ尺寸D1可以类似于第二MTJ尺寸D2。第三MTJ尺寸D3可以大于第一MTJ尺寸D1或第二MTJ尺寸D2。在一些情况下，第一MTJ尺寸D1可以在约20nm至约50nm之间，第二MTJ尺寸D2可以在约20nm至约55nm之间，并且第三MTJ尺寸D3可以在约60nm至约85nm之间。
参考图1、图4、图5和图6，方法100包括框116，其中，在第一存储元件250、第二存储元件255和第三存储元件260上方形成钝化结构。钝化结构可以包括沿着存储元件的侧壁设置的间隔件层228、位于间隔件层228上方的蚀刻停止层(ESL)230、以及位于ESL 230上方的第三介电层232。虽然图中未明确显示，但框116处的操作可以包括毯式沉积间隔件层228、回蚀刻间隔件层228以去除面向顶部的表面上的间隔件层228(如图4所示)、在间隔件层228上方沉积ESL 230，以及沉积第三介电层232。在一些实施例中，间隔件层228可以包括氮化硅、氧化硅或合适的材料并且可以使用CVD或ALD来沉积间隔件层228。在一个实施例中，间隔件层228可以包括氮化硅。ESL 230可以包括比间隔件层228更耐蚀刻的金属氧化物或氧化铝。可以使用CVD或ALD来沉积ESL 230。第三介电层232可以包括诸如正硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))、和/或其他合适的介电材料。在一些情况下，可以使用旋涂或FCVD来沉积第三介电层232。如图6所示，间隔件层228物理接触第二介电层208、第一区域10和第二区域20、第三区域30上方的存储元件的底部电极212、钉扎层214、隧道阻挡层216、自由层218、维护层220、以及覆盖层222的侧壁。ESL 230物理接触第二介电层208、间隔件层228和顶部电极。在图5所示的一些实施例中，ESL 230没有形成在第四区域40上方，因为ESL 230在第四区域40上方的存在可能阻碍与第四区域40中的导电部件204的良好电连接。
参考图1、图7和图8，方法100包括框118，其中，执行进一步的工艺。这种进一步的工艺可以包括形成第一接触开口235-1、第二接触开口235-2、第三接触开口235-3、第四接触开口235-4和第五接触开口235-5(如图7所示)以及在接触开口中沉积金属填充层以形成另外的接触部件(如图8所示)。可以使用光刻工艺和蚀刻工艺来形成接触开口。在示例性工艺中，第五接触开口235-5形成在第四区域40上方，而第一区域10、第二区域20和第三区域30由诸如光刻胶层、底部抗反射涂(BARC)层的图案化膜保护。在去除图案化膜之后，使用光刻工艺和蚀刻工艺穿过第三介电层232、ESL 230、第二介电层208和缓冲层206形成第一接触开口235-1、第二接触开口235-2、第三接触开口235-3、以及第四接触开口235-4，如图7所示。第四区域40中的导电部件204暴露在第四接触开口235-4中。第一接触开口235-1暴露第一顶部电极224-1。第二接触开口235-2暴露第二顶部电极224-2。第三接触开口235-3暴露第三顶部电极224-3。由于第四区域40中不存在存储元件，第四接触开口235-4和第五接触开口235-5在第四区域40中共同地形成贯通开口。框118处的蚀刻可以包括干蚀刻工艺，该干蚀刻工艺使用氩(Ar)、含氟蚀刻剂(例如，SF6、NF3、CH2F2、CHF3、C4F8和/或C2F6)、含氧蚀刻剂、含氯蚀刻剂(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴蚀刻剂(例如，HBr和/或CHBr3)、含碘蚀刻剂，或它们的组合。
然后参考图8。然后使用PVD、CVD、电镀或化学镀在接触开口上方沉积金属填充层。金属填充层可以包括钌(Ru)、铜(Cu)、镍(Ni)、钴(Co)或钨(W)。在一个实施例中，金属填充层包括铜(Cu)。在沉积金属填充层之后，执行诸如CMP工艺的平坦化工艺，以从第三介电层232上方的去除多余的金属填充层。在CMP工艺之后，第一顶部接触通孔236-1形成在第一存储元件250上方以电耦接到第一顶部电极224-1；第二顶部接触通孔236-2形成在第二存储元件255上方以电耦接到第二顶部电极224-2；第三顶部接触通孔236-3形成在第三存储元件260上方以电耦接到第三顶部电极224-3，以及第四顶部接触通孔236-4形成为延伸穿过第三介电层232、第二介电层208和缓冲层206以耦接到第四区域40中的导电部件204。尽管未明确示出，可以在沉积金属填充层之前在接触开口上方沉积阻挡层。阻挡层可以包括氮化钛(TiN)或氮化钽(TaN)。此外，方法100可以在图8所示的工件200上方继续形成另外的金属层。
图9是包括处理器区域402、类RAM的MRAM区域404、NvMRAM区域406和OTP MRAM区域408的第一集成电路(IC)芯片400的示意性俯视图。处理器区域402可以包括处于FEOL级的核心晶体管以形成中央处理单元(CPU)。类RAM的MRAM区域404可以对应于第一区域10并且可以包括处于BEOL级的第一存储元件250。NvMRAM区域406可以对应于第二区域并且可以包括处于BEOL级的第二存储元件255。OTP MRAM区域408可以对应于第三区域30并且可以包括处于BEOL级的第三存储元件260。如上所述，类RAM的MRAM区域404、NvMRAM区域406和OTPMRAM区域408中的存储元件可以包括相同的第一MTJ堆叠件1000并且可以同时形成类RAM的MRAM区域404、NvMRAM区域406和OTP MRAM区域408中的存储元件。第一IC芯片400适用于人工智能(AI)应用，因为它被配置为具有很短的响应时间。对AI应用来说，MRAM的热稳定性不太重要。由于在第一IC芯片400中寻求短的响应时间，第一MTJ堆叠件1000中的自由层218可以在厚度范围的较薄一侧。在一些示例中，第一MTJ堆叠件1000中的自由层218可以在约1.5nm至约3.0nm之间。
如上所述，可以执行方法100以在工件200的第一区域10、第二区域20和第三区域30上方形成第一存储元件250、第二存储元件255和第三存储元件260。第一存储元件250、第二存储元件255和第三存储元件260中的每个由相同的第一MTJ堆叠件1000形成。本发明还提供了方法500，方法500在工件200的第五区域50、第二区域20和第三区域30上方形成第四存储元件265、第二存储元件255和第三存储元件260。第四存储元件265、第二存储元件255和第三存储元件260中的每个由相同的第二MTJ堆叠件2000形成，该相同的第二MTJ堆叠件2000与第一MTJ堆叠件1000不同。下面结合图11至图17中工件200的局部截面图来描述方法500。方法500和方法100可以共享类似的操作，并且为了简洁起见可以有意地省略或缩减对相应特性的描述。
参考图10和图11，方法500包括框502，在框502处接收工件200。框502处的操作类似于框102处的操作。为此，省略了对框502处的操作的详细描述。
参考图10和图11，方法500包括框504，在框504处，在工件200上方沉积缓冲层206和第二介电层208。框504处的操作类似于框104处的操作。为此，省略了对框504处的操作的详细描述。
参考图10和图11，方法500包括框506，在框506处，在第五区域50、第二区域20和第三区域30上方分别形成第四底部通孔210-4、第二底部通孔210-2和第三底部通孔210-3。框506处的操作类似于框106处的操作。为此，省略了对框506处的操作的详细描述。值得注意的是，与方法500相关的工件200包括第五区域50而不是第一区域10。采用该命名法来表示不同的存储元件—第四存储元件265形成在第五区域50上方。类似地，第四底部通孔210-4用于表示与第四存储元件265的相关，即使它可能与第一底部通孔210-1、第二底部通孔210-2或第三底部通孔210-3共享类似的尺寸。
参考图10和图11，方法500包括框508，在框508处，在工件200上方沉积底部电极层212，包括在第二介电层208、第四底部通孔210-4、第二底部通孔210-2和第三底部通孔210-3上方。框508处的操作类似于框108处的操作。为此，省略了对框508处的操作的详细描述。
参考图10和图11，方法500包括框510，在框510处，在底部电极层212上方沉积第二磁隧道结(MTJ)堆叠件2000。第二MTJ堆叠件2000具有与第一MTJ堆叠件1000相反的堆叠顺序。如图11所示，第二MTJ堆叠件2000包括位于底部电极层212上方的覆盖层222、位于覆盖层222上方的维护层220、位于维护层220上方的自由层218、位于自由层218上方的隧道阻挡层216、以及位于隧道阻挡层216上方的钉扎层214。钉扎层214可以包括铁磁材料，诸如钴铁(CoFe)、钴铁硼(CoFeB)或钴-铂(Co-Pt)合金。在一些可替代实施例中，钉扎层214可以包括CoFeTa、NiFe、Co、CoFe、CoPt、Ni和Co、Fe的合金、铂锰(PtMn)、铱锰(IrMn)、铑锰(RhMn)、铁锰(FeMn)或OsMn。隧道阻挡层216可以由金属氧化物形成，该金属氧化物选自由氧化镁(MgO)、氧化钛(TiO)、氧化铝钛(AlTiO)、氧化镁锌(MgZnO)、氧化铝(AlO)、氧化锌(ZnO)、氧化锆(ZrO)、氧化铪(HfO)或氧化镁钽(MgTaO)组成的组。在一个实施例中，隧道阻挡层216由氧化镁形成。自由层218由铁磁材料形成并且可以包括钴铁硼(CoFeB)。维护层220可以由金属氧化物形成，该金属氧化物选自由氧化镁(MgO)、氧化钛(TiO)、氧化铝钛(AlTiO)、氧化镁锌(MgZnO)、氧化铝(AlO)、氧化锌(ZnO)、氧化锆(ZrO)、氧化铪(HfO)或氧化镁钽(MgTaO)组成的组。在一个实施例中，维护层220可以包括氧化镁。覆盖层222可以是可选的并且可以包括钼(Mo)或钌(Ru)。钉扎层214、隧道阻挡层216、自由层218、维护层220和覆盖层222可以各自使用PVD、CVD、电镀、化学镀或合适的方法来沉积。在图中未明确示出的一些实施例中，可以省略覆盖层222并且第二MTJ堆叠件2000可以仅包括钉扎层214、隧道阻挡层216、维护层220和自由层218。
参考图10和图11，方法500包括框512，在框512处，在第二MTJ堆叠件2000上方沉积顶部电极层224。框512处的操作类似于框112处的操作。为此，省略了对框512处的操作的详细描述。
参考图10、图11和图12，方法500包括框514，在框514处，图案化顶部电极层224、第二MTJ堆叠件2000和底部电极层212以在第五区域50上方形成第四存储元件265、在第二区域20上方形成第二存储元件255以及在第三区域30上方形成第三存储元件260。在框514处，执行光刻工艺和蚀刻工艺以形成第四存储元件265、第二存储元件255和第三存储元件260。在示例性工艺中，在工件200上方沉积硬掩模层226，包括在顶部电极层224上方。在一些实施例中，硬掩模层226可以包括氧化硅、氮化硅或它们的组合。在一个实施例中，硬掩模层226由氧化硅(例如，正硅酸四乙酯(TEOS)氧化物)形成并且可以使用旋涂或可流动CVD(FCVD)来沉积硬掩模层226。然后在硬掩模层226上方沉积光刻胶层。然后将沉积的光刻胶层暴露于透射穿过光掩模或从光掩模反射的图案化的辐射，在曝光后烘烤工艺中烘烤，在显影溶液中显影，以及然后冲洗，从而形成图案化的光刻胶层。如图11所示，然后将图案化的光刻胶层用作蚀刻掩模以蚀刻硬掩模层226来在第五区域50上方形成第四硬掩模图案226-4、在第二区域20上方形成第二硬掩模图案226-2、以及在第三区域30上方形成第三硬掩模图案226-3。然后将这些图案化的硬掩模图案用作蚀刻掩模以蚀刻顶部电极层224、第二MTJ堆叠件2000、底部电极层212和第二介电层208。框514处的蚀刻可以包括离子束蚀刻(IBE)300。当涉及到MTJ堆叠件的图案化时，IBE可以比反应离子蚀刻(RIE)更理想，因为IBE不太可能将化学杂质引入到MTJ堆叠件中。杂质可能会使存储元件的性能劣化。IBE 300可以使用一种或多种惰性气体离子，诸如用RF或DC电源生成的Ar、Kr、Xe和Ne。应该理解，IBE通常包括旋转工件200。
为了形成具有不同器件特性的存储器件，存储元件具有不同的尺寸。可以观察到，鉴于相同的MTJ堆叠件，具有较大自由层的存储元件表现出比具有较小自由层的存储元件更好的热稳定性。此外，具有较小自由层的存储元件提供了比具有较大自由层的存储元件更快的响应时间。在当沿着垂直方向观看时存储元件具有圆形形状的一些实施例中，存储元件的临界尺寸(CD)可以是指自由层的直径。在图11所示的一些实施例中，实施不同尺寸的硬掩模图案以实现不同的存储元件直径(或尺寸)。如图11所示，第四硬掩模图案226-4具有第四尺寸d4，第二硬掩模图案226-2具有第二尺寸d2，并且第三硬掩模图案226-3具有第三尺寸d3。第四尺寸d4大于第二尺寸d2或第三尺寸d3。第三尺寸d3大于第二尺寸d2。
如图12所示，IBE 300可以产生锥形侧壁，从而使得第四存储元件265、第二存储元件255和第三存储元件260中的每个具有较小的顶部电极尺寸和较大的底部电极尺寸。第四存储元件265包括由顶部电极层224形成的第四顶部电极224-4。第二存储元件255包括由顶部电极层224形成的第二顶部电极224-2。第三存储元件260包括由顶部电极层224形成的第三顶部电极224-3。在一些实施例中，第四存储元件265可以由第四MTJ尺寸D4表征，第四MTJ尺寸D4可以基本上类似于第四存储元件265中的自由层218的尺寸(或直径)。第二存储元件255可以由第二MTJ尺寸D2表征，第二MTJ尺寸D2可以基本上类似于第二存储元件255中的自由层218的尺寸(或直径)。第三存储元件260可以由第三MTJ尺寸D3表征，第三MTJ尺寸D3可以基本上类似于第三存储元件260中的自由层218的尺寸(或直径)。在一些实施方式中，第四MTJ尺寸D4大于第二MTJ尺寸D2或第三MTJ尺寸D3。第三MTJ尺寸D3可以大于第二MTJ尺寸D2。在一些情况下，第四MTJ尺寸D4可以在约75nm至约100nm之间，第二MTJ尺寸D2可以在约20nm至约55nm之间，并且第三MTJ尺寸D3可以在约60nm至约85nm之间。
参考图10、图13、图14和图15，方法500包括框516，其中，在第四存储元件265、第二存储元件255和第三存储元件260上方形成钝化结构。钝化结构可以包括沿着存储元件的侧壁设置的间隔件层228、位于间隔件层228上方的蚀刻停止层(ESL)230、以及位于ESL 230上方的第三介电层232。虽然图中未明确显示，但框516处的操作可以包括毯式沉积间隔件层228、回蚀刻间隔件层228以去除面向顶部的表面上的间隔件层228(如图13所示)、在间隔件层228上方沉积ESL 230(如图14所示)，以及沉积第三介电层232(如图15所示)。在一些实施例中，间隔件层228可以包括氮化硅、氧化硅或合适的材料并且可以使用CVD或ALD来沉积间隔件层228。在一个实施例中，间隔件层228可以包括氮化硅。ESL 230可以包括比间隔件层228更耐蚀刻的金属氧化物或氧化铝。可以使用CVD或ALD来沉积ESL 230。第三介电层232可以包括诸如正硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))、和/或其他合适的介电材料。在一些情况下，可以使用旋涂或FCVD来沉积第三介电层232。如图15所示，间隔件层228物理接触第二介电层208、第五区域50和第二区域20、第三区域30上方的存储元件的底部电极212、钉扎层214、隧道阻挡层216、自由层218、维护层220、覆盖层222的侧壁。ESL 230物理接触第二介电层208、间隔件层228和顶部电极。在图14所示的一些实施例中，ESL 230没有形成在第四区域40上方，因为ESL 230在第四区域40上方的存在可能阻碍与第四区域40中的导电部件204的良好电连接。
参考图10、图16和图17，方法500包括框518，其中，执行进一步的工艺。这种进一步的工艺可以包括形成第六接触开口235-6、第二接触开口235-2、第三接触开口235-3、第四接触开口235-4和第五接触开口235-5(如图16所示)以及在接触开口中沉积金属填充层以形成另外的接触部件(如图17所示)。可以使用光刻工艺和蚀刻工艺来形成接触开口。在示例性工艺中，第五接触开口235-5形成在第四区域40上方，而第五区域50、第二区域20和第三区域30由诸如光刻胶层、底部抗反射涂(BARC)层的图案化膜保护。在去除图案化膜之后，使用光刻工艺和蚀刻工艺穿过第三介电层232、ESL 230、第二介电层208和缓冲层206形成第六接触开口235-6、第二接触开口235-2、第三接触开口235-3和第四接触开口235-4，如图16所示。第四区域40中的导电部件204暴露在第四接触开口235-4中。第六接触开口235-6暴露第四顶部电极224-4。第二接触开口235-2暴露第二顶部电极224-2。第三接触开口235-3暴露第三顶部电极224-3。由于第四区域40中不存在存储元件，第四接触开口235-4和第五接触开口235-5在第四区域40中共同形成贯通开口。框518处的蚀刻可以包括干蚀刻工艺，该干蚀刻工艺使用氩(Ar)、含氟蚀刻剂(例如，SF6、NF3、CH2F2、CHF3、C4F8和/或C2F6)、含氧蚀刻剂、含氯蚀刻剂(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴蚀刻剂(例如，HBr和/或CHBr3)、含碘蚀刻剂，或它们的组合。
然后参考图17。然后使用PVD、CVD、电镀或化学镀在接触开口上方沉积金属填充层。金属填充层可以包括钌(Ru)、铜(Cu)、镍(Ni)、钴(Co)或钨(W)。在一个实施例中，金属填充层包括铜(Cu)。在沉积金属填充层之后，执行诸如CMP工艺的平坦化工艺以从第三介电层232上方去除多余的金属填充层。在CMP工艺之后，第五顶部接触通孔236-5形成在第四存储元件265上方以电耦接到第四顶部电极224-4；第二顶部接触通孔236-2形成在第二存储元件255上方以电耦接到第二顶部电极224-2；第三顶部接触通孔236-3形成在第三存储元件260上方以电耦接到第三顶部电极224-3，以及第四顶部接触通孔236-4形成为延伸穿过第三介电层232，第二介电层208和缓冲层206以耦接到第四区域40中的导电部件204。尽管未明确示出，可以在沉积金属填充层之前在接触开口上方沉积阻挡层。阻挡层可以包括氮化钛(TiN)或氮化钽(TaN)。另外，方法500可以在图17所示的工件200上方继续形成另外的金属层。
图18是包括处理器区域602、回流MRAM区域610、NvMRAM区域606和OTP MRAM区域608的第二集成电路(IC)芯片600的示意性俯视图。处理器区域602可以包括处于FEOL级的核心晶体管以形成中央处理单元(CPU)。回流MRAM区域610可以对应于第五区域50并且可以包括处于BEOL级的第四存储元件265。NvMRAM区域606可以对应于第二区域20并且可以包括处于BEOL级的第二存储元件255。OTP MRAM区域608可以对应于第三区域30并且可以包括处于BEOL级的第三存储元件260。如上所述，回流MRAM区域610、NvMRAM区域606和OTP MRAM区域608中的存储元件可以包括相同的第二MTJ堆叠件2000并且可以同时形成。第二IC芯片600适用于微控制器单元(MCU)应用，因为它被配置为具有良好的热稳定性和长时间保持存储。对于MCU应用而言，响应时间短不太重要。由于在第二IC芯片600中寻求热稳定性，因此第二MTJ堆叠件2000中的自由层218可能位于厚度范围的较厚一侧。在一些情况下，第二MTJ堆叠件2000中的自由层218可以在约2.0nm至约3.5nm之间。
在一个示例性方面，本发明涉及一种半导体器件。该半导体器件包括设置在第一介电层中的第一导电部件和第二导电部件、设置在第一介电层上方的缓冲层、设置在缓冲层上方的第二介电层、沿着第一方向延伸穿过缓冲层和第二介电层以耦接到第一导电部件的第一底部通孔，沿着第一方向延伸穿过缓冲层和第二介电层以耦接到第二导电部件的第二底部通孔，设置在第一底部通孔上的第一底部电极、设置在第二底部通孔上的第二底部电极、位于第一底部电极上方的第一磁隧道结(MTJ)堆叠件、以及位于第二底部电极上方的第二MTJ堆叠件。第一MTJ堆叠件和第二MTJ堆叠件沿着第一方向具有相同的厚度。第一MTJ堆叠件沿着垂直于第一方向的第二方向具有第一宽度，并且第二MTJ堆叠件沿着第二方向具有第二宽度。第二宽度大于第一宽度。
在一些实施例中，第一MTJ堆叠件包括位于第一底部电极上方的钉扎层、位于钉扎层上方的隧道阻挡层、以及位于隧道阻挡层上方的自由层。在一些实施例中，钉扎层包括钴、铁、硼或铂，隧道阻挡层包括氧化镁，并且自由层包括钴、铁或硼。在一些示例中，第一MTJ堆叠件还包括位于自由层上方的维护层和位于维护层上方的覆盖层。在一些实施方式中，维护层包括氧化镁并且覆盖层包括钼或钌。在一些实施例中，第一宽度在约20nm至约55nm之间并且第二宽度在约75nm至约100nm之间。在一些实施例中，缓冲层包括碳化硅。在一些实施例中，第一介电层包括富硅氧化硅。
在另一个示例性方面，本发明涉及一种半导体器件。该半导体器件包括第一存储器结构和第二存储器结构。第一存储器结构包括第一底部电极、位于第一底部电极上方的第一顶部电极、以及沿着第一方向夹在第一底部电极和第一顶部电极之间的第一磁隧道结(MTJ)堆叠件。第二存储器结构包括第二底部电极、位于第二底部电极上方的第二顶部电极、以及沿着第一方向夹在第二底部电极和第二顶部电极之间的第二MTJ堆叠件。第一MTJ堆叠件沿着垂直于第一方向的第二方向具有第一宽度，并且第二MTJ堆叠件沿着第二方向具有第二宽度。第二宽度大于第一宽度。
在一些实施例中，第一MTJ堆叠件和第二MTJ堆叠件沿着第一方向具有相同的厚度。在一些实施方式中，第一底部电极、第一顶部电极、第二底部电极和第二顶部电极包括氮化钛、氮化钽或它们的组合。在一些实施例中，第一MTJ堆叠件包括位于第一底部电极上方的覆盖层、位于覆盖层上方的维护层、位于维护层上方的自由层、位于自由层上方的隧道阻挡层以及位于隧道阻挡层上方的钉扎层。在一些实施例中，覆盖层包括钼或钌，维护层包括氧化镁，自由层包括钴、铁或硼，隧道阻挡层包括氧化镁，并且钉扎层包括钴、铁、硼或铂。在一些示例中，半导体器件还包括第三存储器结构，该第三存储器结构包括第三底部电极和位于第三底部电极上方的第三顶部电极。该半导体器件还包括沿着第一方向夹在第三底部电极和第三顶部电极之间的第三MTJ堆叠件。第三MTJ堆叠件包括沿着第二方向的第三宽度。第三宽度大于第一宽度。在一些实施例中，第一宽度在约20nm至约55nm之间，第二宽度在约80nm至约100nm之间，并且第三宽度在约75nm至约100nm之间。
在又一示例性方面，本发明涉及一种方法。该方法包括接收工件，该工件包括设置在第一介电层中的第一导电部件和第二导电部件、位于第一介电层上方的第二介电层、沿着第一方向延伸穿过第二介电层以耦接到第一导电部件的第一底部通孔，以及沿着第一方向延伸穿过第二介电层以耦接到第二导电部件的第二底部通孔。该方法还包括在第一底部通孔、第二底部通孔和第二介电层上方沉积底部电极层，在底部电极层上方沉积磁隧道结(MTJ)堆叠件，在MTJ堆叠件上方沉积顶部电极层，在顶部电极层上方沉积硬掩模层，图案化硬掩模层以在第一底部通孔正上方形成第一硬掩模图案并且在第二底部通孔正上方形成第二硬掩模图案，以及使用第一硬掩模图案和第二硬掩模图案作为蚀刻掩模来蚀刻顶部电极层、MTJ堆叠件和底部电极层，以在第一底部通孔正上方形成第一存储器结构并且在第二底部通孔正上方形成第二存储器结构。第一硬掩模图案包括沿着垂直于第一方向的第二方向的第一宽度，并且第二硬掩模图案包括沿着第二方向的第二宽度。第二宽度大于第一宽度。
在一些实施例中，蚀刻包括使用离子束蚀刻(IBE)。在一些示例中，第一存储器结构包括由底部电极层形成的第一底部电极，第二存储器结构包括由底部电极层形成的第二底部电极，第一底部电极包括沿着第二方向的第三宽度，以及第二底部电极包括沿着第二方向的第四宽度。第四宽度大于第三宽度。在一些实施例中，该方法还可以包括在蚀刻之后，在第一存储器结构和第二存储器结构上方沉积间隔件层，回蚀刻间隔件层，在回蚀刻之后，在间隔件层、第一存储器结构和第二存储器结构上方沉积蚀刻停止层，以及在蚀刻停止层上方沉积第三介电层。在一些实施例中，蚀刻停止层包括氧化铝。
前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一导电部件和第二导电部件，设置在第一介电层中；
缓冲层，设置在所述第一介电层上方；
第二介电层，设置在所述缓冲层上方；
第一底部通孔，沿着第一方向延伸穿过所述缓冲层和所述第二介电层以耦接所述第一导电部件；
第二底部通孔，沿着所述第一方向延伸穿过所述缓冲层和所述第二介电层以耦接所述第二导电部件；
第一底部电极，设置在所述第一底部通孔上；
第二底部电极，设置在所述第二底部通孔上；
第一磁隧道结(MTJ)堆叠件，位于所述第一底部电极上方；以及
第二磁隧道结堆叠件，位于所述第二底部电极上方，
其中，所述第一磁隧道结堆叠件和所述第二磁隧道结堆叠件沿着所述第一方向具有相同的厚度，
其中，所述第一磁隧道结堆叠件沿着垂直于所述第一方向的第二方向具有第一宽度，并且所述第二磁隧道结堆叠件沿着所述第二方向具有第二宽度，
其中，所述第二宽度大于所述第一宽度。
2.根据权利要求1所述的半导体器件，其中，所述第一磁隧道结堆叠件包括：
钉扎层，位于所述第一底部电极上方；
隧道阻挡层，位于所述钉扎层上方；以及
自由层，位于所述隧道阻挡层上方。
3.根据权利要求2所述的半导体器件，
其中，所述钉扎层包括钴、铁、硼或铂，
其中，所述隧道阻挡层包括氧化镁，
其中，所述自由层包括钴、铁或硼。
4.根据权利要求2所述的半导体器件，其中，所述第一磁隧道结堆叠件还包括：
维护层，位于所述自由层上方；以及
覆盖层，位于所述维护层上方。
5.根据权利要求4所述的半导体器件，
其中，所述维护层包括氧化镁，
其中，所述覆盖层包括钼或钌。
6.根据权利要求1所述的半导体器件，
其中，所述第一宽度在约20nm至约55nm之间，
其中，所述第二宽度在约75nm至约100nm之间。
7.根据权利要求1所述的半导体器件，其中，所述缓冲层包括碳化硅。
8.根据权利要求1所述的半导体器件，其中，所述第一介电层包括富硅氧化硅。
9.一种半导体器件，包括：
第一存储器结构，包括：
第一底部电极，
第一顶部电极，位于所述第一底部电极上方，以及
第一磁隧道结(MTJ)堆叠件，沿着第一方向夹在所述第一底部电极和所述第一顶部电极之间；以及
第二存储器结构，包括：
第二底部电极，
第二顶部电极，位于所述第二底部电极上方，以及
第二磁隧道结堆叠件，沿着所述第一方向夹在所述第二底部电极和所述第二顶部电极之间，
其中，所述第一磁隧道结堆叠件沿着垂直于所述第一方向的第二方向具有第一宽度，并且所述第二磁隧道结堆叠件沿着所述第二方向具有第二宽度，
其中，所述第二宽度大于所述第一宽度。
10.一种形成半导体器件的方法，包括：
接收工件，所述工件包括：
第一导电部件和第二导电部件，设置在第一介电层中，
第二介电层，位于所述第一介电层上方，
第一底部通孔，沿着第一方向延伸穿过所述第二介电层以耦接到所述第一导电部件，以及
第二底部通孔，沿着所述第一方向延伸穿过所述第二介电层以耦接到所述第二导电部件；
在所述第一底部通孔、所述第二底部通孔和所述第二介电层上方沉积底部电极层；
在所述底部电极层上方沉积磁隧道结(MTJ)堆叠件；
在所述磁隧道结堆叠件上方沉积顶部电极层；
在所述顶部电极层上方沉积硬掩模层；
图案化所述硬掩模层以在第一底部通孔正上方形成第一硬掩模图案并且在所述第二底部通孔正上方形成第二硬掩模图案；以及
使用所述第一硬掩模图案和所述第二硬掩模图案作为蚀刻掩模来蚀刻所述顶部电极层、所述磁隧道结堆叠件和所述底部电极层，以在所述第一底部通孔正上方形成第一存储器结构并且在所述第二底部通孔正上方形成第二存储器结构，
其中，所述第一硬掩模图案包括沿着垂直于所述第一方向的第二方向的第一宽度，并且所述第二硬掩模图案包括沿着所述第二方向的第二宽度，其中，所述第二宽度大于所述第一宽度。
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