CN103632921A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种包括在相同布线层中共存的N型半导体层和P型半导体层而对半导体层的性质无影响的半导体器件。该半导体器件包括具有第一布线的第一布线层、具有第二布线的第二布线层以及在第一布线层和第二布线层中提供的第一晶体管和第二晶体管。第一晶体管包括第一栅极电极、第一栅极绝缘膜、第一氧化物半导体层、第一硬掩模层和覆盖第一氧化物半导体层的侧部的第一绝缘侧壁。第二晶体管包括第二栅极电极、第二栅极绝缘膜、第二氧化物半导体层和第二硬掩模层。

Description

半导体器件及其制造方法
相关申请的交叉引用
包括说明书、说明书附图和说明书摘要、于2012年8月24日提交的第2012-185332号日本专利申请的公开内容通过完全引用而并入于此。
技术领域
本发明涉及一种半导体器件，并且更具体地，涉及一种可以适当地应用于例如在布线层中具有有源元件的半导体器件的技术。
背景技术
已经知道用于在半导体器件的布线层中提供有源元件的技术。这样的半导体器件可以通过使用有源元件来切换它的功能而未改变在半导体衬底处形成的半导体元件的布局。因此，该技术可以使用在衬底之上具有半导体元件的相同布局的半导体衬底来制造具有不同功能的多个类型的半导体器件。在这一情况下，可以减少半导体器件的制造成本。
例如公开号为2010-141230的日本待审专利公开一种半导体器件及其制造方法。该半导体器件包括半导体衬底、第一布线层、半导体层、栅极绝缘膜和栅极电极。第一布线层包括在半导体衬底之上形成的绝缘层和在绝缘层的表面中嵌入的第一布线。半导体层被定位于第一布线层之上。栅极绝缘膜被定位于半导体层以上或者以下。栅极电极经由栅极绝缘膜被定位于与半导体层相对的一例上。这时，半导体层、栅极绝缘膜和栅极电极形成晶体管作为有源元件。例如一个第一布线可以用作栅极绝缘膜。具体而言，用于防止第一布线层的扩散的帽绝缘膜可以用作栅极绝缘膜。在该情况下，在半导体层之下形成栅极绝缘膜。
为了减少如以上描述的布线层中的有源元件的功率消耗(节省功率)，使用CMOS反相器是有效的。这是因为使用CMOS反相器作为开关可以抑制经过反相器的流过电流。CMOS反相器包括在相同布线层中的P型MOS晶体管和N型MOS晶体管。在这一情况下，需要在相同布线层中提供由不同材料制成的P型半导体层和N型半导体层。
具体而言，当使用在公开号为2010-141230的上述日本待审专利中公开的技术时，可以提出以下结构。有源元件(也就是布线层中的CMOS反相器)包括P型MOSF晶体管和N型MOS晶体管。在MOS晶体管中的每个MOS晶体管中，在第一布线层中的一个第一布线用作栅极电极，在第一布线层之上的用于防止扩散的帽绝缘膜用作栅极绝缘膜，并且在帽绝缘膜之上以预定形状提供半导体层。设置P型半导体层和N型半导体层相互间隔开。在层间绝缘层中嵌入两层。
在相关领域中，非专利文献1(2012Symposium on VLSITechnology Digest of Technical Papers，123-124(2012))公开一种使用氧化物半导体层的反相器电路。非专利文献2(2011Symposium onVLSI Technology Digest of Technical Papers，120-121(2011))公开一种在多层布线层中并入氧化物半导体层的LSI。另外，非专利文献3(2011IEEE International Electron Devices Meeting(IEDM)，155-158(2011))公开一种使用氧化物半导体层的晶体管器件结构。
PCT专利申请WO2010/010802、非专利文献4(Appl.Phys.Lett.93,032113(2008))和非专利文献5(Appl.Phys.Lett.97,072111(2010))公开一种p沟道薄膜晶体管。p沟道薄膜晶体管(场效应晶体管)包括在薄膜晶体管的衬底之上沉积为沟道层的由氧化锡(SnO)制成的薄膜。使用Ni/Au层叠膜或者Pt膜来形成源极/漏极电极。
[相关领域的文献]
[专利文献]
[专利文献1]
日本待审专利公开号2010-141230
[专利文献2]
WO2010/010802
[非专利文献]
[非专利文献1]
K.Kaneko et.al.，“Operation of Functional Circuit Elementsusing BEOL-Transistor with InGaZnO Channelfor On-chip High/LowVoltage Bridging I/Os and High-Current Switches”，2012Symposiumon VLSI Technology Digest of Technical Papers，123-124(2012).
[非专利文献2]
K.Kaneko et.al.，“A Novel BEOL-Transistor(BETr)withInGaZnO Embedded in Cu-Interconnects fbr On-chip High Voltage I/Osin Standard CMOS LSIs”，2011Symposium on VLSI Technology Digestof Technical Papers，120-121(2011).
[非专利文献3]
K.Kaneko et.al.，“High Reliable BEOL-Transistor withOxygen-controlled InGaZnO and Gate/Drain offset DesignforHigh/Low Voltage Bridging I/O Operations”，2011IEE InternationalElectron Devices Meeting(IEDM)，155-158(2011).
[非专利文献4]
Yoichi Ogo，et.al.，“p-channel thin-film transistor using p-typeoxide semiconductor，SnO”，Appl.Phys.Lett.93，032113(2008).
[非专利文献5]
Hisato Yabuta，et.al.，”Sputteringformation of p-type SnOthin-film transistors on glass toward oxide complimentary circuits”，Appl.Phys.Lett.97，072111(2010).
发明内容
在使用公开号为2010-141230的日本待审专利中公开的技术的上述CMOS反相器中，用于P型半导体层和N型半导体层的单独制造工艺颇为重要，因为P型和N型半导体层在相同布线层中由不同材料形成。单独制造工艺涉及到先形成一个类型(例如P型)的半导体层、然后形成另一类型(例如N型)的半导体层。以下将具体描述单独制造工艺。
首先，P型半导体膜和用于P型半导体层的硬掩模以该顺序被层叠于帽绝缘膜之上。然后将P型半导体膜和P硬掩模蚀刻成所需形状。以这一方式形成其表面由P硬掩模覆盖的P型半导体层。P型半导体层让它的侧部向外界暴露。随后，N型半导体膜和用于N型半导体层的硬掩模以该顺序被层叠于元件隔离绝缘膜和P硬掩模之上。然后将N型半导体膜和N硬掩模蚀刻成所需形状。以这一方式形成其表面由N硬掩模覆盖的N型半导体层。
在上述工艺中，在沉积N型半导体膜时，部分地暴露P型半导体层的在P硬掩模之下的侧部。因此可能使N型半导体膜与P型半导体层的侧部接触。作为结果，可以有可能向N型半导体层中扩散P型半导体膜的材料，或者可以有可能向P型半导体膜中扩散N型半导体层的材料，这将退化或者修改P型半导体层的性质。这同样适用于以相反顺序形成的N型半导体层和P型半导体层的组合的结构。需要用于在相同布线层中形成N型半导体层和P型半导体层二者而对半导体层的性质无影响的技术。
将在结合附图阅读本说明书的以下具体描述之后更好地理解本发明的其它问题和新特征。
根据本发明的一个实施例，在N型半导体层和P型半导体层之一处提供绝缘膜以覆盖半导体层(和硬掩模层)的侧部。
在本发明的一个实施例中，可以在相同布线层中一起提供N型半导体层和P型半导体层而对半导体层的性质无影响。
附图说明
图1A是示出根据本发明的第一实施例的半导体器件的结构的截面图；
图1B是示出根据本发明的第一实施例的半导体器件的结构的另一截面图；
图2是示出第一实施例中的半导体器件的结构的平面图；
图3A是示出第一实施例中的半导体器件的制造方法的步骤的截面图；
图3B是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；
图3C是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；
图3D是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；
图3E是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；
图3F是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；
图3G是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；
图3H是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；
图3I是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；
图3J是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；
图3K是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；
图3L是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；
图3M是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；
图4A是示出未形成侧壁的半导体器件的制造方法的步骤的截面图；
图4B是示出未形成侧壁的半导体器件的制造方法的另一步骤的截面图；
图5A是示出让用于侧壁的涂覆的绝缘膜保留的半导体器件的制造方法的步骤的截面图；
图5B是示出让用于侧壁的涂覆的绝缘膜保留的半导体器件的制造方法的另一步骤的截面图；
图5C是示出让用于侧壁的涂覆的绝缘膜保留的半导体器件的制造方法的另一步骤的截面图；
图5D是示出让用于侧壁的涂覆的绝缘膜保留的半导体器件的制造方法的另一步骤的截面图；
图6是示出在这一实施例的结构与图5D中所示结构之间的不同的表；
图7是示出根据第一实施例的半导体器件的结构的第一修改示例的截面图；
图8是示出根据第一实施例的半导体器件的结构的第二修改示例的截面图；
图9A是示出第一实施例的第二修改示例中的半导体器件的制造方法的步骤的截面图；
图9B是示出第一实施例的第二修改示例中的半导体器件的制造方法的另一步骤的截面图；
图10是示出根据本发明的第二实施例的半导体器件的结构的截面图；
图11是示出根据本发明的第三实施例的半导体器件的结构的截面图；
图12是示出根据本发明的第四实施例的半导体器件的结构的截面图；
图13A是示出根据第三实施例的半导体器件的制造方法的步骤的截面图；
图13B是示出第三实施例中的半导体器件的制造方法的另一步骤的截面图；
图13C是示出第三实施例中的半导体器件的制造方法的另一步骤的截面图；
图14是示出根据第四实施例的半导体器件的结构的截面图；
图15是示出在用于接触的材料与氧化物半导体层之间的接触特性的曲线图；
图16是示出根据本发明的第五实施例的半导体器件的结构的截面图；
图17是示出在用于接触的材料与另一氧化物半导体层之间的接触特性的曲线图；
图18是示出在这一实施例中的半导体器件的P型氧化物半导体层与源极/漏极电极之间的界面的组成的示意截面图；
图19是示出用于测量这一实施例中的半导体器件的性质的元件的截面图；并且
图20是示出这一实施例中的半导体器件的性质的曲线图。
具体实施方式
现在将在下文中参照附图描述根据本发明的一些优选实施例的半导体器件及其制造方法。
第一实施例
以下将描述本发明的第一实施例中的半导体器件的结构。图1A、1B和2是示出这一实施例中的半导体器件的结构的截面图和平面图。图1A和1B是沿着图2的线A-A’截取的截面图。图1A示出图1B的主要部分。
这一实施例的半导体器件100包括第一布线层150、第二布线层170、第一晶体管200和第二晶体管300。第一布线层150包括第一层间绝缘层152和在第一层间绝缘层152的表面中嵌入的第一布线164(210，310)。在第一布线层150之上形成第二布线层170。第二布线层170包括覆盖第一布线164、210和310以及第一层间绝缘层152的帽绝缘层171、第二层间绝缘层172以及在第二层间绝缘层172中嵌入的第二布线188、289和389。在第一布线层150和第二布线层170中提供第一晶体管200，并且第一晶体管200为第一传导类型(例如P型)。在第一布线层150和第二布线层170中提供第二晶体管300，并且第二晶体管300是不同于第一传导类型的第二传导类型(例如N型)。
第一晶体管200包括第一栅极电极210、第一栅极绝缘膜(171)、第一氧化物半导体层230、第一硬掩模232和第一侧壁240。第一栅极电极210是第一布线之一。在第一栅极电极210之上提供第一栅极绝缘膜(171)，并且第一栅极绝缘膜(171)包括帽绝缘层171的一部分。在第一栅极绝缘膜(171)之上提供第一氧化物半导体层230。在第一氧化物半导体层230之上提供第一硬掩模232。除了第二层间绝缘层172之外提供每个第一侧壁240以覆盖第一氧化物半导体层230的侧部以表现绝缘性质。第二晶体管300包括第二栅极电极310、第二栅极绝缘膜(171)、第二氧化物半导体层330和第二硬掩模332。第二栅极电极310是第一布线层中的另一第一布线。在第二栅极电极310之上提供第二栅极绝缘膜(171)以耦合到第一栅极绝缘膜(171)，第二栅极绝缘膜(171)包括帽绝缘层(171)的另一部分。在第二绝缘膜(171)之上提供第二氧化物半导体层330。在第二氧化物半导体层之上提供第二硬掩模332。第一晶体管200和第二晶体管300是相反传导类型的晶体管以形成互补金属氧化物半导体(CMOS)。
利用这一布置，在沉积第二氧化物半导体层330时，在第一硬掩模232之下的第一氧化物半导体层230先前让它的侧部由第一侧壁240覆盖。因此，第一氧化物半导体层230未与第二氧化物半导体层330的侧部接触。作为结果，不存在第一氧化物半导体层230由于第一氧化物半导体层230的材料向第二氧化物半导体层330中散布或者第二氧化物半导体层330的材料向第一氧化物半导体层230中散布而修改和退化它的性质这样的可能性。因此，N型半导体层和P型半导体层可以在相同布线层中一起共存，而对每个氧化物半导体层的性质没有任何影响。在第一氧化物半导体层230之上的绝缘膜是第一硬掩模232的一层(具有厚度d01)。类似地，在第二氧化物半导体层330之上的绝缘膜也是第二硬掩模332的一层(具有厚度d02)，这可以容易使两层的厚度基本上相同。可以通过在相同蚀刻时间内蚀刻来形成用于源极和漏极电极的接触孔。因此，相应氧化物半导体层的接触特性可以基本上相同。
现在，以下将进一步描述本发明的第一实施例中的半导体器件100。
半导体器件100还包括半导体衬底101、在半导体衬底101之上提供的接触层130和在接触层130之上提供的布线层140。半导体衬底101具有半导体元件，诸如晶体管或者电容元件。在所示示例中形成晶体管121和122。元件隔离层120分离晶体管121和122。接触层130包括在半导体衬底101之上提供的层间绝缘层131和在层间绝缘层中嵌入的接触(源极/漏极电极)42。布线层140包括在层间绝缘层131之上提供的层间绝缘层132和在其中嵌入的布线144。晶体管121和122中的每个晶体管的源极/漏极经由接触(源极/漏极电极)142耦合到布线144。
第一布线层150包括在布线层140之上提供的帽绝缘层151和在帽绝缘层151之上提供的第一层间绝缘层152。布线层150除了在第一层间绝缘层152的表面之上提供的第一栅极电极210和第二栅极电极310之外还包括过孔162和第一布线164。过孔162让它的下端穿透帽绝缘层151以耦合到布线144而它的上端耦合到第一布线164。在第一层间绝缘层152的前侧上提供第一布线164。在相同第一布线层150中提供第一布线164、第一栅极电极210和第二栅极电极310。
第二布线层170包括在第一布线层150之上提供的帽绝缘层171和在帽绝缘层171之上提供的第二层间绝缘层172。第二布线层170还包括过孔189和第二布线188。过孔189让它的下端穿透帽绝缘层171以耦合到第一布线164而它的上端耦合到第二布线188。在第二层间绝缘层172的前侧上提供第二布线188。该图示出双镶嵌(dual damascene)结构的过孔189和第二布线188的示例。
第二布线层170还包括在帽绝缘层171之上提供的第一氧化物半导体层230、在第一氧化物半导体层230之上提供的第一硬掩模232以及在第一氧化物半导体层230和第一硬掩模232的层叠结构周围提供的侧壁240。因此，第一栅极电极210、作为栅极绝缘膜的帽绝缘层171和第一氧化物半导体层230形成第一晶体管200。第二布线层170还包括接触(源极/漏极电极)289和第二布线288。接触289让它的下端穿透第一硬掩模232以耦合到第一氧化物半导体层230而它的上端耦合到第二布线288。在第二层间绝缘层172的前侧上提供第二布线288。该图示出双镶嵌结构的接触289和第二布线288的示例。
类似地，第二布线层170还包括在帽绝缘层171之上提供的第二氧化物半导体层330和在第二氧化物半导体层330之上提供的第二硬掩模332。因此，第二栅极电极310、作为栅极绝缘膜的帽绝缘层171和第二氧化物半导体层330形成第二晶体管300。第二布线层170还包括接触(源极/漏极电极)389和第二布线388。接触389让它的下端穿透第二硬掩模332以耦合到第二氧化物半导体层330而它的上端耦合到第二布线388。在第二层间绝缘层172的前侧上提供第二布线388。该图示出双镶嵌结构的接触389和第二布线138的示例。
如以上提到的那样，第一晶体管200和第二晶体管300在布线层中形成CMOS。跨包括作为栅极电极210和310的第一布线的第一布线层150以及包括沟道(氧化物半导体层230和330)和源极/漏极电极(接触289和389)的第二布线层170形成CMOS(晶体管200和300中的每个晶体管)。
换而言之，一个传导类型的第一晶体管200包括作为沟道的第一氧化物半导体层230，而另一相反传导类型的第二晶体管300包括作为沟道的第二氧化物半导体层330。晶体管中的每个晶体管包括在第一布线层150中形成为栅极电极210或者310的第一布线(Cu布线)和作为栅极绝缘膜的帽绝缘层160。在作为第一晶体管200的沟道的第一氧化物半导体层230和第一硬掩模232的两个侧壁之上形成侧壁240。每个侧壁240用作在相邻晶体管之间的元件隔离膜。即使侧壁240未覆盖第一硬掩模232的侧部，侧壁240仅需至少覆盖第一氧化物半导体层230的至少一个侧壁。
在第二布线层170中形成过孔189以建立与在第二布线层170之下的第一布线(Cu布线)的电耦合。同时，经由第一硬掩模232形成电耦合到第一氧化物半导体层230的接触289，该第一硬掩模用作第一晶体管200的源极/漏极电极。另外同时经由第二硬掩模332形成电耦合到第二氧化物半导体层330的接触389，该第二硬掩模用作第二晶体管300的源极/漏极电极。N型和P型晶体管的组合可以包括：N型第一晶体管200和P型第二晶体管300；以及P型第一晶体管200和N型第二晶体管300。串联耦合第一晶体管200和第二晶体管300，并且一起电耦合第一栅极电极210和第二栅极电极310，这形成CMOS反相器。在这一实施例中，Cu布线用于第一布线64。这一实施例不限于上例。备选地，可以用相同方式应用A1布线。
CMOS反相器可以例如经由第二布线188、过孔189、第一布线164、过孔162、布线144和接触142耦合到半导体衬底101之上的半导体元件(例如晶体管121和122)。通过接通CMOS反相器，在半导体衬底101之上的半导体元件可以使用半导体衬底来实现互不相同的功能而未改变半导体元件的布局。
接着以下将具体说明这一实施例中的半导体器件的制造方法。图3A至3M示出这一实施例中的半导体器件的制造方法的截面图。图3A至3M中的每幅图对应于沿着图2的线A-A’截取的截面。图3A至3M省略半导体衬底101、接触层130和布线层140的图示。
如图3A中所示，首先在第一布线层150之上与第一栅极电极210和第二栅极电极310接触而形成用作第一栅极绝缘膜(171)和第二栅极绝缘膜(171)的帽绝缘层171，该第一布线层150具有在其之上形成的包括第一栅极电极210和第二栅极电极310的第一布线。然后如图3B至3D所示，经由帽绝缘层171在第一栅极电极210之上形成第一传导类型的第一氧化物半导体层230和第一硬掩模层232的第一层叠结构(230+232)。随后如图3E中所示，形成绝缘膜(240)以覆盖第一层叠结构(230+232)和帽绝缘膜171。随后如图3F中所示，回蚀(etch back)绝缘膜(240)以形成覆盖第一氧化物半导体层230的每侧的第一侧壁膜240。然后经由帽绝缘层171在第二栅极电极310之上形成第二硬掩模层332和不同于第一传导类型的第二传导类型的第二氧化物半导体层330的第二层叠结构(330+332)。随后形成层间绝缘膜(172)以覆盖第一层叠结构(230+232)和第二层叠结构(330+332)。随后形成源极和漏极电极(289和389)以经由层间绝缘层172、第一硬掩模232和第二硬掩模332耦合到相应第一氧化物半导体层230和第二氧化物半导体层330。
在这一实施例中，如图3E和3F的步骤中所示，在第一晶体管200和第一硬掩模232的侧部之上形成侧壁240。侧壁240覆盖暴露的第一氧化物半导体层230的每侧，这将第一氧化物半导体层230与第二氧化物半导体层330物理、化学和电隔离。侧壁240作为元件隔离膜的这样的功能可以防止在先前和后继步骤中由于存在第二氧化物半导体层330而修改和退化第一氧化物半导体层230。
此外，在这一实施例中，上述元件隔离膜未由覆盖整个第一层叠结构(230+232)的涂覆的绝缘膜本身(后文将描述)而是由通过回蚀涂覆的绝缘膜而形成的侧壁240形成。因此，在“元件隔离步骤”之后，硬掩模和涂覆的绝缘膜的组合在位于第一氧化物半导体层230上的部分与位于第二氧化物半导体层330上的部分之间不存在厚度差。这可以抑制在用于形成接触孔的干法蚀刻中过量蚀刻第一氧化物半导体层230之上的部分和第二氧化物半导体层330之上的部分之一，这消除其中作为整体去除一个氧化物半导体层的情况。作为结果，这一实施例可以造成防止由于接触缺陷而减少在布线层中包括有源元件的CMOS的形成产量。
现在以下将进一步描述这一实施例中的半导体器件100的制造方法。
首先如图2中所示，在半导体衬底101处形成元件隔离层120。然后在半导体衬底101之上形成半导体元件(例如晶体管121和122)。随后形成接触层130(包括层间绝缘层131和接触142)和布线层140(包括层间绝缘层132和布线144)。可以在这些步骤中使用相关领域的方法。
然后如图3A中所示，用于防止Cu扩散的帽绝缘层151和第一层间绝缘层152以该顺序被沉积于布线层140(未示出)之上。用于帽绝缘层151的适当材料包括氮化硅(SiN)和氮碳化硅(SiCN)。第一层间绝缘层152是由氧化硅(SiO2)或者具有比氧化硅的介电常数更低的介电常数的材料制成的低电介质绝缘层。第一层间绝缘层可以是含碳膜，诸如SiOC(H)膜或者SiLK(注册商标)。随后通过单镶嵌方法或者双镶嵌方法在第一层间绝缘层152中嵌入过孔162、第一布线164、第一栅极电极210和第二栅极电极310。以这一方式形成第一布线层150。用于过孔162、第一布线164、第一栅极电极210和第二栅极电极310的适当材料可以例如包括铜(Cu)。因此形成帽绝缘层171以覆盖第一层间绝缘层152、第一布线164、第一栅极电极210和第二栅极电极310。用于帽绝缘层171的适当材料包括氮化硅(SiN)和氮碳化硅(SiCN)。帽绝缘层171具有约10至50nm的厚度。以与具有铜(Cu)布线层的普通半导体器件的方式相同的方式执行这些步骤。
然后如图3B中所示，例如通过溅射在帽绝缘层171之上形成用作第一晶体管200的沟道的第一氧化物半导体层230。用于沟道的适当材料包括InGaZnO(IGZO)层、InZnO层、ZnO层、ZnAlO层、ZnCuO层、NiO层、SnO层、SnO2层、CuO层、Cu2O层、Ta2O5层和TiO2层。第一氧化物半导体层230具有约10至50nm的厚度。随后例如通过等离子体CVD方法在第一氧化物半导体层230之上形成第一硬掩模232。第一硬掩模232是由氧化硅(SiO2)、碳氧化硅(SiOC)、碳(C)或者氮化硅(SiN)或者其组合制成的绝缘膜。第一硬掩模232优选地具有约30至200nm的厚度。
然后如图3C中所示，使用普通光刻和干法蚀刻来图案化第一氧化物半导体层230和第一硬掩模232。因此，将第一氧化物半导体层230和第一硬掩模232形成为第一晶体管200的元件形状。也就是说，以岛形式成形用作用于第一晶体管200的沟道的第一氧化物半导体层230(见图2)。然后如图3D中所示，去除第一硬掩模232之上的抗蚀剂。作为结果，在表面之上暴露帽绝缘层171和第一硬掩模232，并且也暴露第一硬掩模232之下的岛形第一氧化物半导体层230的侧部。
然后如图3E中所示，例如通过CVD方法在帽绝缘层171和第一硬掩模232之上形成用作侧壁240的绝缘膜(下文称为涂覆的绝缘膜240)。用于涂覆的绝缘膜240(用作侧壁240的绝缘膜)的适当材料包括氧化硅(SiO2)和氮化硅(SiN)。绝缘膜240具有约10至200nm的厚度。涂覆的绝缘膜240不仅覆盖帽绝缘层171和第一硬掩模232的表面而且覆盖第一氧化物半导体层230的暴露的侧部。
然后如图3F中所示，回蚀整个涂覆的绝缘膜240。因此，在第一氧化物半导体层230和第一硬掩模232的侧部之上形成侧壁240。每个侧壁240覆盖岛形第一氧化物半导体层230的暴露的侧部以保护侧部免受其它膜和工艺的影响。考虑侧壁240的作用，即使在侧壁240未覆盖第一硬掩模232的侧部时，侧壁240仅需至少覆盖第一氧化物半导体层230的侧壁。如图3L中所示，在为了安全而减少回蚀的部分的厚度以在第一氧化物半导体层230和第一硬掩模232的侧部之上形成侧壁240时，涂覆的绝缘膜240可以略微在帽绝缘层171和第一硬掩模232上方保留。
然后如图3G中所示，例如通过溅射在帽绝缘层171、第一硬掩模232和侧壁240之上形成用作第二晶体管300的沟道的第二氧化物半导体层330。用于沟道的适当材料包括InGaZnO(IGZO)层、InZnO层、ZnO层、ZnAlO层、ZnCuO层、NiO层、SnO层、SnO2层、CuO层、Cu2O层、Ta2O5层和TiO2层。第二氧化物半导体层330具有约10至50nm的厚度。随后例如通过等离子体CVD方法在第二氧化物半导体层330之上形成第二硬掩模332。第二硬掩模332是由氧化硅(SiO2)、碳氧化硅(SiOC)、碳(C)或者氮化硅(SiN)或者其组合制成的绝缘膜。第二硬掩模332具有约30至200nm的厚度。
然后如图3H中所示，使用普通光刻和干法蚀刻来图案化第二氧化物半导体层330和第二硬掩模332。以与第二晶体管300的元件形状对应的形状形成第二氧化物半导体层330和第二硬掩模332。也就是说，以岛形式形成用作用于第二晶体管300的沟道的第二氧化物半导体层330(见图2)。然后如图3I中所示，去除第二硬掩模332之上的抗蚀剂。在帽绝缘层171之上形成包括第一硬掩模232、第一氧化物半导体层230和侧壁240的第一晶体管200以及包括第二硬掩模232和第二氧化物半导体层330的第二晶体管300。
然后如图3J中所示，形成第二层间绝缘层172以覆盖帽绝缘层171、第一硬掩模232、例壁240和第二硬掩模332。第二层间绝缘层172是由氧化硅(SiO2)或者具有比氧化硅的介电常数更低的介电常数的材料制成的低电介质绝缘层。第二层间绝缘层172可以是含碳膜，诸如SiOC(H)膜或者SiLK(注册商标)。基本上如图3K中所示，通过单镶嵌方法或者双镶嵌方法在第二层间绝缘层172中嵌入过孔189、接触(源极/漏极电极)289和389以及第二布线188、288和388。因此形成第二布线层170。用于过孔189、接触289和389以及第二布线188、288和388的适当材料包括使用钛(Ti)/氮化钛(TiN)或者Ta/TaN作为阻挡膜的铜(Cu)。虽然在图中未示出，第二层间绝缘层172可以使用在形成的过孔嵌入的第二层间绝缘层172之上形成的由TiN/Al/TiN/Ti组成的焊盘电极。
在上述步骤中制造根据这一实施例的半导体器件100。
如图3L而不是图3F中所示，在涂覆的绝缘膜240在第一氧化物半导体层230和第一硬掩模232的侧部上形成侧壁240时略微在帽绝缘层171和第一硬掩模232之上保留时，半导体器件100最终取得图3M中而不是图3K中所示结构。
在这一实施例中的半导体器件的制造方法的图3E和3F中所示步骤中，在第一氧化物半导体层230和第一硬掩模232的侧部之上形成侧壁240。然而也可以提出未形成侧壁240的半导体器件的另一制造方法。例如可以使用以下方法。
图4A和4B示出未形成侧壁240的半导体器件的制造方法(的一部分)的截面图。如图4A中所示，直接在图3D中所示步骤之后，第二氧化物半导体层330和第二硬掩模332以该顺序被沉积于帽绝缘层171、第一氧化物半导体层230和第一硬掩模232之上。然后如图4B中所示，使用普通光刻和干法蚀刻来图案化第二氧化物半导体层330和第二硬掩模332。随后执行与图3J和3K中所示步骤相同的步骤。
通过省略图3E和3F中所示步骤来简化使用图4A和4B的步骤的上述制造方法。然而在沉积第二氧化物半导体层330时暴露第一硬掩模232之下的第一氧化物半导体层230的侧部的部分(见图4A的P1)。因此，第二氧化物半导体层330与第一氧化物半导体层230的侧部接触。作为结果，第二氧化物半导体层330的材料可能扩散到第一氧化物半导体层230中。备选地，第一氧化物半导体层230的材料可能扩散到第二氧化物半导体层330中。否则，蚀刻残留物可能生成其中N型和P型半导体区域相互接触的区域，这可能修改和退化第一氧化物半导体层230的性质。
在这一实施例中，在图3E和3F中所示步骤中，在帽绝缘层171和第一硬掩模232的侧部之上形成侧壁240。每个侧壁240覆盖第一氧化物半导体层230的暴露的侧部，以将第一氧化物半导体层230与其它膜(例如第二氧化物半导体层330)物理、化学和电分离。因此，侧壁240作为元件隔离膜的功能可以防止修改和退化第一氧化物半导体层230的性质。
在这一实施例中的半导体器件的制造方法的图3E和3F中所示步骤中，在帽绝缘层171和第一硬掩模232之上形成涂覆的绝缘膜240，并且回蚀涂覆的绝缘膜240以由此形成侧壁240。然而也可以提出半导体器件的另一制造方法，该方法涉及到原样维持涂覆的绝缘膜240而未回蚀。例如可以使用以下方法。
图5A至5D示出让用于侧壁的涂覆的绝缘膜保留的半导体器件的制造方法(的部分)的截面图。直接在图5A中所示步骤(与图3E的步骤相同)之后，如图5B中所示，第二氧化物半导体层330和第二硬掩模332以该顺序被沉积于涂覆的绝缘膜240之上而未执行回蚀。然后如图5C中所示，使用普通光刻和干法蚀刻来图案化第二氧化物半导体层330和第二硬掩模332。然后如图5D中所示，形成第二层间绝缘层172以覆盖涂覆的绝缘膜240和第二硬掩模332，使得通过单镶嵌方法或者双镶嵌方法在第二层间绝缘层172中嵌入过孔189、接触289和389以及第二布线188、288和388。
通过省略图3F中所示步骤来简化使用图5A至5D的步骤的上述制造方法。此外，在沉积第二氧化物半导体层330时，用涂覆的绝缘膜240覆盖第一硬掩模232之下的第一氧化物半导体层230的侧部，这可以防止可能在相关领域中在图4A和4B的步骤中引起的第一氧化物半导体层230的性质修改和退化(见图5B的P2)。也就是说，涂覆的绝缘膜240发挥元件隔离膜的作用。然而制造方法具有以下问题。
然后如图5D中所示，在第一氧化物半导体层230之上形成第一硬掩模232和涂覆的绝缘膜240的层叠结构(具有厚度d1)。对照而言，在第二氧化物半导体层330之上仅形成第二硬掩模332(具有厚度d2)。这引起氧化物半导体层之上的绝缘膜的在第一晶体管200与第二晶体管300之间的厚度差(Δd1＝d1-d2)。在通过蚀刻来形成包括接触289和389的接触孔时，这样的厚度差Δd1使得不可能执行适当蚀刻。例如在旨在于执行蚀刻以匹配用于接触289的接触孔的深度时，蚀刻的部分可能经过接触389的接触孔穿透第二氧化物半导体层330。另外，在旨在于执行蚀刻以匹配用于接触389的接触孔的深度时，不能充分挖掘包括接触289的接触孔，并且蚀刻的部分可能未达到第一氧化物半导体层230。
同时如图5D中所示，第一晶体管200的栅极绝缘膜仅为帽绝缘膜171(具有厚度d3)。对照而言，第二晶体管300的栅极绝缘膜包括帽绝缘层171和涂覆的绝缘膜240的层叠结构(具有厚度d4)。这引起栅极绝缘膜的在第一晶体管200与第二晶体管300之间的厚度差(Δd2＝d4-d3)。在使用第一晶体管200和第二晶体管300作为CMOS反相器时，这样的厚度差Δd2可能使得几乎不可能适当执行通断操作。
根据涂覆的绝缘膜240是否在氧化物半导体层(沟道)上方或者如图5D中所示在该层之下存在而引起膜厚度差Δd1和Δd2。可以通过后文将描述的这一实施例的修改示例的另一制造方法等消除在栅极绝缘膜之间的厚度差Δd2。这一方法实现选择针对相应氧化物半导体的传导类型而优化的栅极绝缘膜。对照而言，在氧化物半导体层之上的绝缘膜之间的厚度差Δd1难以消除。
然而根据这一实施例的半导体器件的制造方法可以解决问题。
图6是示出在图5D中所示结构与这一实施例的结构之间的不同的表。列“B”指示图5D中所示结构，而列“A”指示这一实施例的结构。列“NMOS”指示第一氧化物半导体层230之上的绝缘层的厚度。列“PMOS”指示第二氧化物半导体层330之上的绝缘层的厚度。行“NMOS-HM”指示第一硬掩模232的形成时间。行“NMOS工艺”指示将第一硬掩模232处理成沟道的形状的时间。行“元件隔离”指示形成涂覆绝缘膜240的时间或者在后继步骤中通过回蚀来形成侧壁240的时间。行“PMOS-HM”指示第二硬掩模232的形成时间。行“PMOS工艺”指示将第二硬掩模332处理成沟道的形状的时间。行“ILD沉积”指示形成层间绝缘层172的时间。
在图5D中所示结构(“B”)中，在该工艺之后获得的硬掩模(HM)的(厚度为60nm的)剩余膜和用于元件隔离的(厚度为50nm的)涂覆的绝缘膜240的结构在先前形成的第一晶体管200(“NMOS”)中保留。作为结果，在第一氧化物半导体230之上的膜的厚度变成110nm(“元件隔离”)。随后，在该工艺之后获得的硬掩模(HM)的(厚度为60nm的)剩余膜在形成的第二晶体管300(“PMOS”)处保留。作为结果，在第二氧化物半导体330之上的膜的厚度变成60nm(“PMOS工艺”)。这造成在位于第一氧化物半导体层230之上的部分与位于第二氧化物半导体层330之上的部分之间的厚度差Ad(在这一个表的示例中为50nm)。这可能导致在设置用于形成接触孔的干法蚀刻时间为蚀刻(NMOS之上的)第一氧化物半导体层230之上的部分而需要的时间时，过量蚀刻(PMOS之上的)第二氧化物半导体层330的上部分。
在这一实施例的结构(“A”)中，元件隔离未由涂覆的绝缘膜240本身而是由通过回蚀涂覆的绝缘膜240而形成的侧壁240实现。同样，在“元件隔离”之后，在第一氧化物半导体层230之上的部分与第二氧化物半导体层330之上的部分之间没有不同。作为结果，在蚀刻位于第一氧化物半导体层230之上的部分与蚀刻位于第二氧化物半导体层330之上的部分之间，可以设置用于形成接触孔的干法蚀刻时间为相同值。因此不存在其中完全消除(在该表的示例中为PMOS侧上的)一个氧化物半导体层(也就是说其中接触孔完全穿透氧化物半导体层)的情况。作为结果，这一实施例可以防止在形成在布线层中包括有源元件的CMOS时由于接触缺陷而导致减少半导体器件的产量。
第一修改示例
图7示出这一实施例中的半导体器件的结构的第一修改示例的截面图。图7中所示情况与图1A中所示情况不同在于不仅在第一硬掩模232和第一氧化物层230的侧部之上形成侧壁240而且在第二硬掩模332和第二氧化物半导体层330的侧部之上形成侧壁340。以下将主要描述不同。
为了获得这样的结构，在图3A至3K中所示半导体器件的制造方法中，可以向图3I和3J中所示步骤之间插入以下步骤。首先以与图3E中所示步骤相同的方式，例如通过CVD方法在帽绝缘层171、第一硬掩模232、侧壁240和第二硬掩模332之上形成用作侧壁340的绝缘膜。然后以与图3F中所示步骤相同的方式，回蚀用作侧壁340的整个绝缘膜。因此，在第二氧化物半导体层330和第二硬掩模323的侧部之上形成侧壁340。在这一情况下，侧壁241有时在侧壁240的侧部之上保留。
修改示例也可以提供与在图1A、1B和2中所示情况下表现的效果相同的效果。另外，每个侧壁340覆盖第二氧化物半导体层330的暴露的侧部。因此，侧壁340可以保护第二氧化物半导体层330免受来自其它膜或者工艺的影响。
第二修改示例
图8示出这一实施例中的半导体器件的结构的第二修改示例的截面图。图8中所示情况与图1中所示情况不同在于帽绝缘层171的厚度在第一晶体管220的位置与第二晶体管300的位置之间不同。现在将主要描述不同。
用于防止Cu的扩散的帽绝缘层171按照厚度差Ad在无第一氧化物半导体层230的区域中比在有第一氧化物半导体层230的另一区域中更薄。这样的结构在由于在第一氧化物半导体层230与第二氧化物半导体层330之间的材料性质不同而需要栅极绝缘膜的在第一晶体管200与第二晶体管300之间的厚度差时很有用。
图9A和9B示出第一实施例中的半导体器件的第二修改示例的制造方法(其部分)的截面图。在图3E中所示步骤之后，如图9A(与图3F中所示步骤相同)中所示，在第一氧化物半导体层230和第一硬掩模232的侧部之上形成侧壁240，然后如图9B中所示，执行过蚀刻持续充分过蚀刻时间。因此，可以在无第一氧化物半导体层230的区域中有选择地减薄帽绝缘层171。后继步骤与在图3G中所示步骤之后的步骤相同。这时的过蚀刻可以通过回蚀整个表面来调整第一硬掩模23的厚度。
该修改示例也可以提供与在图1A、1B和图2中所示情况下表现的效果相同的效果。
这可以引起栅极绝缘膜的在第一晶体管200与第二晶体管300之间的厚度差。
第二实施例
以下将描述根据本发明的第二实施例的半导体器件的结构。图10示出这一实施例中的半导体器件结构的截面图。这一实施例的半导体器件与第一实施例、尤其是第一实施例的第二修改示例(见图8A、9A和9B)的半导体器件不同在于第二晶体管300的栅极绝缘膜具有双层结构。以下将主要描述不同。
如同第一实施例的第二修改示例，按照如与在具有第一氧化物半导体层230的区域中比较的层厚度差Ad在无第一氧化物半导体层230的区域中减薄用于防止Cu的扩散的帽绝缘层171。然而在这一实施例中，在减薄的帽绝缘层171与第二氧化物半导体层330之间形成第二上栅极绝缘膜320。因此例如即使在如图9B中所示过蚀刻第一晶体管200的栅极绝缘膜(171)时，第一晶体管200的栅极绝缘膜仍然可以具有与第二晶体管300的栅极绝缘膜的厚度相同的厚度。例如第二晶体管300的栅极绝缘膜可以由所需厚度的所需材料(例如高k膜)形成。
可以通过以下步骤实现这样的结构。首先在第一实施例的第二修改示例的图9B中所示步骤之后并且在图3G中所示步骤(形成第二氧化物半导体层330)之前，形成第二上栅极绝缘膜320。用于第二上栅极绝缘膜320的适当材料可以例如包括氧化硅(SiO2)、氮化硅(SiN)和氧化铝(AlOx)。随后在图3G中所示步骤中，第二氧化物半导体层330和第二硬掩模332以该顺序被形成于第二上栅极绝缘膜320之上。在图3H和3I中所示步骤中，相对于第二上栅极绝缘膜320、第二氧化物半导体层330和第二硬掩模332以沟道的形式图案化第二晶体管300。这时也以相同形状处理第二上栅极绝缘膜320。备选地，第二上栅极绝缘膜320可以未被图案化而可以基本上在前侧上保留。后继步骤与图3J和3K中所示步骤相同。
这一实施例也提供与第一实施例中表现的效果相同的效果。通过在第二氧化物半导体层330之下提供第二上栅极绝缘膜320，第一氧化物半导体层230和第二氧化物半导体层330中的每个氧化物半导体层可以具有对应的光学(所需)栅极绝缘膜。这可以实现减少栅极泄漏、控制晶体管的阈值和提高晶体管的可靠性。尤其地，第二晶体管300可以具有优化的材料和厚度。
第三实施例
以下将描述根据第三实施例的半导体器件的结构。图11示出这一实施例中的半导体器件的截面图。这一实施例的半导体器件与第一实施例的半导体器件不同在于第一晶体管200的栅极绝缘膜和第二晶体管300的栅极绝缘膜均具有双层结构。现在将主要描述不同。
在第一布线层150之上形成用于防止Cu的扩散的帽绝缘层171以具有均匀厚度。然而在第一氧化物半导体层230之下形成第二上栅极绝缘膜220并且在第二氧化物半导体层330之下形成第二上栅极绝缘膜320。因此，例如第一晶体管200的栅极绝缘膜和第二晶体管300的栅极绝缘膜中的每个栅极绝缘膜可以由所需厚度的所需材料形成。也就是说，可以单独地优化相应栅极绝缘膜。
可以通过以下步骤实现这样的结构。首先在第一实施例的图3A中所示步骤之后并且在图3B中所示步骤(形成第一氧化物半导体层230)之前，形成第一上栅极绝缘膜220。随后在图3B至3D中所示步骤中，在图案化第一氧化物半导体层230和第一硬掩模232时，将第一上栅极绝缘膜220处理成相同形状。然后在图3E和3F中所示步骤之后并且在图3G中所示步骤(形成第二氧化物半导体层330)之前，形成第二上栅极绝缘膜320。然后在图3G至3I中所示步骤中，在图案化第二氧化物半导体层330和第二硬掩模332时，也将第二上栅极绝缘膜320处理成相同形状。后继步骤与图3J和3K中所示步骤相同。
这一实施例也可以提供与第一实施例中表现的效果相同的效果。
在第一氧化物半导体层230之下沉积第一上栅极绝缘膜220，并且在第二氧化物半导体层330之下沉积第二上栅极绝缘膜320，其中第一氧化物半导体层230和第二氧化物半导体层330中的每个氧化物半导体层具有光学(所需)栅极绝缘膜。这可以实现减少栅极泄漏、控制晶体管的阈值和提高晶体管的可靠性。具体而言，可以分别优化第一晶体管200和第二晶体管300的材料和厚度。
第四实施例
以下将描述根据第四实施例的半导体器件的结构。图12示出这一实施例中的半导体器件的截面图。这一实施例的半导体器件与第三实施例的半导体器件不同在于第一晶体管200和第二晶体管300中的每个晶体管的栅极绝缘膜的形状在平面图中大于氧化物半导体层的形状。现在将主要描述不同。
在第一布线层150之上形成用于防止Cu的扩散的帽绝缘层171以具有均匀厚度。对照而言，不仅在第一氧化物半导体层230和第一硬掩模232的侧部之上而且在第二氧化物半导体层330和第二硬掩模332的侧部之上形成侧壁240。在第一氧化物半导体层230和包围半导体层的侧壁240之下形成第一上栅极绝缘膜220以具有与半导体层230和侧壁240的形状匹配的形状。类似地，在第二氧化物半导体层330和包围半导体层的侧壁340之下形成第二上栅极绝缘膜320以具有与半导体层330和侧壁340的形状匹配的形状。
可以通过以下步骤实现这样的结构。图13A至13C示出根据第三实施例的半导体器件的制造方法(其部分)的截面图。首先在第一实施例的图3A中所示步骤之后并且在图3B中所示步骤(形成第一氧化物半导体层230)之前，形成第一上栅极绝缘膜220。随后在图3B至3D中所示步骤中，在图案化第一氧化物半导体层230和第一硬掩模232时，未处理第一上栅极绝缘膜220(见图13A)。然后在图3E和3F中所示步骤(图13B)之后并且在图3G中所示步骤(形成第二氧化物半导体层330)之前，将第一上栅极绝缘膜220蚀刻成与第一硬掩模232和侧壁240相同的形状(见图13C)。因此，在第一晶体管200侧上形成岛形层叠结构。然后形成第二上栅极绝缘膜320以覆盖层叠结构和帽绝缘层171。随后在图3G至3I中所示步骤中，在图案化第二氧化物半导体层330和第二硬掩模332时，未处理第二上栅极绝缘膜320。在图3I中所示步骤之后并且在图3J中所示步骤(形成第二层间绝缘层172)之前，以与图3E中所示步骤相同的方式，例如通过CVD方法在第二上栅极绝缘膜320和第二硬掩模332之上形成用作侧壁340的绝缘膜。然后以与图3F中所示步骤相同的方式回蚀用作侧壁340的整个绝缘膜。因此，在第二氧化物半导体层330和第二硬掩模332的侧部之上形成侧壁340(在这一情况下，侧壁241经常在侧壁240的侧部之上保留)。随后将第二上栅极绝缘膜320蚀刻成第二硬掩模332和侧壁340的形状。因此，在第二晶体管300侧上形成岛形层叠结构。后继步骤与图3J和3K中所示步骤相同。
这一实施例也提供与第三实施例中表现的效果相同的效果。
此外，可以设置(两层的)栅极绝缘膜比沟道(氧化物半导体层)更宽。使用上述结构可以大量减少在栅极绝缘膜的端表面处的泄漏，这可以制造具有更高可靠性的器件。
在帽绝缘层171的仅一层就足以用作在侧壁240和340之下的绝缘膜时，可以一次完全蚀刻硬掩模232和332、氧化物半导体层230和330以及栅极绝缘膜220和320，并且随后可以形成侧壁240。
第五实施例
以下将描述本发明的第五实施例中的半导体器件的结构。图14示出这一实施例中的半导体器件结构的截面图。这一实施例涉及使用P型氧化物半导体层作为沟道的P型晶体管。这样的晶体管可以在第一至第四实施例中的每个实施例中用作半导体器件的晶体管。另外，这一实施例可以不仅应用于半导体器件的晶体管，而且以相同方式广泛应用于在P型氧化物半导体层与金属之间的电耦合和在宽带隙半导体与金属之间的另一电耦合。
图14示出这一实施例的作为半导体器件的晶体管结构的示例。晶体管包括栅极电极10、栅极绝缘膜20、氧化物半导体层30、侧壁40和源极/漏极电极(接触)50。氧化物半导体层30为P型。P型氧化物半导体层30例如是ZnO层、ZnAlO层、ZnCuO层、NiO层、SnO层Cu2O层，每层具有在其中掺杂的杂质。源极/漏极电极50可以具有如图中所示双层结构。在该情况下，源极/漏极电极50包括与氧化物半导体层30接触的第一层50a和在第一层50a之上提供的第二层50b。只要源极/漏极电极50可以与氧化物半导体层30欧姆接触，第一层50a就可以是薄的。后文将描述用于源极/漏极电极50的适当材料。
在上述晶体管应用于相应实施例时，晶体管的部件将对应于相应实施例的元件如下。栅极电极10对应于栅极电极210或者310。栅极绝缘膜20对应于帽绝缘层171(或者171+220，或者171+320)。氧化物半导体层30对应于氧化物半导体层230或者330。侧壁40对应于侧壁240或者340。源极/漏极电极50对应于接触289或者389。这一幅图省略硬掩模232和332的图示。
在上述第一至第四实施例中，在布线层中提供有源元件(布线有源元件)。在这一情况下，为了使用布线有源元件来形成电路的全部或者部分，有必要提供N型布线有源元件和P型布线有源元件。N型布线有源元件可以例如是使用InGaZnO作为沟道的布线有源元件。P型布线有源元件可以例如由SnO形成。为了实现P型布线有源元件，需要具有P型传导性的氧化物半导体，但是为主要具有2eV或者更多的带隙的宽间隙半导体。一般而言，宽间隙半导体具有如从真空水平来看的在深度约为4eV定位的导带端和在6至7.5eV定位的价带段。对照而言，普通金属具有约3.8至5.65eV的功函数。因此，P形宽间隙半导体和金属之间的接触引起肖特基势垒。对照而言，在P型半导体与用于接触的金属之间形成欧姆接触在使用宽间隙半导体的P型场效应晶体管或者使用P/N结的器件中颇为重要，以便减少器件的寄生电阻。
专利文献2和3公开一种使用P型氧化物半导体SnO的P型场效应晶体管。晶体管包括在YSZ衬底之上形成为沟道的P型氧化物半导体SnO、在其之上形成为栅极绝缘膜的a-Al2Ox以及形成为源极/漏极电极和栅极电极的Ni和Au的金属层叠。非专利文献4公开一种使用P型氧化物半导体SnO的P型场效应晶体管。晶体管包括在也用作栅极电极的n+型Si衬底之上形成为栅极绝缘膜的SiNx层、在其之上形成为沟道的P型氧化物半导体SnO和与SnO接触形成为源极/漏极电极的Pt金属。
在上述专利文献2、非专利文献3和非专利文献4中公开的场效应晶体管使用功函数多于5eV的Ni、Au或者Pt作为金属，以减少与P型氧化物半导体SnO的接触电阻。然而发明人已经进一步研究并且恰好发现以下事实。也就是说，在使用上述金属作为用于与P型氧化物半导体接触的金属时，由于肖特基势垒而在用于接触的金属与P型氧化物半导体之间引起大接触电阻或者寄生电阻，这中断P型半导体的各种性质的测量。因此，开发和实现用于最小化在接触金属与P型氧化物半导体之间的接触电阻的材料和工艺变成重要问题。
在这一实施例中，与P型氧化物半导体层30耦合的接触金属由传导氧化物形成。也就是说，用于所使用的源极/漏极电极50的至少第一层50a的材料是传导氧化物。传导氧化物具有在与P型氧化物半导体的价带基本上相同的位置定位的价带，这可优选用于形成欧姆接触。这一布置可以减少与P型氧化物半导体的接触电阻。用于第二层50b的材料可以与第一层50a的材料相同或者可以是用于与第一层50a发生欧姆接触的其它传导氧化物或者金属。
用于作为接触金属的传导氧化物的适当材料例如包括氧化铟(ITO)、氧化钌(RuO2)、氧化钛(TiOx)、缺氧的氧化物半导体、金属掺杂的氧化物半导体等。氧化物半导体在这一情况下可以用作沟道并且包括具有不同缺氧程度、具有不同种类的金属或者具有不同掺杂程度的各种种类的氧化物半导体。氧化物半导体优选地具有比P型氧化物半导体的价带更深并且更优选地比氧化物半导体30的价带更深的价带。
用于与所使用的N型氧化物半导体接触的材料可以是金属而不是上述传导氧化物。因此，在使用N型布线有源元件和P型布线有源元件二者的(例如第一至第四实施例的)电路中，N型和P型布线有源元件使用不同材料用于接触。
在制造这一实施例的半导体器件时，将采用以下方法。也就是说，在制造使用N型布线有源元件和P型布线有源元件二者的电路时，引入分离的生产工艺用于形成接触。具体而言，例如在第一至第四实施例中，在图3K中所示步骤中，在P型氧化物半导体层中形成源极/漏极电极时使N型氧化物半导体层受到硬掩模的掩蔽。类似地，在N型氧化物半导体层中形成源极/漏极电极时使P型氧化物半导体层受到硬掩模的掩蔽。在使用第一层50a和第二层50b的层叠结构作为源极/漏极电极50时，形成包括用于第一层50a的膜和用于第二层50b的另一个膜的层叠膜。
图15是示出在接触材料与氧化物半导体层之间的接触特性的曲线图。在该图中，纵轴指示在接触材料与氧化物半导体层(例如SnO)之间流动的电流，而水平轴指示在接触材料与氧化物半导体层之间的电压。如图中所示，在使用金(Au)作为用于接触的材料时，电流与电压成比例，但是接触电阻如此大以至于电流低。这归因于肖特基势垒的影响。对照而言，在使用氧化钌(RuO2)——它是传导氧化物之一——作为接触材料时，电流与电压成比例。与使用Au比较，接触电阻小，并且电流在相同电压时大。也就是说，使用氧化钌可以表现接触电阻小的良好欧姆接触。在这一情况下，一层氧化钌(RuO2)用作源极/漏极电极50。
这一实施例的结构使用传导氧化物用于形成与P型氧化物半导体层30的接触，这可以通过氧化物的带结构对准价带。因此，这一实施例可以形成与P型氧化物半导体层的欧姆接触。这样的传导氧化物可以应用于具有2eV或者更多的带隙的宽间隙半导体(例如GaN、SiC)。
第六实施例
接着将描述本发明的第六实施例中的半导体器件的结构。图16示出这一实施例中的半导体器件结构的截面图。这一实施例的半导体器件与第五实施例的半导体器件不同在于使用界面层50c作为源极/漏极电极(接触)。现在将主要描述不同。
在这一实施例中，作为用于源极/漏极电极50(至少第一层50)的材料是用于相对于氧化物半导体层30的氧化物半导体形成界面层50c的材料。材料可以包括金属，诸如钛(Ti)。在这样的材料用来形成源极/漏极电极(接触)时，在源极/漏极电极50与氧化物半导体层30之间的界面形成可以减少肖特基效应或者可以形成欧姆接触的界面层50c。这一实施例可以实现减少与P型氧化物半导体层30的接触电阻。
例如上述材料(例如金属，诸如Ti)与P型氧化物半导体(例如SnO)的接触将引起以下现象。在接触部分处，材料从氧化物半导体拉取少量氧并且略微还原氧化物半导体。作为结果，通过还原在氧化物半导体侧上(例如由Sn)形成修改的金属层(含金属层)。对照而言，在材料侧上，通过拉取的氧的氧化来形成金属氧化物层(例如TiOx)。这样的界面结构引起减少肖特基效应的机制，例如抑制氧化物半导体的耗尽以减少带弯曲。因此，这样的材料适合于形成欧姆接触。在这一情况下，界面层50c可以视为包括修改的金属层和金属氧化物层二者的界面结构。
也就是说，界面层50c可以视为通过在源极/漏极电极的材料与氧化物半导体层的材料之间的反应而形成的层。具体而言，例如界面层50c也可以视为通过相互扩散源极/漏极电极的材料的元素的部分和氧化物半导体的材料的元素的部分中的一个或者两个部分以部分地修改源极/漏极电极或者氧化物半导体而形成的层。备选地，界面层50可以视为其组成逐渐改变的渐变层。界面层50c可以被定位于源极/漏极电极侧上或者氧化物半导体侧上或者其两侧上。
可以通过与第五实施例中相同的方法制造这一实施例的半导体器件。在这一情况下，用于相对于上述氧化物半导体形成界面层50c的材料可以用作用于接触的材料。如果必要，则可以执行热处理等以促进界面层50的形成。
图17是示出在接触材料与氧化物半导体层之间的接触特性的曲线图。在该图中，纵轴指示在接触材料与氧化物半导体层(例如SnO)之间流动的电流，而水平轴指示在接触材料与氧化物半导体层之间的电压。如图中所示，在使用金(Au)作为用于接触的材料时，电流与电压成比例，但是接触电阻如此大以至于电流低。这归因于肖特基势垒的影响。对照而言，在使用钛(Ti)/氧化钌(RuO2)——它们是传导氧化物之一——作为接触材料时，电流与电压成比例，并且接触电阻如此小以至于电流即使在相同电压仍然高。也就是说，这一实施例可以具有小接触电阻和良好欧姆接触。在这一情况下，包括钛(Ti)的第一层和氧化钌(RuO2)的第二层50b的两层结构用作源极/漏极电极50。在钛(Ti)与氧化物半导体层(SnO)之间的边界处形成界面层50c。
在这一实施例的结构中，向与P型氧化物半导体层30的接触部分中引入界面层50c，这可以通过减少氧化物等来减少肖特基效应。因此，这一实施例可以形成与P型氧化物半导体层的欧姆接触。这样的传导氧化物也可以应用于具有2eV或者更多的带隙的宽间隙半导体(例如GaN、SiC)。
第七实施例
以下将描述本发明的第七实施例中的半导体器件的结构。这一实施例的半导体器件与第六实施例的半导体器件不同在于使用相同材料以形成用于N型氧化物半导体和P型氧化物半导体的源极/漏极电极。现在将主要描述不同。
在这一实施例的CMOS结构中，举例而言，使用InGaZnO作为用作N型场效应晶体管晶体管(NFET)沟道的N型氧化物半导体层30，并且使用SnO作为用作P型场效应晶体管晶体管(PFET)沟道的P型氧化物半导体层30。用于N型氧化物半导体层30的InGaZnO或者P型氧化物半导体层30的SnO的源极/漏极电极50在制造时使用钛(Ti)/铝(Al)或者铝合金(AlCu)。在这一情况下，第一层50a由钛(Ti)制成，并且第二层50b由铝(Al)或者铝合金(AlCu)制成。
可以通过与第一至第四实施例中相同的方法制造这一实施例的半导体器件。不同于第五和第六实施例，这一实施例中的半导体器件的制造方法在形成接触时无需单独制造工艺。用于N型氧化物半导体层30和P型氧化物半导体层30中的每个氧化物半导体层的源极/漏极电极50在制造时使用钛(Ti)/铝(Al)。
在这一情况下，发明人已经研究和获得如下事实。在制造半导体器件之后，Ti/Al的Ti在N型氧化物半导体层30的InGaZnO与第一层50a的Ti之间的界面处保持含金属。也就是说，界面层50c可以由Ti形成，这与第一层50a的形成相同。这一实施例可以实现与InGaZnO的低电阻接触。对照而言，在P型氧化物半导体层30的SnO与第一层50a的Ti之间的界面将如下。图18示出在这一实施例中的半导体器件的P型氧化物半导体层与源极/漏极电极之间的界面的组成的示意截面图。这一幅图示出XPS(X射线光电子能谱)评估的界面。如该图中所示，在P型氧化物半导体层30(SnO)与源极/漏极电极50(Ti/Al)之间的界面处，在Ti/Al的SnO侧上定位的Ti从SnO部分地汲取氧以减少SnO的电阻并且自身被氧化以变成TiOx。不同于第一层50a，界面层50c可以是TiOx/SnOx过渡(x＜1)。在TiOx/SnOx过渡层中，TiOx与SnOx之比和氧化数逐渐改变，这造成SnO的还原以及TiOx和SnOx的共存。在TiOx/SnOx的与Ti更近的一侧上，TiOx为主导。如同第六实施例，化合物TiOx对减少与P型氧化物半导体的接触电阻有效。上述工艺可以减少与SnO的接触电阻。
评估上述接触材料如下。图19示出用于测量这一实施例中的半导体器件的性质的元件结构的截面图。为了评估接触材料的性质，基于该图中所示元件结构测量CV特性。元件结构包括在附着有SiO2膜的Si衬底之上形成为P型氧化物半导体的(厚度为100nm的)SnO膜和在SnO膜之上形成为栅极绝缘膜的(厚度为50nm的)SiO2膜。在栅极绝缘膜之上提供Au膜作为一个栅极电极，并且在SnO膜之上提供这一实施例的接触材料的(金属)膜作为另一电极。
图20示出这一实施例中的半导体器件的性质(评估结果)的曲线图。在图20中，纵轴指示电容，而水平轴指示电压。如该图中所示使用Ti(第一层50a)/AlCu(第二层50b)作为接触材料(金属)的膜与使用Au(金)膜比较可以增加电容C。这是因为减少了接触部分的对寄生电阻有贡献的成分以恢复电容C。使用In(ITO)出于相同原因也可以增加电容C，In(ITO)是在第五实施例中描述的氧化物导体。
如以上提到的那样，在这一实施例中，相同接触材料在制造时用于N型氧化物半导体和P型氧化物半导体，但是被发现在制造半导体器件之后检查性质时变成不同种类的接触材料。也就是说，在这一实施例中，用于P型氧化物半导体的接触由与用于N型氧化物半导体的接触的材料相同的材料(例如Ti)形成。然而作为结果，用于P型氧化物半导体的接触的材料变成不同于N型氧化物的接触材料(例如Ti比对TiOx)。换而言之，使用相对于不同氧化物半导体(例如InGaZnO和SnO)表现不同行为(例如Tia和TiOx)的材料(例如Ti)。无单独制造工艺，可以形成低电阻接触(包括与P型氧化物半导体的欧姆接触)用于两个氧化物半导体。
可以描述本发明的第五至第七实施例如下，但是本发明不限于此。
(附加陈述1)
本发明提供一种半导体器件，所述半导体器件包括：第一传导类型的第一晶体管(200)，用作形成CMOS的一个晶体管；以及
不同于所述第一传导类型的第二传导类型的第二晶体管(300)，用作形成所述CMOS的另一晶体管，
其中所述第一晶体管(200)和所述第二晶体管(300)在源极/漏极电极(289和389)的材料或者性质上互不相同。
(附加陈述2)
在附加陈述1中描述的半导体器件中，所述第一晶体管(200)和所述第二晶体管中的每个晶体管包括：
栅极电极(210/310)；
在所述栅极电极(210/310)之上形成的栅极绝缘膜(171)；
在所述栅极绝缘膜(171)之上形成的氧化物半导体层(230/330)；以及
在所述氧化物半导体层(230/330)之上形成的源极/漏极电极(289/389)，
其中用于P型晶体管的所述源极/漏极电极(289/389)具有与作为所述P型晶体管的P型氧化物半导体层的氧化物半导体(230/330)的接触部分，所述P型晶体管是所述第一晶体管(200)和所述第二晶体管(300)之一，所述接触部分包含传导氧化物或者另一P型氧化物半导体。
(附加陈述3)
在附加陈述2中描述的半导体器件中，所述接触部分包含从由氧化钌、掺杂锡的氧化铟和氧化钛组成的组选择的至少一种材料。
(附加陈述4)
在附加陈述1中描述的半导体器件中，所述第一晶体管(200)和所述第二晶体管中的每个晶体管包括：
栅极电极(210/310)；
在所述栅极电极(210/310)之上形成的栅极绝缘膜(171)；
在所述栅极绝缘膜(171)之上形成的氧化物半导体层(230/330)；以及
所述氧化物半导体层(230/330)的源极/漏极电极(289/389)，
其中用于P型晶体管的所述源极/漏极电极(289/389)具有与作为所述P型晶体管的P型氧化物半导体层的所述氧化物半导体(230/330)的接触部分，所述P型晶体管是所述第一晶体管(200)和所述第二晶体管(300)之一，所述接触部分包含用于通过部分地修改所述氧化物半导体层和所述源极/漏极电极(289/389)中的至少一个而形成的界面层(50c)的金属。
(附加陈述5)
在附加陈述4中描述的半导体器件中，接触部分包含氧化钛。
(附加陈述6)
在附加陈述(5)中描述的半导体器件中，其中用于N型晶体管的所述源极/漏极电极(289/389)具有与作为所述N型晶体管的N型氧化物半导体层的所述氧化物半导体(230/330)的接触部分，所述N型晶体管是所述第一晶体管(200)和所述第二晶体管(300)中的另一晶体管，所述接触部分包含钛。
已经基于优选实施例具体描述发明人创造的本发明，但是清楚的是本发明不限于此并且可以进行各种修改和改变而未脱离本发明的范围。相应优选实施例和实施例的修改示例的技术也可以应用于其它实施例，只要它们在技术上不矛盾。

Claims (18)

1.一种半导体器件，包括：
第一布线层，包括第一层间绝缘层和在所述第一层间绝缘层中嵌入的第一布线；
第二布线层，包括在所述第一布线层之上形成的帽绝缘层、在所述帽绝缘层之上提供的第二层间绝缘层和在所述第二层间绝缘层中嵌入的第二布线；
在所述第一布线层和所述第二布线层中提供的第一传导类型的第一晶体管；
在所述第一布线层和所述第二布线层中提供的不同于所述第一传导类型的第二传导类型的第二晶体管，
其中所述第一晶体管包括：
作为一个第一布线的第一栅极电极；
在所述第一栅极电极之上提供的并且包括所述帽绝缘层的一部分的第一栅极绝缘膜；
在所述第一栅极绝缘膜之上形成的第一氧化物半导体层；
在所述第一氧化物半导体层之上提供的第一硬掩模层；以及
第一绝缘侧壁膜，覆盖所述第一氧化物半导体层的侧部，
其中所述第二晶体管包括：
作为另一第一布线的第二栅极电极；
在所述第二栅极电极之上提供以通向所述第一栅极绝缘膜的第二栅极绝缘膜，并且所述第二栅极绝缘膜包括所述帽绝缘层的另一部分；
在所述第二栅极绝缘膜之上提供的第二氧化物半导体层；以及
在所述第二氧化物半导体层之上提供的第二硬掩模层。
2.根据权利要求1所述的半导体器件，其中所述第二栅极绝缘膜比所述第一栅极绝缘膜更薄。
3.根据权利要求1所述的半导体器件，其中所述第二栅极绝缘膜包括：
通向所述第一栅极绝缘膜的第二下栅极绝缘膜；以及
在所述第二下栅极绝缘膜之上提供的第二上栅极绝缘膜。
4.根据权利要求3所述的半导体器件，其中所述第二下栅极绝缘膜和所述第二上栅极绝缘膜的总厚度等于所述第一栅极绝缘膜的厚度。
5.根据权利要求1所述的半导体器件，其中所述第一栅极绝缘膜包括：
通向所述第二栅极绝缘膜的第一下栅极绝缘膜；以及
在所述第一下栅极绝缘膜之上提供的第一上栅极绝缘膜。
6.根据权利要求5所述的半导体器件，其中所述第二栅极绝缘膜包括：
通向所述第一栅极绝缘膜的第二下栅极绝缘膜；以及
在所述第二下栅极绝缘膜之上提供的第二上栅极绝缘膜。
7.根据权利要求5所述的半导体器件，其中所述第一侧壁膜还覆盖所述第一上栅极绝缘膜的侧部。
8.根据权利要求1所述的半导体器件，其中从所述第二层间绝缘膜分离地提供所述第二晶体管，并且
其中所述第二晶体管还包括覆盖所述第二氧化物半导体层和所述第二硬掩模层的侧部的第二绝缘侧壁膜。
9.根据权利要求1所述的半导体器件，
其中所述第一晶体管和所述第二晶体管之一是形成CMOS的P型晶体管；并且
其中所述第一晶体管和所述第二晶体管中的另一晶体管是形成所述CMOS的N型晶体管，并且
其中所述P型晶体管和所述N型晶体管在源极/漏极电极的材料或者性质上不同。
10.根据权利要求9所述的半导体器件，其中所述P型晶体管的所述源极/漏极电极具有与P型氧化物半导体层接触的接触部分，所述P型氧化物半导体层是所述第一氧化物半导体层和所述第二氧化物半导体层之一，所述接触部分包含传导氧化物或者另一P型氧化物半导体。
11.根据权利要求10所述的半导体器件，其中所述接触部分包含从由氧化钌、掺杂锡的氧化铟和氧化钛组成的组选择的至少一种材料。
12.根据权利要求9所述的半导体器件，其中所述P型晶体管的所述源极/漏极电极具有与P型氧化物半导体层接触的接触部分，所述P型氧化物半导体层是所述第一氧化物半导体层和所述第二氧化物半导体层之一，所述接触部分包含用于通过部分修改所述氧化物半导体层和所述源极/漏极电极中的至少一个来形成界面层的金属。
13.根据权利要求12所述的半导体器件，其中所述接触部分包含氧化钛。
14.根据权利要求13所述的半导体器件，其中所述N型晶体管的所述源极/漏极电极具有与N型氧化物半导体层接触的接触部分，所述N型氧化物半导体层是所述第一氧化物半导体层和所述第二氧化物半导体层之一，所述接触部分包含钛。
15.一种用于制造半导体器件的方法，包括以下步骤：
在第一布线层之上形成与第一栅极电极和第二栅极电极接触的用作第一栅极绝缘膜和第二栅极绝缘膜的帽绝缘层，所述第一布线层具有在所述第一布线层中形成为所述第一栅极电极和所述第二栅极电极中的每个栅极电极的第一布线；
经由所述帽绝缘层在所述第一栅极电极之上形成第一传导类型的第一氧化物半导体层和第一硬掩模层的第一层叠结构；
形成绝缘膜以覆盖所述第一层叠结构和所述帽绝缘层；
通过回蚀所述绝缘膜来形成第一侧壁膜以覆盖所述第一氧化物半导体层的侧部；
经由所述帽绝缘层在所述第二栅极电极之上形成不同于所述第一传导类型的第二传导类型的第二氧化物半导体层和第二硬掩模层的第二层叠结构；
形成层间绝缘层以覆盖所述第一层叠结构和所述第二层叠结构；并且
形成经由所述层间绝缘层、所述第一硬掩模和所述第二硬掩模耦合到所述第一氧化物半导体层和所述第二氧化物半导体层的源极/漏极电极。
16.根据权利要求15所述的用于制造半导体器件的方法，其中所述第一层叠结构和所述第二层叠结构在所述源极/漏极电极的材料或者性质上互不相同。
17.根据权利要求16所述的用于制造半导体器件的方法，
其中所述第一氧化物半导体层和所述第二氧化物半导体层之一是P型氧化物半导体层，并且
其中所述源极/漏极电极具有与所述P型氧化物半导体层的接触部分，所述接触部分包含传导氧化物或者另一P型氧化物半导体。
18.根据权利要求16所述的用于制造半导体器件的方法，
其中所述第一氧化物半导体层和所述第二氧化物半导体层之一是P型氧化物半导体层，并且
其中所述源极/漏极电极具有与所述P型氧化物半导体层的接触部分，所述接触部分适于包含用于通过部分地修改所述P型氧化物半导体层和所述源极/漏极电极中的至少一个来形成界面层的金属。
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