CN110729290B - 集成电路及其形成方法 - Google Patents

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Abstract

集成电路包括第一器件组、金属层组和头部电路。第一器件组配置为在第一电源电压上工作，并且位于集成电路的第一层上。金属层组位于第一层之上，并且包括第一金属层和第二金属层。第一金属层在至少第一方向和第二方向上延伸。头部电路位于第一器件组之上。头部电路的至少部分位于第一金属层和第二金属层之间。头部电路配置为向第一器件组提供第一电源电压，并且配置为耦合到具有不同于第一电源电压的第二电源电压的第二电压电源。本发明的实施例还涉及集成电路的形成方法。

Description

集成电路及其形成方法
技术领域
本发明的实施例涉及集成电路及其形成方法。
背景技术
半导体集成电路(IC)工业已经产生了各种各样的模拟和数字器件，以解决许多不同领域中的问题。随着IC变得越来越小和越来越复杂，这些模拟和数字器件的工作电压会降低，影响这些数字器件的工作电压和整体IC性能。此外，由于漏电流，这些模拟和数字器件的功耗会增加。功率门控是一种通过关闭提供给未使用的IC内的电路的电源来降低IC内的电路的功耗的技术。
发明内容
本发明的实施例提供了一种集成电路，包括：第一器件组，配置为在第一电源电压上工作，并且位于集成电路的第一层上；金属层组，位于所述第一层之上，所述金属层组包括第一金属层和第二金属层，所述第一金属层在至少第一方向和不同于所述第一方向的第二方向上延伸；以及头部电路，位于所述第一器件组之上，所述头部电路的至少部分位于所述第一金属层和所述第二金属层之间，所述头部电路配置为耦合到具有与所述第一电源电压不同的第二电源电压的第二电压电源，并且配置为向所述第一器件组提供所述第一电源电压。
本发明的另一实施例提供了一种集成电路，包括：第一器件组，配置为在第一电源电压上工作，并且位于所述集成电路的第一层上；第二器件组，配置为在不同于所述第一电源电压的第二电源电压上工作，并且位于所述集成电路的所述第一层上；以及互连件，耦合到所述第一器件组和所述第二器件组，所述互连件包括：头部开关，位于所述第一层之上，所述头部开关耦合到具有所述第二电源电压的第二电压电源，并且配置为向所述第一器件组提供所述第一电源电压，所述头部开关包括栅极区域，所述栅极区域在至少第一方向和不同于所述第一方向的第二方向上延伸。
本发明的又一实施例提供了一种形成集成电路(IC)的方法，所述方法包括：在衬底中形成至少第一器件组或第二器件组，所述第一器件组配置为在第一电源电压上工作，并且所述第二器件组配置为在不同于所述第一电源电压的第二电源电压上工作；在所述第一器件组或所述第二器件组上方形成互连结构，形成所述互连结构包括：在所述第一器件组或所述第二器件组上方沉积绝缘层组；蚀刻所述绝缘层组，从而形成沟槽组；在所述沟槽组内沉积至少导电材料，从而形成金属层组；和在所述金属层组的第一金属层和第二金属层之间形成头部电路的至少部分，所述头部电路的所述部分在第一方向和不同于所述第一方向的第二方向上延伸，所述头部电路配置为耦合到具有所述第二电源电压的第二电压电源，并且配置为向所述第一器件组提供所述第一电源电压；以及在所述互连结构上沉积导电结构组，所述导电结构组电耦合到至少所述第一器件组或所述第二器件组。
附图说明
该专利或申请文件包含以彩色执行的附图/照片。该专利的副本与彩色附图/照片将由主管局根据要求和支付必要的费用提供。
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的集成电路的框图。
图2A是根据一些实施例的集成电路的截面图。
图2B是根据一些实施例的集成电路的头部电路的截面图。
图3A是根据一些实施例的集成电路的布局设计的图。
图3B是根据一些实施例的集成电路的图的顶视图。
图4A是根据一些实施例的集成电路的布局设计的图。
图4B是根据一些实施例的集成电路的图的顶视图。
图5A是根据一些实施例的集成电路的布局设计的图。
图5B是根据一些实施例的集成电路的图的顶视图。
图6是根据一些实施例的形成或制造集成电路的方法的流程图。
图7是根据一些实施例的形成或制造集成电路的方法的流程图。
图8是根据一些实施例的生成集成电路的布局设计的方法的流程图。
图9是根据一些实施例的用于设计和制造IC布局设计的系统的示意图。
图10是根据本发明的至少一个实施例的IC制造系统以及与其相关联的IC制造流程的框图。
图11示出了制造系统的框图。
图12A至图12B示出了掩模制造方法的流程图。
图13示出了控制掩模制造的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或示例。下面描述了组件和布置的具体实施例或示例以简化本发明。当然这些仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
根据一些实施例，集成电路包括位于集成电路的第一层上的第一器件组、位于第一层之上的金属层组和位于第一器件组之上的头部电路。第一器件组配置为在第一电源电压下工作。头部电路的至少部分位于金属层组的第一金属层和金属层组的第二金属层之间。头部电路配置为向第一器件组提供第一电源电压，并且被耦合到具有与第一电源电压不同的第二电源电压的第二电压电源。
在一些实施例中，头部电路包括开关，该开关位于金属层组的第一金属层和金属层组的第二金属层之间，导致头部电路占据比其他方法更小的面积。
在一些实施例中，头部电路的开关的栅极组的至少栅极部分位于金属层组的第一金属层和金属层组的第二金属层之间，导致头部电路比其他方法占用更小的面积。在一些实施例中，至少导电部件组耦合到头部电路中的开关的至少漏极或源极。
在一些实施例中，栅极组的至少栅极部分在至少两个方向(2D结构)(例如，第一方向和第二方向)上延伸。在一些实施例中，一个或多个导电部件组在至少两个方向上延伸(2D结构)。在一些实施例中，通过使栅极组的至少栅极部分在至少两个方向上延伸，栅极组的有效栅极宽度大于栅极仅在单个方向上延伸的其他方法。通过具有更大的有效栅极宽度，导致集成电路具有增加的头部密度，引起更大的电子迁移率并且因此引起比其他方法更高的驱动电流能力。
在一些实施例中，通过使至少一个或多个导电部件组在至少2个方向上延伸，头部电路的有效头部宽度大于其他方法。通过具有更大的有效头部宽度，导致集成电路具有增加的头部密度，引起更大的电子迁移率并且因此引起比其他方法更高的驱动电流能力。
集成电路
图1是根据一些实施例的集成电路100的框图。
集成电路100包括耦合到门控功率电路104和非门控功率电路106的头部电路102。门控功率电路104配置为从头部电路102接收门控电源(例如，VVDD)。非门控功率电路106配置成从第一电压电源TVDD接收非门控电源(例如，TVDD)。
头部电路102耦合到第一电压电源TVDD的节点N1以及节点N2。头部电路102配置为从第一电压电源TVDD接收第一电压。在一些实施例中，第一电压电源TVDD是位于集成电路100外部的电压电源，并且称为真VDD(TVDD)。在一些实施例中，第一电压电源TVDD是位于集成电路100内部的电压电源。
头部电路102配置为接收控制信号GC。在一些实施例中，头部电路102配置为基于控制信号GC而导通。在一些实施例中，头部电路102配置为导通，并且配置为向第二节点N2提供第二电压，并且称为虚拟电压电源(VVDD)或第二电压电源VVDD。在一些实施例中，第一电压电源TVDD的第一电压不同于第二电源电压VVDD的第二电压。在一些实施例中，第一电压电源TVDD的第一电压与第二电源电压VVDD的第二电压相同。
头部电路102配置为响应于控制信号GC将第二电压提供给至少门控功率电路104或节点N2。在一些实施例中，基于门控功率电路104的不同功率状态，头部电路102配置为导通并且从而响应于控制信号GC向门控功率电路104提供电源，或者头部电路102配置为关闭，并且从而响应于控制信号GC切断提供给门控功率电路104的电源。例如，当门控功率电路104处于睡眠模式或待机模式时，头部电路102配置为关闭，从而切断提供给门控功率电路104的电源。例如，当门控功率电路104处于有源模式时，头部电路102配置为导通，从而向门控功率电路104提供电源。在一些实施例中，从电源管理控制器电路(未示出)接收控制信号GC。头部电路102配置为减小门控控制电路104内的泄漏电流，并且因此减少门控控制电路104消耗的功率。
头部电路102包括P型金属氧化物半导体(PMOS)晶体管P1。头部电路102中的其他类型的晶体管或晶体管的数量在本发明的预期范围内。PMOS晶体管P1的栅极端子配置为接收控制信号GC。PMOS晶体管P1的源极端子与第一电压电源TVDD的节点N1耦合。PMOS晶体管P1的漏极端子与节点N2和门控功率电路104耦合。PMOS晶体管P1配置为响应于控制信号GC将第二电压提供给至少门控功率电路104或节点N2。在一些实施例中，基于控制信号GC和第一电压电源TVDD的第一电压导通或关闭头部电路102。
在一些实施例中，头部电路102或PMOS晶体管P1是薄膜晶体管(TFT)。头部电路102中的其他类型的晶体管或晶体管的数量在本发明的预期范围内。在一些实施例中，头部电路102包括一个或多个二极管元件或二极管耦合的晶体管。在一些实施例中，头部电路102包括能够表现出开关行为或功能的一个或多个元件。
门控功率电路104耦合在第二电压电源VVDD的节点N2和电源参考电压VSS的节点之间。门控功率电路104配置为从头部电路102接收门控电源(例如，第二电压电源VVDD)。门控功率电路104包括一个或多个晶体管、集成电路、有源或无源器件或配置为在第二电源电压VVDD上工作的逻辑电路。
非门控功率电路106耦合在第一电压电源TVDD的节点N1和电源参考电压VSS的节点之间。非门控功率电路106配置为从第一电压电源TVDD接收非门控电源。非门控功率电路106包括一个或多个晶体管、集成电路、有源或无源器件或配置为在第一电源电压TVDD上工作的逻辑电路。
在一些实施例中，逻辑电路包括AND、OR、NAND、NOR、XOR、INV、AND-OR-反转(AOI)、OR-AND-反转(OAI)、MUX、触发器、BUFF、锁存器、延迟、时钟单元等。在一些实施例中，存储器单元包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、电阻RAM(RRAM)、磁阻RAM(MRAM)或只读存储器(ROM)。在一些实施例中，一个或多个有源或无源元件包括但不限于晶体管和二极管。在一些实施例中，晶体管包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等、FinFET和具有凸起的源极/漏极的平面MOS晶体管等。无源元件的示例包括但不限于电容器、电感器、熔丝和电阻器。
图2A是根据一些实施例的集成电路200的截面图。图2B是根据一些实施例的集成电路200的头部电路202的截面图。
集成电路200是根据一些实施例的图1的集成电路100的实施例。
图2A是与如由平面B-B’分割的布局设计300A(图3A)或集成电路300B(图3B)、如由平面C-C’分割的布局设计400A(图4A)或集成电路400B(图4B)、或如由平面D-D’分割的布局设计500A(图5A)或集成电路500B(图5B)相应的集成电路200的截面图。
集成电路200包括头部电路202、门控功率电路204、非门控功率电路206、互连件208、导电结构210、导电结构212和导电结构214。
头部电路202类似于图1的头部电路202，并且因此省略了类似的详细描述。头部电路202的放大部分在图2B中示出。
头部电路202包括互连件208的金属层Mx-1中的PMOS晶体管P1的栅极232。栅极232类似于图1的PMOS晶体管P1的栅极，并且因此省略了类似的详细描述。在一些实施例中，栅极232是金属栅极。在一些实施例中，PMOS晶体管P1是薄膜晶体管(TFT)。在一些实施例中，栅极232包括一种或多种铜或铜合金，并且使用一种或多种单镶嵌或双镶嵌工艺形成。在一些实施例中，栅极232包括一层或多层金属材料，诸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他合适的导电材料或它们的组合。在一些实施例中，头部电路202位于导电结构210和导电结构212之间。栅极232的其他配置、布置或材料在本发明的预期范围内。
头部电路202还包括至少在栅极232上的覆盖层240c1。在一些实施例中，覆盖层240c1将金属化层Mx的部分与金属化层Mx-1的部分电隔离。在一些实施例中，覆盖层240c1在第二方向Y上的宽度大于栅极232在第二方向Y上的宽度。在一些实施例中，覆盖层240c1包括一种或多种绝缘材料的一层或多层。在一些实施例中，覆盖层240c1包括一层或多层介电材料，介电材料包括SiN、SiCN等或它们的组合。在一些实施例中，一层或多层介电材料由低介电常数(低k)材料制成。在一些实施例中，覆盖层240c1也称为蚀刻停止层(ESL)。在一些实施例中，覆盖层240c1位于栅极232的至少顶面上。在一些实施例中，使用CVD、旋涂聚合物电介质或其他合适的形成工艺形成覆盖层240c1。覆盖层240c1的其他配置、布置或材料在本发明的预期范围内。
头部电路202还包括位于覆盖层240c1上的栅极介电层234。在一些实施例中，栅极介电层234在第二方向Y上的宽度大于栅极232在第二方向Y上的宽度。在一些实施例中，栅极介电层234将栅极232与半导体层236(例如，PMOS晶体管P1)的源极或者漏极区域电隔离。在一些实施例中，栅极介电层234包括SiO2，Al2O3等或它们的组合。栅极介电层234的其他配置、布置或材料在本发明的预期范围内。
头部电路202还包括位于栅极介电层234上的半导体层236。在一些实施例中，半导体层236的第一部分对应于PMOS晶体管P1的源极，并且半导体层236的第二部分对应于PMOS晶体管P1的漏极。在一些实施例中，第一部分位于半导体层236的与半导体层236的第二部分相对的一端上。在一些实施例中，半导体层236在第二方向Y上的宽度不同于栅极介电层234在第二方向Y上的宽度。在一些实施例中，半导体层236包括一层或多层半导体材料，诸如ZnO、In-Ga-Zn-O等或它们的组合。半导体层236的其他配置、布置或材料在本发明的预期范围内。
头部电路202还包括位于半导体层236上的硬掩模238。在一些实施例中，硬掩模238在互连件208内的一个或多个金属化层M0、...、Mx-1、Mx的形成期间保护半导体层236。在一些实施例中，硬掩模238在第二方向Y上的宽度不同于半导体层236在第二方向Y上的宽度。在一些实施例中，硬掩模238将源极的部分与半导体层236的漏极的部分电隔离。在一些实施例中，硬掩模238包括SiO2、Si3N4等或它们的组合。硬掩模238的其他配置、布置或材料在本发明的预期范围内。在一些实施例中，头部电路202的至少部分在第一方向X和第二方向Y上延伸。在一些实施例中，栅极232、栅极介电层234、覆盖层240c1、半导体层236或硬掩模238中的一个或多个的至少部分在第一方向X和第二方向Y上延伸，类似于集成电路300B(图3B)、集成电路400B(图4B)或集成电路500B(图5B)中所示的一个或多个元件。头部电路202的其他配置、布置或材料在本发明的预期范围内。
门控功率电路204类似于图1的门控功率电路104，并且因此省略了类似的详细描述。非门控功率电路206类似于图1的非门控功率电路106，并且因此省略了类似的详细描述。
门控功率电路204和非门控功率电路206位于衬底(未示出)上方。在一些实施例中，门控功率电路204和非门控功率电路206形成为前段制程(FEOL)制造工艺的部分。在一些实施例中，门控功率电路204和非门控功率电路206在至少第二方向Y上彼此分隔开。在一些实施例中，门控功率电路204和非门控功率电路206配置为共享参考电压电源VSS。门控功率电路204的其他配置和布置在本发明的预期范围内。
在一些实施例中，非门控功率电路206包括控制器206a。在一些实施例中，控制器206a配置为生成控制信号GC。在一些实施例中，控制器206a配置为响应于控制信号GC的值而导通或关闭头部电路202。在一些实施例中，控制器206a是电源管理控制器电路。在一些实施例中，类似于非门控功率电路204的附加门控功率电路和类似于头部电路202的附加头部电路位于非门控功率电路206附近，但为了简单起见，未在图2A中示出。在这些实施例中，控制器206a还配置为将控制信号GC发送到附加头部电路，并且附加头部电路配置为将电源电压TVDD供应到附加门控功率电路。非门控功率电路206的其他配置和布置在本发明的预期范围内。
互连件208位于门控功率电路204和非门控功率电路206上方。在一些实施例中，互连件208配置为在门控功率电路204与至少第二电压电源VVDD或参考电压电源VSS之间提供电连接。在一些实施例中，互连件208配置为将第二电压电源VVDD的第二电压从头部电路202提供给门控功率电路204。
在一些实施例中，互连件208配置为在非门控功率电路206和至少第一电压电源TVDD之间提供电连接。在一些实施例中，互连件208配置为将第一电压电源TVDD的第一电压提供给非门控功率电路206。
在一些实施例中，互连件208配置为在门控功率电路204与至少参考电压电源VSS之间提供电连接。在一些实施例中，互连件208配置为将参考电压电源VSS的参考电压提供给门控功率电路204或非门控功率电路206。
互连件208包括多个金属化层M0、...、Mx-1、Mx，这些金属化层配置为在电源和(例如，非门控单元206和门控单元204)之间提供电连接，其中x是对应于金属化层数的整数。多个金属化层M0、...、Mx-1、Mx中的每层堆叠在前面的金属化层上。金属化层M0、...、Mx-1、Mx位于非门控功率单元206和门控功率单元204上方。
在一些实施例中，金属化层Mx称为集成电路200的最顶部金属层，金属化层Mx-1称为集成电路200的第二最顶部金属层，并且金属化层M0称为集成电路200的最低金属层或第一金属层。在一些实施例中，头部电路202位于金属化层Mx和金属化层Mx-1之间。在一些实施例中，头部电路202位于其他金属化层之间。在一些实施例中，头部电路202是互连件208的部分。在一些实施例中，头部电路202和互连件208形成为后段制程(BEOL)工艺的部分。在一些实施例中，金属化层Mx或金属化层Mx-1的至少部分在第一方向X和第二方向Y上延伸。
多个金属化层M0、...、Mx-1、Mx金属化层的其他配置和布置在本发明的预期范围内。
互连件208包括一个或多个导电区域230a、230b、230c、230d(统称为“导电区域230”)、一个或多个覆盖层240a、240b、240c、240d(统称为“覆盖层240”)、一个或多个ILD层220a、220b、220c(统称为“ILD 220”)和一个或多个ILD层222a、222b、222c(统称为“ILD222”)。
每层导电区域230是金属化层M0、...、Mx-1、Mx的相应金属化层。在一些实施例中，覆盖层240的覆盖层将一对金属化层M0、...、Mx-1、Mx彼此分隔开。
覆盖层240a位于门控功率电路204和非门控功率电路206之上。在一些实施例中，每个覆盖层240a、240b、240c、240d在第三方向Z上与相应的ILD 220a、220b、220c交替。在一些实施例中，每个覆盖层240a、240b、240c、240d在第三方向Z上与相应的ILD 222a，222b，222c交替。例如，ILD 220a和222a位于覆盖层240a上，覆盖层240b位于ILD 220a和222a上，ILD 220b和222b位于覆盖层240b上，覆盖层240c位于ILD 220b上，并且ILD 220c位于覆盖层240c上。覆盖层240c1位于ILD 222b的一对ILD上，硬掩模238位于覆盖层240c1之上，并且ILD 222c位于硬掩模238上。覆盖层240d位于ILD 220c和222c上。
导电区域230a位于ILD 220和ILD 222之间的区域内。类似地，导电区域230b位于ILD 220和ILD 222之间的区域内。导电区域230c位于ILD 220的两个ILD之间的区域内。类似地，导电区域230d位于ILD 222的两个ILD之间的区域内。
导电区域230a包括位于金属化层Mx中的导电区域230a1。导电区域230b包括位于金属化层Mx中的导电区域230b1。导电区域230c包括位于金属化层Mx中的导电区域230c1。
在一些实施例中，栅极232位于ILD 222b的两个ILD之间。在一些实施例中，导电区域230d在非门控功率电路206的控制器206a和栅极232之间提供导电路径。在一些实施例中，控制器206a包括响应于电源管理控制信号的开关。在一些实施例中，开关包括PMOS或N型金属氧化物半导体(NMOS)晶体管。
在一些实施例中，导电区域230的至少一个导电区域的部分包括通孔、金属线或导电焊盘。在一些实施例中，在互连件208的ILD 220和222中形成的导电区域230称为集成电路200的一个或多个再分布层(RDL)。在一些实施例中，导电区域230包括一个或多个铜或铜合金，并且使用一个或多个单镶嵌或双镶嵌工艺形成。在一些实施例中，导电区域230包括一层或多层金属材料，诸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他合适的导电材料或它们的组合。导电区域230的其他配置、布置、层数或材料在本发明的预期范围内。
在一些实施例中，覆盖层240包括一层或多层介电材料，介电材料包括SiN、SiCN等或它们的组合。在一些实施例中，一层或多层介电材料由低介电常数(低k)材料制成。在一些实施例中，覆盖层240也称为ESL。在一些实施例中，使用CVD、旋涂聚合物电介质或其他合适的形成工艺来形成覆盖层240。盖层240的其他配置、布置、层数或材料在本发明的预期范围内。
在一些实施例中，至少ILD 220或222包括一层或多层介电材料，介电材料包括SiN、SiCN等或它们的组合。在一些实施例中，使用CVD、旋涂聚合物电介质或其他合适的形成工艺来形成至少ILD 220或222。至少ILD 220或222的其他配置、布置、层数或材料在本发明的预期范围内。
互连件208的其他配置、布置、层数或材料在本发明的预期范围内。
导电结构210耦合到第一电压电源TVDD和互连结构208。在一些实施例中，导电结构210配置为通过互连件208的导电区域230a向头部电路202和非门控功率电路206提供电流I1或第一电压电源TVDD的第一电压。在一些实施例中，导电结构210在至少第一方向X或第二方向Y上延伸。
导电结构212耦合到第二电压电源VVDD和互连结构208。在一些实施例中，头部电路202配置为通过互连件208的导电区域230b向导电结构212和门控功率电路204提供电流I2或第二电压电源VVDD的第二电压。在一些实施例中，导电结构212在至少第一方向X或第二方向Y上延伸。
导电结构214耦合到参考电压电源VSS和互连结构208。在一些实施例中，导电结构214配置为通过互连件208的导电区域230c将参考电压电源VSS的参考电压提供给至少门控功率电路204或非门控功率电路206。在一些实施例中，导电结构214在至少第一方向X或第二方向Y上延伸。
导电结构210包括位于导电部分210b上的导电部分210a。类似地，导电结构212包括位于导电部分212b上的导电部分212a，并且导电结构214包括位于导电部分214b上的导电部分214a。
导电部分210a、导电部分212a和导电部分214a是覆盖并接触相应的导电部分210b、导电部分212b和导电部分214b的导电结构。导电部分210b、导电部分212b和导电部分214b覆盖并接触互连件208。导电部分210a、导电部分212a和导电部分214a提供到互连件208的电连接。
在一些实施例中，至少导电部分210a、212a或214a在至少第一方向X或第二方向Y上延伸。在一些实施例中，至少导电部分210a、212a或214a也被描述为凸块结构。在一些实施例中，导电部分210a、导电部分212a和导电部分214a包括引线。在一些实施例中，导电部分210a、导电部分212a和导电部分214a包括无铅材料，诸如锡、镍、金、银、铜或适于提供与外部导电元件的电连接的其他材料。
在一些实施例中，至少导电部分210a、导电部分212a或导电部分214a具有基本上矩形的形状。在一些实施例中，至少导电部分210a、导电部分212a或导电部分214a具有基本上球形的形状。在一些实施例中，至少导电部分210a、导电部分212a或导电部分214a是受控塌陷芯片连接(C4)凸块、球栅阵列凸块、微凸块等。
导电部分210b、导电部分212b和导电部分214b是导电结构，它们通过覆盖层240d的开口部分覆盖并接触互连件208。导电部分210b、导电部分212b和导电部分214b在相应的导电部分210a、210b和210c与互连件208的相应导电结构230a、230b和230c之间提供电连接。在一些实施例中，至少导电部分210b、212b或214b在至少第一方向X或第二方向Y上延伸。
在一些实施例中，导电部分210b、导电部分212b和导电部分214b的一个或多个层也被描述为焊盘、凸点下金属(UBM)层、再分布线(RDL)、后钝化互连(PPI)结构。在一些实施例中，导电部分210b、导电部分212b和导电部分214b包括铝、锡、镍、金、银、铜或适于提供与外部导电元件的电连接的其他材料。至少导电部分210a、210b、212a、212b、214a或214b的其他配置、布置、层数或材料在本发明的预期范围内。
集成电路的布局设计
图3A是根据一些实施例的集成电路的布局设计300A的图。布局设计300A是图2A的集成电路200的布局图。
布局设计300A可用于制造图2A的集成电路200。
与图3A至图5B(下面示出)中的一个或多个中的组件相同或相似的组件被给予相同的附图标记，并且因此省略其详细描述。
布局设计300A包括导电部件布局图案组310、导电部件布局图案组312、导电部件布局图案组314和栅极布局图案组332。
在一些实施例中，图3A的布局设计300A、图4A的布局设计400A或图5A的布局设计500A为简单起见未示出的附加层或附加布局图案(例如，鳍布局图案、上部金属布局图案、通孔布局图案等)。
导电部件布局图案组310包括导电部件布局图案310a或310b中的一个或多个。导电部件布局图案组310在第一方向X和第二方向Y上延伸。导电部件布局图案组310的每个布局图案与导电部件布局图案组310的其他相应布局图案在第二方向Y上分隔开。导电部件布局图案310a与导电部件布局图案310b在第二方向Y上分隔开。
导电部件布局图案组310的至少一个导电部件布局图案310a或310b可用于制造图3B的导电区域组310’的相应导电区域310a’或310b’。导电部件布局图案组310的至少一个导电部件布局图案310a或310b可用于制造图2A至图2B的导电区域230a1。在一些实施例中，导电部件布局图案组310中的至少一个可用于制造导电区域230a、导电结构210、导电部分210a或导电部分210b中的一个或多个。
导电部件布局图案310a包括在第一方向X上延伸的第一部分310a1，第一部分310a1耦合到在第二方向Y或负第二方向(例如，负Y方向)上延伸的多个第二部分310a2。多个第二部分310a2中的每个在第一方向X上与相邻的多个第二部分310a2分隔开间距S1(未标记)。在一些实施例中，每个间距S1(未标记)是相同的。在一些实施例中，至少一个间距S1(未标记)与另一个间距S1(未标记)不同。
在一些实施例中，在第二方向Y上延伸的第二部分310a2沿着第一方向X与在第二方向相反的方向(例如，负Y方向)上延伸的相邻第二部分310a2交替。例如，在一些实施例中，第二部分310a2和相邻的另一个第二部分310a2彼此在相反的方向上取向。例如，在一些实施例中，310a2在第二方向Y上延伸，而相邻的另一第二部分310a2在与第二方向相反的方向(例如，负Y方向)上延伸。
导电部件布局图案310b包括在第一方向X上延伸的第一部分310b1，第一部分310b1耦合到在第二方向Y或负第二方向(例如，负Y方向)上延伸的多个第二部分310b2。在一些实施例中，导电部件布局图案310b的第一部分310b1和第二部分310b2的至少形状、尺寸或取向类似于导电部件布局图案310a的相应第一部分310a1和第二部分310a2，并且因此，为了简洁起见，省略了类似的详细描述。
导电部件布局图案组312包括导电部件布局图案312a、312b、312c或312d中的一个或多个。导电部件布局图案组312在第一方向X和第二方向Y上延伸。在一些实施例中，至少导电部件布局图案312a、312b、312c或312d具有类似于方波的形状。
导电部件布局图案组312的每个布局图案在第二方向Y上与导电部件布局图案组312的其他相应布局图案分隔开。例如，导电部件布局图案312a在第二方向Y上与至少导电部件布局图案312b、312c或312d分隔开。
导电部件布局图案组312的导电部件布局图案312a、312b、312c或312d中的至少一个可用于制造图3B的导电区域组312’的相应导电区域312a’、312b’、312c’或312d’。导电部件布局图案组312的导电部件布局图案312a、312b、312c或312d中的至少一个可用于制造图2A至图2B的导电区域230b1。在一些实施例中，导电部件布局图案组312中的至少一个可用于制造导电区域230b、导电结构212、导电部分212a或导电部分212b中的一个或多个。
导电部件布局图案312a包括在第一方向X上延伸的多个第一部分312a1和在第二方向Y上延伸的多个第二部分312a2。在一些实施例中，多个第二部分312a2在负第二方向(例如，负Y方向)上延伸。在一些实施例中，多个第一部分312a1或多个第二部分312a2中的至少一个具有矩形形状或正方形形状。
多个第一部分312a1中的至少一个连接到多个第二部分312a2中的至少一个。在一些实施例中，多个第一部分312a1中的一个耦合到多个第二部分312a2中的一对。在一些实施例中，多个第一部分312a1中的一对耦合到多个第二部分312a2中的一个。
多个第一部分312a1中的每个在第一方向X上与多个第一部分312a1的相邻第一部分隔开间距S3(未标记)。在一些实施例中，间距S3(未标记)中的每个是相同的。在一些实施例中，至少一个间距S1、S2或S3(未标记)与另一个间距S1、S2或S3(未标记)不同。在一些实施例中，至少一个间距S1、S2或S3(未标记)与另一个间距S1、S2或S3(未标记)相同。
在一些实施例中，多个第一部分312a1是在第一方向X上延伸的一系列第一部分，它们在第二方向Y上彼此交替。例如，在一些实施例中，第一部分312a1和相邻的另一个第一部分312a1在第一方向X和第二方向Y上彼此分隔开。
在一些实施例中，多个第二部分312a2是在第二方向Y上延伸的一系列第二部分，并且在第一方向X上彼此分隔开。多个第二部分312a2中的每个在第一方向X上与相邻的多个第二部分312a2分隔开间距S4(未标记)。在一些实施例中，间距S4(未标记)中的每个是相同的。
导电部件布局图案312b包括在第一方向X上延伸的多个第一部分312b1和在第二方向Y上延伸的多个第二部分312b2。在一些实施例中，多个第二部分312b2在负第二方向(例如，负Y方向)上延伸。在一些实施例中，多个第一部分312b1或多个第二部分312b2中的至少一个具有矩形形状或正方形形状。在一些实施例中，导电部件布局图案312b的第一部分312b1和第二部分312b2的至少形状、尺寸或取向类似于导电部件布局图案312a的相应的第一部分312a1和第二部分312a2，并且因此为了简洁起见，省略了类似的详细描述。
导电部件布局图案312c包括在第一方向X上延伸的多个第一部分312c1和在第二方向Y上延伸的多个第二部分312c2。在一些实施例中，多个第二部分312c2在负第二方向(例如，负Y方向)上延伸。在一些实施例中，多个第一部分312c1或多个第二部分312c2中的至少一个具有矩形形状或正方形形状。在一些实施例中，导电部件布局图案312c的第一部分312c1和第二部分312c2的至少形状、尺寸或取向类似于导电部件布局图案312a的相应第一部分312a1和第二部分312a2，并且因此为了简洁起见，省略了类似的详细描述。
导电部件布局图案312d包括在第一方向X上延伸的多个第一部分312d1和在第二方向Y上延伸的多个第二部分312d2。在一些实施例中，多个第二部分312d2在负第二方向(例如，负Y方向)上延伸。在一些实施例中，多个第一部分312d1或多个第二部分312d2中的至少一个具有矩形形状或正方形形状。在一些实施例中，导电部件布局图案312d的第一部分312d1和第二部分312d2的至少形状、尺寸或取向类似于导电部件布局图案312a的相应的第一部分312a1和第二部分312a2，并且因此为了简洁起见，省略了类似的详细描述。
导电部件布局图案组314包括导电部件布局图案314a、314b或314c中的一个或多个。导电部件布局图案组314在第一方向X和第二方向Y上延伸。导电部件布局图案组314的每个布局图案在第二方向Y上与导电部件布局图案组314的其他相应布局图案分隔开。例如，导电部件布局图案314a在第二方向Y上与至少导电部件布局图案314b或314c分隔开。
导电部件布局图案组314中的导电部件布局图案314a、314b或314c中的至少一个可用于制造图3B的导电区域组314’的相应导电区域314a’、314b’或314c’。导电部件布局图案组314的导电部件布局图案314a、314b或314c中的至少一个可用于制造图2A至图2B的导电区域230c1。在一些实施例中，导电部件布局图案组314中的至少一个可用于制造导电区域230c、导电结构214、导电部分214a或导电部分214b中的一个或多个。
导电部件布局图案314a包括在第一方向X上延伸的第一部分314a1，第一部分314a1耦合到在第二方向Y或负第二方向(例如，负Y方向)上延伸的多个第二部分314a2。多个第二部分314a2中的每个在第一方向X上与相邻的多个第二部分314a2分隔开间距S2(未标记)。在一些实施例中，间距S2(未标记)中的每个是相同的。在一些实施例中，至少一个间距S1或S2(未标记)与另一个间距S1或S2(未标记)不同。在一些实施例中，至少一个间距S1或S2(未标记)与另一个间距S1或S2(未标记)相同。
在一些实施例中，在第二方向Y上延伸的第二部分314a2沿着第一方向X与在第二方向相反的方向(例如，负Y方向)上延伸的相邻的第二部分314a2交替。例如，在一些实施例中，第二部分314a2和相邻的另一个第二部分314a2彼此在相反的方向取向。例如，在一些实施例中，314a2在第二方向Y上延伸，而相邻的另一第二部分314a2在与第二方向相反的方向(例如，负Y方向)上延伸。
导电部件布局图案314b包括在第一方向X上延伸的第一部分314b1，第一部分314b1耦合到在第二方向Y或负第二方向(例如，负Y方向)上延伸的多个第二部分314b2。虽然图3A示出了图3A中所示的多个第二部分314b2在负第二方向(例如，负Y方向)上延伸，但是在一些实施例中，多个第二部分314b2也在第二方向Y上延伸，类似于相应的第二部分314a2。在一些实施例中，导电部件布局图案314b的第一部分314b1和第二部分314b2的至少形状、尺寸或取向类似于导电部件布局图案314a的相应第一部分314a1和第二部分314a2，并且因此为了简洁起见，省略了类似的详细描述。
导电部件布局图案314c包括在第一方向X上延伸的第一部分314c1，第一部分314c1耦合到在第二方向Y或负第二方向(例如，负Y方向)上延伸的多个第二部分314c2。虽然图3A示出了图3A中所示的多个第二部分314c2在第二方向Y上延伸，但是在一些实施例中，多个第二部分314c2也在负第二方向(例如，负Y方向)上延伸，类似于相应的第二部分314a2。在一些实施例中，导电部件布局图案314c的第一部分314c1和第二部分314c2的至少形状、尺寸或取向类似于导电部件布局图案314a的相应第一部分314a1和第二部分314a2，并且因此为了简洁起见，省略了类似的详细描述。
在一些实施例中，导电部件布局图案314a、314b、314c、310a或310b中的至少一个的至少形状或尺寸类似于导电部件布局图案314a、314b、314c、310a或310b中的另一个的至少形状或尺寸。在一些实施例中，导电部件布局图案314a、314b、314c、310a或310b中的至少一个类似于导电部件布局图案314a、314b、314c、310a或310b中的另一个，但是它们相对于彼此的位置在第二个方向Y上偏移。
栅极布局图案组332包括栅极布局图案332a、332b、332c或332d中的一个或多个。栅极布局图案组332在第一方向X和第二方向Y上延伸。在一些实施例中，至少栅极布局图案332a、332b、332c或332d具有类似于方波的形状。
栅极布局图案组332的每个布局图案在第二方向Y上与栅极布局图案组332的其他相应布局图案分隔开。例如，栅极布局图案332a在第二方向Y上与至少栅极布局图案332b、332c或332d分隔开。
栅极布局图案组332的栅极布局图案332a、332b、332c或332d中的至少一个可用于制造图3B的栅极组332’的相应栅极332a’、332b’、332c’或332d’。栅极布局图案组332的栅极布局图案332a、332b、332c或332d中的至少一个可用于制造图1的PMOS晶体管P1的栅极或图2A至图2B的栅极232。在一些实施例中，栅极布局图案组332中的至少一个可用于制造栅极介电层234、半导体层236或硬掩模238中的一个或多个。
栅极布局图案332a包括在第一方向X上延伸的多个第一部分332a1和在第二方向Y上延伸的多个第二部分332a2。在一些实施例中，多个第二部分332a2在负第二方向(例如，负Y方向)上延伸。在一些实施例中，多个第一部分332a1或多个第二部分332a2中的至少一个具有矩形形状或正方形形状。
多个第一部分332a1中的至少一个耦合到多个第二部分332a2中的至少一个。在一些实施例中，多个第一部分332a1中的一个连接到多个第二部分332a2的一对。在一些实施例中，多个第一部分332a1的一对耦合到多个第二部分332a2中的一个。
多个第一部分332a1中的每个在第一方向X上与多个第一部分332a1的相邻第一部分隔开间距S5(未标记)。在一些实施例中，每个间距S5(未标记)是相同的。在一些实施例中，至少一个间距S1、S2、S3或S5(未标记)与另一个间距S1、S2、S3或S5(未标记)不同。在一些实施例中，至少一个间距S1、S2、S3或S5(未标记)与另一间距S1、S2、S3或S5(未标记)相同。
在一些实施例中，多个第一部分332a1是在第一方向X上延伸的一系列第一部分，它们在第二方向Y上彼此交替。例如，在一些实施例中，第一部分332a1和相邻的另一个第一部分332a1在第一方向X和第二方向Y上彼此分隔开。
在一些实施例中，多个第二部分332a2是在第二方向Y上延伸的一系列第二部分，并且在第一方向X上彼此分隔开。多个第二部分332a2中的每个在第一方向X上与相邻的多个第二部分332a2分隔开间距S6(未标记)。在一些实施例中，每个间距S6(未标记)是相同的。在一些实施例中，至少一个间距S6或S4(未标记)与另一个间距S6或S4(未标记)相同。在一些实施例中，至少一个间距S6或S4(未标记)与另一个间距S6或S4(未标记)不同。
栅极布局图案332b包括在第一方向X上延伸的多个第一部分332b1和在第二方向Y上延伸的多个第二部分332b2。在一些实施例中，多个第二部分332b2在负第二方向(例如，负Y方向)上延伸。在一些实施例中，多个第一部分332b1或多个第二部分332b2中的至少一个具有矩形形状或正方形形状。在一些实施例中，栅极布局图案332b的第一部分332b1和第二部分332b2的至少形状、尺寸或取向类似于栅极布局图案332a的相应的第一部分332a1和第二部分332a2，并且因此为了简洁起见，省略类似的详细描述。
栅极布局图案332c包括在第一方向X上延伸的多个第一部分332c1和在第二方向Y上延伸的多个第二部分332c2。在一些实施例中，多个第二部分332c2在负第二方向(例如，负Y方向)上延伸。在一些实施例中，多个第一部分332c1或多个第二部分332c2中的至少一个具有矩形形状或正方形形状。在一些实施例中，栅极布局图案332c的第一部分332c1和第二部分332c2的至少形状、尺寸或取向类似于栅极布局图案332a的相应的第一部分332a1和第二部分332a2，并且因此为了简洁起见，省略类似的详细描述。
栅极布局图案332d包括在第一方向X上延伸的多个第一部分332d1和在第二方向Y上延伸的多个第二部分332d2。在一些实施例中，多个第二部分332d2在负第二方向(例如，负Y方向)上延伸。在一些实施例中，多个第一部分332d1或多个第二部分332d2中的至少一个具有矩形形状或正方形形状。在一些实施例中，栅极布局图案332d的第一部分332d1和第二部分332d2的至少形状、尺寸或取向类似于栅极布局图案332a的相应的第一部分332a1和第二部分332a2，并且因此为了简洁起见，省略类似的详细描述。
在一些实施例中，导电部件布局图案314b和314c位于布局设计300A的相对边缘上。导电部件布局图案312b位于导电部件布局图案314b和栅极布局图案332b之间。在一些实施例中，导电部件布局图案312b的部分与导电部件布局图案314b的部分和栅极布局图案332b的部分交叉。
栅极布局图案332b位于导电部件布局图案312b和导电部件布局图案310a之间。在一些实施例中，栅极布局图案332b的部分与导电部件布局图案312b的部分和导电部件布局图案310a的部分交叉。
导电部件布局图案310a位于栅极布局图案332b和栅极布局图案332a之间。在一些实施例中，导电部件布局图案310a的部分与栅极布局图案332b的部分和栅极布局图案332a的部分交叉。
栅极布局图案332a位于导电部件布局图案310a和导电部件布局图案312a之间。在一些实施例中，栅极布局图案332a的部分与导电部件布局图案310a的部分和导电部件布局图案312a的部分交叉。
导电部件布局图案312a位于栅极布局图案332a和导电部件布局图案314a之间。在一些实施例中，导电部件布局图案312a的部分与栅极布局图案332a的部分和导电部件布局图案314a的部分交叉。
导电部件布局图案314a位于导电部件布局图案312a和导电部件布局图案312c之间。在一些实施例中，导电部件布局图案314a的部分与导电部件布局图案312a的部分和导电部件布局图案312c的部分交叉。
导电部件布局图案312c位于导电部件布局图案314a和栅极布局图案332c之间。在一些实施例中，导电部件布局图案312c的部分与导电部件布局图案314a的部分和栅极布局图案332c的部分交叉。
栅极布局图案332c位于导电部件布局图案312c和导电部件布局图案310b之间。在一些实施例中，栅极布局图案332c的部分与导电部件布局图案312c的部分和导电部件布局图案310b的部分交叉。
导电部件布局图案310b位于栅极布局图案332c和栅极布局图案332d之间。在一些实施例中，导电部件布局图案310b的部分与栅极布局图案332c的部分和栅极布局图案332d的部分交叉。
栅极布局图案332d位于导电部件布局图案310b和导电部件布局图案312d之间。在一些实施例中，栅极布局图案332d的部分与导电部件布局图案310b的部分和导电部件布局图案312d的部分交叉。
导电部件布局图案312d位于栅极布局图案332d和导电部件布局图案314c之间。在一些实施例中，导电部件布局图案312d的部分与栅极布局图案332d的部分和导电部件布局图案314c的部分交叉。
在一些实施例中，栅极布局图案组332位于第一布局层级上。在一些实施例中，第一布局层级称为栅极布局层级。
在一些实施例中，至少导电部件布局图案组310、导电部件布局图案组312或导电部件布局图案组314位于第二布局层级上。在一些实施例中，第二布局层级称为金属化布局层级。在一些实施例中，第二布局层级称为最顶部金属化布局层级。在一些实施例中，第一布局层级是位于最顶部金属化布局层级下方的至少一个金属化布局层级。在一些实施例中，第一布局层级与第二布局层级不同。在一些实施例中，第二布局层级与第一布局层级相同。
栅极布局图案组332中的栅极布局图案的其他配置或数量在本发明的范围内。
导电部件布局图案组310、312或314中的导电部件布局图案的其他配置或数量在本发明的范围内。
在一些实施例中，通过在两个方向(例如，第一方向X和第二方向Y)上延伸导电部件布局图案组310、导电部件布局图案组312、导电部件布局图案组314和栅极布局图案组332中的每个，导电部件布局图案组310、导电部件布局图案组312、导电部件布局图案组314和栅极布局图案组332中的每个具有比其他方法更大的有效头部宽度。在一些实施例中，通过具有更大的有效头部宽度导致布局设计300A的头部密度的增加，引起更大的电子迁移率并且因此引起比其他方法更高的驱动电流能力。
图3B是根据一些实施例的集成电路300B的图的顶视图。
在一些实施例中，集成电路300B由图3A的布局设计300A制造。图3B的集成电路300B的包括至少对准、长度和宽度的结构关系以及连接和配置类似于图3A的布局设计300A的相应结构关系、相应连接和相应配置，并且因此，为了简洁起见，省略了类似的详细描述。
集成电路300B包括导电部件组310’、导电部件组312’、导电部件组314’和栅极组332’。
在一些实施例中，集成电路300B、集成电路400B(图4B)或集成电路500B(图5B)包括附加层(例如，鳍、下部或上部金属层、晶体管器件、通孔等)，为简单起见，未示出。
导电部件组310’包括导电部件310a’或310b’中的一个或多个。在一些实施例中，导电部件组310’由图3A的导电部件布局图案组310制造。
导电部件组312’包括导电部件312a’、312b’、312c’或312d’中的一个或多个。在一些实施例中，导电部件组312’由图3A的导电部件布局图案组312制造。
导电部件组314’包括导电部件314a’、314b’或314c’中的一个或多个。在一些实施例中，导电部件组314’由图3A的导电部件布局图案组314制造。
在一些实施例中，导电部件310a’、310b’、312a’、312b’、312c’、312d’、314a’、314b’和314c’的结构关系、连接和配置类似于图3A的相应导电部件布局图案310a、310b、312a、312b、312c、312d、314a、314b和314c的相应结构关系、相应连接和相应配置，并且因此，为了简洁起见，省略了类似的详细描述。
栅极组332’包括栅极332a’、332b’、332c’或332d’中的一个或多个。在一些实施例中，栅极组332’由图3A的栅极布局图案组332制造。在一些实施例中，栅极组332’的栅极332a’、332b’、332c’和332d’的结构关系、连接和配置类似于图3A的栅极布局图案组332的相应的栅极布局图案332a、332b、332c和332d的相应的结构关系、相应的连接和相应的配置，并且因此，为了简洁起见，省略了类似的详细描述。
通过使栅极组332’的栅极332a’、332b’、332c’或332d’在至少两个方向(第一方向X和第二方向Y)上延伸，栅极组332’的有效栅极宽度比栅极只在一个方向上延伸的其他方法更大。通过具有更大的有效栅极宽度，导致集成电路300B的头部密度的增加，引起更大的电子迁移率并且因此引起比其他方法更高的电流驱动能力。
在一些实施例中，通过在两个方向(例如，第一方向X和第二方向Y)上延伸至少导电部件组310’、导电部件组312’、导电部件组314’或栅极组332’，使集成电路300B具有比其他方法更大的有效头部宽度。在一些实施例中，通过具有更大的有效头部宽度，导致集成电路300B的头部密度的增加，引起更大的电子迁移率并且因此引起比其他方法更高的驱动电流能力。
集成电路的布局设计
图4A是根据一些实施例的集成电路的布局设计400A的图。布局设计400A是具有多边形形状的集成电路400B(图4B)的布局设计。
布局设计400A可用于制造图2A的集成电路200。
布局设计400A包括导电部件布局图案组410、导电部件布局图案组412、导电部件布局图案组414和栅极布局图案组432。
导电部件布局图案组410包括导电部件布局图案410a、410b、410c或410d中的一个或多个。在一些实施例中，导电部件布局图案410a、410b、410c或410d耦合在一起，使得导电部件布局图案组410是连续布局图案。在一些实施例中，导电部件布局图案组410具有与多边形相应的形状。在一些实施例中，导电部件布局图案组410具有正方形形状。
导电部件布局图案组410在第一方向X和第二方向Y上延伸。导电部件布局图案410a和410b在第一方向X上延伸，并且导电部件布局图案410c和410d在第二方向Y上延伸。导电部件布局图案410a和410b在第二方向Y上彼此分隔开，并且导电部件布局图案410c和410d在第一方向X上彼此分隔开。
在一些实施例中，导电部件布局图案410a的第一端接触导电部件布局图案410c的第一端，并且导电部件布局图案410a的第二端接触导电部件布局图案410d的第一端。在一些实施例中，导电部件布局图案410b的第一端接触导电部件布局图案410c的第二端，并且导电部件布局图案410b的第二端接触导电部件布局图案410d的第二端。
导电部件布局图案组410的导电部件布局图案410a、410b、410c或410d中的至少一个可用于制造图4B的导电区域组410’的相应导电区域410a’、410b’、410c’或410d’。导电部件布局图案组410的导电部件布局图案410a、410b、410c或410d中的至少一个可用于制造图2A至图2B的导电区域230a1。在一些实施例中，导电部件布局图案组410中的至少一个可用于制造导电区域230a、导电结构210、导电部分210a或导电部分210b中的一个或多个。
导电部件布局图案组410的每个导电部件布局图案410a、410b、410c或410d在第一方向X或第二方向Y上具有相应的长度。在一些实施例中，导电部件布局图案组410的相应的长度总和等于导电部件布局图案组410的有效宽度。
导电部件布局图案组412包括导电部件布局图案412a、412b、412c或412d中的一个或多个。在一些实施例中，导电部件布局图案412a、412b、412c或412d耦合在一起，使得导电部件布局图案组412是连续布局图案。在一些实施例中，导电部件布局图案组412具有与多边形相应的形状。在一些实施例中，导电部件布局图案组412具有正方形形状。
导电部件布局图案组412在第一方向X和第二方向Y上延伸。导电部件布局图案412a和410b在第一方向X上延伸，并且导电部件布局图案412c和412d在第二方向Y上延伸。导电部件布局图案412a和412b在第二方向Y上彼此分隔开，并且导电部件布局图案412c和412d在第一方向X上彼此分隔开。
在一些实施例中，导电部件布局图案412a的第一端接触导电部件布局图案412c的第一端，并且导电部件布局图案412a的第二端接触导电部件布局图案412d的第一端。在一些实施例中，导电部件布局图案412b的第一端接触导电部件布局图案410c的第二端，并且导电部件布局图案410b的第二端接触导电部件布局图案412d的第二端。
导电部件布局图案组412中的导电部件布局图案412a、412b、412c或412d中的至少一个可用于制造图4B的导电区域组412’的相应导电区域412a’、412b’、412c’或412d’。导电部件布局图案组412中的导电部件布局图案412a、412b、412c或412d中的至少一个可用于制造图2A至图2B的导电区域230b1。在一些实施例中，导电部件布局图案组412中的至少一个可用于制造导电区域230、导电结构212、导电部分212a或导电部分212b中的一个或多个。
导电部件布局图案组412中的每个导电部件布局图案412a、412b、412c或412d在第一方向X或第二方向Y上具有相应的长度。在一些实施例中，导电部件布局图案组412的相应的长度总和等于导电部件布局图案组412的有效宽度。
导电部件布局图案组414包括至少导电部件布局图案414a。导电部件布局图案组414在至少第一方向X或第二方向Y上延伸。在一些实施例中，导电部件布局图案414a位于导电部件布局图案组412的中心。
在一些实施例中，导电部件布局图案组414具有对应于多边形的形状。在一些实施例中，导电部件布局图案组414具有正方形形状。
在一些实施例中，导电部件布局图案组414包括类似于导电部件布局图案组412的导电部件布局图案412a、412b、412c或412d的多个导电部件布局图案。例如，在一些实施例中，导电部件布局图案组414具有正方形形状，在中心具有开口区域。
导电部件布局图案组414的至少导电部件布局图案414a可用于制造图4B的导电区域组414’的相应导电区域414a’。导电部件布局图案组414的至少导电部件布局图案414a可用于制造图2A至图2B的导电区域230c1。在一些实施例中，导电部件布局图案组414中的至少一个可用于制造导电区域230c、导电结构214、导电部分214a或导电部分214b中的一个或多个。
导电部件布局图案组414中的每个导电部件布局图案414a在第一方向X或第二方向Y上具有相应的长度。在一些实施例中，导电部件布局图案组414的相应长度的总和等于导电部件布局图案组414的有效宽度。
栅极布局图案组432包括栅极布局图案432a、432b、432c或432d中的一个或多个。在一些实施例中，栅极布局图案432a、432b、432c或432d耦合在一起，使得栅极布局图案组432是连续布局图案。在一些实施例中，栅极布局图案组432具有与多边形相应的形状。在一些实施例中，栅极布局图案组432具有正方形形状。
栅极布局图案组432在第一方向X和第二方向Y上延伸。栅极布局图案432a和432b在第二方向Y上延伸，并且栅极布局图案432c和432d在第一方向X上延伸。栅极布局图案432a和432b在第一方向X上彼此分隔开，并且栅极布局图案432c和432d在第二方向Y上彼此分隔开。
在一些实施例中，栅极布局图案432a的第一端接触栅极布局图案432c的第一端，并且栅极布局图案432a的第二端接触栅极布局图案432d的第一端。在一些实施例中，栅极布局图案432b的第一端接触栅极布局图案432c的第二端，并且栅极布局图案432b的第二端接触栅极布局图案432d的第二端。
栅极布局图案组432中的栅极布局图案432a、432b、432c或432d中的至少一个可用于制造图4B的栅极组432’的相应栅极432a’、432b’、432c’或432d’。栅极布局图案组432中的栅极布局图案432a、432b、432c或432d中的至少一个可用于制造图1的PMOS晶体管P1的栅极或图2A至图2B的栅极232。在一些实施例中，栅极布局图案组432中的至少一个可用于制造栅极介电层234、半导体层236或硬掩模238中的一个或多个。
栅极布局图案组432中的每个栅极布局图案432a、432b、432c或432d在第一方向X或第二方向Y上具有相应的长度。在一些实施例中，栅极布局图案组432的相应长度的总和等于栅极布局图案组432的有效栅极布局图案宽度。
在一些实施例中，导电部件布局图案组412包围导电部件布局图案组414的外围。在一些实施例中，导电部件布局图案组412在至少第一方向X或第二方向Y上与导电部件布局图案组414分隔开。在一些实施例中，导电部件布局图案组412的区域不同于导电部件布局图案组414的区域。
在一些实施例中，栅极布局图案组432包围导电部件布局图案组412的外围。在一些实施例中，栅极布局图案组432的栅极布局图案432a、432b在第一方向X上与导电部件布局图案组412的相应的导电部件布局图案412d、412c分隔开第一距离D1(未标记)。在一些实施例中，栅极布局图案组432的栅极布局图案432c、432d在第二方向Y上与导电部件布局图案组412的相应导电部件布局图案412a、412b分隔开第二距离D2(未标记)。
在一些实施例中，导电部件布局图案组410包围栅极布局图案组432的外围。在一些实施例中，导电部件布局图案组410的导电部件布局图案410d、410c在第一方向X上与栅极布局图案组432的相应栅极布局图案432a、432b分隔开第一距离D1(未标记)。在一些实施例中，导电部件布局图案组410的导电部件布局图案410a、410b在第二方向Y上与栅极布局图案组432的相应栅极布局图案432c、432d分隔开第二距离D2(未标记)。在一些实施例中，距离D1与距离D2不同。在一些实施例中，距离D1与距离D2相同。
在一些实施例中，导电部件布局图案组410、导电部件布局图案组412、导电部件布局图案组414或栅极布局图案组432的至少一个区域不同于导电部件布局图案组410、导电部件布局图案组412、导电部件布局图案组414或栅极布局图案组432中的至少另一区域。在一些实施例中，导电部件布局图案组410、导电部件布局图案组412、导电部件布局图案组414或栅极布局图案组432的至少一个区域与导电部件布局图案组410、导电部件布局图案组412、导电部件布局图案组414或栅极布局图案组432的至少另一区域相同。
栅极布局图案组432中的栅极布局图案的其他配置或数量在本发明的范围内。
导电部件布局图案组410、412或414中的导电部件布局图案的其他配置或数量在本发明的范围内。
通过使栅极布局图案组432的栅极布局图案432a、432b、432c或432d在至少两个方向(第一方向X和第二方向Y)上延伸，栅极布局图案组432的有效栅极布局图案宽度大于栅极布局图案仅在单个方向上延伸的其他方法。通过具有更大的有效栅极布局图案宽度，布局设计400A可用于制造具有更大有效栅极宽度的集成电路400B，导致更大的电子迁移率并且因此导致比其他方法更高的电流驱动能力。
在一些实施例中，通过在两个方向(例如，第一方向X和第二方向Y)上延伸导电部件布局图案组410、导电部件布局图案组412、导电部件布局图案组414和栅极布局图案组432中的每个，导电部件布局图案组410、导电部件布局图案组412、导电部件布局图案组414和栅极布局图案组432的每个具有比其他方法更大的有效头部宽度。在一些实施例中，通过具有更大的有效头部宽度，导致布局设计400A的头部密度的增加，引起更大的电子迁移率并且因此引起比其他方法更高的驱动电流能力。
图4B是根据一些实施例的集成电路400B的图的顶视图。
在一些实施例中，集成电路400B由图4A的布局设计400A制造。图4B的集成电路400B的包括至少对准、长度和宽度的结构关系以及连接和配置类似于图4A的布局设计400A的相应结构关系、相应连接和相应配置，并且因此，为了简洁起见，省略了类似的详细描述。
集成电路400B包括导电部件组410’、导电部件组412’、导电部件组414’和栅极组432’。
导电部件组410’包括导电部件410a’、410b’、410c’和410d’中的一个或多个。在一些实施例中，导电部件组410’由图4A的导电部件布局图案组410制造。
导电部件组412’包括导电部件412a’、412b’、412c’或412d’中的一个或多个。在一些实施例中，导电部件组412’由图4A的导电部件布局图案组412制造。
导电部件组414’包括导电部件414a’中的一个或多个。在一些实施例中，导电部件组414’由图4A的导电部件布局图案组414制造。
在一些实施例中，导电部件410a’、410b’、410c’、410d’、412a’、412b’、412c’、412d’和414a’的结构关系、连接和配置类似于图4A的相应导电部件布局图案410a、410b、410c、410d、412a、412b、412c、412d和414a的相应结构关系、相应连接和相应配置，并且因此，为了简洁起见，省略了类似的详细描述。
栅极组442’包括栅极432a’、432b’、432c’或432d’中的一个或多个。在一些实施例中，栅极组432’由图4A的栅极布局图案组432制造。在一些实施例中，栅极组432’的栅极432a’、432b’、432c’和432d’的结构关系、连接和配置类似于图4A的栅极布局图案组432的相应的栅极布局图案432a、432b、432c和432d的相应的结构关系、相应的连接和相应的配置，并且因此，为了简洁起见，省略了类似的详细描述。
通过使栅极组432’的栅极432a’、432b’、432c’或432d’在至少两个方向(第一方向X和第二方向Y)上延伸，栅极组432’的有效栅极宽度比栅极只在一个方向上延伸的其他方法更大。通过具有更大的有效栅极宽度，导致集成电路400B的头部密度的增加，引起更大的电子迁移率并且因此引起比其他方法更高的电流驱动能力。
在一些实施例中，通过在两个方向(例如，第一方向X和第二方向Y)上延伸至少导电部件组410’、导电部件组412’、导电部件组414’或栅极组432’，使集成电路400B具有比其他方法更大的有效头部宽度。在一些实施例中，通过具有更大的有效头部宽度，导致集成电路400B的头部密度的增加，引起更大的电子迁移率并且因此引起比其他方法更高的驱动电流能力。
集成电路的布局设计
图5A是根据一些实施例的集成电路的布局设计500A的图。布局设计500A是具有八边形形状的集成电路500B(图5B)的布局设计。
布局设计500A可用于制造图2A的集成电路200。
布局设计500A包括导电部件布局图案组510、导电部件布局图案组512、导电部件布局图案组514和栅极布局图案组532。
导电部件布局图案组510包括导电部件布局图案510a、510b、510c、510d、510e、510f、510g或510h中的一个或多个。在一些实施例中，导电部件布局图案510a、510b、510c、510d、510e、510f、510g或510h耦合在一起，使得导电部件布局图案组510是连续布局图案。在一些实施例中，导电部件布局图案组510具有与多边形相应的形状。在一些实施例中，导电部件布局图案组510具有八边形形状。
导电部件布局图案组510在至少第一方向X、第二方向Y、第四方向M或第五方向N上延伸。在一些实施例中，第四方向M或第五方向N不同于第一方向X、第二方向Y、第四方向M或第五方向N中的另一个方向。在一些实施例中，第四方向M从第五方向N偏移90度。
导电部件布局图案510a和510e在第一方向X上延伸，导电部件布局图案510c和510g在第二方向Y上延伸，导电部件布局图案510b和510f在第四方向M上延伸，并且导电部件布局图案510d和510h在第五方向N上延伸。
导电部件布局图案510a和510e在第二方向Y上彼此分隔开，导电部件布局图案510c和510g在第一方向X上彼此分隔开，导电部件布局图案510b和510f在第五方向N上彼此分隔开，并且导电部件布局图案510d和510h在第四方向M上彼此分隔开。
在一些实施例中，导电部件布局图案510a的第一端接触导电部件布局图案510h的第一端，并且导电部件布局图案510a的第二端接触导电部件布局图案510b的第一端。
在一些实施例中，导电部件布局图案510e的第一端接触导电部件布局图案510f的第一端，并且导电部件布局图案510e的第二端接触导电部件布局图案510d的第一端。
在一些实施例中，导电部件布局图案510c的第一端接触导电部件布局图案510d的第二端，并且导电部件布局图案510c的第二端接触导电部件布局图案510b的第二端。
在一些实施例中，导电部件布局图案510g的第一端接触导电部件布局图案510f的第二端，并且导电部件布局图案510g的第二端接触导电部件布局图案510h的第二端。
导电部件布局图案组510中的导电部件布局图案510a、510b、510c、510d、510e、510f、510g或510h中的至少一个可用于制造图5B的导电区域组510′的相应的导电区域510a’、510b’、510c’、510d’、510e’、510f’、510g’或510h’。导电部件布局图案组510中的导电部件布局图案510a、510b、510c、510d、510e、510f、510g或510h中的至少一个可用于制造图2A至图2B的导电区域230a1。在一些实施例中，导电部件布局图案组510中的至少一个可用于制造导电区域230a、导电结构210、导电部分210a或导电部分210b中的一个或多个。
导电部件布局图案组510中的每个导电部件布局图案510a、510b、510c、510d、510e、510f、510g或510h在第一方向X、第二方向Y、第四方向M或第五方向N上具有相应的长度，在一些实施例中，导电部件布局图案组510的相应长度的总和等于导电部件布局图案组510的有效宽度。
导电部件布局图案组512包括导电部件布局图案512a、512b、512c、512d、512e、512f、512g或512h中的一个或多个。在一些实施例中，导电部件布局图案512a、512b、512c、512d、512e、512f、512g或512h耦合在一起，使得导电部件布局图案组512是连续布局图案。在一些实施例中，导电部件布局图案组512具有与多边形相应的形状。在一些实施例中，导电部件布局图案组512具有八边形形状。
导电部件布局图案组512在至少第一方向X、第二方向Y、第四方向M或第五方向N上延伸。导电部件布局图案512a和512e在第一方向X上延伸，导电部件布局图案512c和512g在第二方向Y上延伸，导电部件布局图案512b和512f在第四方向M上延伸，并且导电部件布局图案512d和512h在第五方向N上延伸。
导电部件布局图案512a和512e在第二方向Y上彼此分隔开，导电部件布局图案512c和512g在第一方向X上彼此分隔开，导电部件布局图案512b和512f在第五方向N上彼此分隔开，并且导电部件布局图案512d和512h在第四方向M上彼此分隔开。
在一些实施例中，导电部件布局图案512a的第一端接触导电部件布局图案512h的第一端，并且导电部件布局图案512a的第二端接触导电部件布局图案512b的第一端。
在一些实施例中，导电部件布局图案512e的第一端接触导电部件布局图案512f的第一端，并且导电部件布局图案512e的第二端接触导电部件布局图案512d的第一端。
在一些实施例中，导电部件布局图案512c的第一端接触导电部件布局图案512d的第二端，并且导电部件布局图案512c的第二端接触导电部件布局图案512b的第二端。
在一些实施例中，导电部件布局图案512g的第一端接触导电部件布局图案512f的第二端，并且导电部件布局图案512g的第二端接触导电部件布局图案512h的第二端。
导电部件布局图案组512中的导电部件布局图案512a、512b、512c、512d、512e、512f、512g或512h中的至少一个可用于制造图5B的导电区域区512’的相应的导电区域512a’、512b’、512c’、512d’、512e’、512f’、512g’或512h’。导电部件布局图案组512中的导电部件布局图案512a、512b、512c、512d、512e、512f、512g或512h中的至少一个可用于制造图2A至图2B的导电区域230b1。在一些实施例中，导电部件布局图案组512中的至少一个可用于制造导电区域230、导电结构212、导电部分212a或导电部分212b中的一个或多个。
导电部件布局图案组512中的每个导电部件布局图案512a、512b、512c、512d、512e、512f、512g或512h在第一方向X、第二方向Y、第四方向M或第五方向N上具有相应的长度，在一些实施例中，导电部件布局图案组512的相应长度的总和等于导电部件布局图案组512的有效宽度。
导电部件布局图案组514包括至少导电部件布局图案514a。导电部件布局图案组514在至少第一方向X或第二方向Y上延伸。在一些实施例中，导电部件布局图案514a位于导电部件布局图案组512的中心。
在一些实施例中，导电部件布局图案组514具有与多边形相应的形状。在一些实施例中，导电部件布局图案组514具有八边形形状。
在一些实施例中，导电部件布局图案组514包括类似于导电部件布局图案组512的导电部件布局图案512a、512b、512c、512d、512e、512f、512g或512h的多个导电部件布局图案。例如，在一些实施例中，导电部件布局图案组514具有八边形形状，在中心具有开口区域。
导电部件布局图案组514的至少导电部件布局图案514a可用于制造图5B的导电区域组514’的相应导电区域514a’。导电部件布局图案组514的至少导电部件布局图案514a可用于制造图2A至图2B的导电区域230c1。在一些实施例中，导电部件布局图案组514中的至少一个可用于制造导电区域230c、导电结构214、导电部分214a或导电部分214b中的一个或多个。
导电部件布局图案组514中的每个导电部件布局图案514a在第一方向X或第二方向Y上具有相应的长度。在一些实施例中，导电部件布局图案组514的相应长度的总和等于导电部件布局图案组514的有效宽度。
栅极布局图案组532包括栅极布局图案532a、532b、532c、532d、532e、532f、532g或532h中的一个或多个。在一些实施例中，栅极布局图案532a、532b、532c、532d、532e、532f、532g或532h耦合在一起，使得栅极布局图案组532是连续布局图案。在一些实施例中，栅极布局图案组532具有与多边形相应的形状。在一些实施例中，栅极布局图案组532具有八边形形状。
栅极布局图案组532在至少第一方向X、第二方向Y、第四方向M或第五方向N上延伸。栅极布局图案532a和532e在第一方向X上延伸，栅极布局图案532c和532g在第二方向Y上延伸，栅极布局图案532b和532f在第四方向M上延伸，并且栅极布局图案532d和532h在第五方向N上延伸。
栅极布局图案532a和532e在第二方向Y上彼此分隔开，栅极布局图案532c和532g在第一方向X上彼此分隔开，栅极布局图案532b和532f在第五方向N上彼此分隔开，并且栅极布局图案532d和532h在第四方向M上彼此分隔开。
在一些实施例中，栅极布局图案532a的第一端接触栅极布局图案532h的第一端，并且栅极布局图案532a的第二端接触栅极布局图案532b的第一端。
在一些实施例中，栅极布局图案532e的第一端接触栅极布局图案532f的第一端，并且栅极布局图案532e的第二端接触栅极布局图案532d的第一端。
在一些实施例中，栅极布局图案532c的第一端接触栅极布局图案532d的第二端，并且栅极布局图案532c的第二端接触栅极布局图案532b的第二端。
在一些实施例中，栅极布局图案532g的第一端接触栅极布局图案532f的第二端，并且栅极布局图案532g的第二端接触栅极布局图案532h的第二端。
栅极布局图案组532的栅极布局图案532a、532b、532c、532d、532e、532f、532g或532h中的至少一个可用于制造图5B的栅极组532’的相应的栅极532a’、532b’、532c’、532d’、532e’、532f’、532g’或532h’。栅极布局图案组532中的栅极布局图案532a、532b、532c、532d、532e、532f、532g或532h中的至少一个可用于制造图1的PMOS晶体管P1的栅极或图2A至图2B的栅极232。在一些实施例中，栅极布局图案组532中的至少一个可用于制造栅极介电层234、半导体层236或硬掩模238中的一个或多个。
栅极布局图案组532中的栅极布局图案532a、532b、532c、532d、532e、532f、532g或532h中的每个在第一方向X、第二方向Y、第四方向M或第五方向N上具有相应的长度。在一些实施例中，栅极布局图案组532的相应长度的总和等于栅极布局图案组532的有效栅极布局图案宽度。
在一些实施例中，导电部件布局图案组512包围导电部件布局图案组514的外围。在一些实施例中，导电部件布局图案组512在至少第一方向X、第二方向Y、第四方向M或第五方向N上与导电部件布局图案组514分隔开距离D3(未标记)。
在一些实施例中，栅极布局图案组532包围导电部件布局图案组512的外围。在一些实施例中，栅极布局图案组532的栅极布局图案532a、532e在第二方向Y上与导电部件布局图案组512的相应的导电部件布局图案512a、512e分隔开距离D4(未标记)。
在一些实施例中，栅极布局图案组532的栅极布局图案532b、532f在第五方向N上与导电部件布局图案组512的相应导电部件布局图案512b、512f分隔开距离D4(未标记)。
在一些实施例中，栅极布局图案组532的栅极布局图案532c、532g在第一方向X上与导电部件布局图案组512的相应导电部件布局图案512c、512g分隔开距离D4(未标记)。
在一些实施例中，栅极布局图案组532的栅极布局图案532d、532h在第四方向M上与导电部件布局图案组512的相应导电部件布局图案512d、512h分隔开距离D4(未标记)。
在一些实施例中，导电部件布局图案组510包围栅极布局图案组532的外围。
在一些实施例中，栅极布局图案组532包围导电部件布局图案组512的外围。在一些实施例中，栅极布局图案组532的栅极布局图案532a、532e在第二方向Y上与导电部件布局图案组512的相应的导电部件布局图案512a、512e分隔开距离D4(未标记)。
在一些实施例中，栅极布局图案组532的栅极布局图案532b、532f在第五方向N上与导电部件布局图案组512的相应导电部件布局图案512b、512f分隔开距离D4(未标记)。
在一些实施例中，栅极布局图案组532的栅极布局图案532c、532g在第一方向X上与导电部件布局图案组512的相应导电部件布局图案512c、512g分隔开距离D4(未标记)。
在一些实施例中，栅极布局图案组532的栅极布局图案532d、532h在第四方向M上与导电部件布局图案组512的相应导电部件布局图案512d、512h分隔开距离D4(未标记)。
在一些实施例中，导电部件布局图案组510包围栅极布局图案组532的外围。
在一些实施例中，导电部件布局图案组510的导电部件布局图案510a、510e在第二方向Y上与栅极布局图案组532的相应栅极布局图案532a、532e分隔开距离D5(未标记)。
在一些实施例中，导电部件布局图案组510的导电部件布局图案510b、510f在第五方向N上与栅极布局图案组532的相应栅极布局图案532b、532f分隔开距离D5(未标记)。
在一些实施例中，导电部件布局图案组510的导电部件布局图案510 c、510g在第一方向X上与栅极布局图案组532的相应栅极布局图案532c、532g分隔开距离D5(未标记)。
在一些实施例中，导电部件布局图案组510的导电部件布局图案510d、510h在第四方向M上与栅极布局图案组532的相应栅极布局图案532d、532h分隔开距离D5(未标记)。
在一些实施例中，距离D3、D4或D5中的至少一个与距离D3、D4或D5中的至少另一个不同。在一些实施例中，距离D3、D4或D5中的至少一个与距离D3、D4或D5中的至少另一个相同。
在一些实施例中，导电部件布局图案组510、导电部件布局图案组512、导电部件布局图案组514或栅极布局图案组532的至少一个区域不同于导电部件布局图案组510、导电部件布局图案组512、导电部件布局图案组514或栅极布局图案组532中的至少另一区域。
在一些实施例中，导电部件布局图案组510、导电部件布局图案组512、导电部件布局图案组514或栅极布局图案组532的至少一个区域与导电部件布局图案组510、导电部件布局图案组512、导电部件布局图案组514或栅极布局图案组532中的至少另一区域相同。
栅极布局图案组532中的栅极布局图案的其他配置或数量在本发明的范围内。
导电部件布局图案组510、512或514中的导电部件布局图案的其他配置或数量在本发明的范围内。
通过使栅极布局图案组532的栅极布局图案532a、532b、532c、532d、532e、532f、532g或532h在至少四个方向(第一方向X、第二方向Y、第四方向M和在第五方向N)上延伸，栅极布局图案组532的有效栅极布局图案宽度大于栅极布局图案仅在单个方向上延伸的其他方法。通过具有更大的有效栅极布局图案宽度，布局设计500A可用于制造具有更大有效栅极宽度的集成电路500B，导致更大的电子迁移率并且因此导致比其他方法更高的电流驱动能力。
在一些实施例中，通过在四个方向(第一方向X、第二方向Y、第四方向M和第五方向N)上延伸导电部件布局图案组510、导电部件布局图案组512、导电部件布局图案组514和栅极布局图案组532中的每个，导电部件布局图案组510、导电部件布局图案组512、导电部件布局图案组514和栅极布局图案组532中的每个具有比其他方法更大的有效头部宽度。在一些实施例中，通过具有更大的有效头部宽度，导致布局设计500A的头部密度增加，引起更大的电子迁移率并且因此引起比其他方法更高的驱动电流能力。
图5B是根据一些实施例的集成电路500B的图的顶视图。
在一些实施例中，集成电路500B由图5A的布局设计500A制造。图5B的集成电路500B的包括至少对准、长度和宽度的结构关系以及连接和配置类似于图5A的布局设计500A的相应结构关系、相应连接和相应配置，并且因此，为了简洁起见，省略了类似的详细描述。
集成电路500B包括导电部件组510’、导电部件组512’、导电部件组514’和栅极组532’。
导电部件组510’包括导电部件510a’、510b’、510c’、510d’、510e’、510f’，510g’或510h’中的一个或多个。在一些实施例中，导电部件组510’由图5A的导电部件布局图案组510制造。
导电部件组512’包括导电部件512a’、512b’、512c’、512d’、512e’、512f’、512g’或512h’中的一个或多个。在一些实施例中，导电部件组512’由图5A的导电部件布局图案组512制造。
导电部件组514’包括导电部件514a’中的一个或多个。在一些实施例中，导电部件组514’由图5A的导电部件布局图案组514制造。
在一些实施例中，导电部件510a’、510b’、510c’、510d’、510e’、510f’、510g’、510h’、512a’、512b’、512c’、512d’、512e’、512f’、512g’、512h’和514a’的结构关系、连接和配置类似于图5A的相应导电部件布局图案510a、510b、510 c、510d、510e、510f、510g、510h、512a、512b、512c、512d、512e、512f、512g、512h和514a的相应结构关系、相应连接和相应配置，并且因此，为了简洁起见，省略了类似的详细描述。
栅极组532’包括栅极532a’、532b’、532c’、532d’、532e’、532f’、532g’或532h’中的一个或多个。在一些实施例中，栅极组532’由图5A的栅极布局图案组532制造。在一些实施例中，栅极组532’的栅极532a’、532b’、532c’、532d’、532e’、532f’、532g’和532h’的结构关系、连接和配置类似于图5A的栅极布局图案组532的相应栅极布局图案532a、532b、532c、532d、532e、532f、532g和532h的相应结构关系、相应连接和相应配置，并且因此，为了简洁起见，省略了类似的详细描述。
通过使栅极组532’的栅极532a’、532b’、532c’、532d’、532e’、532f’、532g’和532h’在至少四个方向(例如，第一方向X、第二方向Y、第四方向M和第五方向N)上延伸，栅极组532’的有效栅极宽度大于栅极仅在单个方向上延伸的其他方法。通过具有更大的有效栅极宽度，导致集成电路500B的头部密度增加，引起更大的电子迁移率并且因此引起比其他方法更高的电流驱动能力。
在一些实施例中，通过在至少四个方向(例如，第一方向X、第二方向Y、第四方向M和第五方向N)上延伸至少导电部件组510’、导电部件组512’、导电部件组514’或栅极组532’，使集成电路500B具有比其他方法更大的有效头部宽度。在一些实施例中，通过具有更大的有效头部宽度，导致集成电路500B的头部密度增加，引起更大的电子迁移率并且因此引起比其他方法更高的驱动电流能力。
方法
图6是根据一些实施例的形成或制造集成电路的方法600的流程图。应当理解，可以在图6中描绘的方法600之前、期间和/或之后执行附加操作。这里仅简要描述一些其他操作。在一些实施例中，方法600可用于形成集成电路，诸如集成电路100(图1)、集成电路200(图2A)、集成电路300B(图3B)、集成电路400B(图4B)或集成电路500B(图5B)。在一些实施例中，方法600可用于形成具有与布局设计300A(图3A)、布局设计400A(图4A)或布局设计500A(图5A)中的一个或多个类似的结构关系的集成电路。
在方法600的操作602中，在衬底中形成至少第一器件组(例如，门控功率电路204)或第二器件组(例如，非门控功率电路206)。在一些实施例中，方法600的第一器件组包括门控功率电路204。在一些实施例中，方法600的第一器件组包括非门控功率电路206。
在一些实施例中，第一器件组配置为在第一电源电压VVDD上工作，并且第二器件组配置为在与第一电源电压不同的第二电源电压TVDD上工作。
在方法600的操作604中，在第一器件组(例如，门控功率电路204)或第二器件组(例如，非门控功率电路206)上方形成互连结构(例如，互连件208)。在一些实施例中，方法600的互连结构是互连件208。在一些实施例中，形成互连结构的操作604包括BEOL处理。在一些实施例中，形成互连结构的操作604包括操作606、608、610或612中的一个或多个。在一些实施例中，互连结构由一个或多个单镶嵌或双镶嵌工艺形成。在一些实施例中，互连结构通过一个或多个光刻工艺形成。
在方法600的操作606中，在第一器件组或第二器件组上方沉积绝缘层组。在一些实施例中，方法600的绝缘层组包括ILD 220、ILD 222或覆盖层240中的一个或多个。
在一些实施例中，操作606的绝缘层通过一个或多个光刻工艺沉积。在一些实施例中，光刻工艺包括图案化光刻胶，诸如正性光刻胶或负性光刻胶。在一些实施例中，光刻工艺包括形成硬掩模、抗反射结构或其他合适的光刻结构。在一些实施例中，操作606的绝缘层通过CVD、PVD、旋涂或其他合适的工艺沉积。
在方法600的操作608中，蚀刻绝缘层组，从而形成沟槽组。在一些实施例中，操作608的蚀刻工艺包括湿蚀刻工艺、干蚀刻工艺、反应离子蚀刻(RIE)工艺或其他合适的蚀刻工艺。
在方法600的操作610中，在沟槽组内沉积至少导电材料，从而形成金属层组。在一些实施例中，沟槽组或开口中的至少沟槽填充有导电材料，例如铜、铝、钛、镍、钨或其他合适的导电材料。在一些实施例中，使用电镀、CVD、PVD、溅射、原子层沉积(ALD)或其他合适的形成工艺来填充沟槽组或开口。在一些实施例中，方法600的操作610还包括去除从一个或多个沟槽突出的至少一种导电材料。
在方法600的操作612中，在金属层组的第一金属层和第二金属层之间形成头部电路202的至少部分。在一些实施例中，头部电路的该部分在第一方向和不同于第一方向的第二方向上延伸。在一些实施例中，方法600的金属层组是一个或多个金属化层M0、...、Mx-1、Mx。在一些实施例中，方法600的第一金属层是Mx，并且方法600的第二金属层是Mx-1。其他金属层在本发明的范围内。在一些实施例中，头部电路202耦合到具有第二电源电压TVDD的第二电压电源，并且配置为向第一器件组提供第一电源电压VVDD。
在一些实施例中，形成头部电路的至少部分的操作612包括操作612a、612b、612c、612d、612e、612f或612g(未示出)中的一个或多个。
在方法600的操作612a中，将第一导电部分232沉积在沟槽组的沟槽(例如，ILD222b和ILD 222b之间的区域)内，从而形成头部电路202的栅极。在一些实施例中，方法600的栅极包括栅极组332’、432’或532’中的一个或多个栅极或栅极232。在一些实施例中，沟槽组或开口的沟槽填充有导电材料，例如铜、铝、钛、镍、钨或其他合适的导电材料。在一些实施例中，使用电镀、CVD、PVD、溅射、原子层沉积(ALD)或其他合适的形成工艺来填充沟槽组或开口。在一些实施例中，方法600的操作612a还包括去除从一个或多个沟槽突出的至少一种导电材料。
在方法600的操作612b中，在栅极上沉积介电层。在一些实施例中，操作612的介电层包括覆盖层240c1。在一些实施例中，通过CVD、PVD、旋涂或其他合适的工艺将介电层沉积在栅极上。
在方法600的操作612c中，在介电层上沉积栅极介电层234。在一些实施例中，通过CVD、PVD、旋涂或其他合适的工艺将栅极介电层234沉积在介电层上。
在方法600的操作612d中，在栅极介电层234上沉积半导体层236。在一些实施例中，通过溅射、PVD的脉冲激光沉积、旋涂、PVD或其他合适的工艺将半导体层236沉积在栅极介电层234上。
在方法600的操作612e中，在半导体层236上沉积硬掩模层238。在一些实施例中，通过CVD、PVD、激光或电子束蒸发或其他合适的工艺来沉积硬掩模层238。
在方法600的操作612f中，在介电层的第一部分(例如，覆盖层240c1)之上沉积第二导电部分(例如，导电区域230a1)，从而形成头部电路的源极端子。在一些实施例中，源极端子是金属层组的第一金属层的第一部分的部分，并且耦合到第二电源电压。
在方法600的操作612g中，在介电层的第二部分(例如，覆盖层240c1)之上沉积第三导电部分(例如，导电区域230b1)，从而形成头部电路的漏极端子。在一些实施例中，漏极端子是金属层组的第一金属层的第二部分的部分。在一些实施例中，漏极端子耦合到至少第一器件组，并且配置为向至少第一器件组提供第一电源电压。
在一些实施例中，至少沉积第二导电部分的操作612f或沉积第三导电部分的操作612g以与操作612a类似的方式实施，例如，使用电镀、CVD、PVD、溅射、原子层沉积(ALD)或其他合适的形成工艺。
在方法600的操作614中，将导电结构组沉积在互连结构上。在一些实施例中，导电结构组电耦合到至少第一器件组或第二器件组。在一些实施例中，方法600的导电结构组包括至少导电结构210、导电结构212或导电结构214。在一些实施例中，在互连结构上沉积导电结构组的操作614包括BEOL处理。
在一些实施例中，方法600的操作614还包括沉积第一导电结构、沉积第二导电结构或沉积第三导电结构中的一个或多个。在一些实施例中，第一导电结构(例如，导电结构210)电耦合到至少第一器件组和头部电路202的源极。在一些实施例中，第二导电结构(例如，导电结构212)电耦合到至少第二器件组和头部电路202的漏极。在一些实施例中，第三导电结构(例如，导电结构214)电耦合到至少第二器件组和参考电压电源VSS。在一些实施例中，以类似于操作612a的方式实施操作614，例如，使用电镀、CVD、PVD、溅射、原子层沉积(ALD)或其他合适的形成工艺。在一些实施例中，不执行操作602、604、606、608、610、612或614中的一个或多个。
图7是根据一些实施例的形成或制造集成电路的方法700的流程图。应当理解，可以在图7中描绘的方法700之前、期间和/或之后执行附加操作，并且这里仅简要描述一些其他操作。在一些实施例中，方法700可用于形成集成电路，诸如集成电路100(图1)、200(图2A)、300B(图3B)、400B(图4B)或500B(图5B)。在一些实施例中，方法700可用于形成具有与布局设计300A(图3A)、400A(图4A)或500A(图5A)中的一个或多个类似的结构关系的集成电路。
在方法700的操作702中，生成集成电路的布局设计。操作702由处理设备(例如，处理器902(图9))执行，处理设备配置为执行用于生成布局设计的指令。在一些实施例中，方法700的布局设计包括布局设计300A、400A或500A中的一个或多个。在一些实施例中，本申请的布局设计是图形数据库系统(GDSII)文件格式。
在方法700的操作704中，基于布局设计制造集成电路。在一些实施例中，方法700的操作704包括基于布局设计制造至少一个掩模，以及基于至少一个掩模制造集成电路。在一些实施例中，方法700的操作704包括基于方法600(图6)的一个或多个操作来制造集成电路。
图8是根据一些实施例的生成集成电路的布局设计的方法800的流程图。应当理解，可以在图8中描绘的方法800之前、期间和/或之后执行附加操作，并且这里仅简要描述一些其他工艺。在一些实施例中，方法800可用于生成集成电路(例如，集成电路100、200、300B、400B或500B)的布局设计300A(图3A)、400A(图4A)或500A(图5A)的一个或多个布局图案。
在方法800的操作802中，在布局设计300A、400A或500A上生成或布置栅极布局图案组。在一些实施例中，方法800的栅极布局图案组包括栅极布局图案组332、432或532的一个或多个布局图案的至少部分。
在方法800的操作804中，在布局设计300A、400A或500A上生成或布置第一导电部件布局图案组。在一些实施例中，方法800的第一导电部件布局图案组包括导电部件布局图案组310、410或510的一个或多个布局图案的至少部分。
在方法800的操作806中，在布局设计300A、400A或500A上生成或布置第二导电部件布局图案组。在一些实施例中，方法800的第二导电部件布局图案组包括导电部件布局图案组312、412或512的一个或多个布局图案的至少部分。
在方法800的操作808中，在布局设计300A、400A或500A上生成或布置第三导电部件布局图案组。在一些实施例中，方法800的第三导电部件布局图案组包括导电部件布局图案组314、414或514的一个或多个布局图案的至少部分。
在一些实施例中，不执行操作802、804、806或808中的一个或多个。方法700-800的一个或多个操作由处理设备执行，该处理设备配置为执行用于制造集成电路(诸如集成电路100、200、300B、400B或500B)的指令。在一些实施例中，使用与方法700-800的不同的一个或多个操作中使用的处理设备相同的处理设备来执行方法700-800的一个或多个操作。在一些实施例中，使用与用于执行方法700-800的不同的一个或多个操作不同的处理设备来执行方法700-800的一个或多个操作。
图9是根据一些实施例的用于设计和制造IC布局设计的系统900的示意图。在一些实施例中，系统900生成或布置本文描述的一个或多个IC布局设计。在一些实施例中，系统900基于本文描述的一个或多个IC布局设计制造一个或多个IC。系统900包括硬件处理器902和编码有(即存储)计算机程序代码906(即一组可执行指令)的非暂时性计算机可读存储介质904。计算机可读存储介质904配置为与制造机器接口以产生集成电路。处理器902通过总线908电耦合到计算机可读存储介质904。处理器902还通过总线908电耦合到I/O接口910。网络接口912还通过总线电耦合到处理器902。网络接口912耦合到网络914，使得处理器902和计算机可读存储介质904能够经由网络914连接到外部元件。处理器902配置为执行编码在计算机可读存储介质904中的计算机程序代码906，以使系统900可用于执行方法700或800中描述的部分或全部操作。
在一些实施例中，处理器902是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一些实施例中，计算机可读存储介质904是电子、磁、光、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读存储介质904包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘以及/或光盘。在使用光盘的一些实施例中，计算机可读存储介质904包括压缩盘-只读存储器(CD-ROM)、压缩盘-读/写(CD-R/W)和/或数字视频盘(DVD)。
在一些实施例中，存储介质904存储计算机程序代码906，其配置为使系统900执行方法700或800。在一些实施例中，存储介质904还存储执行方法700或800所需的信息以及在执行方法700或800期间生成的信息，诸如布局设计916和用户接口918和制造单元920，和/或用于执行方法700或800的操作的一组可执行指令。在一些实施例中，布局设计916包括布局设计300A、400A或500A的一个或多个布局图案。
在一些实施例中，存储介质904存储用于与制造机器接口的指令(例如，计算机程序代码906)。指令(例如，计算机程序代码906)使处理器902能够生成制造机器可读的制造指令，以在制造工艺期间有效地实现方法700或800。
系统900包括I/O接口910。I/O接口910耦合到外部电路。在一些实施例中，I/O接口910包括键盘、小键盘、鼠标、轨迹球、轨迹板和/或光标方向键，用于将信息和命令传送到处理器902。
系统900还包括耦合到处理器902的网络接口912。网络接口912允许系统900与网络914通信，一个或多个其他计算机系统连接到网络914。网络接口912包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1394。在一些实施例中，方法700或800在两个或更多个系统900中实现，并且诸如布局设计、用户接口和制造单元的信息由网络914在不同系统900之间交换。
系统900配置为通过I/O接口910或网络接口912接收与布局设计有关的信息。通过总线908将信息传送到处理器902，以确定用于产生IC的布局设计(例如，集成电路)100、200、300B、400B或500B)。然后将布局设计存储在计算机可读介质904中作为布局设计916。系统900配置为通过I/O接口910或网络接口912接收与用户接口有关的信息。该信息作为用户接口918存储在计算机可读介质904中。系统900配置为通过I/O接口910或网络接口912接收与制造单元有关的信息。该信息作为制造单元920存储在计算机可读介质904中。在一些实施例中，制造单元920包括由系统900使用的制造信息。
在一些实施例中，方法700或800被实现为用于由处理器执行的独立软件应用。在一些实施例中，方法700或800被实现为作为附加软件应用的一部分的软件应用。在一些实施例中，方法700或800被实现为软件应用的插件。在一些实施例中，方法700或800被实现为作为EDA工具的一部分的软件应用。在一些实施例中，方法700或800被实现为由EDA工具使用的软件应用。在一些实施例中，EDA工具用于生成集成电路器件的布局设计。在一些实施例中，布局设计存储在非暂时性计算机可读介质上。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS公司获得的VIRTUOSO
Figure BSA0000186029100000461
或其他合适的布局生成工具的工具来生成布局设计。在一些实施例中，基于网表(基于原理图设计创建的)生成布局设计。在一些实施例中，方法700或800由制造设备实施，以使用基于由系统900生成的一个或多个布局设计制造的一组掩模来制造集成电路。在一些实施例中，系统900是制造设备以使用基于本发明的一个或多个布局设计制造的一组掩模来制造集成电路。在一些实施例中，图9的系统900生成比其他方法小的IC布局设计。在一些实施例中，图9的系统900生成比其他方法占据更小的区域的IC(例如，集成电路100、200、300B、400B或500B)的布局设计。
图10是根据本发明的至少一个实施例的集成电路(IC)制造系统1000以及与其相关联的IC制造流程的框图。
在图10中，IC制造系统1000包括在设计、开发和制造周期和/或与制造IC器件1060有关的服务中彼此交互的实体，诸如设计室1020、掩模室1030和IC厂商/制造商(“fab”)1040。系统1000中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并且向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室1020、掩模室1030和IC制造商1040中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室1020、掩模室1030和IC制造商1040中的两个或多个共存于共同设施中并且使用共同资源。
设计室(或设计团队)1020生成IC设计布局1022。IC设计布局1022包括为IC器件1060设计的各种几何图案。几何图案对应于构成IC器件1060的各种组件的金属、氧化物或半导体层的图案。各个层组合形成各个IC部件。例如，IC设计布局1022的部分包括各种IC部件，诸如将在半导体衬底(诸如硅晶圆)和设置在半导体衬底上的各个材料层中形成的有源区域、栅电极、源电极和漏电极、层间互连件的金属线或通孔以及用于形成接合焊盘的开口。设计室1020实施适当的设计工序以形成IC设计布局1022。设计工序包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局1022呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局1022可以用GDSII文件格式或DFII文件格式表示。
掩模室1030包括数据准备1032和掩模制造1034。掩模室1030使用IC设计布局1022来制造一个或多个掩模，用于根据IC设计布局1022制造IC器件1060的各个层。掩模室1030实施掩模数据准备1032，其中IC设计布局1022转换为代表性数据文件(“RDF”)。掩模数据准备1032将RDF提供给掩模制造1034。掩模制造1034包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)或半导体晶圆。IC设计布局1022由掩模数据准备1032操纵，以符合掩模写入器的特定特性和/或IC制造商1040的要求。在图10中，掩模数据准备1032和掩模制造1034示出为单独的要素。在一些实施例中，掩模数据准备1032和掩模制造1034可以统称为掩模数据准备。
在一些实施例中，掩模数据准备1032包括光学邻近校正(OPC)，OPC使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他工艺效应等引起的图像误差。OPC调整IC设计布局1022。在一些实施例中，掩模数据准备1032包括进一步的分辨率增强技术(RET)，诸如轴外照射、子分辨率辅助部件、相移掩模、其他合适的技术等或它们的组合。在一些实施例中，还使用逆光刻技术(ILT)，ILT将OPC视为逆成像问题。
在一些实施例中，掩模数据准备1032包括掩模规则检查器(MRC)，MRC使用一组掩模创建规则检查已经经受OPC中的工艺的IC设计布局，掩模创建规则包含某些几何和/或连接限制以确保足够的裕度，以解决半导体制造工艺中的可变性等。在一些实施例中，MRC修改IC设计布局1022以补偿掩模制造1034期间的限制，这可以撤消由OPC实施的部分修改以便满足掩模创建规则。
在一些实施例中，掩模数据准备1032包括光刻工艺检查(LPC)，LPC模拟将由IC制造商1040实施以制造IC器件1060的处理。LPC基于IC设计布局1022模拟该处理以创建模拟制造的器件，诸如IC器件1060。LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关的参数、与用于制造IC的工具相关的参数和/或制造工艺的其他方面。LPC考虑各种因素，诸如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因子等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局1022。
应当理解，为了清楚起见，已经简化了掩模数据准备1032的上述描述。在一些实施例中，数据准备1032包括诸如逻辑操作(LOP)的附加特征，以根据制造规则修改IC设计布局1022。另外，在数据准备1032期间施加于IC设计布局1022的工艺可以以各种不同的顺序实施。
在掩模数据准备1032之后并且在掩模制造1034期间，基于修改的IC设计布局制造掩模或掩模组。在一些实施例中，基于修改的IC设计布局，使用电子束(e束)或多个电子束的机制在掩模(光掩模或中间掩模)上形成图案。掩模可以用各种技术形成。在一些实施例中，使用二元技术形成掩模。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂布在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束(诸如紫外(UV)光束)由不透明区域阻挡并且传输通过透明区域。在一个示例中，二元掩模包括透明衬底(例如，熔融石英)和涂布在掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模。在相移掩模(PSM)中，在掩模上形成的图案中的各种部件配置为具有适当的相位差以提高分辨率和成像质量。在各个示例中，相移掩模可以是衰减PSM或交替PSM。由掩模制造1034生成的掩模用于各种工艺中。例如，这种掩模用于离子注入工艺中以在半导体晶圆中形成各个掺杂区域，用于蚀刻工艺中以在半导体晶圆中形成各个蚀刻区域和/或用于其他合适的工艺中。
IC制造商1040是IC制造业务，包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC制造商1040是半导体代工厂。例如，可能存在用于多个IC产品(前段制程(FEOL)制造)的前端制造的制造设施，而第二制造设施可以为IC产品(后段制程(BEOL)制造)的互连和封装提供后端制造，并且第三制造设施可以为代工业务提供其他服务。
IC制造商1040使用由掩模室1030制造的掩模(或多个掩模)来制造IC器件1060。因此，IC制造商1040至少间接地使用IC设计布局1022来制造IC器件1060。在一些实施例中，半导体晶圆1042由IC制造商1040使用掩模(或多个掩模)制造以形成IC器件1060。半导体晶圆1042包括硅衬底或其上形成有材料层的其他适当衬底。半导体晶圆还包括各个掺杂区域、介电部件、多级互连件等中的一个或多个(在随后的制造步骤中形成)。
系统1000示出为具有设计室1020、掩模室1030或IC制造商1040作为单独的成员或实体。然而，应理解，设计室1020、掩模室1030或IC制造商1040中的一个或多个是相同成员或实体的部分。
关于集成电路(IC)制造系统(例如，图10的系统1000)以及与其相关联的IC制造流程的细节可以在例如2016年2月9日授权的美国专利第9,256,709号、2015年10月1日公布的美国授权前公开号20150278429、2014年2月6日公布的美国授权前公开号20140040838以及2007年8月21日授权的美国专利第7,260,442号中找到，它们的全部内容结合于此作为参考。
例如，在美国专利第7,260,442号中，图11示出根据本发明实施例的制造系统的框图。掩模制造系统20包括至少一个处理工具21、检测工具23、控制器25、数据库24、以及制造执行系统(MES)26。
处理工具21用以处理至少一个掩模，其可以为曝光工具、烘烤工具、显影工具、蚀刻工具、或光阻剥除工具。
检测工具23是用以在掩模进行蚀刻后和/或光阻剥除后检测该掩模以得到蚀刻后检测和/或剥除后检测结果资料。
控制器25是用以针对处理工具21，执行前馈控制以及反馈控制。其接收检测工具23所得到的检测结果数据，并由数据库24中取得被处理的掩模的相关数据以及与掩模执行步骤所使用材料的相关数据。控制器25并产生处理工具21的处理模型，并根据该掩模的相关数据、处理使用的材料数据、及该检测结果数据校正该处理模型。控制器25并在处理工具21执行掩模处理程序的过程中，监测处理工具21的运作状况，将其运作状况与该处理模型比对，并据以实时调整处理工具21的参数设定，使得其能够以符合该处理模型的方式执行该掩模处理程序。
根据本实施例，上述掩模的相关数据、处理使用的材料数据、及该检测结果数据是储存于数据库24中。上述掩模的相关数据是可以为下列数据中至少一个：对应产品种类数据、掩模阶层数据、掩模等级数据、掩模光学校正数据、以及对应的客户数据等。上述材料数据则可以为下列数据中至少一个：光阻液种类数据、光阻液特性数据、光阻液衰减变化数据。
如图11所示，控制器25是与制造执行系统26链接，其产生处理工具21的处理模型，使得制造执行系统26根据该处理模型控制处理工具21的运作。其中该处理模型包括处理工具21的处理参数以及处理加工程序(recipe)。
图12A至图12B示出根据本发明实施掩模制造方法的流程图，该方法可以实施于上述掩模制造系统。图12A至图12B所示的掩模制造方法控制掩模制造系统中处理工具21的运作。而被控制的处理工具21可以为曝光工具、烘烤工具、显影工具、蚀刻工具、或光阻剥除工具。
图12A至图12B示出该方法首先提供材料数据及掩模数据(步骤S31)。该材料数据主要为在掩模制造过程中所使用的材料的相关数据，例如光阻液等。该掩模数据则是该掩模所对应的产品的相关数据。根据本实施例，上述掩模的相关数据、处理使用的材料数据、及该检测结果数据是储存于数据库24中，而数据库24则与控制器直接链接或透过网络与其链接。
然后，根据该材料数据及该掩模数据确定处理工具21的第一处理参数(步骤S32)。控制器25由数据库24中取得被处理的掩模的相关数据以及与掩模执行步骤所使用材料的相关数据，并据以确定处理工具21的第一处理参数。
然后，根据该第一处理参数执行第一掩模处理以处理第一掩模(步骤S33)。该第一掩模依序经由曝光工具、烘烤工具、显影工具、蚀刻工具、及光阻剥除工具进行曝光、烘烤、显影、蚀刻以及光阻剥除等处理。同时，在上述第一掩模处理处理的过程中，收集对应于该第一掩模处理的第一处理数据(步骤S34)。第一处理数据被传送至控制器25，使得能够根据该材料数据、该掩模数据该第一处理数据确定反馈校正数据(步骤S35)。该反馈校正资料是藉由统计分析方法计算而得。根据本实施例，该材料数据、该掩模数据该第一处理数据是根据其各自的特性，在统计分析过程中以名目变量或连续变量的方式呈现。例如，具有静态特性的材料数据(例如光阻液种类数据)以及掩模数据(例如产品种类数据)分别以不同的名目变量表示。而具有动态特性的材料数据(例如光阻液衰减变化数据)以及掩模数据(例如掩模光学校正数据)则是以对应的连续变量表示。上述名目变量以及连续变量是藉由变异数分析方法以及回归分析方法处理。然后，根据该反馈校正资料校正该第一处理参数以获得第二处理参数(步骤S36)。
然后，根据该第二处理参数，执行第二掩模处理以处理第二掩模(步骤S37)。
在上述步骤S33中执行上述第一掩模处理。当该第一掩模的线宽不符合预定的标准，则必须执行再蚀刻程序以修正该掩模的线宽，直到其符合该预定的标准为止。
参照图12B，其示出掩模处理的前馈控制。该方法利用其他掩模的检测结果来校正工具的处理参数。该方法首先提供前期检测结果(步骤S331)，其为掩模的光阻剥除后检测结果。再根据该第一检测数据及该前期检测数据产生前馈调整信号(步骤S333)。然后根据前馈调整数据产生再蚀刻处理参数(步骤S335)。然后，根据该再蚀刻处理参数，执行再蚀刻处理以处理该第一掩模(步骤S337)。图12B中所示出的方法是可以用以控制蚀刻工具或光阻剥除工具。
本发明还提供一种利用统计处理控制分析以实时控制掩模制造的方法，该方法如图13所示。该方法首先提供处理模型(步骤S41)，再根据该处理模型，以掩模制造工具执行掩模制造步骤以处理掩模(步骤S43)。并在工具运作的同时，监测该处理工具，以获得其运作信息(步骤S45)。然后，根据该处理模型与该运作数据执行错误检测分析(步骤S47)。并根据该错误检测分析结果，产生微调信号(步骤S48)。再根据该微调信号校正该处理工具的运作设定，使得该处理工具根据调整后的运作设定继续处理该掩模(步骤S49)。
上述图12A至图12B及图13的掩模制造控制方法可以分别实施或同时实施。
本领域普通技术人员将容易看出，所公开的一个或多个实施例实现了上述一个或多个优点。在阅读了前述说明书之后，普通技术人员将能够影响本文广泛公开的各种变化、等同物的替换和各种其他实施方式。因此，本文所授予的保护仅限于所附权利要求及其等同物中包含的定义。
本说明书的一个方面涉及集成电路。在一些实施例中，集成电路包括第一器件组、金属层组和头部电路。在一些实施例中，第一器件组配置为在第一电源电压上工作，并且位于集成电路的第一层上。在一些实施例中，金属层组位于第一层之上。在一些实施例中，金属层组包括第一金属层和第二金属层。在一些实施例中，第一金属层在至少第一方向和不同于第一方向的第二方向上延伸。在一些实施例中，头部电路位于第一器件组之上。在一些实施例中，头部电路的至少部分位于第一金属层和第二金属层之间。在一些实施例中，头部电路配置为耦合到具有不同于第一电源电压的第二电源电压的第二电压电源，并且配置为向第一器件组提供第一电源电压。在一些实施例中，集成电路还包括第二器件组，配置为在第二电源电压上工作，位于集成电路的第一层上并且耦合到第二电压电源。在一些实施例中，第一器件组对应于第一前段制程(FEOL)器件组，第二器件组对应于第二FEOL器件组，并且头部电路对应于后段制程(BEOL)器件组。在一些实施例中，第二器件组包括头部控制电路，头部控制电路与第一器件组相邻，耦合到头部电路，并配置成生成控制信号。在一些实施例中，集成电路还包括耦合在第一器件组和第二电压电源之间的互连件。在一些实施例中，互连件配置为在第一器件组和头部电路之间提供电连接。在一些实施例中，互连件包括嵌入介电材料的一个或多个层中的金属层组。在一些实施例中，金属层组的第一金属层对应于最顶部金属层，金属层组的第二金属层与最顶部金属层相邻。在一些实施例中，介电材料的一个或多个层包括选自由SiN、SiCN和它们的混合物组成的组的至少一种材料。在一些实施例中，金属层组包括一个或多个层，所述一个或多个层包括选自由Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi和它们的混合物组成的组的至少一种材料。在一些实施例中，头部电路包括晶体管。在一些实施例中，晶体管包括对应于金属层组的第二金属层的部分的栅极、耦合到第二电源电压的源极以及耦合到第一器件组的漏极，并且配置为向第一器件组提供第一电源电压。在一些实施例中，栅极配置为从控制电路接收控制信号。在一些实施例中，头部电路还包括位于栅极和金属层组的第一金属层之间的介电层、位于介电层之上的栅极介电层、位于栅极介电层之上的半导体层以及位于沟道层上方的硬掩模层。在一些实施例中，介电层包括选自由SiN、SiCN和它们的混合物组成的组中的至少一种。在一些实施例中，栅极介电层包括选自由SiO2、Al2O3和它们的混合物组成的组中的至少一种材料。在一些实施例中，半导体层包括选自由ZnO、In-Ga-Zn-O和它们的混合物组成的组中的至少一种材料。在一些实施例中，硬掩模层包括选自由SiO2、Si3N4和它们的混合物组成的组中的至少一种材料。
本说明书的另一方面涉及集成电路。在一些实施例中，集成电路包括第一器件组、第二器件组和互连件。在一些实施例中，第一器件组配置为在第一电源电压上工作，并且位于集成电路的第一层上。在一些实施例中，第二器件组配置为在不同于第一电源电压的第二电源电压上工作，并且位于集成电路的第一层上。在一些实施例中，互连件耦合到第一器件组和第二器件组。在一些实施例中，互连件包括位于第一层级之上的头部开关。在一些实施例中，头部开关耦合到具有第二电源电压的第二电压电源，并且配置为向第一器件组提供第一电源电压。在一些实施例中，头部开关包括栅极区域。在一些实施例中，栅极区域在至少第一方向和不同于第一方向的第二方向上延伸。在一些实施例中，栅极区域包括第一部分、第二部分、第三部分、第四部分和第五部分。在一些实施例中，第一部分在第一方向上延伸。在一些实施例中，第二部分在第一方向上延伸并且在至少第二方向上与第一部分分隔开。在一些实施例中，第三部分在第二方向上延伸并且耦合在第一部分的第一端和第二部分的第一端之间。在一些实施例中，第四部分在第一方向上延伸，并且在第一方向上与第一部分分隔开，并且在至少第二方向上与第三部分分隔开。在一些实施例中，第五部分在第二方向上延伸并且耦合在第二部分的第二端和第四部分的第一端之间。在一些实施例中，互连件包括第一导电区域、第二导电区域和第三导电区域。在一些实施例中，第一导电区域耦合到第二电压电源和头部开关的源极，并且在至少第一方向和第二方向上延伸。在一些实施例中，第二导电区域耦合到第二电压电源和头部开关的漏极，并且在至少第一方向和第二方向上延伸。在一些实施例中，第三导电区域耦合到参考电压电源与第一器件组和第二器件组，并且在至少第一方向和第二方向上延伸。在一些实施例中，栅极区域位于第一导电区域和第二导电区域之间，并且第二导电区域位于第三导电区域和栅极区域之间。在一些实施例中，第一导电区域包括在第一方向上延伸的第一导电部分和耦合到第一导电部分的第一导电部分组。在一些实施例中，第一导电部分组的第一段在第二方向上延伸，并且第一导电部分组的第二段在与第二方向相反的第三方向上延伸。在一些实施例中，第一导电部分组的第一段在第一方向上与第一导电部分组的第二段分隔开。在一些实施例中，第三导电区域包括在第一方向上延伸的第二导电部分和耦合到第二导电部分的第二导电部分组。在一些实施例中，第二导电部分组的第一段在第二方向上延伸。在一些实施例中，第二导电部分组的第二段在第三方向上延伸。在一些实施例中，第二导电部分组的第一段在第一方向上与第二导电部分组的第二段分隔开。在一些实施例中，第二导电区域包括第一导电部分、第二导电部分、第三导电部分、第四导电部分和第五导电部分。在一些实施例中，第一导电部分在第一方向上延伸。在一些实施例中，第二导电部分在第一方向上延伸并且在至少第二方向上与第一导电部分分隔开。在一些实施例中，第三导电部分在第二方向上延伸并且耦合在第一导电部分的第一端和第二导电部分的第一端之间。在一些实施例中，第四导电部分在第一方向上延伸，在第一方向上与第一导电部分分隔开，并且在至少第二方向上与第三导电部分分隔开。在一些实施例中，第五导电部分在第二方向上延伸并且耦合在第二导电部分的第二端和第四导电部分的第一端之间。在一些实施例中，第一导电区域、第二导电区域或栅极区域包括第一导电部分、第二导电部分、第三导电部分和第四导电部分。在一些实施例中，第一导电部分在第一方向上延伸。在一些实施例中，第二导电部分在第一方向上延伸并且在第二方向上与第一导电部分分隔开。在一些实施例中，第三导电部分在第二方向上延伸并且耦合在第一导电部分的第一端和第二导电部分的第一端之间。在一些实施例中，第四导电部分在第二方向上延伸，在第一方向上与第三导电部分分隔开，并且耦合在第一导电部分的第二端和第二导电部分的第二端之间。在一些实施例中，第三导电区域包括第五导电部分。在一些实施例中，至少第一导电区域、第二导电区域、第三导电区域或栅极区域具有矩形形状。在一些实施例中，第二导电区域包围第三导电区域的外围。在一些实施例中，栅极区域包围第二导电区域的外围。在一些实施例中，第一导电区域包围栅极区域的外围。在一些实施例中，第三导电区域位于第二导电区域、栅极区域和第一导电区域中的每个的中心处。在一些实施例中，至少第一导电区域、第二导电区域、第三导电区域或栅极区域具有八边形形状。
本说明书的又一方面涉及一种形成集成电路的方法。在一些实施例中，该方法包括在衬底中形成至少第一器件组或第二器件组，在第一器件组或第二器件组上方形成互连结构，以及在互连结构上沉积导电结构组。在一些实施例中，第一器件组配置为在第一电源电压上工作，并且第二器件组配置为在不同于第一电源电压的第二电源电压上工作。在一些实施例中，形成互连结构包括在第一器件组或第二器件组上方沉积绝缘层组，蚀刻绝缘层组从而形成沟槽组，在沟槽组内沉积至少导电材料，从而形成金属层组，以及在金属层组的第一金属层和第二金属层之间形成头部电路的至少部分。在一些实施例中，头部电路的该部分在第一方向和不同于第一方向的第二方向上延伸。在一些实施例中，头部电路配置为耦合到具有第二电源电压的第二电压电源，并且配置为向第一器件组提供第一电源电压。在一些实施例中，导电结构组电耦合到至少第一器件组或第二器件组。在一些实施例中，形成头部电路的至少部分还包括在沟槽组的沟槽内沉积第一导电部分，从而形成头部电路的栅极，该栅极是金属层组的第二金属层的部分的部分，并且栅极在至少第一方向和不同于第一方向的第二方向上延伸。在一些实施例中，形成头部电路的至少部分还包括在栅极上沉积介电层，在介电层上沉积栅极介电层，在栅极介电层上沉积半导体层以及在半导体层上沉积硬掩模层。在一些实施例中，形成头部电路的至少部分还包括在介电层的第一部分之上沉积第二导电部分，从而形成头部电路的源极端子，源极端子是金属层组的第一金属层的第一部分的部分，并且耦合到第二电源电压。在一些实施例中，形成头部电路的至少部分还包括在介电层的第二部分之上沉积第三导电部分，从而形成头部电路的漏极端子，漏极端子是金属层组的第一金属层的第二部分的部分，漏极端子耦合到至少第一器件组，并且配置为向至少第一器件组提供第一电源电压。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路，包括：
第一器件组，配置为在第一电源电压上工作，并且位于集成电路的第一层上；
金属层组，位于所述第一层之上，所述金属层组包括第一金属层和第二金属层，自顶向下看，所述第一金属层在至少第一方向和不同于所述第一方向的第二方向上曲折延伸；
头部电路，位于所述第一器件组之上，所述头部电路的至少部分位于所述第一金属层和所述第二金属层之间，所述头部电路配置为耦合到具有与所述第一电源电压不同的第二电源电压的第二电压电源，并且配置为向所述第一器件组提供所述第一电源电压；以及
互连件，耦合在所述第一器件组和所述第二电压电源之间，所述互连件配置为在所述第一器件组和所述头部电路之间提供电连接，并且所述互连件包括嵌入介电材料的一个或多个层中的所述金属层组，
其中，所述互连件包括：
第一导电区域，耦合到所述第二电压电源和所述头部电路，并且自顶向下看，在至少所述第一方向和所述第二方向上曲折延伸；
第二导电区域，耦合到所述第一电源电压和所述头部电路，并且自顶向下看，在至少所述第一方向和所述第二方向上曲折延伸；
第三导电区域，耦合到参考电压电源和所述第一器件组，并且自顶向下看，在至少所述第一方向和所述第二方向上曲折延伸。
2.根据权利要求1所述的集成电路，还包括：
第二器件组，配置为在所述第二电源电压上工作，位于所述集成电路的所述第一层上并且耦合到所述第二电压电源。
3.根据权利要求2所述的集成电路，其中，
所述第一器件组对应于第一前段制程(FEOL)器件组；
所述第二器件组对应于第二前段制程器件组；并且
所述头部电路对应于后段制程(BEOL)器件组。
4.根据权利要求2所述的集成电路，其中，所述第二器件组包括：
头部控制电路，与所述第一器件组相邻，耦合到所述头部电路，并配置为生成控制信号。
5.根据权利要求1所述的集成电路，其中，所述第二电压电源位于所述集成电路的外部。
6.根据权利要求4所述的集成电路，其中，
所述金属层组的所述第一金属层对应于最顶部金属层；并且
所述金属层组的所述第二金属层与所述最顶部金属层相邻。
7.根据权利要求5所述的集成电路，其中，
所述介电材料的一个或多个层包括选自由SiN、SiCN和它们的混合物组成的组的至少一种材料；并且
所述金属层组包括包含选自由Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi和它们的混合物组成的组的至少一种材料的一个或多个层。
8.根据权利要求1所述的集成电路，其中，所述头部电路包括：
晶体管，包括：
栅极，为所述金属层组的所述第二金属层的部分，所述栅极配置为从控制电路接收控制信号；
源极，耦合到所述第二电源电压和所述第一导电区域；以及
漏极，耦合到所述第一器件组和所述第二导电区域，并且配置为向所述第一器件组提供所述第一电源电压。
9.根据权利要求8所述的集成电路，其中，所述头部电路还包括：
介电层，位于所述栅极和所述金属层组的所述第一金属层之间；
栅极介电层，位于所述介电层之上；
半导体层，位于所述栅极介电层之上；以及
硬掩模层，位于沟道层上方。
10.根据权利要求9所述的集成电路，其中，
所述介电层包括选自由SiN、SiCN和它们的混合物组成的组中的至少一种；
所述栅极介电层包括选自由SiO2、Al2O3和它们的混合物组成的组中的至少一种材料；
所述半导体层包括选自由ZnO、In-Ga-Zn-O和它们的混合物组成的组中的至少一种材料；并且
所述硬掩模层包括选自由SiO2、Si3N4和它们的混合物组成的组中的至少一种材料。
11.一种集成电路，包括：
第一器件组，配置为在第一电源电压上工作，并且位于所述集成电路的第一层上；
第二器件组，配置为在不同于所述第一电源电压的第二电源电压上工作，并且位于所述集成电路的所述第一层上；以及
互连件，耦合到所述第一器件组和所述第二器件组，所述互连件包括：
头部开关，位于所述第一层之上，所述头部开关耦合到具有所述第二电源电压的第二电压电源，并且配置为向所述第一器件组提供所述第一电源电压，所述头部开关包括栅极区域，自顶向下看，所述栅极区域在所处层级的平面上沿至少第一方向和不同于所述第一方向的第二方向上曲折延伸，
其中，所述互连件包括：
第一导电区域，耦合到所述第二电压电源和所述头部开关的源极，并且自顶向下看，在至少所述第一方向和所述第二方向上曲折延伸；
第二导电区域，耦合到所述第一电源电压和所述头部开关的漏极，并且自顶向下看，在至少所述第一方向和所述第二方向上曲折延伸；和
第三导电区域，耦合到参考电压电源与所述第一器件组和所述第二器件组，并且自顶向下看，在至少所述第一方向和所述第二方向上曲折延伸，
其中，所述栅极区域位于所述第一导电区域和所述第二导电区域之间，并且所述第二导电区域位于所述第三导电区域和所述栅极区域之间。
12.根据权利要求11所述的集成电路，其中，自顶向下看，所述栅极区域包括：
第一部分，在所述第一方向上延伸；
第二部分，在所述第一方向上延伸并且在至少所述第二方向上与所述第一部分分隔开；
第三部分，在所述第二方向上延伸并且耦合在所述第一部分的第一端和所述第二部分的第一端之间；
第四部分，在所述第一方向上延伸，并且在所述第一方向上与所述第一部分分隔开，并且在至少所述第二方向上与所述第三部分分隔开；以及
第五部分，在所述第二方向上延伸并且耦合在所述第二部分的第二端和所述第四部分的第一端之间。
13.根据权利要求11所述的集成电路，其中，所述第二电压电源位于所述集成电路的外部。
14.根据权利要求11所述的集成电路，其中，自顶向下看，
所述第一导电区域包括：
第一导电部分，在所述第一方向上延伸；
第一导电部分组，耦合到所述第一导电部分，所述第一导电部分组的第一段在所述第二方向上延伸，并且所述第一导电部分组的第二段在与所述第二方向相反的第三方向上延伸，所述第一导电部分组的所述第一段在所述第一方向上与所述第一导电部分组的所述第二段分隔开；并且
所述第三导电区域包括：
第二导电部分，在所述第一方向上延伸；
第二导电部分组，耦合到所述第二导电部分，所述第二导电部分组的第一段在所述第二方向上延伸，并且所述第二导电部分组的第二段在所述第三方向上延伸，所述第二导电部分组的所述第一段在所述第一方向上与所述第二导电部分组的所述第二段分隔开。
15.根据权利要求11所述的集成电路，其中，自顶向下看，所述第二导电区域包括：
第一导电部分，在所述第一方向上延伸；
第二导电部分，在所述第一方向上延伸并且在至少所述第二方向上与所述第一导电部分分隔开；
第三导电部分，在所述第二方向上延伸并且耦合在所述第一导电部分的第一端和所述第二导电部分的第一端之间；
第四导电部分，在所述第一方向上延伸，在所述第一方向上与所述第一导电部分分隔开，并且在至少所述第二方向上与所述第三导电部分分隔开；以及
第五导电部分，在所述第二方向上延伸并且耦合在所述第二导电部分的第二端和所述第四导电部分的第一端之间。
16.根据权利要求11所述的集成电路，其中，自顶向下看，
所述第一导电区域、所述第二导电区域或所述栅极区域包括：
第一导电部分，在所述第一方向上延伸；
第二导电部分，在所述第一方向上延伸并且在所述第二方向上与所述第一导电部分分隔开；
第三导电部分，在所述第二方向上延伸并且耦合在所述第一导电部分的第一端和所述第二导电部分的第一端之间；以及
第四导电部分，在所述第二方向上延伸，在所述第一方向上与所述第三导电部分分隔开，并且耦合在所述第一导电部分的第二端和所述第二导电部分的第二端之间；
所述第三导电区域包括：
第五导电部分；
其中，至少所述第一导电区域、所述第二导电区域、所述第三导电区域或所述栅极区域具有矩形形状。
17.根据权利要求11所述的集成电路，其中，自顶向下看，
所述第二导电区域包围所述第三导电区域的外围；
所述栅极区域包围所述第二导电区域的外围；
所述第一导电区域包围所述栅极区域的外围；
所述第三导电区域位于所述第二导电区域、所述栅极区域和所述第一导电区域中的每个的中心处；并且
至少所述第一导电区域、所述第二导电区域、所述第三导电区域或所述栅极区域具有八边形形状。
18.一种形成集成电路(IC)的方法，所述方法包括：
在衬底中形成至少第一器件组或第二器件组，所述第一器件组配置为在第一电源电压上工作，并且所述第二器件组配置为在不同于所述第一电源电压的第二电源电压上工作；
在所述第一器件组或所述第二器件组上方形成互连结构，形成所述互连结构包括：
在所述第一器件组或所述第二器件组上方沉积绝缘层组；
蚀刻所述绝缘层组，从而形成沟槽组；
在所述沟槽组内沉积至少导电材料，从而形成金属层组；和
在所述金属层组的第一金属层和第二金属层之间形成头部电路的至少部分，自顶向下看，所述头部电路的所述至少部分在第一方向和不同于所述第一方向的第二方向上曲折延伸，所述头部电路配置为耦合到具有所述第二电源电压的第二电压电源，并且配置为向所述第一器件组提供所述第一电源电压；以及
在所述互连结构上沉积导电结构组，所述导电结构组电耦合到至少所述第一器件组或所述第二器件组，
其中，所述互连结构包括：
第一导电区域，耦合到所述第二电压电源和所述头部电路的所述至少部分，并且自顶向下看，在至少所述第一方向和所述第二方向上曲折延伸；
第二导电区域，耦合到所述第一电源电压和所述头部开关的所述至少部分，并且自顶向下看，在至少所述第一方向和所述第二方向上曲折延伸；和
第三导电区域，耦合到参考电压电源与所述第一器件组或所述第二器件组，并且自顶向下看，在至少所述第一方向和所述第二方向上曲折延伸。
19.根据权利要求18所述的方法，其中，形成所述头部电路的所述至少部分还包括：
在所述沟槽组的沟槽内沉积第一导电部分，从而形成所述头部电路的栅极，所述栅极是所述金属层组的所述第二金属层的部分，自顶向下看，所述栅极在所处平面内沿至少所述第一方向和不同于所述第一方向的所述第二方向上曲折延伸；
在所述栅极上沉积介电层；
在所述介电层上沉积栅极介电层；
在所述栅极介电层上沉积半导体层；以及
在所述半导体层上沉积硬掩模层。
20.根据权利要求19所述的方法，其中，形成所述头部电路的所述至少部分还包括：
在所述介电层的第一部分之上沉积第二导电部分，从而形成所述头部电路的源极端子，所述源极端子是所述金属层组的所述第一金属层的第一部分的部分，并且耦合到所述第二电源电压和所述第一导电区域；
在所述介电层的第二部分之上沉积第三导电部分，从而形成所述头部电路的漏极端子，所述漏极端子是所述金属层组的所述第一金属层的第二部分的部分，所述漏极端子耦合到至少所述第一器件组和所述第二导电区域，并且配置为向至少所述第一器件组提供所述第一电源电压。
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