KR101682779B1 - 게이팅된 도메인의 부하 조건들에 기초하여 게이팅된 도메인의 활성 상태 동안 전력 게이트들을 제어하기 위한 방법들 및 시스템들 - Google Patents

게이팅된 도메인의 부하 조건들에 기초하여 게이팅된 도메인의 활성 상태 동안 전력 게이트들을 제어하기 위한 방법들 및 시스템들 Download PDF

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Abstract

회로 내의 부하 변경들에 응답하여 전력-게이팅된 회로의 활성 상태 동안 공급 그리드 및 전력-게이팅된 그리드 사이의 저항을 조정하여 비교적 일정한 IR 드룹(droop)을 유지하기 위한 방법들 및 시스템들. 전력 게이트(PG)들의 서브세트는 게이팅된 전력 분배 그리드에서 모니터링되고 그리고/또는 전력-게이팅된 회로 내의 트랜지스터 게이트에 근접할 수 있는 부하 인자, 예를 들어, 전압의 변경에 기초하여 선택적으로 인에이블 및 디스에이블될 수 있다. 조정은, 연속적인 근사화 또는 CMS 소프트웨어를 이용하는 것과 같이, 모니터링된 전압 및 기준 사이의 차이를 최소화하도록 수행될 수 있다. PG 서브세트들은 집적 회로(IC) 다이의 하나 이상의 층들 내에 분배될 수 있고, 위치에 기초하여 선택적으로 인에이블/디스에이블될 수 있다. PG들은 IC 다이의 금속층들 내에서와 같이, 집적 회로(IC) 다이의 하부층들 내에서 구현될 수 있다.

Description

게이팅된 도메인의 부하 조건들에 기초하여 게이팅된 도메인의 활성 상태 동안 전력 게이트들을 제어하기 위한 방법들 및 시스템들{METHODS AND SYSTEMS TO CONTROL POWER GATES DURING AN ACTIVE STATE OF A GATED DOMAIN BASED ON LOAD CONDITIONS OF THE GATED DOMAIN}
집적 회로 다이는, 전력 게이팅이라고 지칭되는, 전력이 선택적으로 인가되고 중단될 수 있는 하나 이상의 게이팅된 전력 도메인들을 포함할 수 있다. 통상적으로, 전력 게이팅은 게이팅된 전력 도메인의 회로가 요구되지 않을 때 전력을 보존하기 위해 전체 게이팅된 전력 도메인을 간헐적으로 디스에이블하거나 또는 비활성화하는데 사용된다. 이는 게이팅된 전력 도메인을 슬립 모드 또는 슬립 상태에 두는 것으로서 지칭될 수 있다.
전력 게이트들은 전원과 게이팅된 전력 분배 그리드(게이팅된 그리드) 사이의 내재적인 저항을 제시한다. 옴의 법칙(Ohm's Law)에 따르면, 게이팅된 그리드 전압은 전력 게이트들의 저항 및 대응하는 게이팅된 전력 도메인의 전류 소모에 기초하여 전원 전압과는 상이할 수 있다.
전원 전압은 예상되는 부하 조건들에 기초하여 설정될 수 있다. 주의 없이, 최대 부하 조건들 또는 최대 전류 소모가 가정될 수 있다. 그러나, 동작 동안, 게이팅된 전력 도메인은 게이팅된 그리드로부터 예상된 것보다 적은 전류를 끌어낼 수 있고, 및/또는 전류 도출은 시간에 따라 달라질 수 있다.
게이팅된 전력 도메인이 예상된 것보다 적은 전류를 끌어낼 때, 대응하는 전력 게이트들에 걸친 전압 강하가 예상된 것보다 적다. 그 결과, 게이팅된 그리드 전압은 목표 게이팅된 전압보다 높을 수 있다. 게이팅된 전압이 높을수록, 게이팅된 전력 도메인의 성능을 반드시 향상시킬 필요는 없을 수 있으며, 누설 및/또는 활성 전력 소모를 통해 전력 효율성을 감소시킬 수 있다.
도 1은 감지된 피드백에 기초하여 게이팅된 전력 도메인의 활성 상태 동안 전력 게이트들의 서브세트들을 선택적으로 인에이블 및 디스에이블하기 위한 제어 시스템을 포함하는 집적 회로(IC) 시스템의 블록도이다.
도 2는 기판 및 IC 다이를 포함하는, IC 시스템의 일부분의 횡단면 블록도이다.
도 3은 IC 다이의 전력 분배 시스템의 일부분의 하향 지향 뷰의 도면이다.
도 4는 도 3에 예시된 전력 분배 시스템의 횡단면 측면도이다.
도 5는 전력 게이트 및 제어 로직의 일부분의 회로도이다.
도 6은 감지된 피드백에 기초하여 게이팅된 전력 도메인의 활성 상태 동안 전력 게이트들의 서브세트들을 선택적으로 인에이블 및 디스에이블시키기 위한 다른 제어 시스템의 블록도이다.
도 7은 복수의 게이팅된 전력 도메인들을 갖는 프로세서 시스템의 블록도이다.
도 8은 게이팅된 전력 도메인의 활성 상태 동안 전력 게이트들을 제어하는 방법의 흐름도이다.
도 9는 게이팅된 전력 도메인의 활성 상태 동안 인에이블된 전력 게이트들의 수를 조정하는 방법의 흐름도이다.
도 10은 게이팅된 전력 도메인의 활성 상태 동안 인에이블된 전력 게이트들의 수를 조정하고, 모든 전력 게이트들을 간헐적으로 디스에이블하여 게이팅된 전력 도메인을 비활성 상태에 두는 방법의 흐름도이다.
도면들에서, 참조 번호의 가장 왼쪽 숫자(들)는 참조 번호가 처음 나타나는 도면을 식별한다.
게이팅된 전력 도메인의 부하 조건에 기초하여 게이팅된 전력 도메인의 활성 상태 동안 전력 게이트들의 개별 서브세트들을 선택적으로 인에이블 및 디스에이블시키기 위한 방법들 및 시스템들이 본원에 개시된다.
또한, 게이팅된 전력 도메인 내의 전류 소모의 변경들에 응답하여, 공급 전압과 게이팅된 전력 도메인 전압 사이의 유효 저항을 조정하기 위한 방법들 및 시스템들이 본원에 개시된다.
게이팅된 전력 도메인의 동작 전압을 목표 전압과 실질적으로 동일하게 유지하기 위한 방법들 및 시스템들이 본원에 개시된다.
본원에 개시된 방법들 및 시스템들은 실시간으로 트랜지스터 게이트들에서의 단기 초과 전압을 관리하도록, 예를 들어, 게이팅된 전력 도메인의 동작 상태 또는 P 상태 동안 실시간 게이트 전압 레귤레이션을 제공하도록 구현될 수 있다.
도 1은 게이팅된 전력 도메인의 전력 게이트들의 서브세트들을 선택적으로 인에이블 및 디스에이블시키기 위한 집적 회로(IC) 시스템(100)의 블록도이다.
IC 시스템(100)은 기판(102)에 부착되거나 장착될 수 있는 IC 다이(104)를 포함한다.
IC 다이(104)는 본원에서 공급 전압 VCC로서 표기된, 전기 전력을 기판(102)으로부터 수신하기 위한 전원 분배 네트워크 또는 그리드(공급 그리드(106))를 포함할 수 있다. VCC는 온-다이 또는 오프-다이 전력 관리 시스템에 의해 레귤레이트될 수 있다. VCC는 게이팅되지 않은 공급에 대응할 수 있다.
IC 다이(104)는 소스 그리드(106)를 게이팅된 전력 분배 네트워크 또는 그리드(게이팅된 그리드)(112)에 결합시키기 위한 전력 게이트(PG)들(110-1 내지 110-k)을 더 포함한다. 게이팅된 그리드(112)와 연관된 모든 전력 게이트들의 총계는, 본원에서 세트로 지칭되며, PG 세트(108)로서 도 1에 예시될 수 있다.
PG들(110)은 하나 이상의 클러스터들 또는 스트립들에서 구현될 수 있고, 및/또는 IC 다이(104)의 회로 사이에 분배될 수 있고, 및/또는 IC 다이(104)의 하나 이상의 층들 또는 레벨들 내에 분배될 수 있다. PG들(110)은 도 2 내지 도 8 중 하나 이상을 참조하여 후술되는 바와 같이 구현될 수 있다. 그러나 PG들(110)은 본원의 예시들에 제한되지 않는다.
게이팅된 그리드(112)는 게이팅된 VCC 또는 VCCG로서 본원에 예시된 전기 전력을 회로(114)에 제공할 수 있다. 게이팅된 그리드(112) 및 회로(114)는 게이팅된 전력 도메인으로서 지칭될 수 있고, 회로(114)는 게이팅된 전력 도메인 회로 또는 게이팅된 회로로서 지칭될 수 있다.
IC 다이(104)는, VCC 및 VCCG에 대한 기준을 제공하기 위해, 본원에서 VSS로 예시된, 전원 리턴 네트워크 또는 그리드(리턴 그리드)(116)를 더 포함할 수 있다. VCC 또는 VCCG는 양의 전압들에 대응할 수 있고, VSS는 0 볼트 또는 접지에 대응할 수 있다. 그러나, 본원에 개시된 방법들 및 시스템이 이 예시들에 제한되지 않는다.
IC 다이(104)는 리턴 그리드(116)를 게이팅된 리턴 그리드에 결합시키기 위한 전력 게이트들의 세트를 더 포함할 수 있다.
IC 다이(104)는, 도 10을 참조하여 후술되는 바와 같이, 하나 이상의 추가적인 게이팅된 전력 도메인들을 제공하기 위해 전력 게이트들의 하나 이상의 추가적인 세트들 및 대응하는 게이팅된 전력 분배 그리드들을 포함할 수 있다.
PG 세트(108)는 예를 들어, 회로(114)를 비활성 또는 슬립 상태에 두기 위해, 공급 그리드(106)로부터 게이팅된 그리드(112)를 접속해제시키도록 제어가능할 수 있다.
PG 서브세트들(118)로서 본원에 예시된, 전력 게이트들(110)의 서브세트는, 회로(114)의 활성 또는 동작 상태 동안 공급 그리드(106)를 게이팅된 그리드(112)에 결합시키도록 개별적으로 제어가능할 수 있다.
도 1에서, 시스템(100)은 전력 게이트들의 개별 서브세트들(PG 서브세트들)(118-1 내지 118-n)을, 대응하는 인에이블 제어들(120-1 내지 120-n)을 이용하여, 선택적으로 인에이블 및 디스에이블 시키기 위한 제어 시스템(122)을 포함한다.
제어 시스템(122)은 PG 서브세트들(118)을 제어하여 부하의 변동들 또는 회로(114)의 전류 도출에 대하여 VCCG를 목표 동작 전압에서 유지하도록 구현될 수 있다.
예를 들어, 회로(114)에 의해 도출된 전류가 감소할 때, PG 세트(108)에 걸친 전압 강하가 감소한다. 그 결과, VCCG는 목표 전압보다 높을 수 있다. 이 상황에서, 제어 시스템(122)은 인에이블된 PG 서브세트들(118)의 수를 감소시켜, PG 세트(108)에 의해 제시된 저항을 증가시킬 수 있다. 이는 PG 세트(108)에 걸친 전압 강하를 증가시켜 VCCG를 목표 레벨에서 유지시킨다.
반면, 회로(114)에 의해 도출된 전류가 증가할 때, 제어 시스템(122)은 인에이블된 PG 서브세트들(118)의 수를 증가시켜 PG 세트(108)에 의해 표시된 저항을 감소시킬 수 있다. 이는 PG 세트(108)에 걸친 전압 강하를 감소시켜 VCCG를 목표 레벨에서 유지시킨다.
PG 세트(108)의 저항은 다음과 같이 표현될 수 있다:
Figure 112014053657050-pct00001
따라서, 제어 시스템(122)은 예상되는 전류 소모(예를 들어, 최대 전류 소모)와 실시간 또는 순시 전류 소모 사이의 차이들을 동적으로 보상하도록 구현될 수 있다. PG 서브세트(118)의 동적 제어는 회로(114)의 일정한 전체 IR 드룹(droop)을 유지하는 것을 보조할 수 있다.
모든 PG들(110)보다는 적은 PG들(110)이 회로(114)의 동작 상태 동안 인에이블되는 경우, VCCG가 이미 목표 레벨에 있으므로, 제어 시스템(122)은, 전하-공유-기반 음의 공급 전압 과도의 위험 없이, 실질적으로 순시적으로, PG 세트(108)를 가장 높은 도전 상태(즉, 모든 PG 서브세트들(118)이 인에이블됨)로 복귀할 수 있다. 가장 높은 도전 상태로의 복귀는, 예를 들어, 하나의 클록 사이클 내에 수행될 수 있고, 하나 이상의 글로벌 또는 시스템 클록 게이팅 신호들을 이용하여 동기화될 수 있다.
도 1에서, 시스템(100)은 회로(114)의 부하 조건을 감지하고, 대응하는 감지된 피드백(132)을 제공하기 위한 하나 이상의 센서들(130)을 포함할 수 있다. 센서(130)는 VCCG를 감지하기 위한 전압 센서를 포함할 수 있다. 센서(130)는 게이팅된 그리드(112)에 물리적으로 가깝게 및/또는 회로(114) 내의 트랜지스터 게이트에 가깝게 위치될 수 있다. 복수의 피드백 센서들(130)은, 구현될 때, 회로(114) 사이를 포함하는, IC 다이(104)의 하나 이상의 층들 또는 레벨들 내에 분산될 수 있다.
제어 시스템(122)은 감지된 피드백(132)을 VCCG의 목표 값을 나타낼 수 있는 기준 값(134)과 비교하기 위한 비교기(124)를 포함할 수 있다. 예시적인 기준 값들(134)은 도 6을 참조하여 후술된다.
제어 시스템(122)은 비교기(124)로부터의 비교 결과들(126)에 기초하여 인에이블 제어들(120)을 선택적으로 구성하기 위한 결정 시스템(128)을 더 포함한다.
PG 서브세트들(118)이 분배될 때, 결정 시스템(128)은 PG 서브세트들의 위치에 부분적으로 기초하여 PG 서브세트들(118)을 선택적으로 인에이블 및 디스에이블시키도록 구현될 수 있다. 즉, 제어 시스템(122)은 IC 다이(104)의 하나 이상의 층들 내에 PG 세트(108)의 저항 또는 컨덕턴스를 분배하도록 구현될 수 있다.
제어 시스템(122)은 도 1에 예시된 바와 같이 IC 다이(104) 내에 구현될 수 있다. 대안적으로, 제어 시스템(122) 또는 그 일부분은 오프-다이로 및/또는 시스템(100)에 대해 외부에 구현될 수 있다.
제어 시스템(122)은 도 6을 참조하여 더 후술되는 바와 같이, 하드웨어, 소프트웨어 및 이들의 조합들에서 구현될 수 있다.
하나 이상의 전력 게이트들(110)은 하나 이상의 종래의 전력 게이트 구성들에 따라 구현될 수 있고, 회로(114)와 연관된 하나 이상의 층들 내에 제조될 수 있다.
도 2는 기판(202) 및 IC 다이(204)를 포함하는, IC 시스템(200)의 일부분의 횡단면 블록도이다.
기판(202)은 비아들(227)을 통해 IC 다이(204)에, 공급 전압 또는 게이팅되지 않은 전압 VCC를 제공하기 위해 전기적으로 도전성인 재료(203)를 포함할 수 있다. 기판(202)은 공급 리턴 또는 VSS를 제공하기 위해 추가적인 전기적으로 도전성인 재료를 포함할 수 있다. 기판(202)은 구조적 지지 재료(207)를 더 포함할 수 있다.
IC 다이(204)는 VCC를 분배하기 위해 금속층들(223) 내에 게이팅되지 않은 전력 분배 그리드를 포함할 수 있다.
IC 다이(204)는 비아들(218)로부터의 및/또는 게이팅되지 않은 전력 분배 그리드로부터의 공급 전압 VCC를 게이팅된 그리드(212)에 결합시키기 위해 전력 게이트들의 복수의 서브세트들(PG 서브세트들)(218)을 포함할 수 있다. 전력 게이트들(218)의 클러스터들 또는 스트립들은 회로(225)에 걸쳐 분배될 수 있다.
게이팅된 그리드(212)는 도 3을 참조하여 후술되는 바와 같이, 하나 이상의 금속층들(223) 내에서 구현될 수 있다.
도 3은 본원에서 M6으로 표기된, IC 다이의 금속층의 표면을 향해 지향된 전력 분배 시스템(300)의 일부분의 예시이다.
도 3은 금속 M6 내의 그리드 엘리먼트들, 및 본원에서 M7로서 표기된 하위층 내의 그리드 엘리먼트들을 포함한다. 층 M6 내의 그리드 엘리먼트들은 수평으로 도시되며, 층 M7 내의 그리드 엘리먼트들은 수직으로 도시된다. 수평 및 수직 도식들은 단지 예시적인 목적을 위한 것이다. 본원에 개시된 방법들 및 시스템들은 도 3의 예시에 제한되지 않는다.
도 4는 전력 분배 시스템(300)의 횡단면 블록도이다.
도 3 및 도 4의 예시들에서, 층들(M6 및 M7) 각각은, VCC, VCCG, 및 VSS로서 본원에 각각 예시된, 공급 그리드, 게이팅된 그리드, 및 리턴 그리드의 엘리먼트들을 포함한다. 공급 그리드, 게이팅된 그리드, 및/또는 리턴 그리드의 엘리먼트들은 IC 다이의 다른 금속층들에 구현될 수 있다.
도 1에서, PG들(118-1 내지 118-k)은 실질적으로 서로 유사할 수 있다. 대안적으로, PG 세트(108)는 복수의 유형의 전력 게이트들(110)을 포함할 수 있다.
전력 게이트(110)는, PMOS 트랜지스터와 같은 P형 디바이스, 및/또는 NMOS 트랜지스터와 같은 N형 디바이스를 포함할 수 있는, 하나 이상의 전력 디바이스들을 포함할 수 있다. 전력 게이트(110)가 전력 트랜지스터를 포함하는 경우, 트랜지스터의 게이트는 인에이블 제어들(120) 중 대응하는 하나의 인에이블 제어에 의해 제어될 수 있다. 인에이블 제어는, 도 5 내지 도 8 중 하나 이상에 대해 후술되는 바와 같이, 직접적으로 또는 제어 회로를 통해 간접적으로 트랜지스터 게이트에 인가될 수 있다.
도 5는 미국 특허 제7,880,284호에서 교시된 바와 같이, 소스 그리드(506)를 게이팅된 그리드(512)에 결합시키기 위한 하나 이상의 전력 디바이스들(502)을 포함하는, 전력 게이트(500)의 회로도이다.
도 5에서, 전력 디바이스들(502)은 PMOS 디바이스들로서 예시된다. 그러나, 전력 디바이스들(502)은 PMOS 디바이스들에 제한되지 않는다.
전력 게이트(500)는, 각각이 제어들(508 및 510) 중 대응하는 하나의 제어를 수신하기 위한, P형 디바이스(504) 및 N형 디바이스(506)를 포함하는 것으로서 본원에 예시된, 인에이블 제어 회로를 포함한다. 제어들(508 및 510)은 도 1의 인에이블 제어들(120) 중 하나에 대응할 수 있다.
제어들(508 및 510)이 하이(high)일 때, VSS는 P형 디바이스(506)를 통해 전력 디바이스(502)의 게이트들에 어써트(assert)된다. 이것은 전력 디바이스들(502)을 턴 온시키는데, 이는 전력 디바이스들(502)을 통해 소스 그리드(106)를 게이팅된 그리드(112)에 결합시킨다. 이것은 또한 도 1의 PG 세트(108)의 저항을 효과적으로 감소시킨다.
반면, 제어들(508 및 510)이 로우(low)일 때, VCCPG는 N형 디바이스(504)를 통해 전력 디바이스들(502)의 게이트들에 어써트된다. 이것은 전력 디바이스들(502)을 턴 오프시키며, 이는 전하가 전력 디바이스(502)를 통해 흐르는 것을 불가능하게 한다. 이는 또한, PG 세트(108)의 저항을 효과적으로 증가시킨다. VCCPG는 VCC, VCCG, 또는 다른 게이팅되지 않은 또는 게이팅된 전압에 대응할 수 있다.
도 6은, 도 1을 참조하여 전술된 바와 같이, 하나 이상의 센서들(630)로부터 감지된 피드백(632)에 기초하여 PG 세트(608)의 전력 게이트들의 서브세트들(618)을 선택적으로 인에이블 및 디스에이블하는 제어 시스템(622)을 포함하는, IC 시스템(600)의 블록도이다.
제어 시스템(622)은 감지된 피드백(632)과 기준(634) 사이의 차이를 표시하는 디지털 에러 항목(638)을 출력하기 위한 아날로그-디지털 컨버터(ADC)(636)를 포함할 수 있다.
기준(634)은 게이팅된 그리드(612)에 대한 목표 전압을 나타낼 수 있으며, 이는 미리 결정된 목표 값을 포함할 수 있고, 이는 교정된 기준 값(640)을 포함할 수 있다.
대안적으로 또는 추가적으로, 제어 시스템(622)은 감지된 피드백(632)의 이동 평균(644)으로서 기준 값(634)을 제공하기 위한 평균 로직(642)을 포함할 수 있다. 이동 평균(644)은 미리 결정된 개수의 클록 사이클들에 걸쳐 계산될 수 있다.
제어 시스템(622)은 기준(634)으로서 교정된 기준(640) 및 이동 평균(644) 중 하나를 선택적으로 제공하기 위한 멀티플렉서 로직(646)을 포함할 수 있다.
제어 시스템(622)은 에러 항목(term)(638)에 기초하여 PG 서브세트들(618)의 개별 서브세트들을 선택적으로 인에이블 및 디스에이블하기 위한 결정 시스템(628)을 포함할 수 있다. 결정 시스템(628)은 에러 항목(638)을 최소화하기 위해 PG 서브세트들(608)을 제어하도록 구현될 수 있다. 결정 시스템(628)은 인에이블 제어들(620)의 현재 구성 및/또는 하나 이상의 이전 상태들에 부분적으로 기초하여 PG 서브세트들(608)을 제어하도록 더 구현될 수 있다.
결정 시스템(628)은 하드웨어, 소프트웨어, 및 이들의 조합에서 구현될 수 있다. 하드웨어 구현은, 로직 게이트들, 조합 로직, 레지스터들, 플립 플롭들, 및/또는 명령어 프로세서/제어기를 제한 없이 포함할 수 있다. 소프트웨어 구현은, 명령어 프로세서에 의해 실행될 명령어들을 포함하는 컴퓨터 프로그램을 이용하여 인코딩된 컴퓨터 판독가능한 매체를 포함할 수 있다. 컴퓨터 판독가능한 매체는 일시적 및/또는 비일시적 매체를 포함할 수 있다.
결정 시스템(628)은 연속적인 근사화에 기초하여 PG 서브세트들(618)을 제어하도록 구현될 수 있는, 유한 상태 머신(FSM)으로서 동작하도록 구현될 수 있다. 하드웨어-기반 FSM은 프로그램가능한 로직 디바이스 또는 제어기, 상태 변수들을 저장하는 레지스터, 및 상태 천이들을 결정하기 위한 조합 로직, 및 출력들을 생성하기 위한 조합 로직을 포함할 수 있다.
소프트웨어-기반 결정 시스템(628)은 이진 변환 기반 머신들 내에서 사용되는 것과 같은 코드 모핑 소프트웨어(code morphing software; CMS)를 포함할 수 있다. CMS는, 도 2의 회로(225)에서와 같이, 대응하는 IC 다이 내에서 제작되는 프로세서 상에서 실행될 수 있다. 대안적으로, 결정 시스템(628)은 CMS를 실행하기 위해, 제어기와 같은 전용 프로세서를 포함할 수 있다. CMS는 IC 다이의 펌웨어 내에 인코딩될 수 있고, 런-타임(run-time)에서 메모리에 복사될 수 있다.
결정 시스템(628)은 인에이블 제어들(620-1 내지 620-n)을 PG 서브세트들(618-1 내지 618-n)의 각각의 서브세트에 출력하도록 구현될 수 있다. 대안적으로, 결정 시스템(628)은 디지털 제어 또는 디지털 워드(648)를 출력하도록 구현될 수 있고, 제어 시스템(622)은 디지털 제어(648)로부터 인에이블 제어들(620-1 내지 620-n)을 디코딩하기 위한 디코더(650)를 포함할 수 있다.
제어 시스템(622)은 게이팅된 그리드(612)에서 감지된 바와 같이, 및/또는 게이팅된 회로(614) 내의 트랜지스터 게이트들에서 감지된 바와 같이, VCCG를 목표 값과 실질적으로 동일하게 유지하도록 구현될 수 있다.
제어 시스템(622)은, 본원의 하나 이상의 예시들에서 기술된 바와 같이, PG 서브세트들의 물리적 위치들에 부분적으로 기초하여 PG 서브세트들(618)을 선택적으로 인에이블 및 디스에이블시키도록 구현될 수 있다.
제어 시스템(622)은 PG 세트(608) 내의 모든 전력 게이트들을 디스에이블시키도록, 예를 들어, 게이팅된 회로(614)를 비활성 또는 슬립 상태에 두도록, 제어가능할 수 있으며, 이는 디스에이블 제어(652)에 기초할 수 있다. 제어 시스템(622)은 디스에이블 커맨드(652)에 응답하여 평균 로직(642)을 디스에이블시키기 위한 스위치(654)를 더 포함할 수 있다.
도 1의 제어 시스템(122) 및/또는 도 6의 제어 시스템(621)과 같은 제어 시스템은 시스템 클록 및/또는 대응하는 IC 다이의 다른 클록 게이팅 신호들 상에서 동작하도록 구현될 수 있다.
도 1의 제어 시스템(122) 및/또는 도 6의 제어 시스템(621)과 같은 제어 시스템은 전력 관리 소프트웨어 또는 전력 분배 유닛(PDU)의 제어 하에서 구현될 수 있다.
도 1 내지 도 9 중 하나 이상을 참조하여 전술된 바와 같은 IC 시스템은 광범위의 다양한 디바이스들 내에서 구현될 수 있고, 그 예는 도 10을 참조하여 후술된다.
도 7은 복수의 게이팅된 전력 도메인(도메인들)(702-1 내지 702-j)을 갖는 프로세서 시스템(704)을 포함하는 시스템(700)의 블록도이다. 프로세서 시스템(704)은 하나 이상의 프로세서들, 프로세서 코어들, IC 다이들, 회로 보드들, 및/또는 물리적 디바이스들을 포함할 수 있다.
각각의 도메인(702)은 게이팅된 회로(714), 게이팅된 전력 분배 그리드(게이팅된 그리드)(712), 및 공급 그리드(706)를 대응하는 게이팅된 그리드(712)에 결합시키기 위한 전력 게이트들의 세트(PG 세트들)(708)를 포함한다. 상기 하나 이상의 예시들에 설명된 바와 같이, 각각의 도메인(702)은 대응하는 PG 세트(708)의 서브세트들을 선택적으로 인에이블 및 디스에이블시키기 위한 제어 시스템(722)을 더 포함한다.
하나 이상의 제어 시스템(722)은 대응하는 PG 세트(708)의 모든 전력 게이트들을 디스에이블하도록, 예를 들어, 대응하는 게이팅된 회로(714)를 비활성 또는 슬립 상태로 두도록 구현될 수 있다. 제어 시스템(들)(722)은 상기 하나 이상의 예시들에서 기술된 바와 같이, 대응하는 게이팅된 회로(714)를 활성 상태로 복귀시키기 위한 전력 게이트들의 서브세트들을 다시 인에이블하도록 더 구현될 수 있다.
시스템(700)은, 프로세서 시스템(704)과 통신 네트워크 사이에서 인터페이스하기 위한 통신 시스템(730)을 더 포함할 수 있다. 통신 시스템(730)은 유선 및/또는 무선 통신 시스템을 포함할 수 있다.
시스템(700)은 프로세서 시스템(704) 및 통신 시스템(730) 중 하나 이상으로부터 정보를 제시하기 위한 모니터 또는 디스플레이(732)를 더 포함할 수 있다.
시스템(700)은 프로세서 시스템(704) 및 통신 시스템(730) 중 하나 이상에 사용자 입력을 제공하기 위한 휴먼 인터페이스 디바이스(HID)(734)를 더 포함할 수 있다. HID(734)는, 예를 들어, 그리고 제한 없이, 키보드, 커서 디바이스, 터치-감지 디바이스, 및/또는 모션 및/또는 이미지 센서 중 하나 이상을 포함할 수 있다. HID(734)는 물리적 디바이스 및/또는 모니터 디스플레이된 또는 가상 키보드와 같은 가상 디바이스를 포함할 수 있다.
시스템(700)은 프로세서 시스템(704) 및/또는 통신 시스템(730)으로부터 가청 출력을 제공하기 위한 오디오 시스템(736)을 더 포함할 수 있다.
시스템(700)은 프로세서 시스템(704), 통신 시스템(730), 디스플레이(732), HID(734), 및/또는 이에 대한 인터페이스를 수용하기 위한 하우징을 포함할 수 있다.
하우징은, 선반-장착가능 하우징, 데스크톱 하우징, 랩톱 하우징, 노트북 하우징, 넷북 하우징, 셋톱 박스 하우징, 핸드헬드 하우징, 및/또는 다른 종래의 전기 하우징 및/또는 향후 개발될 하우징을 제한 없이 포함할 수 있다.
시스템(700)은 컴퓨터 시스템, 서버 시스템, 및/또는 핸드헬드 프로세서 및/또는 통신 디바이스에 제한 없이 대응할 수 있다.
시스템(700)은 공급 그리드(706)에 전력을 공급하기 위한 배터리 시스템을 더 포함할 수 있다.
도 8은 대응하는 게이팅된 회로의 활성 상태 동안 전력 게이트들을 동적으로 제어하는 방법(800)의 흐름도이다. 방법(800)은 도 1 내지 도 7 중 하나 이상을 참조하여 전술된 바와 같은 시스템에서 실행될 수 있다. 그러나, 방법(800)은 도 1 내지 도 7중 임의의 것에 제한되지 않는다.
802에서, 전원 그리드를 집적 회로 다이의 게이팅된 전력 분배 그리드(게이팅된 그리드)에 결합시키도록 전력 게이트들의 다수의 서브세트들이 인에이블되어 게이팅된 회로를 활성 상태에서 유지한다. 전력 게이트들은 상기 하나 이상의 예시들에서 기술된 바와 같이 구현될 수 있다.
804에서, 본원의 하나 이상의 예시들에서 기술된 바와 같이 및/또는 도 9를 참조하여 기술된 바와 같이, 게이팅된 회로의 부하 조건에서의 변화들에 응답하여 전력 게이트들의 인에이블된 서브세트들의 수가 조정된다.
도 9는 게이팅된 회로의 활성 상태 동안 인에이블된 전력 게이트들의 수를 동적으로 조정하는 방법(900)의 흐름도이다.
902에서, 게이팅된 전력 분배 그리드의 전압이 감지되거나 또는 모니터링된다.
904에서, 전력 게이트들의 인에이블된 서브세트들의 수가 감지된 전압과 기준 값 사이의 차이를 최소화하도록 조정된다. 기준 값은 미리 결정된 값, 교정된 값, 및 감지된 전압의 이동 평균 중 하나 이상에 대응할 수 있다. 기준 값은 복수의 기준 값들 중에서 선택가능할 수 있다.
전력 게이트들이 IC의 하나 이상의 층들 내에서 분배되는 경우, 804 및/또는 904에서의 조정은 대응하는 전력 게이트들의 위치들에 기초하여 전력 게이트들의 서브세트들 중 하나 이상을 선택적으로 인에이블 및/또는 디스에이블시키는 것을 포함할 수 있다.
방법(800) 및/또는 방법(900)은 예를 들어, 도 10을 참조하여 후술되는 바와 같이, 게이팅된 회로를 비활성 상태로 두기 위해, 게이팅된 전력 도메인의 연관된 모든 전력 게이트들을 디스에이블시키는 것을 더 포함할 수 있다.
도 10은 대응하는 게이팅된 전력 도메인의 활성 상태 동안 인에이블된 전력 게이트들의 수를 동적으로 조정하고, 모든 전력 게이트들을 간헐적으로 디스에이블 하여 도메인을 비활성 상태로 두는 방법(1000)의 흐름도이다.
1002에서, 게이팅된 전력 도메인이 활성 상태에 있는 경우, 프로세싱은 1004로 진행하고, 여기에서, 전력 게이트들의 다수의 서브세트들이, 802를 참조하여 전술된 바와 같이 인에이블된다.
1006에서, 전력 게이트들의 인에이블된 서브세트들의 수는, 804 및/또는 904를 참조하여 전술된 바와 같이 조정될 수 있다.
1008에서, 게이팅된 회로가 비활성화되거나, 또는 비활성 또는 슬립 상태에 놓일 때, 프로세싱은 1010으로 진행하고, 게이팅된 전력 도메인의 전력 게이트들 모두가 디스에이블된다.
1010에서, 게이팅된 전력 도메인이 활성 상태로 복귀할 때, 프로세싱은 1004로 복귀하여 전력 게이트들의 다수의 서브세트들을 다시 인에이블시킨다.
본원에 개시된 방법들 및 시스템들은, 이산 및 집적 회로 로직, ASIC(application specific integrated circuit) 로직, 및 마이크로컨트롤러를 포함하는 하드웨어, 소프트웨어, 펌웨어, 및 이들의 조합들에서 구현될 수 있으며, 도메인 특이적 집적 회로 패키지의 일부, 집적 회로 패키지들의 조합 및/또는 SoC(system-on-a-chip)으로서 구현될 수 있다.
디바이스들은 P형 또는 PMOS 디바이스 및 N형 또는 NMOS 디바이스 중 하나 이상으로서 본원에서 기술될 수 있다. P형 디바이스 및/또는 PMOS 디바이스는 P형 금속 산화물 반도체 전계 효과 트랜지스터를 포함할 수 있다. N형 디바이스 및/또는 NMOS 디바이스는 N형 금속 산화물 반도체 전계 효과 트랜지스터를 포함할 수 있다. 본원에서 달리 특정되지 않는 한, 본원에 개시된 방법들 및 시스템들은 이러한 디바이스들에 제한되지 않으며, 하나 이상의 다른 적절한 통상적인 디바이스들 및/또는 향후 개발될 디바이스들을 이용하여 구현될 수 있다.
방법들 및 시스템들은 기능들, 특징들, 및 그 관계들을 예시하는 기능적인 빌딩 블록들의 보조로 본원에 개시되었다. 이들 기능 빌딩 블록들의 경계들 중 적어도 일부는 기재의 편의상 본원에 임의로 정의되었다. 특정된 기능들 및 그 관계들이 적절하게 수행되는 한 대안적인 경계들이 정의될 수 있다.
다양한 실시예들이 본원에 개시되어 있지만, 이들이 제한이 아닌 단지 예시를 위해 제시되었다는 점이 이해되어야 한다. 형태 및 세부사항에 있어서의 다양한 변경들이 본원에 개시된 방법들 및 시스템들의 사상 및 범주로부터 벗어나지 않고 행해질 수 있다는 것이 당업자에게 명백할 것이다. 따라서, 청구항들의 범위 및 범주가 본원에 제공된 임의의 예시들에 의해 제한되지 않아야 한다.

Claims (42)

  1. 전원 그리드;
    게이팅된 전력 분배 그리드;
    상기 전원 그리드를 상기 게이팅된 전력 분배 그리드에 결합시키도록 동작가능한 제1 전력 게이트;
    상기 전원 그리드를 상기 게이팅된 전력 분배 그리드에 결합시키도록 동작가능한 제2 전력 게이트;
    상기 게이팅된 전력 분배 그리드로부터 전력을 수신하는 부하; 및
    상기 부하의 활성 동작 모드에 따라 상기 제1 및 제2 전력 게이트들을 선택적으로 인에이블 또는 디스에이블하는 제어 시스템
    을 포함하는 장치.
  2. 제1항에 있어서,
    상기 제어 시스템은 상기 게이팅된 전력 분배 그리드에 결합된 피드백 메커니즘을 포함하고, 상기 피드백 메커니즘은 상기 게이팅된 전력 분배 그리드의 조건을 감지하고 상기 감지된 조건에 따라 제1 출력을 제공하는 장치.
  3. 제2항에 있어서,
    상기 제어 시스템은, 상기 제1 출력을 수신하고 상기 제1 출력과 기준 신호를 비교하는 증폭기를 포함하고, 상기 증폭기는 제2 출력을 제공하는 장치.
  4. 제3항에 있어서,
    상기 제2 출력은 상기 제1 및 제2 전력 게이트들에 결합되는 장치.
  5. 제3항에 있어서,
    상기 제2 출력은 상기 제1 및 제2 전력 게이트들의 선택적인 인에이블 또는 디스에이블을 직접 또는 간접으로 야기하는 장치.
  6. 제3항에 있어서,
    상기 기준 신호는 기준 전압인 장치.
  7. 제1항에 있어서,
    상기 제1 및 제2 전력 게이트들은 p형 디바이스들을 포함하는 장치.
  8. 제1항에 있어서,
    상기 전원 그리드는 입력 전원에 결합되는 장치.
  9. 제1항에 있어서,
    상기 제어 시스템은 코드 모핑 명령어들(code morphing instructions)에 따라 전력 게이트들의 활성 서브세트들의 수를 조정하는 로직을 포함하는 장치.
  10. 제1항에 있어서,
    상기 제어 시스템은 서브세트들의 위치들에 부분적으로 기초하여 전력 게이트들의 상기 서브세트들을 선택적으로 인에이블 및 디스에이블하는 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 따른 장치를 포함하는 집적 회로(IC);
    상기 IC에 결합된 통신 시스템; 및
    상기 통신 시스템에 결합된 사용자 인터페이스
    를 포함하는 시스템.
  12. 프로세서 시스템으로서,
    전원 그리드;
    제1 게이팅된 전력 분배 그리드, 및 상기 제1 게이팅된 전력 분배 그리드와 상기 전원 그리드에 결합된 제1 전력 게이트를 갖는 제1 프로세서;
    제2 게이팅된 전력 분배 그리드, 및 상기 제2 게이팅된 전력 분배 그리드와 상기 전원 그리드에 결합된 제2 전력 게이트를 갖는 제2 프로세서; 및
    상기 제1 및 제2 프로세서들의 제1 및 제2 전력 게이트들을 각각 선택적으로 인에이블 또는 디스에이블하여 상기 프로세서 시스템을 활성으로 유지하는 제어 시스템
    을 포함하는 프로세서 시스템.
  13. 제12항에 있어서,
    상기 제어 시스템은 상기 제1 게이팅된 전력 분배 그리드에 결합된 피드백 메커니즘을 포함하고, 상기 피드백 메커니즘은 상기 제1 게이팅된 전력 분배 그리드의 조건을 감지하고 상기 감지된 조건에 따라 제1 출력을 제공하는 프로세서 시스템.
  14. 제13항에 있어서,
    상기 제어 시스템은, 상기 제1 출력을 수신하고 상기 제1 출력과 기준 신호를 비교하는 증폭기를 포함하고, 상기 증폭기는 제2 출력을 제공하는 프로세서 시스템.
  15. 전원 그리드;
    게이팅된 전력 분배 그리드;
    상기 전원 그리드를 상기 게이팅된 전력 분배 그리드에 결합하는 제1 수단;
    상기 전원 그리드를 상기 게이팅된 전력 분배 그리드에 결합하는 제2 수단;
    상기 게이팅된 전력 분배 그리드로부터 전력을 수신하는 부하; 및
    상기 부하의 활성 동작 모드에 따라 상기 제1 및 제2 수단들을 선택적으로 인에이블 또는 디스에이블하는 제어 수단
    을 포함하는 장치.
  16. 제15항에 있어서,
    상기 제어 수단은 상기 게이팅된 전력 분배 그리드에 결합된 피드백 수단을 포함하고, 상기 피드백 수단은 상기 게이팅된 전력 분배 그리드의 조건을 감지하고 상기 감지된 조건에 따라 제1 출력을 제공하는 장치.
  17. 제16항에 있어서,
    상기 제어 수단은, 상기 제1 출력을 수신하고 상기 제1 출력과 기준 신호를 비교하는 증폭 수단 포함하고, 상기 증폭 수단은 제2 출력을 제공하는 장치.
  18. 제17항에 있어서,
    상기 제2 출력은 상기 제1 및 제2 수단들에 결합되는 장치.
  19. 제17항에 있어서,
    상기 제2 출력은 상기 제1 및 제2 수단들의 선택적인 인에이블 또는 디스에이블을 직접 또는 간접으로 야기하는 장치.
  20. 제17항에 있어서,
    상기 기준 신호는 기준 전압인 장치.
  21. 제15항에 있어서,
    상기 제1 및 제2 수단들은 p형 디바이스들을 포함하는 장치.
  22. 제15항에 있어서,
    상기 전원 그리드는 입력 전원에 결합되는 장치.
  23. 제15항에 있어서,
    상기 제어 수단은 코드 모핑 명령어들에 따라 전력 게이트들의 활성 서브세트들의 수를 조정하는 장치.
  24. 제15항에 있어서,
    상기 제어 수단은 서브세트들의 위치들에 부분적으로 기초하여 전력 게이트들의 상기 서브세트들을 선택적으로 인에이블 및 디스에이블하는 장치.
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