JPS59218042A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS59218042A
JPS59218042A JP58092644A JP9264483A JPS59218042A JP S59218042 A JPS59218042 A JP S59218042A JP 58092644 A JP58092644 A JP 58092644A JP 9264483 A JP9264483 A JP 9264483A JP S59218042 A JPS59218042 A JP S59218042A
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Japan
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potential
circuit
semiconductor integrated
integrated circuit
node
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JP58092644A
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English (en)
Inventor
Satoshi Konishi
小西　「さとし」
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は高集積化に適した半導体集積回路に関し、特
に外部電源から供給される電源電位よりも絶対値の小さ
な電位を得て、これを内部能動素子駆動用の電源電位と
して用いるようにした半導体集積回路に関する。
〔発明の技術的背景〕
ＭＯＳ）ランジスタによって構成されたＭＯＳ形半導体
集積回路の発展にはめざましいものがあり、１９６０年
代の後半では実効チャネル長が約１０μｍのＭＯＳトラ
ンジスタによる集積度が数十ないし数百素子のものが実
現されている。さらに微細加工化、高集積化が進み、近
年では実効チャネル長が１．５μｍ程度て素子数も数十
万素子のＶＬＳ　１へと発展を続け、将来は実効チャネ
ル長が１μｍ以下のザブミクロンＭＯＳトランジスタに
よるサブミクロン半導体集積回路の出現が予想される。
ところで、このように実効チャネル長が縮小化されてい
るＭＯＳトランジスタに対しでは駆動用の電源電位もよ
り低くする必要がある。これは電源電位を変えないと素
子の縮小化に伴って素子内部の電界が上昇し、これによ
って挿々の不都合が生じるからである。一方、システム
応用上からは、システムを構成する各集積回路の電源が
共通化されることが小型化、低コスト化の面から好まし
く、さらにＴＴＬコン・ぐチビリテイ等も考慮した場合
に電源電位し、し現在の標準電源の５ｖにすることが好
ましい。
このため、素子の縮小化が図られプζ半導体集積回路は
、従来、第１図に示すように構成されている。すなわち
、外部電源からの電源電位ｖＣＣＩ　（たとえば＋５Ｖ
）が供給されるノード１１ＫＭＯ８’）ランジスタ１２
のドレインが接続され、そのソースと接地電位点（Ｏｖ
）との間に平滑用のコンデンサ１３が接続される。また
上記ノード１１と接地電位点との間にはダートがドレイ
ンに接続されているｎ個のＭＯＳ）ランジスタ１４が直
列接続され、そのいずれかの直列接続点が上記ＭＯ８＋
−ランジスタ１２のｒ−トに接続され℃いる。
また１５は上記電源電位ＶＣＣＩよりも小さい電位で駆
動する必要があるＭＯＳ）ランジスタなどを含むたとえ
ばメモリ回路などの機能回路であり、この機能回路１５
への電池電位ｖｃｃｔが供給されるノード１６は上記Ｍ
Ｏ８）ランジスタ１２のソースに接続されている。なお
、−Ｆ記ＭＯ８）ランジスタ１２．１４はすべてエンハ
ンスメント型のものである。
このような構成において、ＭＯＳ）ランゾスタ１２のダ
ートには、直列接続されたｎ個のＭＯＳ）ランジスタ１
４によるコンダクタンスの逆数の比例分配に応じて発生
される基準電位ＶＲが供給される。したがって、上記Ｍ
Ｏ，Ｓ）ランジスタ１２のしきい値電圧をｖＴとすれば
、機能回路１５への電源電位ＶＣＣｔとして次式で示す
ような値の電位を供給することができる。
Ｖｃｃｔ　＝　　ＶＲ−ＶＴ　　　　　　　　　・”　
　　（１）なお、上記式で示されるＶＣＣ’！の値は当
然のことながらＶＣＣＩよシも小さい。
ところで、ｖｃｃｔが上記式で掬えられるということは
、ＭＯＳ）ランジスタ１２が５極管動作をしていて、大
部分の時間はオフ状態に近い状態となっていることを意
味する。ぞして、機能回路ノ５の消費電流が増加してＶ
ＣＣＩ！の値がｖＲ−ｖＴよシも低下したときに始めて
ＭＯＳ）ランジスタ１２がオフ状態になり、機能回路Ｉ
５によシ多くの電流が流れてｖｃｃ２の低下が補償され
ている。ここでもし、機能回路１５の電流消費が短時間
であっても大きい場合にし１、ＭＯＳ）ランジスタ１２
による電流供給能力が十分でｔｌ：ないので、ｖｃｃｔ
の平滑化のために設けられているコンデンサ１３からも
電流が供給され、これによりてＶｃｃ２の大きな電位低
下が防止されている。
〔背景技術の問題点〕
ところで、第１図のものでは、機能回路１５におけるよ
り大きな消費電流の増加に対してもｖｃｃｔの電位低下
防止を図るためには、コン７デンサ１３の値を大きなも
のにする必要がある。しカシながら、２１＝、積回路に
おいてコンデンサの値を大きくするにはコンデンサを構
成する部分の面積を広くする必要があり、これによって
回路の小型化ならびに高ＩＳ積化が困難となる。
たとえばＶＣＣＩを＋５ｖ、Ｖｃｃ、を＋３ｖに設定し
た典型的な６４　Ｋビットのダイナミック型ＲＡＭでは
、アクティブ動作時に約１５　ｎｘ、の時間幅で１５０
ｍＡ　　程度の電流が消費される。このとき、ＶＣＣｔ
の変動をその値の１０％以内に押さえるだめに必要とす
る前記コンデンサ１３の値Ｃは次式で示すように７５０
０　ＰＦとなる。
・・・　（２） 上記値のコンデンサを酸化膜厚２５０久のＭＯＳキャパ
シタで実現すれば、その面積Ａは次式で示すように５１
手３π４となる。
２５０　Ｘ　ｚ’ｏ−８ この面積は１辺が２．３３間の正方形と等価であル、こ
の太きざは２μｍの設計基準のＲＡ　Ｍのチップ面抗が
１８ηＡ程度となることからすれば、実に３０％の面積
が平滑用のコンデンサで占められることになる。さらに
機能回路１５の動作マージンを高めるためには電源電位
Ｖ。Ｃ７の変動を１０チよシも小さくする必要があり、
この場合にコンデンサ１３の占有面積はより大きくなっ
てし１う。
このように従来の回路方式では、電位のリップルを抑制
する平滑用のコンデンサの占有面積が大きなも、のとな
り、集積度が低下するという欠点がある。
〔発明の目的〕
この発明は上記のような事情を考慮してなされたもので
あυ、その目的とするところは外部電源電位よりも小さ
な電位を持つ電源を形成するにあたシ、この形成された
電位のリップルを抑制する平滑用コンデンサを小形にす
ることができ、もって集積度を高めることができる半導
体集積回路を提供することにある。
〔発明の概要〕
この発明によれば、一定の基準電位がそのダートに力え
られる電位変換用のＭＯＳトラ°ンジスタに対してもう
１つの電位変換用のｈｑ　ｏ　ｓトランジスタもしくは
バイポーラトランジスタを並列接続し、一方、機能回路
でｔよその消費電流に応じて制御信号を発生し、ここで
発生された制御信号を上記電位変換用のＭＯＳ）ランジ
スタのｆ−）もしくは・々イボーラドラン・ゾスタのペ
ースに供給するようにした半導体集積回路が提供されて
いる。
〔発明の実施例〕
以下図面を参照してこの発明の一実施例を説明する。ｆ
ｇ２図はこの発明に係る半導体集積回路の一実施例の構
成を示す回路図である。なお、前記第１図と対応する個
所には同一符号を付してその説明は省略する。第２図に
おいて、ＭＯＳトランジスタ１２に対してディプレッシ
ョン型のＭＯＳ）ランノスタ１７が並列的に接続されて
いる。一方、機能回路１５はその消費電流に応じて制御
信号Ｓ、を発生し、この信号Ｓ１は上記Ｍ　ＯＳ　）ラ
ンジスタ１７のダートに供給される。上記へ４ＯＳトラ
ンジスタ１７ｔｒ−Ｊｌ、上記信号Ｓ、が接地電位でそ
のソース電位すなわちノードＩ６の電位がＶＣＣｔで一
定しているときにオフ状態に設定されかつ信号Ｓ、がＶ
ＣＣ２のときにはオン状態となるようにそのしきい値電
圧が設定される。すなわち、このしきい値電圧をＶｔＯ
とするとＶＴＤは次のような関係を溝足するように設定
される。
（ｖＲ”？）＜　ＶＴＤ　＜　ＯＶ・−・（４）ただし
、ｖｃｃ、＝ＶＲ−ｖＴ　　を用いた。
一方、機能回路１５はその消費電流が増加する際に前記
制御信号Ｓ、をＨレベルすなわちｖｃｃｔの電位に設定
する。
このような構成において、機能回路１５における回路動
作規模が小さく、消費電流が比較的少ない場合には、機
能回路１５で発生される制御信号Ｓ１はＬレベル（接地
電位）に保持されたままとなる。このとき、ノード１６
の電位ＶＣ（Ｊは一定の基準電位ｖＲがそのダートに与
えられているＭＯＳ）ランジスタ１２により一定値に保
持されているので、ＭＯＳ）ランジスタ１７はオフ状態
となる。
一方、機能回路ｚｓ’１ｊ３の回路動作の規模が大きく
なり消費電流が増加すると、機能回路１５で発生される
制御信号Ｓｌはその機能回路１５の内部で発生される信
号により　Ｖｃｃｔの電位に設定される。するといまま
でオフ状態であったＭＯＳトランジスタ１７がオン状態
となり、並列接続されている２つのＭＯＳ）ランジスタ
１２゜１７の並列コンダクタンス値が増加する。すなわ
ち、この場合には以前よりも大きな電流が機能回路１５
に供給されるので、平滑用のコンデンサ１３から従来よ
りも大きな電流を流すことなしにノード１６における正
位Ｖｃｃｔの維持ならひに安定化を図る“ことができる
。なお、ＭＯＳトランジスタ１７かオン状態となってい
るときの２つのＭＯＳ）ランジク、り１２，１７の並列
コンダクタンス値をｇ　　このときの機能回路ｐＮ Ｊ５のコンダクタンス値をｇｍ、　、　ＩＹｉ　Ｏ８１
ランジスタ１７がオフ状態にあり２つのＭＯＳトランジ
スタ１２．１７の並列コンダクタンス値が小さいときの
ノード１６における電位＠）　ｖｃｃｌ　ｉｎｌとする
とき、 なる関係を満足するように上記電位変換回路のコンダク
タンス値ｇｍｐを設定ずれげ、ノード１６における電位
の変動を最小にすることができる。
第３図は上記第２図の実施例回路０ものと前記第１図に
示す従来回路のものとのノー＋ｙｚｅにおける電位ｖｃ
ｃｔの変化特性を示しだものである。第３図における実
鈴は上Ｒ＋、実施例の場合でありかつ破線は従来例の場
合である。第３図に示すように、機能回路１５における
消費電流が増加する期間Ａに訃いて制御信号Ｓ、はｖｃ
ｃｌに昇圧され、その結果、本発明例の回路のＶＣＩＪ
を示す実線の変化は小さいが、一方従来例の回路のＶＣ
ＣＩＩを示す破線は大幅に変化している。
このように上記実施例によればＭ　ＯＳ　）ランジスタ
１７を設けたことによってノード１６における電位ＶＣ
Ｃ２の安定化を図ることができる。
このため、平滑用のコンデンサ１３の値を小さくするこ
とができ、このコンデンサ１３を構成する部分の面積を
小さくできるので、容易に高集積を１ンすることかでき
る。
第４図はこの発明の他の実施例による構成を示す回路図
である。この実施例回路では第２図中のデイゾレツショ
ン型のＭＯＳ）ランジスタ１２の代りにエンハンスメン
ト型のＭＯＳトランジスタ１８をＭ　ＯＳ　）ランーゾ
スタ１２に対して並列接続するようにしたものである。
さらにこの実施例回路では、エンハンスメント型のＭＯ
Ｓ）ランジスタ１８を用いているたぬに、さらに機能回
路１５で発生される制御信号Ｓ。
の電位変化をＯＶと外部電源電位Ｖｓｓ＋との間・の範
囲にまで拡大して、このＭＯＳ）ランジスタ１８のダー
トに供給するためのシートストラップ型インバータ回路
２０が設けらシしる。
上記プートストラップ型インバータ回路２゜は、電源電
位ＶＣＣＩが供給されるノード１ノと接地電位点との間
に２つのＭＯＳトランジスタ２１゜２２が直列接続され
、この２つのＭＯＳトランジスタ２１．２２の直列接続
点２３とノード１１との間にはコンデンサ２４とＭＯＳ
トランジスタ２５とが直列接続され、さらに上記ＭＯ，
Ｓトランジスタ２ノのデートはコンデンサ２４とＭＯＳ
）ランジスタ２５との直列接続点２６に接続され、上記
ＭＯ８）ランジスタ２５のダートはノード１ノに接続さ
れて構成される。そして上記直列接続点２３がブートス
トラップ型インバータ回路２ｏの出力端として前記Ｍ　
ＯＳ　トランジスタ１８のｆ−トに接続され、さらにＦ
、ｉ、ｏ　Ｓ　トランジスタ２２０ケ“−トには機能回
路１５で発生される制御信号Ｓ、が供給される。
第５図は上記機能回路１５で発生される制御（Ｕ号Ｓ、
とプートストラップ型インノぐ一夕回路２０の出カイＦ
Ｔ号Ｓ、との関係を示すタイミングチャートである。こ
の場合に機能回路１５で発生される制御信号Ｓ、は第２
図の場合とは異なり、機能回路１５における消費電流が
比較的少ないときにはｖｃｃ　を電位に設定され、多い
ときにはＯＶに設定される１、機能回路１５で発生され
る制御信号Ｓ、の電位がＶＣ，Ｃ２に設定されているト
キ、ブートストラップ型インバータ回ｕ　２０ではＭＯ
Ｓ）ランノスタ２２がオン状態となる。
このとき、直列接続点２６はＭＯＳ）ランジスタ２５を
介してＶＣＣＩ　　ＶＴ　（ｖＴはＭ　ＯＳ　）ランジ
スタ２５のしきい値電圧）まで充電されており、ＭＯＳ
）ランジメタ２ノもオン状態となっている、［７たがっ
て、信号Ｓ、がＶＣＣｔの電位に設定されているときに
、ブートストラップ型・インバータ回路２ｏの出力−信
号ｓ３の電位は上記両ＭＯＳトランジスタ２１．２２Ｃ
ノオン抵抗比に応じてＶＣＣＩよりも低く接地電位に近
い７１１４位に設定される。すなわち、この場合に１１
４ＯＳ　）ランジスタ１８はオフ状態となる。
一方、機能回路１５の消費電流が増加しそ−の機能回路
１５の内部で発生される信号により制御信号Ｓ、がＯｖ
に設定されると、いままでオン状態であったＭＯＳトラ
ンジスタ２２がオフ状態となり、この直後に直列接続点
２３０厄位はＭ　Ｏｓトランノスタ２１をブ［して”ｃ
ｃ＋　　Ｖ７１で上昇する。するとこれに伴いコンデン
サ２４を介して直列接続点２６の電位がＶＣＣＩ　＋ｖ
Ｔ以上に高められ、これによｐＭＯ８）ランラスタ２ノ
は３極管動作して出方信号ｓ３はＶＣＣＩの電位に設定
される。そしてこの場合にＭＯＳトランジスタ１８はオ
ン状態となって、Δ１０ｓトランジスタ１２，１Ｂの並
列コンダクタンスのり（が高められる。
そしてこの実施例の場合にも、ＭＯ８＋・ランジスタ１
８を設けたことによってノード１６における電位ｖｃｃ
、の維持ならびに安定化を図ることができ、コンデンサ
１３の値を十分に小さくすることができる。さらにこの
実施例の場合にも前記（５）式を満足するように各コン
ダクタンス値の設定を行なうことによってノード１６の
電位ｖｃｃｔの変動を最小にすることができる。
第６図はこの発明のさらに他の実施例によるｔ１ケ成を
示す回路図である。この実施例回路では、第２図および
第４図中のＭＯＳ）ランジスタ１７゜１８の代りにコン
ダクタンスの大きいバイポーラのＮＰＮトランジスタ３
ノをＭＯＳトランジスタ１２に対して並列接続するよう
にしだものである。さらにこの実施例回路では、バイポ
ーラトランジスタ３１を用いているために、さらに機能
回路１５で発生される制御信号Ｓ２を入力とする、２つ
のＭＯＳ）ランジスタ３２．３３で構成されたインバー
タ回路３４が設けられ、この回路３４の出力信号Ｓ４が
バイポーラトランジスタ３１のペースに入力される。
この実施例回路においで機能回路１５で発生される制御
信号Ｓ、がＯＶに設定されるとき、バイぽ−ラトランジ
スタ３ノのペース電位はＶｃｃ＋　　’ＶＴ　　（！：
なる。このときにこのパ・ｆポーラトランジスタ３）は
オン状態になり、このトランジスタ３ノを介して機能回
路ノ５に大きな電流が供給される。
パ４ポーラトランジスタはへｊ−Ｏ８）ランゾスタにく
らべて、素子寸法が小さなものでも大きなコンダクタン
スを持つことができるので、ＭＯＳトランジスタ１７．
１８を用いている第２１２１および第４図の実施例回路
の場合よりも集積度を高めることができる。
第７図は第２図の実施例回路の変形例の構成を示す回路
図である。第２図中の機能回路１５がたとえばメモリ回
路の場合、その消費電流は内部の動作状態によシ経時的
に！可法変化するヮぞこでこの変形例回路では前記ディ
プレッション型のＭＯＳ）ラン・ゾスタ１７を複数個１
１列接続し、それぞれのダートに立ち上シ時刻および立
ち上シ持続時間が異なる初数の各制御信号Ｓ、−１〜５
ｔ−ｎ　　を供給するように１〜だものである。すなわ
ちこれによって、機能回路１５の動作状態に伴う消費電
流の変化に対応して電流供給能力を変化させるようにし
／ヒものである。
第８図はこの発明を２５６にビットのダイナミック型Ｒ
Ａ　Ｍ　Ｋ実施した場合の構成を示す回路図である。ダ
イナミック型ｒ’ＬＡＭでは行アドレスストローブ信号
ＲＡＳおよび列アドレスストローブ信号ＣＡＳ　の立下
り、立上りに同期してアクティブ期間やプリチャージ期
間が開始され、その直後からしばらくの期間は消費電流
が増加する。そこでこの実施例回路では前記へｔＯＳト
ライノスタ１２に対して２つのエンハンスメント型のＭ
ＯＳ）ランジスタ３５　、　、？　６を並列接続してい
る。まだｌ゛イナミツク型メモリ回路である機能回路１
５からは第９図（ａ）および第９図（ｂ）のタイミング
チャートに示す」、うに、信号Ｒ八Ｓ　の立下りに同期
してＬレベルに立下りその後３０　ｎ亀、の時間が経過
してからＨし４ルに立上るような制御信号Ｓａ、信号Ｒ
Ａ　Ｇの立上りに同期してＬレベルに立下りその後１５
　ｎ安。
の時間が経過してからＨレベルに立上るような制御信号
ｓｂ、信号ＣＡＳ　の立下りに回期してＬレベルに立下
りその（ｌ　２５　ｎ沁、の時間が経過してからｒｔレ
ベルに立上るような制御信号Ｓｃ、信号ＣＡＳ　の立上
シに同期してＬレベルに立下りその後１５　ｎ＋＝ｅｃ
、の時間が経過してからＨレベルに立上るような制御信
号Ｓｄを機能回路１５の内部でそれぞれ発生させる。上
記機能回路１，５で発生された２つの制御信号Ｓ　ａ　
＋　Ｓ　ｈは、口１目１【、：第４図中のプートストラ
ップ型インバー４回Ｆ？Ｔ、９θと同様の機能にＮＡＮ
Ｄ入力機能を持たせたｒＹ４ＯＳトランジスタ４１〜４
４およびコンデンサ４５からなるズートストラッデ型Ｎ
ＡＮＤケ゛−トイＯに入力として供給され、この回路４
０σ）出力信号Ｓ、は上記ＭＯＳトランジスタ３５のｒ
−トに供給される。さらに上記機能回路１５で発生され
る残シ２つの制御信号Ｓ　ｃ　＋　Ｓ　ｄは、同じくプ
ートストラップ型インバータ機能にＮＡＮＤ入力機能を
持たせたＭＯＳ）ラン・ゾスタ５１〜５４およびコンデ
ンサ５５からなるブートストラップ型ＮＡＮＤダート５
０に入力として供給され、この回路５０の出力信号Ｓ６
は上記ＭＯ８）ランクスタ３６のｒ−）に供給される。
このよ□うな構成でなる回路では、各制御信号Ｓａ、　
Ｓｂ、　Ｓｃ、　Ｓｄ　　がＬレベルとなっている期間
だけＭＯＳトランジスタ３５もしくに、３６が２つのプ
ートストラップ型ＮＡＮＤゲート４θ、５θの出力信号
Ｓ、、Ｓ、によってオン状態にされ、これによって経時
的に変化する機能回路１５の消費電流に対応して供給電
流が変化されるものである。すなわち、この実施例回路
はＭＯＳ）ランノスタ３．５　、３６のｒ−トをそれぞ
れ２つの制御信号に基づいて制御するようにしたもので
ある。
この実施例回路の場合と２つのＭＯＳ）ランノスク３５
　、、？　６を設けていない従乎回路の場合のノード１
６における電位ＶＣＣ２の変動を比較すると、コンデン
サ１３の値を同じにしたときにこの実施例のものでは５
チ以下にとどまったが、従来のものでは約３０チになっ
たっこれとは逆にＶＣＣ２の電位を１０％以内に押さえ
るために必要とするコンデンサ１３の値は−ヒｎ１−：
実施例回路のものでは約４０００ＰＦであるが、従来の
ものでは約３００００ＰＦ　　も必要である。
このように上記実施例によればノードＩ６における電位
ＶＣＣ１の変動を少なくすることができ、この結果、コ
ンデンサ１３の値は小さくて済むので、回路の高集化が
実現できる。さらに機能回路ノ５への電源電位ＶＣ（Ｊ
の変動が少ないので、その動作の安定性に大きく寄力す
るものである。
第１０図はこの発明の異なる他の実施例の構成を示す回
路図である。上述した各実施例はいずれの場合もそのダ
ートに一定の基阜電位ＶＲが与えられているＭＯＳトラ
ンジスタ１２に対シて、そのコンダクタンスが制御信号
に応じ−Ｃ変化されるＭＯＳ）ランジスタもしくけ・ぐ
イア１？−ラトランジスタを並列接続するようにしたも
のである。ところが、この実施例回路では、ノード１１
とノード１６との間にはＭＯ８）ランゾスタ１２のみを
接続し、機能回路１５で発生さ７しる制御信号Ｓ、に基
づいて、このＭＯＳトランジスタ１２のｙ−トに供給さ
れる電位ｖＲを変化させることによｐＭＯ８）ランノス
タ１２のコンダクタンスを変化させるようにしたもので
ある。このため、前ｎヒ第１図の従来回路内の直列接続
されたｎ個のＭＯＳトランジスタ１４と接地電位点との
間に、機能回路１．りで発生される制御（ｇ号Ｓ、をケ
８−ト入力とするエンハンスメント型のＭＯ，Ｓトラン
ジスタ６）を接続して構成されている。
このような構成において、機能回路１５の消費電流が増
加するときに制御信号Ｓ、をＬレベルに設定し、このと
きのＭＯ８）ランゾスタ１４゜６１のレシオで決定され
る基準電位ＶＲを高め、これによりＭＯＳトランジスタ
１２自イ本のコンダクタンスを高めて電流供給能力の増
加を図るようにしだもの′である。
第１１図は第１０図回路の変形例の構成を示す回路図で
ある。この変形例回路では、機能回路１５の消費電流に
応じて異なる基準電位ＶＲを発生する部分を図示のよう
に構成しだものである。すなわち、ＶＣＣＩが供給され
るノード１１と基準電位発生点７３との間に３つのＭＯ
８）ランジスタフ１．７１’、７１“を直列接続し、そ
れら全てのＭＯＳトランジスタ７１．７１’、７１”の
ダートはノード１ノに接続する。一方基準電位発生点７
３と接地電位との曲にはＭ　ＯＳ　）ランジスタフ２を
設けそのダートには機能回路１５で発生される制御信号
Ｓ、を供給し、上記基準電位発生点７３を電位変換用の
ＭＯＳトランジスタ１２のダートに接続している。
〔発明の効果〕
以上説明したようにこの発明によれは、集積度を高める
ことができる半導体集積回路を提供することができる。
【図面の簡単な説明】
第１図は従来の半導体集枦回路の回路図、第２図はこの
発明の一実施例の構成を示す回路図、第３図は第２図の
実施例を説明するための特性図、第４図はこの発明の他
の実施例による構成を示す回路図、第５図Ｆｉ第４図回
路を説明するためのタイミングチャート、第６図はこの
発明のさらに他の実施例による構成を示す回路図、第７
図は第２図回路の変形例の構成を示す回路図、第８図は
この発明をダイナミック型ＲＡ　Ｍに実施した場合の構
成を示す回路図、第９図は第８図回路で用いられる信号
を示すタイミングチャート、第１０図はこの発明の異な
る他の実施例の構成を示す回路図、２Ｂ１１図は第１０
図回路の変形例の構成を示す回路図である。 １ノ・・・外部ｔｂ、源電位が供給されるノード、１２
・・ＭＯＳトランジスタ（電位変換手段もしくは第１の
電位変換手段）、１３・・・コンデンサ（リップル除去
手段）、１５・・・機能回路、１６・・・機能回路への
電源電位が供給さｉするノード、１７・・・デイデレッ
ンヨン型のＭＯ８）ラン・ゾスタ（第２の電位変換手段
）、１８・・・エンハンスメント型のＭＯＳトランジス
タ（剛２の電位変換手段）、３１・・・バイポーラ型の
ＮＰＮトランジスタ（第２の電位変換手段）、３．５　
、　、？　６・・・エンハンスメント型のＭＯ８）７ン
）７．夕（ＷＣ２の電位変換手段）。 出願人代理人　弁理士　鈴　江　武　彦第１図 第２図 第３図 Ｖ町 第　５　図 第８図 第９図 （ａ）　　　　　　　（ｂ） 第１０図 第１１図

Claims (1)

  1. 【特許請求の範囲】 （１）外部電源電位が供給される第１のノードと、複数
    の能動素子で構成され所定の回路機能を有する機能回路
    と、上記機能回路を構成する能動素子を駆動するだめの
    電源電位が供給される第２のノードと、上記第１．第２
    のノード間に設けられ上記機能回路から発生される制徂
    １信号に応じてそのコンダクタンスが変化する電位変換
    手段と、上記第２のノードに設けられるリップル除去手
    段とを具備したことを特徴とする半導体集積回路。 （２）　　前記機能回路はその消費電流に応じて前記制
    御信号を発生ずる特許請求の範囲第１項に記載の半導体
    集積回路。 （３）　　前記電位変換手段は第２のノードの電位を一
    定に保つ機能を有する第１の電位変換手段と、前記制御
    信号が入力されこの制御信号に応じてそのコンダクタン
    スが変化する第２の電位変換手段とを並列接続して構成
    される特許請求の範囲第１項に記載の半導体集積回路。 （４）前記第２の電位変換手段は複数の電位変換回路で
    構成され、各回路には複数の異なる前記各制御信号が入
    力されている特許請求の範囲第３項に記載の半導体集積
    回路。 （５）前記電位変換手段はその人力ノードが複数の前記
    制御信号に基づいて制御されている特許請求の範囲第１
    項に記載の半導体集積回路８（６）　　前記第２の電位
    変換手段はそのケ゛−トに前記制御信号が入力されるＭ
    ＯＳ）ランジスタで構成される特許請求の範囲第３項に
    記載の半導体集積回路。 （シ）前記第２の電位変換手段はそのペースに前記制御
    信号が入力されるパイ・」？−ラトランジスタで構成さ
    れる特許請求の範囲第３　ｒｆｉに記載の半導体集積回
    路。 （８）前記電位変換手段においてそのコンダクタンスが
    大きいときの値゛と、その値とそのときの前記機能回路
    におけるコンダクタンスとの和との比が、電位変換手段
    においてそのコンダクタンスが小さいときの前記第２の
    ノードの電位と第１のノードの電位との比にほぼ等しく
    設定される特許請求の範囲第１項に記載の半導体集積回
    路。
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