JPS6059590A - Ｃ−ｍｏｓスタテツクメモリ素子 - Google Patents
Ｃ−ｍｏｓスタテツクメモリ素子Info
- Publication number
- JPS6059590A JPS6059590A JP58168585A JP16858583A JPS6059590A JP S6059590 A JPS6059590 A JP S6059590A JP 58168585 A JP58168585 A JP 58168585A JP 16858583 A JP16858583 A JP 16858583A JP S6059590 A JPS6059590 A JP S6059590A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- memory element
- memory
- voltage
- current limiting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はＣ−ＭＯＳスタテックメモｌＪｉ子における過
電流防止機能の構成に関する。
電流防止機能の構成に関する。
（ｂ） 技術の背景
近年半導体技術の発運に伴い大容量化に対応する種々の
半導体メモリが低コストで提供されるようになった。Ｃ
−ＭＯ８によるスタテック形ランダムアクセスメモリは
低消費電力に特長があり小形のデータ処理システム用あ
るいはバッテリバックアップによって電源オフ時にも曹
込み情報を保持する記憶手段と１−て用いられている。
半導体メモリが低コストで提供されるようになった。Ｃ
−ＭＯ８によるスタテック形ランダムアクセスメモリは
低消費電力に特長があり小形のデータ処理システム用あ
るいはバッテリバックアップによって電源オフ時にも曹
込み情報を保持する記憶手段と１−て用いられている。
（ｃ） 従来技術と問題点
第１図に従来および本発明の一笑施例におけるＣ−ＭＯ
Ｓメモリ素子によるメモリボード構成の概念図を示す。
Ｓメモリ素子によるメモリボード構成の概念図を示す。
１１１″ｔｃ−ＭＯＳメモリ素子、２は印ａｌｌ配線板
および３はバックアップ用電源である。メモリ素子１は
通常記憶容量として１６キロビツト（Ｋｂ ）または６
４Ｋｂを１パツケージに構成して提供され、その複数個
を第１図の例えば印刷配線板２等に実装して中間実装単
位のメモリボードを形成して最小笑装容蓋単位とし、該
メモリボードを単数または複数個架構造等に配して記憶
装置を形成する。該メモリ素子の特性は他の半導体によ
る集積回路素子と同様通常動作時電圧（Ｖｃｃ）は５、
Ｏｖであり動作電流（Ｉｃｃ）は６４Ｋｂ容量において
数１０ｍＡｓ更にデータ保持電圧（ＶＤＲ）は２．ＯＶ
、その保持電流（Ｉｎｓ）は数〜数１０μＡによって保
証されている。バックアップ用電源３は動作電源ＶＣＣ
がオフになっても上記のＶＤＲＩ Ｉｎｎｅ提供して記
憶情報を保持するため、通常は乾電池または大容量のコ
ンデンサ等によ多構成される。しかしＣ−ＭＯＳにより
構成される半導体回路はメモリ素子も含めて本質的に電
源電圧または／および入力信号の条件によって制御格子
付整流ダイオード（ＳＣＲ）類以のオン状態となるラッ
チアップを起す場合が存在し、ラッチアップ時にはＩＣ
Ｃよシ遥かに高い例えば２桁も大きい電流が流れて素子
を破損するに至る。第１図の例でもメモリ素子１の何れ
かにこのラッチアップ現象が発生したり、破損によって
電源端子と接地電位間が短絡状態となれば正常な他の素
子における記憶動作の障害と３− なったりバックアップ電源３の電圧が規定のＶＤＲを維
持出来なくなり電源オフ時におけるデータ保持機能が消
失してし１う欠点があった。
および３はバックアップ用電源である。メモリ素子１は
通常記憶容量として１６キロビツト（Ｋｂ ）または６
４Ｋｂを１パツケージに構成して提供され、その複数個
を第１図の例えば印刷配線板２等に実装して中間実装単
位のメモリボードを形成して最小笑装容蓋単位とし、該
メモリボードを単数または複数個架構造等に配して記憶
装置を形成する。該メモリ素子の特性は他の半導体によ
る集積回路素子と同様通常動作時電圧（Ｖｃｃ）は５、
Ｏｖであり動作電流（Ｉｃｃ）は６４Ｋｂ容量において
数１０ｍＡｓ更にデータ保持電圧（ＶＤＲ）は２．ＯＶ
、その保持電流（Ｉｎｓ）は数〜数１０μＡによって保
証されている。バックアップ用電源３は動作電源ＶＣＣ
がオフになっても上記のＶＤＲＩ Ｉｎｎｅ提供して記
憶情報を保持するため、通常は乾電池または大容量のコ
ンデンサ等によ多構成される。しかしＣ−ＭＯＳにより
構成される半導体回路はメモリ素子も含めて本質的に電
源電圧または／および入力信号の条件によって制御格子
付整流ダイオード（ＳＣＲ）類以のオン状態となるラッ
チアップを起す場合が存在し、ラッチアップ時にはＩＣ
Ｃよシ遥かに高い例えば２桁も大きい電流が流れて素子
を破損するに至る。第１図の例でもメモリ素子１の何れ
かにこのラッチアップ現象が発生したり、破損によって
電源端子と接地電位間が短絡状態となれば正常な他の素
子における記憶動作の障害と３− なったりバックアップ電源３の電圧が規定のＶＤＲを維
持出来なくなり電源オフ時におけるデータ保持機能が消
失してし１う欠点があった。
（ｄ） 発明の目的
本発明の目的は上記の欠点を除去するため、Ｖｃｃに対
応するＩＣＣ値およびＶＤＨに対応するＩＤＲ値レベル
の両電流制限手段を設け、外部より印加される電源供給
電圧に従い自動的に対応する電流制限手段を選択する機
能を設けて過電流を防止するＣ−ＭＯＳメモリ素子を提
供しようとするものである。
応するＩＣＣ値およびＶＤＨに対応するＩＤＲ値レベル
の両電流制限手段を設け、外部より印加される電源供給
電圧に従い自動的に対応する電流制限手段を選択する機
能を設けて過電流を防止するＣ−ＭＯＳメモリ素子を提
供しようとするものである。
（ｅ） 発明の構成
この目的は、Ｃ−ＭＯＳによ多構成されるスタテック形
ランダムアクセスメモリ素子において、メモリ素子は電
源入力端子からメモリセルアレイおよびアドレス回路等
よりなるメモリ主回路に至る給電端部にその動作時供給
ならびにバッテリバックアップ時供給の高／低電圧に対
応して流入電流を制限する手段、該電流制限手段？！−
選択開閉する手段および該゛尚／低電圧を検出し低／高
レベルまたは高／低レベルの相補信号を得る切侠（ｉ号
作成−４−パ 手段を具備し、切換信号作成手段ｉ−を電源入力端子に
印加される供紬電圧を検出して相補信号を開閉手段に送
出し供給電圧に対応する電流制限手段を選択せしめメモ
リ主回路の過電流を防止する機能を備えたことを特徴と
するＣ−ＭＯＳスタテックメモＩＪｆｆｉ子を提供する
ことによって達成することが出来る。
ランダムアクセスメモリ素子において、メモリ素子は電
源入力端子からメモリセルアレイおよびアドレス回路等
よりなるメモリ主回路に至る給電端部にその動作時供給
ならびにバッテリバックアップ時供給の高／低電圧に対
応して流入電流を制限する手段、該電流制限手段？！−
選択開閉する手段および該゛尚／低電圧を検出し低／高
レベルまたは高／低レベルの相補信号を得る切侠（ｉ号
作成−４−パ 手段を具備し、切換信号作成手段ｉ−を電源入力端子に
印加される供紬電圧を検出して相補信号を開閉手段に送
出し供給電圧に対応する電流制限手段を選択せしめメモ
リ主回路の過電流を防止する機能を備えたことを特徴と
するＣ−ＭＯＳスタテックメモＩＪｆｆｉ子を提供する
ことによって達成することが出来る。
（ｆ） 発明の実施例
以下図面を参照しつ＼本発明の一実施例について説明す
る。第２図は本発明の一実施例におけるＣ−ＭＯＳスタ
テックメモリ素子のブロック図を示す。図においてｌｊ
：ｃ−ＭＯＳスタテックメそり素子、１ａはメモリ素子
１におけるメモリセルアレイおよびアドレス回路等のメ
モリ主回路、ＴＲｏ。
る。第２図は本発明の一実施例におけるＣ−ＭＯＳスタ
テックメモリ素子のブロック図を示す。図においてｌｊ
：ｃ−ＭＯＳスタテックメそり素子、１ａはメモリ素子
１におけるメモリセルアレイおよびアドレス回路等のメ
モリ主回路、ＴＲｏ。
ＴＲＨ，ＴＲＬはＭＯＳ）ランジスタ、ＩＮＶＩ、２は
Ｃ−ＭＯＳ素子よりなるインバータ回路およびＲ１゜２
、ＬＨ，ＬＬは抵抗である。ＴＲｏ ＋ Ｒ＋およびＲ
２は電圧検出回路を形成しＴ ＲｏＯ順方向電圧ｖｔｈ
’：＝０．６ Ｖ、 Ｒ＋ ／ Ｒｔ比を１に設定し
その中間点Ｐよシ流出する電流を無視すれば動作電圧Ｖ
ｃｃ＝５Ｖ。
Ｃ−ＭＯＳ素子よりなるインバータ回路およびＲ１゜２
、ＬＨ，ＬＬは抵抗である。ＴＲｏ ＋ Ｒ＋およびＲ
２は電圧検出回路を形成しＴ ＲｏＯ順方向電圧ｖｔｈ
’：＝０．６ Ｖ、 Ｒ＋ ／ Ｒｔ比を１に設定し
その中間点Ｐよシ流出する電流を無視すれば動作電圧Ｖ
ｃｃ＝５Ｖ。
−ζり一
データ保持電圧ＶＲＤ ＝ ２ Ｖが電源端子に印加さ
れたときのＰにおける電圧ＰＣＣおよびＰＲＤはＰｃｃ
＝（５−０，６）ＶＸＩ／２＝２．２Ｖ、 ＰＤＲ＝（
２−０，６）ＶＸＩ／２＝０．７ＶＫなり、それぞれ高
レベル（Ｈ）。
れたときのＰにおける電圧ＰＣＣおよびＰＲＤはＰｃｃ
＝（５−０，６）ＶＸＩ／２＝２．２Ｖ、 ＰＤＲ＝（
２−０，６）ＶＸＩ／２＝０．７ＶＫなり、それぞれ高
レベル（Ｈ）。
低レベル（Ｌ）に対応させれば、以下各点の電圧または
レベル配分は第１表に示すように得られる。
レベル配分は第１表に示すように得られる。
第１表 電圧／レベル／トランジスタＴＲＨ，Ｌ動作表
以下Ｐ点の電位はＩＮｖ＋＋ ＩＮＶ２’によシそ、れ
ぞれＴＲｎ＋ ＴＲ（、のゲートに相補的に印加される
ので電源電圧ｖが■ｃｃ＝５ｖのときはＲＬＨＩ ＶＤ
Ｒ＝ ２ ＶのときはＲｔ、ｔ、 ｋ介してメモリ主回
路１ａに印加されるようＴＲＨ，ＴＲＬがスイッチング
して接続する。
以下Ｐ点の電位はＩＮｖ＋＋ ＩＮＶ２’によシそ、れ
ぞれＴＲｎ＋ ＴＲ（、のゲートに相補的に印加される
ので電源電圧ｖが■ｃｃ＝５ｖのときはＲＬＨＩ ＶＤ
Ｒ＝ ２ ＶのときはＲｔ、ｔ、 ｋ介してメモリ主回
路１ａに印加されるようＴＲＨ，ＴＲＬがスイッチング
して接続する。
従ってメモリ素子１が６４Ｋｂの記憶容量を持つとすれ
ば例えばＲＬＨはｖｃｃ ＝ ５ Ｖによって数１０ｍ
Ａを供給し、ＲＬＬはＶＤＲ＝ ２ Ｖによって１００
μＡを− 供給するように設定すれば、メモリ素子１に供給する電
圧に対応して適切な電流が自動的に選択供給されて、ラ
ッチアップあるいは素子の破損による短絡時においても
自動的に過電流が制約され第１図のメモリボード実装さ
れた状態で何れかのメモリ素子１にラッチアップが発生
しても他のメモリ素子１の記憶情報を消滅するようなこ
とのないメモリ素子が得られる。本例では過電流防止の
単位を１パツケージを対象として説明したが１パツケー
ジ内が例えばマルチアドレス方式のように複数ブロック
に分割されて電源供給ラインが複数に分岐されていれば
勿論ブロック毎に過電流防止機能を設けてもよい。尚Ｔ
ＲＨの電流容蓋によってはＲＬＨを省略しても良い。ま
た本実施例では電流制限機能を抵抗によったが必要があ
れば抵抗とトランジスタの組合せによる定電流回路によ
って置換えても同様に実現出来ることはいう迄もない。
ば例えばＲＬＨはｖｃｃ ＝ ５ Ｖによって数１０ｍ
Ａを供給し、ＲＬＬはＶＤＲ＝ ２ Ｖによって１００
μＡを− 供給するように設定すれば、メモリ素子１に供給する電
圧に対応して適切な電流が自動的に選択供給されて、ラ
ッチアップあるいは素子の破損による短絡時においても
自動的に過電流が制約され第１図のメモリボード実装さ
れた状態で何れかのメモリ素子１にラッチアップが発生
しても他のメモリ素子１の記憶情報を消滅するようなこ
とのないメモリ素子が得られる。本例では過電流防止の
単位を１パツケージを対象として説明したが１パツケー
ジ内が例えばマルチアドレス方式のように複数ブロック
に分割されて電源供給ラインが複数に分岐されていれば
勿論ブロック毎に過電流防止機能を設けてもよい。尚Ｔ
ＲＨの電流容蓋によってはＲＬＨを省略しても良い。ま
た本実施例では電流制限機能を抵抗によったが必要があ
れば抵抗とトランジスタの組合せによる定電流回路によ
って置換えても同様に実現出来ることはいう迄もない。
（ｇ） 発明の詳細
な説明したように本発明によれば従来においてＣ−ＭＯ
Ｓメモリ素子のラッチアップや損傷によって電源供給ラ
インが短絡されて引起す他素子に及ぼす記憶情報を消滅
するような障害が除去され、メモリ素子自身の損傷をも
減少させるＣ−ＭＯＳスタテックメモリ素子が得られる
ので有用である０
Ｓメモリ素子のラッチアップや損傷によって電源供給ラ
インが短絡されて引起す他素子に及ぼす記憶情報を消滅
するような障害が除去され、メモリ素子自身の損傷をも
減少させるＣ−ＭＯＳスタテックメモリ素子が得られる
ので有用である０
編１図は従来および本発明の一実施例におけるＣ−ＭＯ
Ｓメモリ素子によるメモリポート構成の概念図および第
２図は本発明の一実施例におけるＣ−ＭＯＳスタテック
メモリ素子のブロック図を示す。 図において１はＣ−ＭＯＳメモリ素子、２は印刷配線板
、３はバックアップ用電源、１ａはメモリの主回路、Ｔ
Ｒ（ＩＩ ＴＲＨＩＴＲＬはＭＯＳ）ランジスタ、ＩＮ
ＶＩ ｌ ２１’ｊ イア／＜−ｌ 回路オ、１： ヒ
Ｒ＋ ＋ ｔ ＊”ｔＬＬは抵抗である。 早１ 回
Ｓメモリ素子によるメモリポート構成の概念図および第
２図は本発明の一実施例におけるＣ−ＭＯＳスタテック
メモリ素子のブロック図を示す。 図において１はＣ−ＭＯＳメモリ素子、２は印刷配線板
、３はバックアップ用電源、１ａはメモリの主回路、Ｔ
Ｒ（ＩＩ ＴＲＨＩＴＲＬはＭＯＳ）ランジスタ、ＩＮ
ＶＩ ｌ ２１’ｊ イア／＜−ｌ 回路オ、１： ヒ
Ｒ＋ ＋ ｔ ＊”ｔＬＬは抵抗である。 早１ 回
Claims (1)
- 【特許請求の範囲】 Ｃ−ＭＯ８によシ構成されるスタテック形ランダムアク
セスメモリ素子において、メモリ素子は電源入力端子か
らメモリセルアレイおよびアドレス回路等よりなるメモ
リ主回路に至る給電端部にその動作時供給ならびにバッ
テリバックアップ時供給の高／低電圧に対応して流入電
流を制限する手（ 段、該電流制限手段を選択開閉する手段および該高／低
電圧を検出し低／高レベルまたｌｒｉ高／低／低レベル
補信号を得る切換信号作成手段を具備し、切換信号作成
手段は電源入力端子に印加される供給電圧を検出して相
補信号を開閉手段に送出し供給電圧に対応する電流制限
手段を選択せしめメモリ主回路の過電流を防止する機能
を備えたことを特徴とするＣ −ＭＯＳスタテックメモ
リ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168585A JPS6059590A (ja) | 1983-09-13 | 1983-09-13 | Ｃ−ｍｏｓスタテツクメモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168585A JPS6059590A (ja) | 1983-09-13 | 1983-09-13 | Ｃ−ｍｏｓスタテツクメモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6059590A true JPS6059590A (ja) | 1985-04-05 |
Family
ID=15870780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168585A Pending JPS6059590A (ja) | 1983-09-13 | 1983-09-13 | Ｃ−ｍｏｓスタテツクメモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059590A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4649291A (en) * | 1983-05-26 | 1987-03-10 | Kabushiki Kaisha Toshiba | Voltage reference circuit for providing a predetermined voltage to an active element circuit |
| JPS62151633U (ja) * | 1986-03-12 | 1987-09-25 | ||
| JP2006190424A (ja) * | 2005-01-07 | 2006-07-20 | Nec Electronics Corp | 半導体集積回路装置 |
-
1983
- 1983-09-13 JP JP58168585A patent/JPS6059590A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4649291A (en) * | 1983-05-26 | 1987-03-10 | Kabushiki Kaisha Toshiba | Voltage reference circuit for providing a predetermined voltage to an active element circuit |
| JPS62151633U (ja) * | 1986-03-12 | 1987-09-25 | ||
| JP2006190424A (ja) * | 2005-01-07 | 2006-07-20 | Nec Electronics Corp | 半導体集積回路装置 |
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