JPS6231372B2 - - Google Patents
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- Publication number
- JPS6231372B2 JPS6231372B2 JP54156212A JP15621279A JPS6231372B2 JP S6231372 B2 JPS6231372 B2 JP S6231372B2 JP 54156212 A JP54156212 A JP 54156212A JP 15621279 A JP15621279 A JP 15621279A JP S6231372 B2 JPS6231372 B2 JP S6231372B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- memory
- power supply
- level
- state
- Prior art date
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- Expired
Links
- 230000015654 memory Effects 0.000 claims description 45
- 239000003990 capacitor Substances 0.000 claims description 6
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
Classifications
-
- Y02B60/1225—
Landscapes
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Stand-By Power Supply Arrangements (AREA)
Description
【発明の詳細な説明】
本発明は電源がOFFになつたときでも電池に
よつてメモリの内容が確実に保持されるようにす
るメモリバツクアツプ回路に関するものである。
よつてメモリの内容が確実に保持されるようにす
るメモリバツクアツプ回路に関するものである。
最近発表されている半導体メモリの中には電源
を切つてもメモリ内容が保持されるものもある
が、一般の半導体メモリは電源を切るとメモリ内
容は破壊される。前者を不揮発性メモリ、後者を
揮発性メモリと称しているが後者の場合には電池
によつてメモリ内容を保持する必要がある。この
ため一般には消費電流の極めて小さいＣ―MOS
型のメモリを使用し、停電や電源断の際には電池
による電源に切り換えてメモリ内容を保持するよ
うにしている。
を切つてもメモリ内容が保持されるものもある
が、一般の半導体メモリは電源を切るとメモリ内
容は破壊される。前者を不揮発性メモリ、後者を
揮発性メモリと称しているが後者の場合には電池
によつてメモリ内容を保持する必要がある。この
ため一般には消費電流の極めて小さいＣ―MOS
型のメモリを使用し、停電や電源断の際には電池
による電源に切り換えてメモリ内容を保持するよ
うにしている。
従来このような用途に使用されるメモリバツク
アツプ回路としては第１図のようなものがあつ
た。Ｃ―MOSメモリ１はアドレス信号発生部１
１が送出するアドレス信号をアドレスバス１２を
介して受信し、そのアドレスに対応したメモリ内
容（データ）をデータバス１４を介してデータド
ライバ／レシーバ１３と送受するものである。Ｃ
―MOSメモリ等一般のメモリはチツプイネーブ
ル端子CEがあり、この端子がＨレベルのときは
メモリは動作状態であるが、Ｌレベルのときは非
動作状態（ロツク状態）になる。CEがＨレベル
のときＣ―MOSメモリは読み出し、書き込みが
可能であるが、CEがＬレベルのときには読み出
し、書き込み動作が不可能となりメモリの内容は
固定される。普通Ｌレベルにしておくと電池電圧
が2V以上あればメモリ内容は保持される。
アツプ回路としては第１図のようなものがあつ
た。Ｃ―MOSメモリ１はアドレス信号発生部１
１が送出するアドレス信号をアドレスバス１２を
介して受信し、そのアドレスに対応したメモリ内
容（データ）をデータバス１４を介してデータド
ライバ／レシーバ１３と送受するものである。Ｃ
―MOSメモリ等一般のメモリはチツプイネーブ
ル端子CEがあり、この端子がＨレベルのときは
メモリは動作状態であるが、Ｌレベルのときは非
動作状態（ロツク状態）になる。CEがＨレベル
のときＣ―MOSメモリは読み出し、書き込みが
可能であるが、CEがＬレベルのときには読み出
し、書き込み動作が不可能となりメモリの内容は
固定される。普通Ｌレベルにしておくと電池電圧
が2V以上あればメモリ内容は保持される。
ところでアドレス信号発生部１１やデータドラ
イバ／レシーバ１３などのメモリ周辺回路１５に
は一般にTTLICやＣ―MOSICなどが使用されて
いる。これら一般のTTLICやＣ―MOSICは電源
電圧が低下すると正常に働かないので、保証され
た電源電圧以下ではメモリが動作しないようにし
ておかないとメモリに出鱈目なデータが書き込ま
れるおそれがある。第一に、TTLICの場合その
動作電圧範囲は極めて狭く、一例を挙げれば＋
5V±５％（4.75V乃至5.25V）程度である。第二
に、Ｃ―MOSICは電源電圧が3V〜18Vまで保証
されているが電源電圧によつて特性が変わる（例
えば電源電圧が高いときには速い変化にも応答で
きるが電圧が低くなると速い変化に応答できず誤
動作として現われる可能性がある）ので電源電圧
が低下すれば、この場合においてもメモリが動作
しないようにしておく必要がある。
イバ／レシーバ１３などのメモリ周辺回路１５に
は一般にTTLICやＣ―MOSICなどが使用されて
いる。これら一般のTTLICやＣ―MOSICは電源
電圧が低下すると正常に働かないので、保証され
た電源電圧以下ではメモリが動作しないようにし
ておかないとメモリに出鱈目なデータが書き込ま
れるおそれがある。第一に、TTLICの場合その
動作電圧範囲は極めて狭く、一例を挙げれば＋
5V±５％（4.75V乃至5.25V）程度である。第二
に、Ｃ―MOSICは電源電圧が3V〜18Vまで保証
されているが電源電圧によつて特性が変わる（例
えば電源電圧が高いときには速い変化にも応答で
きるが電圧が低くなると速い変化に応答できず誤
動作として現われる可能性がある）ので電源電圧
が低下すれば、この場合においてもメモリが動作
しないようにしておく必要がある。
第１図に示す従来例はそのように構成されたも
のであり、まずシステム電源３が＋5Vのときト
ランジスタTrはON状態になり、Ｃ―MOSメモリ
のチツプイネーブル端子CEがＨ状態になる。こ
のとき、Ｃ―MOSメモリは読み出し、書き込み
動作が可能である。停電または電源断によつてシ
ステム電源が＋5Vから低下していつたとき、ト
ランジスタTrはOFF状態になり、Ｃ―MOSメモ
リのチツプイネーブル端子CEがＬ状態になる。
このときＣ―MOSメモリは読み出し及び書き込
み動作が不能となりメモリ内容が固定された状態
で電池によつて記憶データが保持されるというも
のである。
のであり、まずシステム電源３が＋5Vのときト
ランジスタTrはON状態になり、Ｃ―MOSメモリ
のチツプイネーブル端子CEがＨ状態になる。こ
のとき、Ｃ―MOSメモリは読み出し、書き込み
動作が可能である。停電または電源断によつてシ
ステム電源が＋5Vから低下していつたとき、ト
ランジスタTrはOFF状態になり、Ｃ―MOSメモ
リのチツプイネーブル端子CEがＬ状態になる。
このときＣ―MOSメモリは読み出し及び書き込
み動作が不能となりメモリ内容が固定された状態
で電池によつて記憶データが保持されるというも
のである。
しかるに上記従来例においては、電源電圧の低
下をツエナーダイオードZD及びトランジスタTr
で検出しているがツエナーダイオードにしろトラ
ンジスタにしろ温度が変化するとかなり特性が変
化するので精度の高い電圧検出を行うことができ
ない。特にメモリ周辺回路としてTTLICなどを
使用した場合においては動作電圧範囲が4.75V〜
5.25Vと非常に狭いので温度変化によつて動作電
圧レベルが変化するような検出方法ではメモリ内
容を確実に保護することは困難である。また従来
例の回路においてはシステム電源３の電圧が低下
してトランジスタTrのコレクタ端子がＬ状態か
らＨ状態に変わるとき完全にステツプ状にシヤー
プに波形が立ち上がるわけではなくＬ状態からＨ
状態に変わる過渡状態が比較的長く存在する。そ
のような状態のときにメモリ周辺回路が動作する
とメモリの内容がどのようになるか保証できな
い。
下をツエナーダイオードZD及びトランジスタTr
で検出しているがツエナーダイオードにしろトラ
ンジスタにしろ温度が変化するとかなり特性が変
化するので精度の高い電圧検出を行うことができ
ない。特にメモリ周辺回路としてTTLICなどを
使用した場合においては動作電圧範囲が4.75V〜
5.25Vと非常に狭いので温度変化によつて動作電
圧レベルが変化するような検出方法ではメモリ内
容を確実に保護することは困難である。また従来
例の回路においてはシステム電源３の電圧が低下
してトランジスタTrのコレクタ端子がＬ状態か
らＨ状態に変わるとき完全にステツプ状にシヤー
プに波形が立ち上がるわけではなくＬ状態からＨ
状態に変わる過渡状態が比較的長く存在する。そ
のような状態のときにメモリ周辺回路が動作する
とメモリの内容がどのようになるか保証できな
い。
本発明は従来例におけるツエナーダイオード
ZD、トランジスタTrからなる電圧検出回路の改
良に関するものであり、第２図はその一実施例の
構成を示している。すなわちＣ―MOSメモリ１
に電池電源２及び電池電源２より電圧の高いシス
テム電源３からそれぞれ一方向性素子Ｄ１，Ｄ２
を介して電圧を供給すると共に、システム電源３
の電圧に比例する電圧を電圧比較器４の上側比較
レベルＡに、システム電源３からダイオードＤ３
を介してコンデンサ５に充電された電圧を分割抵
抗Ｒ３，Ｒ４により上記上側比較レベルＡの電圧
以下に分圧された電圧を電圧比較器の下側比較レ
ベルＢにそれぞれ印加し、該電圧比較器４の出力
を上記Ｃ―MOSメモリのチツプイネーブル端子
CEに接続することにより構成されている。
ZD、トランジスタTrからなる電圧検出回路の改
良に関するものであり、第２図はその一実施例の
構成を示している。すなわちＣ―MOSメモリ１
に電池電源２及び電池電源２より電圧の高いシス
テム電源３からそれぞれ一方向性素子Ｄ１，Ｄ２
を介して電圧を供給すると共に、システム電源３
の電圧に比例する電圧を電圧比較器４の上側比較
レベルＡに、システム電源３からダイオードＤ３
を介してコンデンサ５に充電された電圧を分割抵
抗Ｒ３，Ｒ４により上記上側比較レベルＡの電圧
以下に分圧された電圧を電圧比較器の下側比較レ
ベルＢにそれぞれ印加し、該電圧比較器４の出力
を上記Ｃ―MOSメモリのチツプイネーブル端子
CEに接続することにより構成されている。
以上のような構成を有する本発明の動作原理を
説明すると次のようである。すなわちａ点にはシ
ステムの電源電圧が印加され、ｂ点にはコンデン
サ５を接続してあるので、停電時や電源断時にお
いてもコンデンサ５の端子電圧は直ぐには低下せ
ず、暫時電源電圧を保持する。第３図のVa，Vb
はこの状態を示している。ところでメモリの周辺
で使用しているTTLの動作保証電圧は4.75V以上
であり、それ以下になるとメモリに正しくない信
号が入るおそれがあるので、4.75V以下になると
メモリがロツクされるようにする必要がある。そ
こで例えば電圧比較器４の入力Ａがａ点の電圧の
1/2になるようにＲ１，Ｒ２を設定し、入力Ｂに
は4.75／2Vの電圧が加わるようにＲ３，Ｒ４を
設定しておく。このようにしておくとａ点の電圧
Vaが4.75V以上のときは電圧比較器の入力Ａが入
力Ｂより大きいので出力ｃの電圧VcはＨレベル
となる。逆にVaが4.75V以下の時は入力Ａ，Ｂの
大小関係が逆転するのでVcはＬレベルとなる。
この電圧比較器の出力電圧VcがＨレベルからＬ
レベルにおちるとメモリがロツクされ電池電圧で
保持される。ａ点，ｂ点，ｃ点の各電圧波形を第
３図に示す。
説明すると次のようである。すなわちａ点にはシ
ステムの電源電圧が印加され、ｂ点にはコンデン
サ５を接続してあるので、停電時や電源断時にお
いてもコンデンサ５の端子電圧は直ぐには低下せ
ず、暫時電源電圧を保持する。第３図のVa，Vb
はこの状態を示している。ところでメモリの周辺
で使用しているTTLの動作保証電圧は4.75V以上
であり、それ以下になるとメモリに正しくない信
号が入るおそれがあるので、4.75V以下になると
メモリがロツクされるようにする必要がある。そ
こで例えば電圧比較器４の入力Ａがａ点の電圧の
1/2になるようにＲ１，Ｒ２を設定し、入力Ｂに
は4.75／2Vの電圧が加わるようにＲ３，Ｒ４を
設定しておく。このようにしておくとａ点の電圧
Vaが4.75V以上のときは電圧比較器の入力Ａが入
力Ｂより大きいので出力ｃの電圧VcはＨレベル
となる。逆にVaが4.75V以下の時は入力Ａ，Ｂの
大小関係が逆転するのでVcはＬレベルとなる。
この電圧比較器の出力電圧VcがＨレベルからＬ
レベルにおちるとメモリがロツクされ電池電圧で
保持される。ａ点，ｂ点，ｃ点の各電圧波形を第
３図に示す。
叙上のように本発明はシステム電源３の電圧を
コンデンサ５に充電させてそれを電圧比較器４の
基準電圧としているので、ツエナーダイオードや
トランジスタを用いた従来例の場合のように温度
変化によつて動作レベルが変化するという欠点は
なく、また電圧比較器４は入力Ａ，Ｂの大小関係
の変化によつて出力端子ｃの電圧Vcが極めてシ
ヤープに変化するので従来例のようにトランジス
タがON状態からOFF状態へ移行するときの過渡
的な不安定状態というものもない。したがつて従
来例の場合に比べてより確実にメモリをバツクア
ツプすることができるのである。
コンデンサ５に充電させてそれを電圧比較器４の
基準電圧としているので、ツエナーダイオードや
トランジスタを用いた従来例の場合のように温度
変化によつて動作レベルが変化するという欠点は
なく、また電圧比較器４は入力Ａ，Ｂの大小関係
の変化によつて出力端子ｃの電圧Vcが極めてシ
ヤープに変化するので従来例のようにトランジス
タがON状態からOFF状態へ移行するときの過渡
的な不安定状態というものもない。したがつて従
来例の場合に比べてより確実にメモリをバツクア
ツプすることができるのである。
なお、第４図に示すように一方向性素子Ｄ１は
ダイオードではなくトランジスタでも良い。第４
図に示す実施例においては、システム電源３の電
圧が低下したとき電圧比較器４の出力ｃがＬレベ
ルになつてトランジスタTr２がOFFする。その
結果Tr１もOFFになりTr２のコレクタは電池電
圧に等しくなりＨレベルになる。これをＣ―
MOSのインバータゲート６でこれをＬレベルに
してメモリのチツプイネーブル端子をＬレベルに
している。
ダイオードではなくトランジスタでも良い。第４
図に示す実施例においては、システム電源３の電
圧が低下したとき電圧比較器４の出力ｃがＬレベ
ルになつてトランジスタTr２がOFFする。その
結果Tr１もOFFになりTr２のコレクタは電池電
圧に等しくなりＨレベルになる。これをＣ―
MOSのインバータゲート６でこれをＬレベルに
してメモリのチツプイネーブル端子をＬレベルに
している。
第１図は従来例の基本回路図、第２図は本発明
の一実施例の回路図、第３図は同上の要部電圧波
形説明図、第４図は本発明の他の実施例の回路図
である。 １はＣ―MOSメモリ、２は電池電源、３はシ
ステム電源、４は電圧比較器、５はコンデンサ、
Ｄ１，Ｄ２，Ｄ３はダイオード、Ｒ１，Ｒ２，Ｒ
３，Ｒ４，Ｒ５は抵抗器である。
の一実施例の回路図、第３図は同上の要部電圧波
形説明図、第４図は本発明の他の実施例の回路図
である。 １はＣ―MOSメモリ、２は電池電源、３はシ
ステム電源、４は電圧比較器、５はコンデンサ、
Ｄ１，Ｄ２，Ｄ３はダイオード、Ｒ１，Ｒ２，Ｒ
３，Ｒ４，Ｒ５は抵抗器である。
Claims (1)
- １ Ｃ―MOSメモリに電池電源及び電池電源よ
り電圧の高いシステム電源からそれぞれ一方向性
素子を介して電圧を供給すると共に、システム電
源の電圧に比例する電圧を電圧比較器の上側比較
レベルに、システム電源からダイオードを介して
コンデンサに充電された電圧を分割抵抗により上
記上側比較レベルの電圧以下に分圧した電圧を電
圧比較器の下側比較レベルにそれぞれ印加し、該
電圧比較器の出力を上記Ｃ―MOSメモリのチツ
プイネーブル端子に接続したことを特徴とするメ
モリバツクアツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15621279A JPS5679317A (en) | 1979-11-30 | 1979-11-30 | Memory backup circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15621279A JPS5679317A (en) | 1979-11-30 | 1979-11-30 | Memory backup circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5679317A JPS5679317A (en) | 1981-06-29 |
| JPS6231372B2 true JPS6231372B2 (ja) | 1987-07-08 |
Family
ID=15622805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15621279A Granted JPS5679317A (en) | 1979-11-30 | 1979-11-30 | Memory backup circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5679317A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827218A (ja) * | 1981-08-10 | 1983-02-17 | Nec Corp | 論理装置の電源確定信号発生回路 |
| JPS60238920A (ja) * | 1984-05-11 | 1985-11-27 | Fanuc Ltd | メモリのデ−タ保持回路 |
-
1979
- 1979-11-30 JP JP15621279A patent/JPS5679317A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5679317A (en) | 1981-06-29 |
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