KR920002393Y1 - 전압감지에 의한 메모리 백업회로 - Google Patents

Abstract

내용 없음.

Description

전압감지에 의한 메모리 백업회로

제 1,2 도는 종래의 회로도.

제 3 도는 본 고안에 따른 회로도.

제 4 도는 본 고안에 따른 제 3 도의 전압감지회로(VD1)의 히스테리시스 특성도.

제 5 도는 리세트 발생에 따른 본 고안의 실시예 파형도.

본 고안은 메모리 백업(Back up)회로에 관한 것으로, 특히 전압감지회로를 사용하여 일시 기억용 메모리의 데이타를 전원 불안정 또는 오프시에도 안정되게 보존할 수 있는 전압 감지에 의한 메모리 백업회로에 관한 것이다.

일반적으로 메모리 백업회로는 전원 불안정 또는 오프된 상태에서도 일시 기억메모리(S-RAM)의 데이타를 안전하게 보존할 수 있도록 하는 회로를 말한다.

종래의 메모리(RAM)의 백업은 제1도와 같이 메모리 백업전용 집적회로(10)를 사용하는 경우가 있고, 제 2 도와 같이 재너다이오드(ZD)를 사용하여 전원단(Vcc)의 전압인가에 따라 트랜지스터(TR1, TR2)의 동작에 의한 논리신호의 발생으로 메모리(20)가 백업되는 회로를 구성하였다.

제 1 도와 같이 구성된 백업회로는 메모리백업 전용집적회로(10)의 내부에 전압비교기를 사용한다. 그리고 상기 전압비교기의 입력전압의 비교결과에 따라 메모리(20)의 칩셀렉터단(CS)의 제어로 메모리(20)의 데이타를 보호해 왔었으나 상기 메모리 백업전용 집적회로(10)의 칩의 가격이 고가이여서 시스템의 원가상승의 원인이 되어 왔었다.

한편 제 2 도와 같이 구성된 메모리 백업회로는 입력전압감지를 위해 제너다이오드(ZD)를 사용하여 전원단(Vcc)의 전원 인가에 따라 상기 제너다이오드(ZD)에서 입력전압을 감지하고 상기 감지값에 따라 트랜지스터(TR2)의 온/오프되는 결과에 의해 메모리(20)의 칩셀렉터단(CS)를 제어하여 메모리(20)의 데이타를 보호하여 왔었다.

그러나 상기 제너다이오드(ZD)의 입력 전압을 감지할 수 있는 허용오차가 너무 커서 전원 온/오프 타이밍이 빠를 때 이 회로의 동작이 미쳐 그 동작 속도를 따라 갈 수 없어 메모리(20)의 데이타를 잃어 버리는 경우가 자주 발생되었다.

따라서 본 고안의 목적은 전압감지회로를 사용하되, 메모리 백업의 신뢰성을 높이고 다른 여러 시스템에 적용이 용이하며, 저렴하게 구성할 수 있는 회로를 제공함에 있다.

이하 본 고안을 첨부된 도면을 참조하여 상세히 설명한다.

제 3 도는 본 고안에 따른 회로도로서, 일본 "SEIKO"사의 S-8054 ALR인 전압감지회로(VD1)의 출력(C)에 캐패시터(C1)을 연결하여 접지시키고, 동시에 트랜지스터(TR12)의 베이스를 연결하고, 상기 트랜지스터(TR12)의 에미터를 접지시키며, 상기 트랜지스터(TR2)의 콜렉터로부터 저항(R1)을 통해 트랜지스터(TR11)의 베이스를 연결하고, 저항(R2)를 상기 트랜지스터(TR11, TR12)의 콜렉터 사이에 결합되고, 밧데리(Ba)의 전원이 상기 트랜지스터(TR11)의 콜렉터 및 메모리(20)의 전원단(Vcc)과 오아게이트(IC1)의 전원단(Vcc)이 연결되며, 상기 트랜지스터(TR12)의 콜렉터가 오아게이트(IC1)의 제 1 신호단[x]에 연결되고, 리세트단(RESET)이 상기 오아게이트(IC1)의 제 2 신호단[y]에 연결되며, 상기 오아게이트(IC1)의 출력단이 메모리(20)의 칩셀렉터단에 연결되고, 상기 전압감지회로(VD1)의 전원 입력단(A)은 전원단(Vcc)에 연결되고 접지단(B)은 접지되도록 구성된다.

제 4 도는 본 고안에 따른 제 3 도의 전압감지회로(VD1)의 히스테리시스 특성도이다.

제 5 도는 리세트신호 발생에 따른 본 고안의 실시 파형도이다.

따라서 본 고안의 구체적 일실시예를 제 3-5 도를 참조하여 상세히 설명하면, 먼저 메모리(20)로부터 데이타를 억세스(리드/라이트)하기 위해서는 칩실렉터단이 "로우"로 되어야 한다. 그리고 상기 칩실렉터단이 "로우"로 되기 위해서는 오아게이트(IC1)의 양입력단은 모두 "로우"가 되어야 한다.

일반적으로 오아게이트(IC1)의 제 2 신호단[y]으로 입력되는 시스템 리세트(Reset) 신호는 (5a)와 같이 전원 공급(Power on)시 제 5b 도와 같이 리세트회로(도시하지 않았음)에서 발생되어 공급된다. 제 5 도에서 (5b)의 T1구간은 초기화 타임구간이다.

그리고 상기 오아게이트(IC1)의 제 1 신호단[x]으로 입력되는 신호는 전원단(Vcc)의 인가레벨(5a)즉, 전압감 지회로(VD1)의 입력은 제 4 도 또는 제 5 도 (5a)와 같이 4.6V까지 되면 출력단(Vout)인 (C)단이 "하이"가 된다.

상기 전압감지회로(VD1)의 출력단(Vout)이 "하이"가 되면 트랜지스터(TR12)가 온되어 트랜지스터(TR12)의 콜렉터단(D)은 "로우"가 된다. 이때 저항(R1)을 통해 트랜지스터(TR11)을 온하여 전원단(Vcc)의 전원공급이 메모리(20)의 전원단(Vcc)으로 공급되도록 한다. 여기서 메모리(20)에 전원이 공급되더라도 억세스 상태로 되기 위해서는 제 5 도(5b)와 같이 초기시간(T1)이 지난후(리세트후)정상상태인"로우"상태에 있고, 제 4 도 또는 제 5 도 (5a)와 같이 전원단(Vcc)의 입력전원이 일정레벨 이상(4.6V)일 때 상기 트랜지스터(TR12)의 콜렉터 레벨이 (5d)와 같이 "로우"이므로 이때서야 비로소 오아게이트(IC1)의 출력은 "로우"가 되어 메모리(20)의 칩실렉터단은 "로우"로 억세스 모드가 된다.

상기 리세트단(Reset)의 리세트 신호를 오아게이트(IC1)를 통해 메모리(20)의 칩실렉터단의 입력신호로 사용한 이유는 실제 전원온시 리세트 신호의 채터링 현상에 의하여 데이타가 깨질 수 있으므로 완전히 리세트 종료후 정상상태가 될 때 메모리(20)에 데이타를 리드/라이트하도록 하기 위함이다.

상기 오아게이트(IC1)의 제 1 신호단[x]의 전원온신호를 사용한 이유는 전원 공급초기에 채터링 현상을 방지하기 위해 전원단(Vcc)의 입력전압의 4.6V이상일 때 메모리(20)의 데이타 리드/라이트 조건을 만족토록한 것이다.

그리고 상기 트랜지스터(TR12)의 베이스에 캐패시터(C1)를 연결한 이유는 전원온(ON)시 발생되는 채터링을 캐패시터(C1)에서 흡수하므로 채터링에 의하여 발생될 수 있는 불량 데이타가 메모리(20)에 리드/라이트되는 것이 방지된다.

본 고안에서 전압감지회로(VD1)의 특성상 전원온시 20㎲ Sec간격 동안 전원단(Vcc)가 4.3V되기 이전에서 출력단(out)인 노드(c)가 제 5 도(5c), (5d)에서 점선부분(500)과 같이 순간적으로 "로우"가 되는 채터링 현상이 발생되어지므로 이를 제거하기 위해 캐패시터(C1)를 달았다.

그리고 전원오프시 무엇보다 중요한 것은 오아게이트(IC1)의 출력단을 제일 먼저 "하이"로하여 전압강하에 따른 주변회로에 불규칙한 동작으로부터 메모리(20)에 불량 데이타가 리드/라이트 되는 것을 방지토록 함에 있다.

이때 오아게이트(IC1)의 제 2 신호[y]인 리세트단(Reset)의 신호는 제 5b 도와 같이 전원온시에만 영향을 줌으로 전원 오프시에는 아무런 변화를 초래하지 않는다.

그러나 상기 오아게이트(IC1)의 제 1 신호단(x)의 신호는 전원단(Vcc)의 입력이 5V에서 4.6V로 되는 순간 전압감지회로(VD1)의 출력단(out)이 "하이"에서 "로우"로 되어 트랜지스터(TR12)가 오프된다. 이때 상기 트랜지스터(TR12)의 콜렉터 노드(D)는 "하이"로 되어 리세트단(Reset)의 신호와 관계없이 오아게이트(IC1)의 출력은 "하이"가 되어 메모리(20)의 칩실렉터단(uo­13, 1b ; CS)을 디스에이블하여 메모리(20)의 억세스를 방지한다.

상기 트랜지스터(TR12)와 (TR12)와 (TR11)의 콜렉터간 연결된 저항(R2)은 오아게이트(IC1)의 제 1 신호단(x)에 흐르는 전류를 일정하게 흐르도록 제한하는 저항이다.

상기 오아게이트(IC1)의 전원단(Vcc)에 트랜지스터(TR11)의 출력단과 밧데리(Ba)를 같이 노드(201)에 연결한 것은 전압공급시 파워온에 의해 일반 시스템 공급전압(5V)에 의해 동작상 별문제는 없지만 파워 오프시 상기 전압(5V)이 불안정하므로 이를 커버하기 위해 공급된 전압으로 밧데리 전압(Ba)에 사용될 수 있도록하여 항상 안정되게 메모리(20)의 데이타를 보호할 수 있다.

상술한 바와같이 전압감지회로를 사용하여 메모리 백업의 신뢰성을 확보하고 다른 시스템에도 용이하게 적용할 수 있으며 저렴하게 구성할 수 있는 이점이 있다.

Claims (1)

1. 메모리(20)의 전원단(Vcc)의 공급이 변화되더라도 데이타 리드/라이트동작을 안정화시키는 메모리(20)의 백업회로에 있어서, 상기 전원단(Vcc)에 연결되어 인가되는 전압레벨을 감지하는 전압 감지회로(VD1)와, 상기 전압감지회로(VD1)의 출력단(out)에 연결되어 상기 전압 감지회로(VD1)의 감지되는 출력신호에 따라 상기 전원단(Vcc)의 전원공급 제어신호를 발생하고 상기 메모리(20)의 데이타 리드/라이트 동작을 안정화시키기 위한 제 1 신호단[x]의 신호를 발생하는 트랜지스터(TR11)와, 상기 트랜지스터(TR11)의 콜렉터로부터 저항(R1)이 연결되어 이를 통한 상기 전원공급 제어신호에 의해 상기 메모리(20)의 전원단(Vcc)으로 전원공급이 이루어지도록 하는 트랜지스터(TR12)와, 상기 트랜지스터(TR11, TR12)의 콜렉터간 연결되어 상기 제 1 신호단[x]으로 일정전류가 흐르도록 제한하는 저항(R2)과, 리세트단(Reset)의 신호를 제 2 신호단[y]의 신호로 입력하여 제 1 신호단[x]의 신호에 의해 상기 메모리(20)의 데이타의 리드/라이트가 가능토록 칩실렉터단의 제어신호를 발생하는 오아게이트(IC1)와, 상기 트랜지스터(TR11)의 콜렉터와 연결되며 상기 메모리(20)와 오아게이트(IC1)의 전원단(Vcc)에 연결되어 외부 전원이 공급이 중단시 항시 일정전원을 공급하는 밧데리(Ba)로 구성됨을 특징으로 하는 전압감지에 의한 메모리 백업회로.