JPS5911998B2 - デ−タチエツク方式 - Google Patents
デ−タチエツク方式Info
- Publication number
- JPS5911998B2 JPS5911998B2 JP52035015A JP3501577A JPS5911998B2 JP S5911998 B2 JPS5911998 B2 JP S5911998B2 JP 52035015 A JP52035015 A JP 52035015A JP 3501577 A JP3501577 A JP 3501577A JP S5911998 B2 JPS5911998 B2 JP S5911998B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- ram
- power
- power supply
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Safety Devices In Control Systems (AREA)
Description
【発明の詳細な説明】
この発明は、データチェック方式に係るものであつて、
特に揮発性のメモリ素子を用いたRAM(Random
AccessMemory)におけるデータチェック方
式に関する。
特に揮発性のメモリ素子を用いたRAM(Random
AccessMemory)におけるデータチェック方
式に関する。
一般に、電子キャッシュレジスタ等の電子機器にあつて
は、書き込み、消去の自在なRAMが用いられる。
は、書き込み、消去の自在なRAMが用いられる。
そしてこのRAMには揮発性のメモリ素子よりなるもの
(例えば、半導体メモリ)と不揮発性のメモリ素子より
なるもの(例えば、コアメモリ)とがあつて、最近では
前者の方が後者よりも多用されている。これは前者の方
が同一容量の場合、コンパクトになることと安価になる
ためである。しかしながら、揮発性のメモリ素子よりな
るRAMは、本来電源の供給が断たれるとその記憶した
データが破壊されるという欠点があるため、電子機器に
これを組み込むときは、通常の電源のほかに停電に備え
て電池などよりなる予備電源を設けているのが普通であ
る。
(例えば、半導体メモリ)と不揮発性のメモリ素子より
なるもの(例えば、コアメモリ)とがあつて、最近では
前者の方が後者よりも多用されている。これは前者の方
が同一容量の場合、コンパクトになることと安価になる
ためである。しかしながら、揮発性のメモリ素子よりな
るRAMは、本来電源の供給が断たれるとその記憶した
データが破壊されるという欠点があるため、電子機器に
これを組み込むときは、通常の電源のほかに停電に備え
て電池などよりなる予備電源を設けているのが普通であ
る。
例えば、電子キャッシュレジスタにあつては、AC電源
がONしているときは、これを適宜降圧および整流して
安定な直流電源(例えば、DC5V)とし、これをRA
Mを始めとしてCPU、ROM(ReadOnlyMe
mory)、l/oインターフェース等の回路に供給す
る。
がONしているときは、これを適宜降圧および整流して
安定な直流電源(例えば、DC5V)とし、これをRA
Mを始めとしてCPU、ROM(ReadOnlyMe
mory)、l/oインターフェース等の回路に供給す
る。
これによつて登録、演算などの動作が行なわれる。そし
て停電によりAC電源がOFFになると登録などの動作
は停止される。そしてこのときRAM内にストアされた
データを保持するため、RAMにのみ予備電源からDC
電圧が供給される。しかし、停電が長期に亘り電池がそ
の放電能力を越えて放電し続けると、電池の出力電圧が
次第に減少し、ついにはRAMの最低動作電圧よりも低
くなつて、RAMは正常に動作し得なくなる。そして、
RAM内のデータの論理信号「1」、「o」が正確に保
持されなくなつてついにはデータが破壊されるに至る。
このデータ破壊が起つたことを知らないで、AC電源復
旧後電子キャッシュレジスタを動作させると、正常なデ
ータを入れても正確に動作せず誤つた情報が得られたり
、ついには動作不能に陥いる。この発明は、上述の事柄
に留意して提案されたもので、停電時、予備電源によつ
て保持されていたRAM内のデータが破壊されているか
どうかを極めて簡単に判別し得るデータチェック方式を
提供するもので、以下図に示す1実施例に基いて本発明
を詳細に説明する。第1図は、本発明による電子機器の
回路図の1例を示すものである。
て停電によりAC電源がOFFになると登録などの動作
は停止される。そしてこのときRAM内にストアされた
データを保持するため、RAMにのみ予備電源からDC
電圧が供給される。しかし、停電が長期に亘り電池がそ
の放電能力を越えて放電し続けると、電池の出力電圧が
次第に減少し、ついにはRAMの最低動作電圧よりも低
くなつて、RAMは正常に動作し得なくなる。そして、
RAM内のデータの論理信号「1」、「o」が正確に保
持されなくなつてついにはデータが破壊されるに至る。
このデータ破壊が起つたことを知らないで、AC電源復
旧後電子キャッシュレジスタを動作させると、正常なデ
ータを入れても正確に動作せず誤つた情報が得られたり
、ついには動作不能に陥いる。この発明は、上述の事柄
に留意して提案されたもので、停電時、予備電源によつ
て保持されていたRAM内のデータが破壊されているか
どうかを極めて簡単に判別し得るデータチェック方式を
提供するもので、以下図に示す1実施例に基いて本発明
を詳細に説明する。第1図は、本発明による電子機器の
回路図の1例を示すものである。
1口は電子機器で、CPUII。
RAMl2,ROMl3,I/oインターフエース14
の各部からなり、それぞれはLSチツプなどで構成され
る。図中の点線は情報又は制御信号などの経路であるバ
スラインを示す。20は交流電源で、電圧は例えば、1
00Vである。
の各部からなり、それぞれはLSチツプなどで構成され
る。図中の点線は情報又は制御信号などの経路であるバ
スラインを示す。20は交流電源で、電圧は例えば、1
00Vである。
30はトランスで、その2次側には安定化電源回路40
と停電検出回路50が設けられている。
と停電検出回路50が設けられている。
安定化電源回路40はトランス30で降圧された交流を
適当な電圧の直流に交換する整流器を備えており、電子
機器10の各部に直流電圧を供給すると共に、予備電源
60の2次電池61を充電する。停電検出回路50はト
ランジスタQ,,Q2を縦続接続したものから主として
成り、トランジスタQ2のコレクタ側からとり出される
検出信号Sのレベル変化によりCPUllにAC電源2
0の0N,0FF判別を行なわせる。この回路50の動
作を簡単に説明すると、AC電源20が0Nのときは、
トランジスタQ,が導通する。これによつてトランジス
タQ2は非導通となるからそのコレクタ電位はハイレベ
ルとなり検出信号SはハイレベルHとなる。またAC電
源20が0FFのときは逆にローレベルLとなる。2次
電池61はAC電源20が0Nしているときは、安定化
電源回路40の出力電圧V,により充電され、この出力
電圧V,が零になると放電を開始して電池電圧V2をR
AMl2に供給する。
適当な電圧の直流に交換する整流器を備えており、電子
機器10の各部に直流電圧を供給すると共に、予備電源
60の2次電池61を充電する。停電検出回路50はト
ランジスタQ,,Q2を縦続接続したものから主として
成り、トランジスタQ2のコレクタ側からとり出される
検出信号Sのレベル変化によりCPUllにAC電源2
0の0N,0FF判別を行なわせる。この回路50の動
作を簡単に説明すると、AC電源20が0Nのときは、
トランジスタQ,が導通する。これによつてトランジス
タQ2は非導通となるからそのコレクタ電位はハイレベ
ルとなり検出信号SはハイレベルHとなる。またAC電
源20が0FFのときは逆にローレベルLとなる。2次
電池61はAC電源20が0Nしているときは、安定化
電源回路40の出力電圧V,により充電され、この出力
電圧V,が零になると放電を開始して電池電圧V2をR
AMl2に供給する。
第2図はAC電源20の波形と上述の出力電圧V1、電
池電圧V2、検出信号Sとの関係を示すタイムチヤート
である。
池電圧V2、検出信号Sとの関係を示すタイムチヤート
である。
すなわち、a!!AC電源20の電圧波形、bは安定化
電源回路40の出力側の点E,における出力電圧V,、
cは予備電源60の出力側の点E2における電池電圧V
2、dは検出信号Sのレベル変化をそれぞれを示してい
る。図において、AC電源20が0FFになる時刻T,
と点E1における出力電圧V1が低下し始める時刻T2
との間に差があるのは、安定化電源回路40の時定数に
よるものである。また前記時刻T,と検出信号Sがハイ
レベルHからローレベルLに変化する時刻t′,との間
には殆んど差はないように構成される。またRAMl2
の最低動作電圧VO′が2.4〜2.5Vであるとき、
前記V,=5.3VV2=4.9〜5.1Vとなるよう
に設定される。このためAC電源が0NのときはRAM
l2など各部には4.9〜5.1Vの出力電圧V,が印
加されている。そしてAC電源20が0FFになつても
、この出力電圧V,は直ちに消減しない。そしてCPU
l2が0FFを検出してからT時間後に電池電圧V2が
RAMl2のみに印加されるようになる。次に第3図は
、RAMl2の1例を示すもので、図は2個のメモリ素
子(チツプともいう)12aから構成されるものを示す
。各メモリ素子12aは複数個のレジスタ12b1〜1
2bnより構成され、その各々にはデータが記憶される
。第4図は前記レジスタのあるアドレスのエリアに記憶
される確認コードKの1例を示すもので、図では4ビツ
ト4桁の16進数[A5C6」を示す。
電源回路40の出力側の点E,における出力電圧V,、
cは予備電源60の出力側の点E2における電池電圧V
2、dは検出信号Sのレベル変化をそれぞれを示してい
る。図において、AC電源20が0FFになる時刻T,
と点E1における出力電圧V1が低下し始める時刻T2
との間に差があるのは、安定化電源回路40の時定数に
よるものである。また前記時刻T,と検出信号Sがハイ
レベルHからローレベルLに変化する時刻t′,との間
には殆んど差はないように構成される。またRAMl2
の最低動作電圧VO′が2.4〜2.5Vであるとき、
前記V,=5.3VV2=4.9〜5.1Vとなるよう
に設定される。このためAC電源が0NのときはRAM
l2など各部には4.9〜5.1Vの出力電圧V,が印
加されている。そしてAC電源20が0FFになつても
、この出力電圧V,は直ちに消減しない。そしてCPU
l2が0FFを検出してからT時間後に電池電圧V2が
RAMl2のみに印加されるようになる。次に第3図は
、RAMl2の1例を示すもので、図は2個のメモリ素
子(チツプともいう)12aから構成されるものを示す
。各メモリ素子12aは複数個のレジスタ12b1〜1
2bnより構成され、その各々にはデータが記憶される
。第4図は前記レジスタのあるアドレスのエリアに記憶
される確認コードKの1例を示すもので、図では4ビツ
ト4桁の16進数[A5C6」を示す。
そして確認精度を高めるため、論理信号「1]、「0」
をほぼ同数配置する。この確認コードKを照合すべき基
準となる基準コードは予めROMl3内に書き込まれて
いる。また確認コードKO)RAMl2へのストア方法
として次の2つの方法が考えられる。すなわち、停電が
発生し、これをCPUllが停電検出回路50の検出信
号Sのレベル変化により検知してから、安定化電源回路
40の出力電圧V1が低下し始めるまでの時間T内に行
なうものと、他の1つはAC電源20が0Nしている時
からストアしておく方法である。このいずれによつても
よい。CPUllは停電が復旧すると検出信号Sがロー
レベルからハイレベルに変化することを検知するので、
CPUllはプログラムに従いROMl3内の基準コー
ドとRAMl2内の確認コードKとをそれぞれ読み出し
両者を比較照合し、もし確認コードKが基準コードに一
致しないときは、RAM内にストアされているデータが
全て破壊されたものと判断し、適当な表示方法によつて
表示すると共にそのデータをクリアする。また確認コー
ドKはRAMl2を構成する各チツプに1つずつ設ける
ようにしてもよい。
をほぼ同数配置する。この確認コードKを照合すべき基
準となる基準コードは予めROMl3内に書き込まれて
いる。また確認コードKO)RAMl2へのストア方法
として次の2つの方法が考えられる。すなわち、停電が
発生し、これをCPUllが停電検出回路50の検出信
号Sのレベル変化により検知してから、安定化電源回路
40の出力電圧V1が低下し始めるまでの時間T内に行
なうものと、他の1つはAC電源20が0Nしている時
からストアしておく方法である。このいずれによつても
よい。CPUllは停電が復旧すると検出信号Sがロー
レベルからハイレベルに変化することを検知するので、
CPUllはプログラムに従いROMl3内の基準コー
ドとRAMl2内の確認コードKとをそれぞれ読み出し
両者を比較照合し、もし確認コードKが基準コードに一
致しないときは、RAM内にストアされているデータが
全て破壊されたものと判断し、適当な表示方法によつて
表示すると共にそのデータをクリアする。また確認コー
ドKはRAMl2を構成する各チツプに1つずつ設ける
ようにしてもよい。
このようにすればチツプ毎にデータの破壊の有無を判別
できるので、より綿密にデータのチエツクを行なえる。
以上のように本発明によるデータチエツク方式は、RO
Ml3内に記憶されている基準コードと同じ確認コード
KをRAMl2の所定のアドレスのレジスタ内にストア
しておき、停電復旧時にこのストアされた確認コードK
の状態変化の有無によりRAMl2内のデータに破壊が
あつたかどうかを判別するものであるから、RAMl2
内のデータを全てチエツクすることなくデータチエツク
を行なうことができる。
できるので、より綿密にデータのチエツクを行なえる。
以上のように本発明によるデータチエツク方式は、RO
Ml3内に記憶されている基準コードと同じ確認コード
KをRAMl2の所定のアドレスのレジスタ内にストア
しておき、停電復旧時にこのストアされた確認コードK
の状態変化の有無によりRAMl2内のデータに破壊が
あつたかどうかを判別するものであるから、RAMl2
内のデータを全てチエツクすることなくデータチエツク
を行なうことができる。
従つて、万一停電中にデータが破壊されたとしても停電
復旧後直ちにその発見を極めて容易に行なうことができ
る。このため事後処理を的確に行なうことができる。ま
たデータの破壊の有無をチエツクするのに全てのデータ
を読み出すことなく確認コードKの状態変化の有無のみ
をチエツクするだけであるから、データチエツクを極め
て迅速に行なうことができるなど実用的効果を奏する。
復旧後直ちにその発見を極めて容易に行なうことができ
る。このため事後処理を的確に行なうことができる。ま
たデータの破壊の有無をチエツクするのに全てのデータ
を読み出すことなく確認コードKの状態変化の有無のみ
をチエツクするだけであるから、データチエツクを極め
て迅速に行なうことができるなど実用的効果を奏する。
第1図はこの発明による電子機器の回路図、第2図は動
作を説明するためのタイムチヤート、第3図はRAMの
概略構成図、第4図は確認コードの1例を示す図である
。 11・・・・・・CPU、12・・・・・・RAM、6
0・・・・・・予備電源、K・・・・・・確認コード。
作を説明するためのタイムチヤート、第3図はRAMの
概略構成図、第4図は確認コードの1例を示す図である
。 11・・・・・・CPU、12・・・・・・RAM、6
0・・・・・・予備電源、K・・・・・・確認コード。
Claims (1)
- 【特許請求の範囲】 1 停電時予備電源によりRAM内のデータを保持する
ものにおいて、前記RAM内に一定の確認コードを記憶
させておき、停電復旧時CPUが停電発生直後と停電復
旧直後のそれぞれの確認コードを照合確認することによ
り前記データが破壊されているかどうかを判別するデー
タチェック方式。 2 RAMを構成する各メモリ素子に確認コードを記憶
させてなる特許請求の範囲第1項記載のデータチェック
方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52035015A JPS5911998B2 (ja) | 1977-03-28 | 1977-03-28 | デ−タチエツク方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52035015A JPS5911998B2 (ja) | 1977-03-28 | 1977-03-28 | デ−タチエツク方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS53119637A JPS53119637A (en) | 1978-10-19 |
JPS5911998B2 true JPS5911998B2 (ja) | 1984-03-19 |
Family
ID=12430235
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52035015A Expired JPS5911998B2 (ja) | 1977-03-28 | 1977-03-28 | デ−タチエツク方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5911998B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011100511A (ja) * | 2009-11-06 | 2011-05-19 | Fujitsu Ten Ltd | データ書込装置、及び、データ書込方法 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55142498A (en) * | 1979-04-25 | 1980-11-07 | Casio Comput Co Ltd | Initial set system |
JPS57147198A (en) * | 1981-03-09 | 1982-09-10 | Toshiba Corp | Battery backup result judging system for volatile memory |
JPS57187751A (en) * | 1981-05-13 | 1982-11-18 | Hitachi Ltd | Vehicle engine controller |
JPS5870496A (ja) * | 1981-10-21 | 1983-04-26 | Matsushita Electric Ind Co Ltd | メモリ装置のチエツク方法 |
JPS5897198A (ja) * | 1981-12-02 | 1983-06-09 | Nakayo Tsushinki:Kk | Ram素子の誤書込み防止方式 |
JPS58153299A (ja) * | 1982-03-08 | 1983-09-12 | Fuji Xerox Co Ltd | 障害検知方法 |
JPS58167940U (ja) * | 1982-04-30 | 1983-11-09 | 株式会社島津製作所 | 複合演算器のプログラムデ−タチエツク装置 |
JPS59165043U (ja) * | 1983-04-15 | 1984-11-06 | 株式会社東芝 | 誤動作防止回路 |
JPS60230242A (ja) * | 1984-04-28 | 1985-11-15 | Toshiba Corp | リセツト要因判別方式 |
JPS6289153A (ja) * | 1985-10-15 | 1987-04-23 | Hochiki Corp | 記憶装置 |
JPH01147649A (ja) * | 1987-12-03 | 1989-06-09 | Hioki Ee Corp | バックアップメモリの適否判別方法 |
JPH01265343A (ja) * | 1988-04-16 | 1989-10-23 | Sharp Corp | 記憶装置の検査方法 |
JPH02120954A (ja) * | 1988-10-28 | 1990-05-08 | Noritz Corp | コンピユータシステムのramデータチエツク方法 |
-
1977
- 1977-03-28 JP JP52035015A patent/JPS5911998B2/ja not_active Expired
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011100511A (ja) * | 2009-11-06 | 2011-05-19 | Fujitsu Ten Ltd | データ書込装置、及び、データ書込方法 |
Also Published As
Publication number | Publication date |
---|---|
JPS53119637A (en) | 1978-10-19 |
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