JPS5911998B2 - デ−タチエツク方式 - Google Patents
デ−タチエツク方式Info
- Publication number
- JPS5911998B2 JPS5911998B2 JP52035015A JP3501577A JPS5911998B2 JP S5911998 B2 JPS5911998 B2 JP S5911998B2 JP 52035015 A JP52035015 A JP 52035015A JP 3501577 A JP3501577 A JP 3501577A JP S5911998 B2 JPS5911998 B2 JP S5911998B2
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- JP
- Japan
- Prior art keywords
- data
- ram
- power
- power supply
- voltage
- Prior art date
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- Safety Devices In Control Systems (AREA)
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
この発明は、データチェック方式に係るものであつて、
特に揮発性のメモリ素子を用いたＲＡＭ（Ｒａｎｄｏｍ
ＡｃｃｅｓｓＭｅｍｏｒｙ）におけるデータチェック方
式に関する。
特に揮発性のメモリ素子を用いたＲＡＭ（Ｒａｎｄｏｍ
ＡｃｃｅｓｓＭｅｍｏｒｙ）におけるデータチェック方
式に関する。
一般に、電子キャッシュレジスタ等の電子機器にあつて
は、書き込み、消去の自在なＲＡＭが用いられる。
は、書き込み、消去の自在なＲＡＭが用いられる。
そしてこのＲＡＭには揮発性のメモリ素子よりなるもの
（例えば、半導体メモリ）と不揮発性のメモリ素子より
なるもの（例えば、コアメモリ）とがあつて、最近では
前者の方が後者よりも多用されている。これは前者の方
が同一容量の場合、コンパクトになることと安価になる
ためである。しかしながら、揮発性のメモリ素子よりな
るＲＡＭは、本来電源の供給が断たれるとその記憶した
データが破壊されるという欠点があるため、電子機器に
これを組み込むときは、通常の電源のほかに停電に備え
て電池などよりなる予備電源を設けているのが普通であ
る。
（例えば、半導体メモリ）と不揮発性のメモリ素子より
なるもの（例えば、コアメモリ）とがあつて、最近では
前者の方が後者よりも多用されている。これは前者の方
が同一容量の場合、コンパクトになることと安価になる
ためである。しかしながら、揮発性のメモリ素子よりな
るＲＡＭは、本来電源の供給が断たれるとその記憶した
データが破壊されるという欠点があるため、電子機器に
これを組み込むときは、通常の電源のほかに停電に備え
て電池などよりなる予備電源を設けているのが普通であ
る。
例えば、電子キャッシュレジスタにあつては、ＡＣ電源
がＯＮしているときは、これを適宜降圧および整流して
安定な直流電源（例えば、ＤＣ５Ｖ）とし、これをＲＡ
Ｍを始めとしてＣＰＵ、ＲＯＭ（ＲｅａｄＯｎｌｙＭｅ
ｍｏｒｙ）、ｌ／ｏインターフェース等の回路に供給す
る。
がＯＮしているときは、これを適宜降圧および整流して
安定な直流電源（例えば、ＤＣ５Ｖ）とし、これをＲＡ
Ｍを始めとしてＣＰＵ、ＲＯＭ（ＲｅａｄＯｎｌｙＭｅ
ｍｏｒｙ）、ｌ／ｏインターフェース等の回路に供給す
る。
これによつて登録、演算などの動作が行なわれる。そし
て停電によりＡＣ電源がＯＦＦになると登録などの動作
は停止される。そしてこのときＲＡＭ内にストアされた
データを保持するため、ＲＡＭにのみ予備電源からＤＣ
電圧が供給される。しかし、停電が長期に亘り電池がそ
の放電能力を越えて放電し続けると、電池の出力電圧が
次第に減少し、ついにはＲＡＭの最低動作電圧よりも低
くなつて、ＲＡＭは正常に動作し得なくなる。そして、
ＲＡＭ内のデータの論理信号「１」、「ｏ」が正確に保
持されなくなつてついにはデータが破壊されるに至る。
このデータ破壊が起つたことを知らないで、ＡＣ電源復
旧後電子キャッシュレジスタを動作させると、正常なデ
ータを入れても正確に動作せず誤つた情報が得られたり
、ついには動作不能に陥いる。この発明は、上述の事柄
に留意して提案されたもので、停電時、予備電源によつ
て保持されていたＲＡＭ内のデータが破壊されているか
どうかを極めて簡単に判別し得るデータチェック方式を
提供するもので、以下図に示す１実施例に基いて本発明
を詳細に説明する。第１図は、本発明による電子機器の
回路図の１例を示すものである。
て停電によりＡＣ電源がＯＦＦになると登録などの動作
は停止される。そしてこのときＲＡＭ内にストアされた
データを保持するため、ＲＡＭにのみ予備電源からＤＣ
電圧が供給される。しかし、停電が長期に亘り電池がそ
の放電能力を越えて放電し続けると、電池の出力電圧が
次第に減少し、ついにはＲＡＭの最低動作電圧よりも低
くなつて、ＲＡＭは正常に動作し得なくなる。そして、
ＲＡＭ内のデータの論理信号「１」、「ｏ」が正確に保
持されなくなつてついにはデータが破壊されるに至る。
このデータ破壊が起つたことを知らないで、ＡＣ電源復
旧後電子キャッシュレジスタを動作させると、正常なデ
ータを入れても正確に動作せず誤つた情報が得られたり
、ついには動作不能に陥いる。この発明は、上述の事柄
に留意して提案されたもので、停電時、予備電源によつ
て保持されていたＲＡＭ内のデータが破壊されているか
どうかを極めて簡単に判別し得るデータチェック方式を
提供するもので、以下図に示す１実施例に基いて本発明
を詳細に説明する。第１図は、本発明による電子機器の
回路図の１例を示すものである。
１口は電子機器で、ＣＰＵＩＩ。
ＲＡＭｌ２，ＲＯＭｌ３，Ｉ／ｏインターフエース１４
の各部からなり、それぞれはＬＳチツプなどで構成され
る。図中の点線は情報又は制御信号などの経路であるバ
スラインを示す。２０は交流電源で、電圧は例えば、１
００Ｖである。
の各部からなり、それぞれはＬＳチツプなどで構成され
る。図中の点線は情報又は制御信号などの経路であるバ
スラインを示す。２０は交流電源で、電圧は例えば、１
００Ｖである。
３０はトランスで、その２次側には安定化電源回路４０
と停電検出回路５０が設けられている。
と停電検出回路５０が設けられている。
安定化電源回路４０はトランス３０で降圧された交流を
適当な電圧の直流に交換する整流器を備えており、電子
機器１０の各部に直流電圧を供給すると共に、予備電源
６０の２次電池６１を充電する。停電検出回路５０はト
ランジスタＱ，，Ｑ２を縦続接続したものから主として
成り、トランジスタＱ２のコレクタ側からとり出される
検出信号Ｓのレベル変化によりＣＰＵｌｌにＡＣ電源２
０の０Ｎ，０ＦＦ判別を行なわせる。この回路５０の動
作を簡単に説明すると、ＡＣ電源２０が０Ｎのときは、
トランジスタＱ，が導通する。これによつてトランジス
タＱ２は非導通となるからそのコレクタ電位はハイレベ
ルとなり検出信号ＳはハイレベルＨとなる。またＡＣ電
源２０が０ＦＦのときは逆にローレベルＬとなる。２次
電池６１はＡＣ電源２０が０Ｎしているときは、安定化
電源回路４０の出力電圧Ｖ，により充電され、この出力
電圧Ｖ，が零になると放電を開始して電池電圧Ｖ２をＲ
ＡＭｌ２に供給する。
適当な電圧の直流に交換する整流器を備えており、電子
機器１０の各部に直流電圧を供給すると共に、予備電源
６０の２次電池６１を充電する。停電検出回路５０はト
ランジスタＱ，，Ｑ２を縦続接続したものから主として
成り、トランジスタＱ２のコレクタ側からとり出される
検出信号Ｓのレベル変化によりＣＰＵｌｌにＡＣ電源２
０の０Ｎ，０ＦＦ判別を行なわせる。この回路５０の動
作を簡単に説明すると、ＡＣ電源２０が０Ｎのときは、
トランジスタＱ，が導通する。これによつてトランジス
タＱ２は非導通となるからそのコレクタ電位はハイレベ
ルとなり検出信号ＳはハイレベルＨとなる。またＡＣ電
源２０が０ＦＦのときは逆にローレベルＬとなる。２次
電池６１はＡＣ電源２０が０Ｎしているときは、安定化
電源回路４０の出力電圧Ｖ，により充電され、この出力
電圧Ｖ，が零になると放電を開始して電池電圧Ｖ２をＲ
ＡＭｌ２に供給する。
第２図はＡＣ電源２０の波形と上述の出力電圧Ｖ１、電
池電圧Ｖ２、検出信号Ｓとの関係を示すタイムチヤート
である。
池電圧Ｖ２、検出信号Ｓとの関係を示すタイムチヤート
である。
すなわち、ａ！！ＡＣ電源２０の電圧波形、ｂは安定化
電源回路４０の出力側の点Ｅ，における出力電圧Ｖ，、
ｃは予備電源６０の出力側の点Ｅ２における電池電圧Ｖ
２、ｄは検出信号Ｓのレベル変化をそれぞれを示してい
る。図において、ＡＣ電源２０が０ＦＦになる時刻Ｔ，
と点Ｅ１における出力電圧Ｖ１が低下し始める時刻Ｔ２
との間に差があるのは、安定化電源回路４０の時定数に
よるものである。また前記時刻Ｔ，と検出信号Ｓがハイ
レベルＨからローレベルＬに変化する時刻ｔ′，との間
には殆んど差はないように構成される。またＲＡＭｌ２
の最低動作電圧ＶＯ′が２．４〜２．５Ｖであるとき、
前記Ｖ，＝５．３ＶＶ２＝４．９〜５．１Ｖとなるよう
に設定される。このためＡＣ電源が０ＮのときはＲＡＭ
ｌ２など各部には４．９〜５．１Ｖの出力電圧Ｖ，が印
加されている。そしてＡＣ電源２０が０ＦＦになつても
、この出力電圧Ｖ，は直ちに消減しない。そしてＣＰＵ
ｌ２が０ＦＦを検出してからＴ時間後に電池電圧Ｖ２が
ＲＡＭｌ２のみに印加されるようになる。次に第３図は
、ＲＡＭｌ２の１例を示すもので、図は２個のメモリ素
子（チツプともいう）１２ａから構成されるものを示す
。各メモリ素子１２ａは複数個のレジスタ１２ｂ１〜１
２ｂｎより構成され、その各々にはデータが記憶される
。第４図は前記レジスタのあるアドレスのエリアに記憶
される確認コードＫの１例を示すもので、図では４ビツ
ト４桁の１６進数［Ａ５Ｃ６」を示す。
電源回路４０の出力側の点Ｅ，における出力電圧Ｖ，、
ｃは予備電源６０の出力側の点Ｅ２における電池電圧Ｖ
２、ｄは検出信号Ｓのレベル変化をそれぞれを示してい
る。図において、ＡＣ電源２０が０ＦＦになる時刻Ｔ，
と点Ｅ１における出力電圧Ｖ１が低下し始める時刻Ｔ２
との間に差があるのは、安定化電源回路４０の時定数に
よるものである。また前記時刻Ｔ，と検出信号Ｓがハイ
レベルＨからローレベルＬに変化する時刻ｔ′，との間
には殆んど差はないように構成される。またＲＡＭｌ２
の最低動作電圧ＶＯ′が２．４〜２．５Ｖであるとき、
前記Ｖ，＝５．３ＶＶ２＝４．９〜５．１Ｖとなるよう
に設定される。このためＡＣ電源が０ＮのときはＲＡＭ
ｌ２など各部には４．９〜５．１Ｖの出力電圧Ｖ，が印
加されている。そしてＡＣ電源２０が０ＦＦになつても
、この出力電圧Ｖ，は直ちに消減しない。そしてＣＰＵ
ｌ２が０ＦＦを検出してからＴ時間後に電池電圧Ｖ２が
ＲＡＭｌ２のみに印加されるようになる。次に第３図は
、ＲＡＭｌ２の１例を示すもので、図は２個のメモリ素
子（チツプともいう）１２ａから構成されるものを示す
。各メモリ素子１２ａは複数個のレジスタ１２ｂ１〜１
２ｂｎより構成され、その各々にはデータが記憶される
。第４図は前記レジスタのあるアドレスのエリアに記憶
される確認コードＫの１例を示すもので、図では４ビツ
ト４桁の１６進数［Ａ５Ｃ６」を示す。
そして確認精度を高めるため、論理信号「１］、「０」
をほぼ同数配置する。この確認コードＫを照合すべき基
準となる基準コードは予めＲＯＭｌ３内に書き込まれて
いる。また確認コードＫＯ）ＲＡＭｌ２へのストア方法
として次の２つの方法が考えられる。すなわち、停電が
発生し、これをＣＰＵｌｌが停電検出回路５０の検出信
号Ｓのレベル変化により検知してから、安定化電源回路
４０の出力電圧Ｖ１が低下し始めるまでの時間Ｔ内に行
なうものと、他の１つはＡＣ電源２０が０Ｎしている時
からストアしておく方法である。このいずれによつても
よい。ＣＰＵｌｌは停電が復旧すると検出信号Ｓがロー
レベルからハイレベルに変化することを検知するので、
ＣＰＵｌｌはプログラムに従いＲＯＭｌ３内の基準コー
ドとＲＡＭｌ２内の確認コードＫとをそれぞれ読み出し
両者を比較照合し、もし確認コードＫが基準コードに一
致しないときは、ＲＡＭ内にストアされているデータが
全て破壊されたものと判断し、適当な表示方法によつて
表示すると共にそのデータをクリアする。また確認コー
ドＫはＲＡＭｌ２を構成する各チツプに１つずつ設ける
ようにしてもよい。
をほぼ同数配置する。この確認コードＫを照合すべき基
準となる基準コードは予めＲＯＭｌ３内に書き込まれて
いる。また確認コードＫＯ）ＲＡＭｌ２へのストア方法
として次の２つの方法が考えられる。すなわち、停電が
発生し、これをＣＰＵｌｌが停電検出回路５０の検出信
号Ｓのレベル変化により検知してから、安定化電源回路
４０の出力電圧Ｖ１が低下し始めるまでの時間Ｔ内に行
なうものと、他の１つはＡＣ電源２０が０Ｎしている時
からストアしておく方法である。このいずれによつても
よい。ＣＰＵｌｌは停電が復旧すると検出信号Ｓがロー
レベルからハイレベルに変化することを検知するので、
ＣＰＵｌｌはプログラムに従いＲＯＭｌ３内の基準コー
ドとＲＡＭｌ２内の確認コードＫとをそれぞれ読み出し
両者を比較照合し、もし確認コードＫが基準コードに一
致しないときは、ＲＡＭ内にストアされているデータが
全て破壊されたものと判断し、適当な表示方法によつて
表示すると共にそのデータをクリアする。また確認コー
ドＫはＲＡＭｌ２を構成する各チツプに１つずつ設ける
ようにしてもよい。
このようにすればチツプ毎にデータの破壊の有無を判別
できるので、より綿密にデータのチエツクを行なえる。
以上のように本発明によるデータチエツク方式は、ＲＯ
Ｍｌ３内に記憶されている基準コードと同じ確認コード
ＫをＲＡＭｌ２の所定のアドレスのレジスタ内にストア
しておき、停電復旧時にこのストアされた確認コードＫ
の状態変化の有無によりＲＡＭｌ２内のデータに破壊が
あつたかどうかを判別するものであるから、ＲＡＭｌ２
内のデータを全てチエツクすることなくデータチエツク
を行なうことができる。
できるので、より綿密にデータのチエツクを行なえる。
以上のように本発明によるデータチエツク方式は、ＲＯ
Ｍｌ３内に記憶されている基準コードと同じ確認コード
ＫをＲＡＭｌ２の所定のアドレスのレジスタ内にストア
しておき、停電復旧時にこのストアされた確認コードＫ
の状態変化の有無によりＲＡＭｌ２内のデータに破壊が
あつたかどうかを判別するものであるから、ＲＡＭｌ２
内のデータを全てチエツクすることなくデータチエツク
を行なうことができる。
従つて、万一停電中にデータが破壊されたとしても停電
復旧後直ちにその発見を極めて容易に行なうことができ
る。このため事後処理を的確に行なうことができる。ま
たデータの破壊の有無をチエツクするのに全てのデータ
を読み出すことなく確認コードＫの状態変化の有無のみ
をチエツクするだけであるから、データチエツクを極め
て迅速に行なうことができるなど実用的効果を奏する。
復旧後直ちにその発見を極めて容易に行なうことができ
る。このため事後処理を的確に行なうことができる。ま
たデータの破壊の有無をチエツクするのに全てのデータ
を読み出すことなく確認コードＫの状態変化の有無のみ
をチエツクするだけであるから、データチエツクを極め
て迅速に行なうことができるなど実用的効果を奏する。
第１図はこの発明による電子機器の回路図、第２図は動
作を説明するためのタイムチヤート、第３図はＲＡＭの
概略構成図、第４図は確認コードの１例を示す図である
。 １１・・・・・・ＣＰＵ、１２・・・・・・ＲＡＭ、６
０・・・・・・予備電源、Ｋ・・・・・・確認コード。
作を説明するためのタイムチヤート、第３図はＲＡＭの
概略構成図、第４図は確認コードの１例を示す図である
。 １１・・・・・・ＣＰＵ、１２・・・・・・ＲＡＭ、６
０・・・・・・予備電源、Ｋ・・・・・・確認コード。
Claims (1)
- 【特許請求の範囲】 １ 停電時予備電源によりＲＡＭ内のデータを保持する
ものにおいて、前記ＲＡＭ内に一定の確認コードを記憶
させておき、停電復旧時ＣＰＵが停電発生直後と停電復
旧直後のそれぞれの確認コードを照合確認することによ
り前記データが破壊されているかどうかを判別するデー
タチェック方式。 ２ ＲＡＭを構成する各メモリ素子に確認コードを記憶
させてなる特許請求の範囲第１項記載のデータチェック
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52035015A JPS5911998B2 (ja) | 1977-03-28 | 1977-03-28 | デ−タチエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52035015A JPS5911998B2 (ja) | 1977-03-28 | 1977-03-28 | デ−タチエツク方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53119637A JPS53119637A (en) | 1978-10-19 |
| JPS5911998B2 true JPS5911998B2 (ja) | 1984-03-19 |
Family
ID=12430235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52035015A Expired JPS5911998B2 (ja) | 1977-03-28 | 1977-03-28 | デ−タチエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911998B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011100511A (ja) * | 2009-11-06 | 2011-05-19 | Fujitsu Ten Ltd | データ書込装置、及び、データ書込方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55142498A (en) * | 1979-04-25 | 1980-11-07 | Casio Comput Co Ltd | Initial set system |
| JPS57147198A (en) * | 1981-03-09 | 1982-09-10 | Toshiba Corp | Battery backup result judging system for volatile memory |
| JPS57187751A (en) * | 1981-05-13 | 1982-11-18 | Hitachi Ltd | Vehicle engine controller |
| JPS5870496A (ja) * | 1981-10-21 | 1983-04-26 | Matsushita Electric Ind Co Ltd | メモリ装置のチエツク方法 |
| JPS5897198A (ja) * | 1981-12-02 | 1983-06-09 | Nakayo Tsushinki:Kk | Ｒａｍ素子の誤書込み防止方式 |
| JPS58153299A (ja) * | 1982-03-08 | 1983-09-12 | Fuji Xerox Co Ltd | 障害検知方法 |
| JPS58167940U (ja) * | 1982-04-30 | 1983-11-09 | 株式会社島津製作所 | 複合演算器のプログラムデ−タチエツク装置 |
| JPS59165043U (ja) * | 1983-04-15 | 1984-11-06 | 株式会社東芝 | 誤動作防止回路 |
| JPS60230242A (ja) * | 1984-04-28 | 1985-11-15 | Toshiba Corp | リセツト要因判別方式 |
| JPS6289153A (ja) * | 1985-10-15 | 1987-04-23 | Hochiki Corp | 記憶装置 |
| JPH01147649A (ja) * | 1987-12-03 | 1989-06-09 | Hioki Ee Corp | バックアップメモリの適否判別方法 |
| JPH01265343A (ja) * | 1988-04-16 | 1989-10-23 | Sharp Corp | 記憶装置の検査方法 |
| JPH02120954A (ja) * | 1988-10-28 | 1990-05-08 | Noritz Corp | コンピユータシステムのｒａｍデータチエツク方法 |
-
1977
- 1977-03-28 JP JP52035015A patent/JPS5911998B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011100511A (ja) * | 2009-11-06 | 2011-05-19 | Fujitsu Ten Ltd | データ書込装置、及び、データ書込方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53119637A (en) | 1978-10-19 |
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