SU1456996A1 - Устройство дл контрол блоков пам ти - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может использоватьс  в системах контрол  пам ти. Целью изобретени   вл етс  увеличение быстродействи  и достоверности контрол , а также расширение функциональных возможностей устройства за счет контрол  блоков пам ти с двунаправленными вxoдa м-вы- ходами. Устройство содержит блок генерации тестов, генератор тактовых импульсов, триггер пуска, триггер сбо , регистры начального и конечного адреса, счетчик адреса, первый и второй блоки сравнени , блок ввода информации, элементы И. Цель изобретени  достигаетс  введением программируемого блока генерации тестов, регистра начального адреса, позвол ющего в совокупности с регистром конечного адреса задавать любую зону адресов дл  контрол , а также введе-: нием коммутатора, осуществл ющего сопр жение устройства с двунаправленными входами-вь1ходами ко11тролиру- емого блока пам ти. При обнаружении ошибки устройство зацикливаетс  на выполнении операции по адресу с ошибкой , 1 з.п. ф-лы, 2 ил,. а (/

Description

1

Изобретение относитс  к вычислительной технике и может использоватьс  в системах контрол  пам ти.

Целью изобретени   вл етс  увеличение быстродействи  и достоверности контрол , а также расширение функциональных возможностей устройства за счет контрол  блоков пам ти с дву. .- направленными входами-выходами.

На 4иг.1 представлена схема устройства дл  контрол  блоков пам ти; на фиг, 2 - схема .блока генерации тестов .

Устройство (фиг.О содержит генератор 1 тактовых импульсов, первый 2 и второй 3 элементы И, счетчик 4 адреса , первый 5 и второй 6 блоки сравнени , триггер 7 цикла, триггер 8 сбо , третий элемент И 9, блок 10 ввода информации, регистр 11 конечного адреса, регистр 12 начального адреса, коммутатор 13, блок 14 генерации тестов. На фиг.1 также показаны провер емой блок 15 пам ти, уп- равл кщие выходы блока генерации тестов: 16 - признака счета, 17 - признака конца теста, 18 - режима, 19 - эталонного слова, а также син- хровход 20 блока генерации тестов и вход 21 Ответ пам ти устройства.

Блок генерации тестов (фиг,2) содержит регистр 22 теста, узел 23 хра СП

Oi

со

QD

35

то нное ЗУ), регистр 24 программ.

Устройство работает следующим образом ,g

С блока 10 ввода информации задаютс  пределы зоны адресов контролируемого блока пам ти, т,е, записываг етс  в регистр 11 код конечного адреса , в регистр 12 код начального ад- ю реса, а в блок 14 генерации тестов записываетс  код выбранного теста, который заноситс  в регистр 22 теста и  вл етс  AJ частью всего адреса узла

пам ти, В случае несовпадени  выходной информации с блока пам ти и эталонной информации триггер 8 устанав-1 ливаетс  в нулевое положение и запрещает дальнейшее управление счетчиком 5 адреса. Выход 19 представл ет собой сигнал эталонного тестового слова, который в режиме записи через коммутатор 13 передаетс  в блок 15 пам ти, а при считывании поступает в блок 5 сравнени . Управление коммутатором 13, т,е, переключение 15 его в положение Прием или Передача осуществл етс  сигналом с выхода 18,

Техническим преимуществом устройства  вл етс  то, что в случае возникновени  сбо  триггер 8 не запрещает поступление тактового сигнала на контролируемой блок пам ти, а только останавливают работу счетчика 4 адреса.и запись в ре гистр 24 прог20

23.хранени  теста. Далее по команде Начальна  установка устанавливаютс  в нулевое положение триггер 7 и регистр 24 программ блока 14, а триггер 8 - в единичное состо ние, и содержимое регистра 12 переписываетс 

в счетчик 4 адреса, а по команде Пуск триггер 7 цикла устанавливаетс  в единичное состо ние и разрешает через элемент И 2 прохождение сигнала с генератора 1 тактовых импульсов, 25 рамм воздействием на элемент И 3, причем выход 20 элемента И 3  вл ет-Это позвол ет при посто нном адресе

с  основным управл ющим сигналом уст- и тесте тщательно проследить неис- ройства, который воздействует на ре-правную цепь блока пам ти в активном

гистр 24 блока 14, переписыва  содер- режиме и обнаружить неисправную  чей- жимое узла 23 по нулевому Aj. адресу ЗО ку. в регистр 24, На выходе регистра 24 по вл ютс  управл ющие сигналы 16, 17, 19 и At часть нового адреса узла 23.

Управл ющий сигнал 16 с регистра

24подаетс  на четвертый вход счетчика 4 адреса и разрешает наращивание адреса счетчика 4 на единицу. Выход 17 регистра 24 осуществл ет . . сброс, т.е. установку в нулевое по- ложени е триггера 7 цикла. Этот сигнал вырабатываетс  в узле 23 в конце теста , когда весь алгоритм теста выполнен и пришел сигнал со схемы 6 сравнени , который указывает на то, что счетчик 4 адреса находитс  в том же состо нии, что и регистр 11 конечного адреса.

Выход регистра 24 блока 14 генерации теста вырабатывает сигнал режима работы блока пам ти: запись в него информации или считывание из блока пам ти хранимой информации с после- дующим ее сравнением в блоке 5 сравт нени  с эталонной информацией. Кроме того, этот сигнал дает разрешение

35

40

Claims (1)

1. Формула изобретени 

   1, Устройство дп  контрол  блоков пам ти, содержащее генератор тактовых импульсов, выход которого подключен к перво,му входу первого элемента И, второй вход которого соединен с выходом триггера цикла, а вы- ход  вл етс  выходом выборки устройства , второй элемент И, первый вход которого подключен к выходу триггера сбо , первый вход которого сЬединен с выходом третьего элемента И, вый вход которого подключен к выходу первого блока сравнени , блок ввода информации, выходы кода адреса которого соединены с входами .регистра конечного адреса, выходы которого подключены к входам первой группы второго блока сравнени , входы второй группы которого соединены с выходами счетчика ,  вл юшлмис  адресными

   gg выходами устройства, о т л и ч а кг- щ е е .с   тем, что, с целью увеличени  быстродействи  и достоверности контрол , а также расширени  функ- циональных возможностей устройства

   50

   на прохождение сигнала выхода с блока 5 сравнени  на информационный вход триггера 8, управление которым осуg

   пам ти, В случае несовпадени  выходной информации с блока пам ти и эталонной информации триггер 8 устанав-1 ливаетс  в нулевое положение и запрещает дальнейшее управление счетчиком 5 адреса. Выход 19 представл ет собой сигнал эталонного тестового слова, который в режиме записи через коммутатор 13 передаетс  в блок 15 пам ти, а при считывании поступает в блок 5 сравнени . Управление коммутатором 13, т,е, переключение 5 его в положение Прием или Передача осуществл етс  сигналом с выхода 18,

   Техническим преимуществом устройства  вл етс  то, что в случае возникновени  сбо  триггер 8 не запрещает поступление тактового сигнала на контролируемой блок пам ти, а только останавливают работу счетчика 4 адреса.и запись в ре гистр 24 прог0

   25 рамм воздействием на элемент И 3, Это позвол ет при посто нном адресе

   режиме и обнаружить неисправную  чей- ку.

   Формула изобретени 

   1, Устройство дп  контрол  блоков пам ти, содержащее генератор тактовых импульсов, выход которого подключен к перво,му входу первого элемента И, второй вход которого соединен с выходом триггера цикла, а вы- ход  вл етс  выходом выборки устройства , второй элемент И, первый вход которого подключен к выходу триггера сбо , первый вход которого сЬединен с выходом третьего элемента И, первый вход которого подключен к выходу первого блока сравнени , блок ввода информации, выходы кода адреса которого соединены с входами регистра конечного адреса, выходы которого подключены к входам первой группы второго блока сравнени , входы второй группы которого соединены с выходами счетчика ,  вл юшлмис  адресными

   выходами устройства, о т л и ч а кг- щ е е .с   тем, что, с целью увеличени  быстродействи  и достоверности контрол , а также расширени  функ- циональных возможностей устройства

   за счет контрол  блоков пам ти с дву - направленными входами-выходами, в устройство введены блок генерации тестов , регистр начального адреса и

   коммутатор, причем синхровход счетчика адреса соединен с выходом второго элемента И и с синхровходом блока генерации тестов, вход признака конца адреса которого подключен к выходу второго блока сравнени  и к входу установки начального адреса счетчика адреса, информационные входы которого соединены с выходами регистра начального адреса, входы которого под- ключены к выходам кода адреса блока ввода, информации, выходы кода теста которого соединены с одноименными : входами бока генерации тестов,выходы признаков счета и конца теста кото- рого подключены соответственно к управл ющему входу счетчика адреса и к первому входу триггера цикла, второй вход которого соединен с выходом пуска блока ввода информации, выход на- чальной установки которого подключен к одноименным входам триггеров цикла и сбо , счетчика адреса и блока генерации тестов, выход режима которого соединен с вторым входом третьего

   элемента И, управл ющим входом коммутатора и  вл етс  выходом записи-считывани  устройства, выход эталонного

   слова блока генерации тестов подключен к первому входу первого блока сравнени  и к информационному входу коммутатора, выход которого соединен с вторым входом первого блока срав- нени , а информационные входы-выходы  вл ютс  одноименными входами-выхо- дами устройства, выход первого эле-i мента И подключен к второму входу второго элемента И, второй вход триггера сбо   вл етс  входом ответа пам ти устройства.

   2, Устройство по п,1, отличающеес  тем, что блок генерации тестов содержит узел хранени  программ, одни адресные входы,которого соединены с выходами кода следующего адреса регистра программ, другой адресный вход  вл етс  входом признака-конца адреса, третьи адресные входы узла хранени  программы -- подключены к выводам регистра теста, входы которого  вл ютс  входами кода теста, выходы узла хранени  программ подключены к информационным входам регистра программ,синхровход и вход начальной установки, а также выходы признака счета, признака конца теста, режима и эталонного-слова которого  вл ютс  одноименными входами и выходами блока.

   flifcK

   .1

   Фиг2

   20

   Hff