SU1434503A1 - Запоминающее устройство с частичным резервированием - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть ис- пользовано в запоминающих устройствах , имеющих дефектные элементы пам ти . Цель изобретени  - повышение быстродействи  и расширение функцио- нальньрс возможностей устройства за счет вы влени  дефектных элементов пам ти в режиме самоконтрол . Устрой- ство содержит регистр 1 адреса, первый 2 и второй 7 блоки пам ти, ре- : гистр 4 числа, коммутатор 5, блок 6 управлени  резервированием, первый 8 и второй 9 буферные регистры, блок 10 сравнени , триггеры 11 и элементы ИЖ 12. Устройство работает в двух режимах. Первый режим - режим самоконтрол  - позвол ет вы вить неисправные элементы пам ти в блоке 2, заменить их резервными элементами 3 пам ти блока 2 и запомнить информацию о такой замене в блоке 7 пам ти Второй режим обеспечивает эксплуатацию устройства при записи и считывании информации. 3 ил. . € сл

Description

4 ОО 4ib СЛ

Z4

. .1

Изобретение относитс  к вычислительной технике и может быть использовано в запоминающих устройствах, имеющих дефектные элементы пам ти.

Цель изобретени  - повьппение быстродействи  и расширение функциональных возможностей устройства за счет вы влени  дефектных элементов пам - |ти в режиме самоконтрол .

На Фиг. 1 изображена структурна  схема предлагаемого устройства; на фиг. 2 - структурна  схема коммутатора; на фиг. 3 - структурна  схема 5лока управлени  резервированием. I Устройство содержит регистр 1 ад- эеса, первьй блок 2 пам ти с резервами элементами 3 пам ти, регистр 4

числа, коммутатор 5, блок 6 управлени  резервированием, второй блок 7 лам ти,, первый 8 и второй 9 буферные регистры, блок 10 сравнени , тригге- )Ы 11 и элементы ИЛИ 12.

Коммутатор 5 содержит входы 13 - 16,

Блок 7 содержит входы 17 выхо18 и входы 19.

Коммутатор 5 содержит выходы 20.

Устройство также содержит информа онные 21 и адресные 22 входы, пер- ый 23 и второй 24 входы задани  режи работы устройства, установочный 4ход 25, тактовые входы 26 и 27, вы- з|од Ячейка пам ти исправна 28 и вы НОД Ячейка пам ти неисправна 29.

Регистр 4 - п-разр дный, регистр 8 - т-разр дный, регистр 9 - (n+m)- р азр дный, причем .

Коммутатор 5 содержит мультиплек- с1оры 30 и группы элементов И 31, причем число мультиплексоров и групп элементов-И 31 равно разр дности п блока 2 пам ти, и элементы ИЛИ 32 в.количестве, равном числу m резервных разр дов.

Блок 6 управлени  резервированием содержит два регистра 33 и 34 сдвига , три счетчика 35 - 37, дешифратор 38, элемент 39 сравнени  генератор

40тактовых импульсов, формирователи

41и 42 одиночных импульсов, группы элементов И 43 - 45, элементы И 46-50, группы элементов ИЛИ 51 и 52, элементы ИЛИ 53 - 55, группы триггеров 56

и 57 и триггеры 58-62.

В качестве блока 7 пам ти может быть использовано либо оперативное ЗУ, либо программируемое посто нное ЗУ.

5

о

Устройство работает в двух режимах .

Первый режим работы - режим самоконтрол  - вы вл ет в каждой  чейке пам ти неисправные элементы пам ти блока 2 и находит необходимые резервные разр ды, координаты которьпс затем записываютс  в соответствующие

Q разр ды блока 7 пам ти.

Второй режим работы обеспечивает эксплуатацию устройства. Перед выборкой каждого слова опрашиваетс  блок 7, где хранитс  информаци  пер5 вого режима работы, и взамен неисправных элементов пам ти оперативно подключаютс  резервные элементы 3 блока 2.

Перед началом работы все регистры,

0 счетчики и триггеры устройства сброшены в исходное состо ние(цепи управлени  сбросом не показаны).

При первом режиме работы (после установлени  на входах 22 необходи5 мого адреса) в регистр 4 записываетс  число, подаваемое по входам 21. Далее подаетс  управление на вход 27, в результате чего информаци  из регистра 4 переписываетс  в регистр 8, при этом в регистре 4 информаци  остаетс . Затем подаетс  команда по входу 23 и производитс  запись числа из регистра 4 и из регистра 8 через элементы ИЛИ 12 в блок 2. Далее оп ть по команде на вход 23 считываетс  информаци  из блока 2 и записываетс  только в регистр 9. Инфор0

5

0

маци , считанна  в регистре 9, и информаци  хран ща с  в регистрах 4 и 8, поразр дно сравниваютс  в блоке 10. Сигналы несравнени , показывающие неисправные элементы пам ти в выбранной  чейке пам ти, перебрасывают соответствующие триггеры 11,

Если все элементы пам ти в п разр дах блока 2 годные, тогда нулева  информаци  с триггеров 11 вызывает срабатывание элемента И 50, который перебрасывает триггер 62 и выдает сигнал по выходу 28, показывающий год- годность всех п разр дов. Тогда выбираетс  очередное слово.

Если имеютс  неисправные разр ды тогда по отсутствию сигнала на выходе 28 на вход 25 подаетс  одиночный сигнал, переписывающий состо ни  триггеров 11 в регистры 33 и 34 и перебрасывающий триггер 61, подключа  тем самым генератор 40 тактовых импульсов к регистрам 33 и 34 сдвига через элементы И 47 - 49. Генератор 40 сдвигает информацию одновременно в двух регистрах 33 и 34 сдвига, в результате чего производитс  запись единиц с регистров в счетчики 35 и 36. Так как запись в регистр 34 производитс  с инверсных выходов триггеров 11, то в результате сдвига в счетчике 35 хранитс  информаци  о числе исправных элементов пам ти:т резервных разр дов, а в счетчике 36 - число неисправных элементов пам ти в п разр дах блока 2 пам ти.

После сдвига на п тактов регистры 33 и 34 очищаютс  и выходной сигнал дешифратора 38, управл емый счетчиком 37, разрешает работу элемента 39 сравнени , который срабатывает, если число исправных элементов m разр дов больше или равно числу неисправных элементов п разр дов блока 2. В противном случае элемент 39 сравнени  не срабатывает и при отсутствии сигнала на выходе 29 выбираетс  следующее слово, а предыдущее в дальнейшем блокируетс  блоком управлени  (не показан ) .

После срабатывани  элемента 39 сравнени  производитс  поиск и подключение резервных разр дов. По сигналу с элемента 39 формирователь 42 записывает единицу одновременно в оба регистра 33 и 34 сдвига, в результате чего перебрасываетс  триггер 58 который подает разрешающий уровень на первые входы группы элементов И 43, и через элемент ИЛИ 55 перебрасываетс  триггер 60, который блокирует элементом И 49 вход регистра 34 сдвига от генератора 40 тактовых импульсов. Далее производ т через элементы И 47 и 48 последовательньй сдвиг ранее записанной единицы в регистр 33. В результате последовательного обращени  к каждому разр ду (за счет потактного сдвига в регистре 33 единицы )- срабатывает соответствующий элемент И 43 и триггер 56, разрешающий работу по первому входу элементам И 45. После срабатывани  элемента И 43 сигнал через элемент ИЛИ 53 перебрасывает триггеры 59 и 60, тем самым запреща  через элемент И 48 выдавать тактирующие импульсы в регистр 33, а разрешает сдвигать единицу в регистре 34 сдвига. Единица в этом регистре переписываетс  пораз0

5

0

Г)

0

5

0

5

0

5

р дно и при наличии исправных элементов пам ти резервных разр дов срабатывает элемент И 44 и соответствующий элемент И- 45, которьш находитс  в группе, ранее выбранной триггером 56. В результате срабатывает соответст- в тощий триггер 57 через элемент ИЛИ 52. Кроме того, выходной сигнал элемента И 45 через элемент KTDi 54 оп ть перебрасывает триггеры 59 и 60, а в момент срабатывани  триггера 57 через элемент ИЛИ 51 сбрасываетс  соот- ветствуюпщй триггер 56.

Выходные сигналы триггеров 57 данной группы подключают в соответствующем мультиплексоре 30 коммутатора 5 резервный разр д взамен неисправного разр да блока 2, а одновременно элемент И 31 направл ет информацию из разр да регистра 4 в годный резерв ный разр д.

Состо ние триггеров 57 в группе  вл етс  входной информацией дл  блока 7, поступающей по входам 17.

Далее, если элемент И 46 не сработает , то значит имеетс  еще неис- правньй элемент пам ти, информацию которого необходимо корректировать.

Поскольку триггеры 59 и 60 уже переброшены, то это позвол ет продолжить сдвиг единицы в регистре 33 сдвига. Далее производитс  работа аналогично вьш еописанной до тех пор пока элемент И 46 не сработает.

В итоге входы 15 триггеров 57 за счет мультиплексоров. 30 и групп элементов И 31 коммутатора 5 подключают взамен всех разр дов с неисп- равными элементами пам ти резервные разр ды с исправными элементами основного блока 2.

После такого подключени  и срабатывани  элемента И 46 на входе 19 формируетс  импульс разрешени  записи , после чего информаци  записываетс  в блок 7.

Перебрав все адреса блока 2 и записав в блок 7 информацию о подключении необходимого резервного разр да взамен неисправного разр да блока 2; запоминающее устройство переходит во второй режим работы.

Все триггеры сбрасываютс  в исходное состо ние.

При выборке слов из блока 2 считываетс  информаци  блока 7 путем подачи управлени  по входу 24.

Если в выбранной  чейке пам ти отсутствуют дефекты, то соответствующее слово поступает в регистр 4 числа через мультиплексоры 30, управлением дл  которых  вл етс  нулева  Информаци  групп триггеров 57. В блоке 7 по данному адресу ничего не записано .

Если в  чейке пам ти присутству- ю дефекты, то после подачи импуль- с по входу 24 информаци  на выхо- дЬх 18 блока 7 о подключении резерв- разр дов считываетс  из блока 7 и| перебрасывает соответствующие триг- гЬры 57 через группы элементов ИЛИ в блоке 6. В результате срабатыва- ю т необходимые мультиплексоры 30 и г|руппы элементов И 31 коммутатора 5.

При считывании информации из бло- к 2 работают мультиплексоры. 30, записи - группы элементов И 31 и| элементы ИЛИ 32 и 12,

Йормула изобретени  Запоминающее устройство с частич- ribiM резервированием, содержащее пер- ый и второй блоки пам ти, регистр ч|исла, коммутатор, блок управлени  р|езервированием и регистр адреса, п|ричем входы регистра адреса и ад- FJecHHe входы .второго блока пам ти по- р азр дно объединены и  вл ютс  адрес- ф1ми входами устройства, выходы ре- rJHCTpa адреса подключены к адресным выходам первого блока пам ти, входы з аписи-чтени  первого и второго бло- к1ов пам ти  вл ютс  соответственно первым и вторым входами задани  ре- Жима работы устройства, информационные входы первой группы регистра чис па  вл ютс  информационными входами устройства, информационные входы в торой группы регистра числа подклю- четл к выходам первой группы коммута Tiopa, вход приема регистра числа  вл етс  первым тактовым входом устрой ства, информационные входы первой и второй групп коммутатора подключены соответственно к выходам первой и Б1ТОРОЙ групп первого блока пам ти, информационные входы первой группы первого блока пам ти и информационные входы третьей группы коммутатора объединены поразр дно и соединены с соответствующими выходами регистра числа, выходы группы блока управлени  резервированием подключены к управл ющим входам коммутатора и информационным входам второго блока пам ти, выходы которого соединены с информационными входами первой группы блока управлени  резервированием , выходы регистра числа  вл ютс  информационными выходами устрой д ства, отличающеес  тем, что, с целью повьщ1ени  быстродействи  и расширени  функциональных возможностей устройства за счет вы влени  дефектных элементов пам ти в жиме самоконтрол , в него введены первый и второй буферные регистры, блок сравнени , элементы ИЛИ и триггеры , входы которых подключены к выходам блока сравнени , информацион2Q ные входы первой группы блока сравнени  соединены поразр дно с выходами второго буферного регистра, информационные входы второй группы блока сравнени  соединены поразр дно

25 с выходами регистра числа, информационные входы третьей группы блока сравнени  соединены поразр дно с выходами первого буферного регистра, . информационные входы первого буферно , го регистра соединены с одними из выходов регистра числа, выходы первого буферного регистра подключены к первым входам элементов ИЛИ, вторые входы которых соединены с выходами второй группы коммутатора, вы35 ходы элементов ИЛИ подключены к ин- формационньм входам второй группы первого блока пам ти, выходы первой и второй групп которого подключены к информационным входам второго буферного регистра, выходы триггеров подключень к информационным входам второй группы блока управлени  резервированием , первый выход которого подключен к входу разрешени  записи второго блока пам ти, второй и третий выходы блока управлени  резервированием  вл ютс  соответственно выходами Ячейка пам ти исправна и Ячейка пам ти неисправна устрой50 ства, установочньш вход блока управлени  резервированием  вл етс  установочным входом устройства, вход приема первого буферного регистра и управл ющий вход блока сравнени   в55 л ютс  соответственно вторым н третьим тактозыми входами устройства.

. 40

45

1

W

L f

30

Фиг-2

Kii

Claims (1)

1. Формула изобретения 25 Запоминающее устройство с частичным резервированием, содержащее первый и второй блоки памяти, регистр ч^исла, коммутатор, блок управления резервированием и регистр адреса, Причем входы регистра адреса и адресные входы .второго блока памяти поразрядно объединены и являются адресными входами устройства, выходы регистра адреса подключены к адресным выходам первого блока памяти, входы 35 записи-чтения первого и второго блоков памяти являются соответственно первым и вторым входами задания режима работы устройства, информацион• · · м 40 ные входы первой группы регистра чисда являются информационными входами устройства, информационные входы второй группы регистра числа подключены к выходам первой группы коммутатора, вход приема регистра числа является первым тактовым входом устройства, информационные входы первой и второй групп коммутатора подключены соответственно к выходам первой и второй групп первого блока памяти, 50 информационные входы первой группы первого блока памяти и информационные входы третьей группы коммутатора объединены поразрядно и соединены с соответствующими выходами регйстра 55 числа, выходы группы блока управле10 ния резервированием подключены к управляющим входам коммутатора и информационным входам второго блока ' памяти, выходы которого соединены с информационными входами первой группы блока управления резервированием, выходы регистра числа являются информационными выходами устройства, отличающееся тем, что, с целью повышения быстродействия и расширения функциональных возможностей устройства за счет выявления дефектных элементов памяти в режиме самоконтроля, в него введены первый и второй буферные регистры, блок сравнения, элементы ИЛИ и триггеры, входы которых подключены к выходам блока сравнения, информационные входы первой группы блока сравнения соединены поразрядно с выходами второго буферного регистра, информационные входы второй группы блока сравнения соединены поразрядно с выходами регистра числа, информационные входы третьей группы блока сравнения соединены поразрядно с выходами первого буферного регистра, информационные входы первого буферного регистра соединены с одними из выходов регистра числа, выходы первого буферного регистра подключены к первым входам элементов ИЛИ, вторые входы которых соединены с выходами второй группы коммутатора, выходы элементов ИЛИ подключены к информационным входам второй группы первого блока памяти, выходы первой и второй групп которого подключены к информационным входам второго буферного регистра, выходы триггеров подключены к информационным входам второй группы блока управления резервированием, первый выход которого подключен к входу разрешения записи второго блока памяти, второй и третий выходы блока управления резервированием являются соответственно выходами Ячейка памяти исправна и Ячейка памяти неисправна устройства, установочный вход блока управления резервированием является установочным входом устройства, вход приема первого буферного регистра и управляющий вход блока сравнения являются соответственно вторым и третьим тактовыми входами устройства. '

   16 20

   Фиг .2