RU1837292C - Устройство дл восстановлени информации о состо нии системы - Google Patents

Abstract

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовано в управл ющих и вычислительных системах с возможностью восстановлени  процесса функционировани  Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в управл ющих и вычислительных системах с возможностью восстановлени  процесса функционировани  при сбо х, а также в системах отладки сложных управл ющих комплексов. Цель изобретени  - расширение области применени  за счет обеспечени  восстановлени  информации о состо нии системы при сбо х. На фиг.1 приведена функциональна  схема устройства: на фиг.2 - блок-схема алгоритма работы устройства; на фиг.З, 4 - временные диаграммы работы устройства (в нормальном режиме, с признаком ветвлени ); на фиг.5 - временна  диаграмма рабопри сбо х. Цель изобретени  - расширение области применени , за счет обеспечени  восстановлени  информации состо ни  системы при сбо х. Поставленна  цель достигаетс  тем, что устройство содержит пам ть контрольных точек, пам ть адресов, пам ть состо ний, регистр текущего адреса, регистр контрольной точки, регистр адреса программы, два счетчика адреса, мультиплексоры , демультиплексор, коммутатор, схему сравнени , триггеры управлени  и ошибки, элемент ИЛИ, элементы И. Сущность изобретени  состоит fe реализации механизма возврата к участку программы, на котором по вилс  сбой, с учетом реализуемого участка программы. Устройство работает в трех режимах; нормальный режим без признака ветвлени , нормальный режим с признаком ветвлени , режим ошибки. 6 ил. ты устройства-в режиме ошибки; на фиг.6 - схема алгоритма работы устройства. Устройство содержит (фиг.1) пам ть 1 контрольных точек, пам ть 2 адресов, пам ть 3 состо ний, регистры текущего адреса 4, контрольной точки 5, адреса программы 6 соответственно, первый счетчик 7 адреса, второй счетчик 8 адреса, мультиплексоры логических условий 9, данных 10, демультиплексор 11, коммутатор 12, схему сравнени  13, триггеры управлени  14, ошибки 15, элемент ИЛИ 16с первого 17 по дев тый 25 элементы И, вход адреса 26 с первого 27 по третий 29 входы синхронизации, вход сигнала ошибки 30, вход данных 31, вход логических условий 32, выходы данных 33.1-33.п. выход контрольной точки 34, выход прерыW Ё СО ч hO О hO 5

Description

вани  35. выход 36 адреса, выход 37 пол  адреса контрольной точки, выход 36 пол  текущего адреса, выход пол  логического услови  39, выход пол  начального адреса 40, выход метки 41, выход пол  начального адреса 42 и выход метки 43.

Принцип действи  устройства состоит в следующем (см. фиг.6). При отсутствии сигнала от системы об ошибке устройство избирательно записывает данные от источников системы в  чейки пам ти 3. Если система выдает в устройство сигнал о наличии ошибки, то на линейном участке программы устройство считывает данные из пам ти 3 и осуществл ет возврат на пред- идущую контрольную точку (КТ). На участке программы, где необходимо ветвление системы осуществл ет возврат на предыдущую КТ с помощью регистра адреса программы. В процессе работы пам ть 1 выдает адреса, которые используютс  дл  извлечени  из пам ти 2 адреса  чейки пам ти 3, в которых необходимо сменить информацию.

Перед началом работы устройство находитс  в исходном состо нии. Начальное со- сто ние характеризуетс  следующим: регистры 4-6 и счетчики 7-8 обнулены, триггеры 14-15 наход тс  в нулевом состо нии, на выходе 37 - адрес первой КТ, на выходе 38 - адрес второй КТ, на выходе 39 - теку- щее логическое состо ние, на выходе 40 - начальный адрес, все остальные выходы в нулевом состо нии (цепи установки исходного состо ни  на фиг.1 условно не показаны ).

Устройство работает в трех режимах: нормальный режим, без признака ветвлени , нормальный режим с признаком ветвлени , режим ошибки.

Нормальный режим без признака ветв- лени  (см, фиг.1, 2, 3). Адрес первой КТ поступает на регистр текущего адреса 4 и записывает в него текущий адрес. При совпадении этого адреса с адресом, наход щимс  на выходе 37 пам ти 1, схема сравнени  установитс  в единичное состо ние . Тем самым откроютс  элементы И 18- 20 и разрешат прохождение тактовых импульсов с входа синхронизации 28 на входы синхронизации счетчика адреса 7, реги- стра 5 и регистра адреса программы б.

Одновременно в регистр адреса программы 6 записываетс  текущий адрес из регистра текущего адреса 4, в регистр 5 за- писываетс  адрес следующей КТ с выхода текущего адреса 38 пам ти 1 триггер управлени  14 через элементы И 20 и ИЛИ 16 тактовых импульсов устанавливаетс  в единичное состо ние, в счетчик адреса 7 с

выхода начального адреса 40 пам ти 1 записываетс  начальный адрес текущей КТ.

При записи в регистр 5 адреса следующей КТ с выхода текущего адреса 38 пам ти 1, на всех ее выходах устанавливаютс  все атрибуты, характерные дл  КТ, записанной по адресу, хран щемус  в регистре 5. После установки триггера управлени  14 в единичное состо ние открываетс  элемент И 21 и И 23, разреша  прохождение тактовых импульсов с входа синхронизации 29 на счетный вход счетчика адреса 7 (тем самым модифицируетс  начальный адрес) и на вход записи пам ти 3. С выхода 34 в систему поступает информаци  о начале считывани  адресов  чеек пам ти дл  данной КТ. Адреса , записываемые в счетчик, вызывают из пам ти 2 адреса  чеек пам ти 3, в которых необходимо сменить информацию, и эти адреса подаютс  на адресный вход мультиплексора данных 10, тем самым подключа  необходимые источники данных на вход пам ти 3, а также через коммутатор 12 на адресный вход пам ти 3. В пам ти 3 записываютс  данные. Считывание команд из пам ти адресов 2 производитс  до тех пор, пока не будет считана последн   команда дл  данной КТ, в поле которой находитс  метка. Метка с выхода 43 пам ти адресов 2 закрывает элемент И 21 и открывает элемент И 22. Открытый элемент И 22 разрешает прохождение тактовых импульсов с входа синхронизации 29 на счетный вход триггера управлени  14 через элемент ИЛИ 16 и устанавливает его в нулевое состо ние . Нулевое состо ние триггера разрешает прохождение тактовых импульсов с входа синхронизации 27 на вход синхронизации регистра текущего адреса 4 и запрещает прохождение тактовых импульсов на счетный вход триггера управлени  14. Далее в регистр текущего адреса 4 записываетс  следующий адрес программы и цикл повтор етс . По окончании копировани , когда триггер управлени  устанавливаетс  в нуль, с выхода 34 будет выдан сигнал в систему о конце копировани . Нормальный режим работы с признаком ветвлени  (см. фиг.1, 2, 4) отличаетс  от режима работы, описанного выше. тем. что в команде, хран щейс  в пам ти 1, содержитс  метка. При этом с выхода метки 41 пам ти единичный сигнал запретит запись текущего адреса в регистр адреса программы 6 и запись начального адреса 6 счетчик адреса пам ти 7. При смене адреса в регистре текущего адреса 4 устройство работает как и в первом режиме. При по влении на выходе 39 кода логического услови  осуществл етс  модификаци  младшего разр да адреса: если логическое

условие равно 0 (1), то осуществл етс  обра- щение к четной (нечетной)  чейке после записи адреса в регистр 5.

Режим ошибки (см. фиг.1, 2, 5). При поступлении с входа ошибки 30 сигнала об ошибке из системы откроетс  элемент И 24, тем самым разрешаетс  проход тактовых импульсов с входа синхронизации 29 на вход синхронизации триггера ошибки 15. Сигнал ошибки поступает на вход установки в единицу триггера ошибки 15 и по тактовому импульсу он установитс  в единичное состо ние, при этом откроетс  элемент И 25 и в систему будет выдан сигнал о начале считывани  данных из пам ти 3. Через от- крытый элемент И 25 тактовые импульсы с входа синхронизации 29 пойдут на счетный вход счетчика адреса 8. который имеет емкость , равную количеству  чеек пам ти в пам ти 3. Счетчик 8 формирует адреса  чеек пам ти 3 и подает их через коммутатор 12, который переключен единичным состо нием триггера ошибки 8 на адресный вход пам ти 3. Одновременно эти же адреса поступают на адресный вход демультиплексо- ра 11 и данные из пам ти 3 поступают в систему. Производитс  считывание всех  чеек пам ти 3. Считывание продолжаетс  до переполнени  счетчика адреса 8. i При переполнении счетчик адреса 8 вы- даст на R-вход триггера ошибки 15 единичный сигнал, который установит его по тактовым импульсам 29 в нулевое состо ние . При этом с выхода ошибки 35 будет выдан в систему сигнал о конце копирова- ни  данных из пам ти 3. Нулевое состо ние триггера ошибки 15 обеспечит блокировку элемент И 25. Далее система запрашивает адрес, хран щийс  в регистре адреса программы 6 и возвращает программу на этот адрес. Работа устройства после возврата аналогична предыдущим режимам.

Таким образом, предлагаемое устройство реализует процедуру избирательного солировани  источников информации, опи- :ывающих состо ние системы с учетом конфетного участка программы.

Claims (1)

1. ; Формула изобретени  I Устройство дл  восстановлени  инфор- мации о состо нии системы, содержащее пам ть контрольных точек, регистр текущео адреса, регистр контрольной точки, реистр адреса программы, первый счетчик адреса, мультиплексор логических условий,

   :оммутатор, схему сравнени , триггер управлени , триггер ошибки, элемент ИЛИ, с

   шрвого по дев тый элементы И, причем иыход пол  адреса контрольных точек пэм и соединен с первым входом схемы сравнени , выход пол  логических условий пам ти контрольных точек соединен с адресным входом мультиплексора логических условий, вход логических условий устройства соединен с информационным входом мультиплексора логических условий, о т л и- ч ajojM e e с   тем, что, с целью расширени  области применени , путем восстановлени  информации о состо нии системы при сбо х, оно дополнительно содержит пам ть адресов, пам ть состо ний, мультиплексор данных, второй счетчик адреса , демультиплексор, причем вход адреса устройства соединен с информационным входом регистра текущего адреса, выход которого соединен с вторым входом схемы сравнени  и информационным входом регистра адреса программы, выход которого  вл етс  выходом адреса устройства, выход пол  текущего-адреса пам ти контрольных точек соединен с информационным входом регистра контрольной точки, выход которого соединен с адресным входом пам ти контрольных точек, выход одного из разр дов пол  текущего адреса пам ти контрольных точек соединен с одним из разр дов информационного входа мультиплексора логических условий, выход кото- рого соединен с одним из разр дов информационного входа регистра контрольной точки, выход пол  начального адреса пам ти адресов соединен с первым информационным входом коммутатора и адресным входом мультиплексора данных, вход данных устройства соединен с информационным входом мультиплексора данных, выход которого соединен с информационным входом пам ти состо ний, выход второго счетчика адреса соединен с вторым информационным входом коммутатора и с адресным входом демультиллексора, выход которого  вл етс  выходом данных устройства , пр мой выход триггера управлени   вл етс  выходом контрольной точки устройства, первый вход первого элемента И соединен с первым входом синхронизации устройства, второй вход первого элемента И соединен с инверсным выходом триггера управлени , выход первого элемента И соединен с входом синхронизации регистра текущего адреса, первый вход второго элемента и соединен с вторым входом синхронизации устройства, второй вход второго элемента И соединен с инверсным выходом триггера управлени , третий вход второго элемента И соединен с выходом схемы сравнени , выход второго элемента И соединен с входом синхронизации регистра контрольной точки, первый вход третьего элемента И соединен с выходом схемы сравнени , второй инверсный вход третьего элемента И соединен с выходом метки пам ти контрольных точек, третий вход третьего элемента И соединен с входом синхронизации устройства, выход третьего элемента И соединен с входом синхронизации регистра адреса программы, первый вход четвертого элемента И соединен с выходом схемы сравнени , второй вход четвертого элемента И соединен с инверсным выходом триггера управлени , третий инверсный вход четвертого элемента И соединен с выходом метки пам ти контрольных точек, четвертый вход четвертого элемента И соединен с вторым входом синхронизации устройства, выход четвертого элемента И соединен с входом синхронизации первого счетчика адреса, с первым входом элемента ИЛИ, первый инверсный вход п того элемента И соединен с инверсным выходом триггера управлени , второй вход п того элемента И соединен с выходом метки пам ти адресов, выход п того элемента И соединен с счетным входом первого счетчика адресов, первый вход шестого элемента И соединен с выходом метки пам ти адресов, второй инверсный вход шестого элемента И соединен с инверсным выходом

   триггера управлени , третий вход шестого элемента И соединен с выходом седьмого элемента И, выход шестого элемента И соединен с вторым входом элемента ИЛИ,

   первый вход седьмого элемента И соединен с пр мым выходом триггера управлени , второй вход седьмого элемента И соединен с третьим входом синхронизации устройства, выход седьмого элемента

   И соединен с входом разрешени  записи пам ти состо ний, первый вход восьмого элемента И соединен с входвм ошибки устройства , второй вход восьмого элемента И соединен с третьим входом синхронизации устройства, выход восьмого элемента И соединен с входом установки в 1 триггера ошибки, первый вход дев того элемента И соединен с третьим входом синхронизации устройства, второй вход дев того элемента И соединен с выходом триггера ошибки, выход дев того элемента И соединен со счетным входом второго счетчика адреса, вход установки в О триггера ошибки соединен с выходом переполнени  второго

   счетчика адреса, выход триггера ошибки соединен с управл ющим входом коммутатора и  вл етс  выходом прерываний устройства.

   Фиг. 1

   ( #0V0Sr0 У

   &&/ffec z лр0ер0/ / б/

   i

   &&/7есл #Г

   (&#Ј erateeccc. 03Ј/

   ( /tesreief 0

   06// o/r/sf#Ј/e

   /yff0S / &A# f&/

   C //f7A/ffa //t/e аЪ/мй/х &з 03 У

   0030/t0/rr - #A/Jyufys0 /fT

   I

   .X

   Редактор

   0f/e. 6

   Составитель А. Сошнин

   Техред М.МоргенталКорректор О. Густи

   tfffZ

   ЯГ&