SU1310835A1 - Устройство дл сопр жени двух вычислительных машин - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при разработках высоконадежных адаптивных вычислительных систем с повьшенными требовани ми к живучести системы и к достоверности получаемых результатов. Целью изобретени   вл етс  повышение надежности вычислительной системы за счет обеспечени  возможности дублировани  обработки информации. Устройство содержит два блока пам ти, два узла сравнени , два кольцевых регистра адреса, два триггера, два регист- РЗ-, два элемента задержки, одновиб- ратор, семь элементов И, элемент ИЖ, элемент И-НЕ. 2 ил. 00 САЭ СП

Description

11

Изобретение относитс  к вычислительной технике и может быть использовано при разработках высоконадежных адаптивных вычислительных систем с повышенными требовани м к живучести системы и к достоверности получаемых результатов.

Целью изобретени   вл етс  повышение надежности за счет обеспечени  возмонсности дублировани  обработки информации.

На фиг. 1 представлена блок-схема устройства , на фиг. 2 - схема коль- цевого регистра адреса.

Устройство содержит одновибратор 1, узел сравнени  2, блок пам ти 3 и А, кольцевые регистры 5 и 6, элементы И 7 и 8, элемент ИЛИ 9, элементы И 10 и 11, элементы задержки 12 и 13, триггер 14, элемент И-НЕ 15, элемент И 16,и 17, триггер 18, элемент И 19, регистр 20, узел сравнени  21, регистр 22, А и B - шины кода адреса, поступающие из вычислительных машин (ВМ) А и BJ А .j шина управлени  режимом работы устройства J AJ и В- - шины прерываний ВМ А и В; А - шина установки в О триггера 18j А5 и Bj - гаины записи ВИ (А и В , Аб и Вб - шины прерываний ВМ А и В; А и В - шины кодовые шины данных, поступающие из ЭВМ А и В,

А и В,, - шины прерываний ВМ А и BJ 8

Ад- шина начальной установки устройства .

Кольцевой регистр адреса содержит (фиг. 2) кольцевые маркерные регистры чтени  23 и записи 24, а также элементы ИЛИ 25 и 26.

Каждый регистр чтени  23 содержит триггер 27, элемент задержки 28, элемент И 29, триггер 30, элементы И 31-33, элементы ИЛИ 34 и 35, элементы задержки 36 и 37. Каждый регистр записи 24 содержит триггеры 38 и 39,-элементы И 40-43, элементы ИЛИ 44 и 45, элементы задержки 46-48

Работа устройства основана на сравнении результатов выполнени  только тех операций, которые записываютс  в пам ть той или другой ВМ. Программы, используемые в той или другой ВМ, должны оформл тьс  специальным образом. Возможно использовать либо реентерабельные программы , либо програ ммы с фиксированными порогами повтор емости. Как в том, так и в другом случае программные ад52

реса точек входа должны быть указаны , и с помощью операционной системы (оргпрограммы) они должны заноситьс  в специальный раздел пам ти. Использование этого принципа позвол ет избежать ошибок, которые могут возникнуть при идентификации результатов на уровне команд.

Устройство может работать в режиме повьшенной производительности и в режиме дублировани . Управление устройством может осуществл тьс  программно с помощью одной из ВМ. Перед началом работы триггер 18

устанавливаетс  в О, а триггер 14 может находитьс  в любом состо нии. Начальна  установка триггеров в регистрах 5 и 6 осуществл етс  по шине Ад таким образом, чтобы запись

в блоки пам ти 3 и 4 производилась с определенного К-го разр да. На выходе g регистров 5 и 6 устанавливаетс  1 (БП пуст), а на выходе b - О. Управление осуществл етс 

от ВМ А. Две ВМ А и В могут работать самосто тельно до тех пор, пока ВМ А не выйдет на режим работы дуплексной системы ВМ с повьш1енной надежностью. В этом случае адрес первой точки вхо

да, хран щийс  в специальном разделе

пам ти, заноситс  в резистр 20 по шине AI. На вход элемента И 19 даетс  разрешение на работу в этом режиме . При этом ВМ А переходит в режим

35 ожидани . Если ВМ В готова к работе,- то на регистр 22 записываетс  код первой точки входа совместно реали- зуемых программ. В результате сравнени  адресов в узле 21 через эле40 мент И 19 триггер 18 устанавливаетс  в 1 и соответственно по шинам А, и БЗ поступает прерывание в ВМ А и В, тем самым подтвержда , что возможна работа в режиме повьш1енной на45 дежности. Этот же потенциал поступает на вход элементов И 16 и 17, разрешает прохождение стробов записи в блоки пам ти по шинам А и Е . В устройстве используютс  блоки пам ти

50 (ВП) 3 и 4, в которых возможно осуществл ть асинхронно запись и считывание . Каждый БП управл етс  специальными регистрами 5 и 6, состо щими из двух взаимосв занных кольцевых

55 маркерных регистров записи и чтени .

В процессе работы программы кажда  ВМ осуществл ет запись данных в свой БП 3 и 4. Стробы записи этих

313108354

данных по шинам А и В поступают них. Эта ситуаци  анализируетс  с через входы элементов И 17 и 16 на помощью элементов И 7 иИ8,которые входы а регистров 5 и 6. Запись данных осуществл етс  до тех пор, пока

фиксируют соответственно состо ние регистров чтени  и записи кольцевы с регистров 5 и 6. Если в период заполнени  одного из БП не произошло ни одной записи в другой БП, то на

на выходе b одного из регистров 5 или 6 не по витс  сигнал БП запол- нен.

В процессе параллельной работы моменты поступлени  стробов записи различны. Это св зано с асинхронной работой задающих генераторов ВМ, поэтому моменты поступлени  отогнала БП заполнен дл  каждой ВМ различны. Предположим, ч то БП 4 заполнитс  быстрее. Сигнал с выхода b регистра поступает через элемент И-НЕ 15 на нулевой вход триггера 14 и устанавливает на его нулевом выходе 1.

Строб записи ВМ В через элемент задержки 13 поступает на один из входов элемента И 11 и ч«рез элемент ИЛИ 9 на входы б регистров 5 и 6. Регистры записи и чтени  кольцевых регистров 5 и 6 построены таким обфиксируют соответственно состо ние регистров чтени  и записи кольцевых с регистров 5 и 6. Если в период заполнени  одного из БП не произошло ни одной записи в другой БП, то на

выходных шинах А, или В, по вл етс 

6 ° сигнал, поступающий на регистр преШ рывани  соответствующей ВМ. Программна  обработка прерывани  дает возможность определить по времени создавшуюс  ситуацию.

Возможен вариант, когда одна из

f5 ВМ обгонит другую на участок программы , больший нежели возможный порог срабатывани . В этом случае в регистрах 20 и 22 будут различные адреса точек входа, и устройство отклю20 читс  благодар  срабатыванию триггера 18. Отключение устройства вызывает прерывание на шинах А„, В„.

Подобна  ситуаци  возможна, если обе ВМ имеют большое расхождение в разом, что перва  запись в БП сбра- 25 длительност х импульсов задающих ге- сывает сигналы БП пуст. Регистры 5 нераторов, одна ВМ имеет частые сбои.

и 6 опрашиваютс  задержанным сигналом записи ВМ В до тех пор, пока на выходе g регистра 5 не по витс  сигнал БП пуст. Этот сигнал запре- .щает прохождение стробов записи ВМ В через элемент И 11. После по влени  сигнала БП пуст считывание прекращаетс  и продолжаетс , заполнение блоков пам ти, пока на выходе регистров г метричной схеме, поэтому в описании

I . J««

5 и 6 вновь не по витс  сигнал БП заполнен.

Данные от ВМ А и В, записанные соответственно в БП 3 и 4, последовательно считываютс  стробом записи -;более быстрой ВМ и сравниваютс  в уз- |ле сравнени  2. Если сравниваемые коды идентичны, то на выходных шинах А,„ и В„ сигнал отсутствует. В

S 8

случае несравнени  на шинах А . и В по вл етс  сигнал, поступающий на регистры прерывани  ВМ. Этот же сигнал запускает одновибратор 1, который устанавливает в исходное состо ние регистры 5 и 6.

не рассматриваетс  случай, когда ВМ А более быстра .

Основной принцип работы устройства заключаетс  в том, что более быст

40 ра  БМ задает синхронизацию работы узла сравнени  2. В случае условно равных скоростей ВМ синхронизаци  осуществл етс  от ВМ А, Это определ  етс  состо нием триггера 14 и сигна45 лом на выходе элемента И-НЕ 15.

Рассмотрим работу кольцевого регистра к блоку пам ти на примере регистра 5.

Органи заци  процессов записи и

50 считывани  основана на принципе работы двух взаимосв занных регистров записи и чтени . Кажда  пара ре гист- ров записи и чтени  содержит кольцевые маркерные регистры, состо щие из

50 считывани  основана на принципе работы двух взаимосв занных регистров записи и чтени . Кажда  пара ре гист- ров записи и чтени  содержит кольцевые маркерные регистры, состо щие из

Кажда  ВМ, получив сигналы прерывани  по шине A.g и В , осуществл ет программный возврат на адрес точки входа в программу, записанный в ре- 5 типовых элементов. Каждому байту ин- гистрах 20 и 22.формации соответствует один разр д

кольцевого регистра чтени  23 и записи 24. Типовой элемент содержит

Устройство дает возможность определить либо отказ одной из ВМ, либо идентифицировать более быструю из

триггеры 30 и 39, предназначенные

них. Эта ситуаци  анализируетс  с помощью элементов И 7 иИ8,которые

фиксируют соответственно состо ние регистров чтени  и записи кольцевых регистров 5 и 6. Если в период заполнени  одного из БП не произошло ни одной записи в другой БП, то на

выходных шинах А, или В, по вл етс 

6 ° сигнал, поступающий на регистр прерывани  соответствующей ВМ. Программна  обработка прерывани  дает возможность определить по времени создавшуюс  ситуацию.

Возможен вариант, когда одна из

ВМ обгонит другую на участок программы , больший нежели возможный порог срабатывани . В этом случае в регистрах 20 и 22 будут различные адреса точек входа, и устройство отключитс  благодар  срабатыванию триггера 18. Отключение устройства вызывает прерывание на шинах А„, В„.

Подобна  ситуаци  возможна, если обе ВМ имеют большое расхождение в длительност х импульсов задающих ге- нераторов, одна ВМ имеет частые сбои.

что приводит к частой повтор емости работы программы диагностики, неправильно рассчитана емкость блоков па- м ти 3 или 4.

Рассматрива  работу устройства, предполагалось, что ВМ В более быстра . Запись и чтение каждого запоминающего устройства построены по сим

не рассматриваетс  случай, когда ВМ А более быстра .

Основной принцип работы устройства заключаетс  в том, что более быстра  БМ задает синхронизацию работы узла сравнени  2. В случае условно равных скоростей ВМ синхронизаци  осуществл етс  от ВМ А, Это определ етс  состо нием триггера 14 и сигналом на выходе элемента И-НЕ 15.

Рассмотрим работу кольцевого регистра к блоку пам ти на примере регистра 5.

Органи заци  процессов записи и

считывани  основана на принципе работы двух взаимосв занных регистров записи и чтени . Кажда  пара ре гист- ров записи и чтени  содержит кольцевые маркерные регистры, состо щие из

типовых элементов. Каждому байту ин- формации соответствует один разр д

триггеры 30 и 39, предназначенные

5

дл  запоминани  адреса БП, к которому должно производитьс  обращение (запись или чтение), триггеры 27 и 38, также преДназначанные дл  запоминани  адреса БП, но только в том случае, когда запись или чтение в этот адрес невозможны, т.е. когда этот адрес  вл етс  последним, а слдующа  запись или чтение приведет либо к потере информации, либо к повторному ее считыванию.

В исходном состо нии все триггеры 30, 39 и 27, 38 элементов регистров записи 24 и чтени  23 устанавливаютс  в О по сигналу начальной установки по шине Г. Дл  выбора начального адреса записи необходимо в К-м разр де регистра записи установить триггер 39 в 1, а в соответствующем К-м разр де регистра чтени  установить в 1 триггер 27. При этом на выходе элемента ИЛИ 25 будет сигнал, означающий, что БП пуст.

Информаци , подлежаща  записи, поступает в БП 3 и 4 по соответствующим шинам А и В, а тактирующие импульсы записи поступают по шине а регистра. Элемент И 43 К-го разр да элемента регистра записи разрешает прохождение первого импульса синхросерии по шине е, выбира  оче- редной адрес БП дл  записи. Этот же сигнал через элемент задержки 46 установит триггер 39 К-го элемента регистра записи в состо ние О, а через элемент И 40 К+1 элемента регистра записи в зависимости от состо ни  триггера 30 К+1 разр да элемента регистра чтени  установит в состо ние 1 триггер 39 К+1-го эле- .мента регистра записи, кроме того, этот же сигнал установит триггер 30 К-го разр да элемента регистра чтени  в 1. Эта установка произойдет через элемент И 29, а через элемент задержки 37 триггер 27 будет установлен в О и на выходе элемента ИЛИ 2 исчезнет сигнал БП пуст.

Таким образом, при поступлении

.синхросерии записи 1 (маркер) будет двигатьс  по кольцевому регистру 24 до тех пор, пока не прекрат тс  тактовые импульсы записи, либо запись осуществитс  во все адреса БП. Если предположить, что в момент за- .писи не бьшо произведено ни одного считывани , то в К-1-м разр де ре108356

гистра записи триггер 38 установитс  в 1. Это осуществитс  по сигналу с К-2 элемента регистра записи, поступающему на вход элемента регист- 5 ра, который обеспечит его прохождение через элемент И 41, и сигнал ЯП заполнен по витс  на выходе элемента ИЛИ 26. .

Процесс чтени  осуществл етс  to аналогично процессу записи до тех пор, пока 1 маркерного регистра чтени  не настигнет по кольцу 1 соответствующего разр да регистра записи. В этом случае триггер 27 ре- J5 гистра чтени  установитс  в 1, а на выходе элемента ИЛИ 25 по витс  сигнал БП пуст.

Claims (1)

1. Формула изобретени 

   Устройство дл  сопр жени  двух вычислительных машин, содержащее два блока пам ти, два триггера, два регистра , два узла сравнени , семь эле25 ментов И, элемент ИЛИ, элемент И-НЕ, отличающеб с  тем, что, с целью повьш1ени  надежности за счет обеспечени  возможности дублировани  обработки информации, в него введены

   30 два кольцевых регистра адреса, два элемента задержки, одновибратор, причем информационные входы первого и второго регистров  вл ютс  входами устройства дл  подключени  к адрес35 н ым выходам первой и второй вычислительных машин соответственно, выход первого триггера соединен с первыми входами первого и второго элементов И и  вл етс  выходом устройст40 ва дл  подключени  к первым входам прерывани  первой и второй вычислительных машин соответственно, первый вход третьего элемента И  вЛ етс  входом устройства дл  подключени  к

   45 выходу режима работы первой вычислительной машины, нулевой вход первого триггера  вл етс  входом устройства дл  подключени  к установочному выходу первой вычислительной машины, вто50 рые входы первого и второго элементов И  вл ютс  входами устройства Дл  подключени  к выходам записи первой и второй вычислительных машин соответственно, выходы четвертого и

   55 п того элементов И  вл ютс  выходами, устройства дл  подключени  к вторым ;входам прерывани  первой и второй вычислительных машин соответственно, информационные входы первого и второ713

   го блоков пам ти  вл ютс  входами устройства дл  подключени  к информационным выходам первой и второй вычислительных машин соответственно, выход первого узла сравнени  соединен с входами одновибратора и  вл етс  выходами устройства дл  подключени  к третьим входам прерывани  первой и второй вычислительных машин соответственно,-выход одновибратора соединен с у,становочными входами первого и второго кольцевых регистров адреса и  вл етс  выходом устройства дл  подключени  к установочному входу первой вычислительной машины, при этом выходы первого и второго регистров соединены с первым и вторым входами второго узла св зи соответственно , выход которого соединен с вторым входом третьего элемента И, выход которого соединен с единичным входом первого триггера, первый и второй входы первого узла сравнени  соединены с информационными выходами первого и второго блоков пам ти соответственно , группы адресных, входов которых соединены с группами информационных выходов первого и второго кольцевых регистров адреса соответст08358

   венно, первые информационные выходы которых соединены с первыми входами четвертого и п того элементов И соответственно , вторые входы которых

   с соединены с первыми входами шестого и седьмого элементов И, а также с вторыми информационными выходами второго и первого кольцевых регистров адреса соответственно, первые

   О синхровходы которых соединены с выходами первого и второго элементов И и с входами первого и второго элементов задержки соответственно, выходы которых соединены с вторыми входами

   5 шестого и седьмого элементов И соответственно , третьи входы которых соет динены с единичным и нулевым выходами второго триггера соответственно, единичный и нулевой входы которого сое0 динены с первым входом и выходом

   элемента И-НЕ соответственно, первый и второй входы которого соединены с первыми информационными выходами первого и второго кольцевых регисторов

   5 адреса соответственно, вторые синхровходы которых соединены с выходом элемента fiJlH, первый и второй входы которого соединены с выходами шее того и седьмого элементов И соответственно.

   сриг.1

   ь

   Редактор Н.Горват

   Составитель С.Пестмал

   Техред Л.Олейник Корректор М.Пожо

   Заказ 1893/46Тираж 673 Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретенш и открытий 113035, Москва, Ж-ЗЗ Раушска  наб., д. 4/5

   .Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4