JPH0581143A - メモリアレイのアドレスと中味とをチエツクする装置及び方法 - Google Patents
メモリアレイのアドレスと中味とをチエツクする装置及び方法Info
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- JPH0581143A JPH0581143A JP3120404A JP12040491A JPH0581143A JP H0581143 A JPH0581143 A JP H0581143A JP 3120404 A JP3120404 A JP 3120404A JP 12040491 A JP12040491 A JP 12040491A JP H0581143 A JPH0581143 A JP H0581143A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/88—Monitoring involving counting
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 アレイのアドレスと、アレイの中味と、アド
レス経路全体をチェックして、正しいデータが確実にア
レイに読込まれかつそこから読出されるようにした装置
及び方法を提供する。 【構成】 メモリアレイアドレスと中味とをチェックす
る回路は、少なくとも１つの書込みアドレスカウンタ
（１２０）と少なくとも１つの読出しアドレスカウンタ
（１３０）とから構成されている。データワードがアレ
イに読み取られる前に、そのチェックビットの各々は、
ワードを書き込むべきアドレス位置の１ビットでＸＯＲ
（排他的論理和）（１５２〜１５６）される。ワードの
読出し時、チェックビットは再びアドレス位置のビット
でＸＯＲ（１６２〜１６６）されその元の値を復元し、
データワードのパリティがチェックされる（１７０）。
もしパリティが正しくないことが判明すると、エラーは
読込み時あるいは読出し時のいずれかで発生したことが
判り、適当な対策をとることができる。
レス経路全体をチェックして、正しいデータが確実にア
レイに読込まれかつそこから読出されるようにした装置
及び方法を提供する。 【構成】 メモリアレイアドレスと中味とをチェックす
る回路は、少なくとも１つの書込みアドレスカウンタ
（１２０）と少なくとも１つの読出しアドレスカウンタ
（１３０）とから構成されている。データワードがアレ
イに読み取られる前に、そのチェックビットの各々は、
ワードを書き込むべきアドレス位置の１ビットでＸＯＲ
（排他的論理和）（１５２〜１５６）される。ワードの
読出し時、チェックビットは再びアドレス位置のビット
でＸＯＲ（１６２〜１６６）されその元の値を復元し、
データワードのパリティがチェックされる（１７０）。
もしパリティが正しくないことが判明すると、エラーは
読込み時あるいは読出し時のいずれかで発生したことが
判り、適当な対策をとることができる。
Description
【０００１】
【産業上の利用分野】本発明は、データがアレイに読み
込まれるか、あるいはそこから読み出されるにつれてメ
モリアレイのアドレスと中味とをチェックする装置およ
び方法に関する。
込まれるか、あるいはそこから読み出されるにつれてメ
モリアレイのアドレスと中味とをチェックする装置およ
び方法に関する。
【０００２】
【従来の技術】記憶アレイのアドレスをチェックするた
めの従来技術による方法は一般的に、記憶アレイアドレ
スに対してパリティビットを生成し、これをデータワー
ドと共にアレイに記憶することを含む。後でデータワー
ドが取り出されるときパリティをプロセッサでチェック
し、何らかの相違を報告することができる。そのような
方法が、「アドレスパリティを用いて向上したプロセッ
サエラー検出」（“Ｅｎｈａｎｃｅｄ Ｐｒｏｃｅｓｓ
ｏｒ Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ ｕｓｉｎｇ
Ａｄｄｒｅｓｓ Ｐａｒｉｔｙ”）と題する、１９８９
年８月のＩＢＭＴｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕ
ｒｅ Ｂｕｌｌｅｔｉｎ，３２（３Ｂ）４４頁の論文に
記載されている。これらの方法は、アドレスのパリティ
を生成し、かつチェックするための余分の回路並びにデ
ータワードと共にアドレスのパリティビットを記憶する
ためのアレイ内の余分の記憶スペースを必要とする。
めの従来技術による方法は一般的に、記憶アレイアドレ
スに対してパリティビットを生成し、これをデータワー
ドと共にアレイに記憶することを含む。後でデータワー
ドが取り出されるときパリティをプロセッサでチェック
し、何らかの相違を報告することができる。そのような
方法が、「アドレスパリティを用いて向上したプロセッ
サエラー検出」（“Ｅｎｈａｎｃｅｄ Ｐｒｏｃｅｓｓ
ｏｒ Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ ｕｓｉｎｇ
Ａｄｄｒｅｓｓ Ｐａｒｉｔｙ”）と題する、１９８９
年８月のＩＢＭＴｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕ
ｒｅ Ｂｕｌｌｅｔｉｎ，３２（３Ｂ）４４頁の論文に
記載されている。これらの方法は、アドレスのパリティ
を生成し、かつチェックするための余分の回路並びにデ
ータワードと共にアドレスのパリティビットを記憶する
ためのアレイ内の余分の記憶スペースを必要とする。
【０００３】デュアライン他（Ｄｅｕｅｒｌｅｉｎ ｅ
ｔ ａｌ．）による「アドレス回路のチェック（“Ａｄ
ｄｒｅｓｓ Ｃｉｒｃｕｉｔ Ｃｈｅｃｋｉｎｇ”）と
題する、１９７４年１１月のＩＢＭ Ｔｅｃｈｎｉｃａ
ｌ ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ，１７
（６）の１６４５頁の論文は、アドレス位置から正しい
情報が読み出されたか否かを検出する方法を教示してい
る。この方法は、２個の個別のメモリアレイと２個の個
別のアドレス復号器とを有することにより実行される。
データワードは、半分に分割され、各半ワードに対して
個別のパリティビットが計算される。次に、２個の半ワ
ードが別々のメモリアレイに記憶される。各半ワードの
パリティビットは他方のアレイに記憶される。即ち、右
方のワードのパリティビットは左方のワードアレイに記
憶され、あるいはその逆がなされる。アレイからデータ
を読出すと、各半ワードに対してパリティが正しいか否
かチェックがなされ、エラーが検出されるとメッセージ
が発行される。しかしながら、この回路においては、エ
ラー検出の成功率は単に７５％である。
ｔ ａｌ．）による「アドレス回路のチェック（“Ａｄ
ｄｒｅｓｓ Ｃｉｒｃｕｉｔ Ｃｈｅｃｋｉｎｇ”）と
題する、１９７４年１１月のＩＢＭ Ｔｅｃｈｎｉｃａ
ｌ ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ，１７
（６）の１６４５頁の論文は、アドレス位置から正しい
情報が読み出されたか否かを検出する方法を教示してい
る。この方法は、２個の個別のメモリアレイと２個の個
別のアドレス復号器とを有することにより実行される。
データワードは、半分に分割され、各半ワードに対して
個別のパリティビットが計算される。次に、２個の半ワ
ードが別々のメモリアレイに記憶される。各半ワードの
パリティビットは他方のアレイに記憶される。即ち、右
方のワードのパリティビットは左方のワードアレイに記
憶され、あるいはその逆がなされる。アレイからデータ
を読出すと、各半ワードに対してパリティが正しいか否
かチェックがなされ、エラーが検出されるとメッセージ
が発行される。しかしながら、この回路においては、エ
ラー検出の成功率は単に７５％である。
【０００４】ホウイ他（Ｈｏｗｅ ｅｔ ａｌ）による
「メモリアレイの行き先チェック」（“Ｄｅｓｔｉｎａ
ｔｉｏｎ Ｃｈｅｃｋｉｎｇ ｏｆ Ｍｅｍｏｒｙ Ａ
ｒｒａｙｓ”）と題する、１９７３年１１月のＩＢＭ
Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌ
ｅｔｉｎ，１６（６）の１７６３−１７６４頁に記載の
論文は、２個の異なるアレイにデータを記憶することに
よりアドレスの失敗を捕らえる方法を記載している。読
取り指令により、データは、双方のアレイにおける同じ
アドレス位置から読み出され、排他的ＯＲ回路を用いて
比較される。万一エラーが発生した場合、データが各ア
レイにおいて相違すれば、エラーは信号で知らされる。
しかしながら、この記憶装置は、２個の完全に独立した
アレイを設ける必要があるという点で高価につく。
「メモリアレイの行き先チェック」（“Ｄｅｓｔｉｎａ
ｔｉｏｎ Ｃｈｅｃｋｉｎｇ ｏｆ Ｍｅｍｏｒｙ Ａ
ｒｒａｙｓ”）と題する、１９７３年１１月のＩＢＭ
Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌ
ｅｔｉｎ，１６（６）の１７６３−１７６４頁に記載の
論文は、２個の異なるアレイにデータを記憶することに
よりアドレスの失敗を捕らえる方法を記載している。読
取り指令により、データは、双方のアレイにおける同じ
アドレス位置から読み出され、排他的ＯＲ回路を用いて
比較される。万一エラーが発生した場合、データが各ア
レイにおいて相違すれば、エラーは信号で知らされる。
しかしながら、この記憶装置は、２個の完全に独立した
アレイを設ける必要があるという点で高価につく。
【０００５】メモリ装置内でアドレスエラーを迅速に検
出することによりデータの一貫性を向上させる別の方法
が、アイケルマン ジュニア（Ａｉｃｈｅｌｍａｎ，Ｊ
ｒ．）による「データの一貫性を向上させる方法と装
置」（“Ｍｅｔｈｏｄ／Ａｐｐａｒａｔｕｓ ｆｏｒ
ｉｍｐｒｏｖｅｄ ｄａｔａ ｉｎｔｅｇｒｉｔｙ”）
と題する、１９８３年６月のＩＢＭ Ｔｅｃｈｎｉｃａ
ｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ，２６
（２）の６４３−６４５頁に記載の論文において開示さ
れている。この装置においては、種々のデータワードフ
ォーマットに対して交互の記憶位置が割り当てられ、そ
のため特定の記憶位置から読出されつつあるデータが間
違ったフォーマットを有しているとすればエラーを検出
することができる。この装置は、データが記憶アレイに
読み込まれるにつれてデータを種々フォーマットに変換
する手段と、データが読出されるにつれてそれを復号す
る別の手段とを必要とする。そのような装置は、前記装
置の複雑さを倍加するものの、期待したデータフォーマ
ットがアドレス位置から読出されるときエラーの検出に
失敗し、事実その中味がエラーを含んでいる。
出することによりデータの一貫性を向上させる別の方法
が、アイケルマン ジュニア（Ａｉｃｈｅｌｍａｎ，Ｊ
ｒ．）による「データの一貫性を向上させる方法と装
置」（“Ｍｅｔｈｏｄ／Ａｐｐａｒａｔｕｓ ｆｏｒ
ｉｍｐｒｏｖｅｄ ｄａｔａ ｉｎｔｅｇｒｉｔｙ”）
と題する、１９８３年６月のＩＢＭ Ｔｅｃｈｎｉｃａ
ｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ，２６
（２）の６４３−６４５頁に記載の論文において開示さ
れている。この装置においては、種々のデータワードフ
ォーマットに対して交互の記憶位置が割り当てられ、そ
のため特定の記憶位置から読出されつつあるデータが間
違ったフォーマットを有しているとすればエラーを検出
することができる。この装置は、データが記憶アレイに
読み込まれるにつれてデータを種々フォーマットに変換
する手段と、データが読出されるにつれてそれを復号す
る別の手段とを必要とする。そのような装置は、前記装
置の複雑さを倍加するものの、期待したデータフォーマ
ットがアドレス位置から読出されるときエラーの検出に
失敗し、事実その中味がエラーを含んでいる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、アレ
イのアドレスをチェックし、アレイの中味をチェック
し、かつアドレス経路全体をチェックして、正しいデー
タが確実にアレイに読込まれたり、かつそこから読出さ
れるようにする手段を提供することである。本発明は、
アドレスに対してパリティビットを生成する必要がない
ためロジックやメモリのスペースを節約する。
イのアドレスをチェックし、アレイの中味をチェック
し、かつアドレス経路全体をチェックして、正しいデー
タが確実にアレイに読込まれたり、かつそこから読出さ
れるようにする手段を提供することである。本発明は、
アドレスに対してパリティビットを生成する必要がない
ためロジックやメモリのスペースを節約する。
【０００７】
【課題を解決するための手段】本発明は、データをアレ
イに書込むための一方のカウンタと、データをアレイか
ら読出す別の個別のカウンタとを有することによってそ
の目的を達成する。これらのカウンタは、常に同じアレ
イアドレスを示すよう同期化すべきである。データをア
レイに読込むとき、データワードからのあるビットは読
出しカウンタからのアドレスビットで排他的論理和（以
下「ＸＯＲ」と称す）され、この変更されたデータワー
ドが次いで記憶される。
イに書込むための一方のカウンタと、データをアレイか
ら読出す別の個別のカウンタとを有することによってそ
の目的を達成する。これらのカウンタは、常に同じアレ
イアドレスを示すよう同期化すべきである。データをア
レイに読込むとき、データワードからのあるビットは読
出しカウンタからのアドレスビットで排他的論理和（以
下「ＸＯＲ」と称す）され、この変更されたデータワー
ドが次いで記憶される。
【０００８】読出し時、データワードからの変更された
ビットは書込みカウンタからの対応するアドレスビット
でＸＯＲされる。もし読出しカウンタと書込みカウンタ
とが同期的に動作しているとすれば、この結果元の値ま
で戻っているデータワードのビットが変更される。この
ようなことが発生しないとすれば、２個のカウンタのい
ずれか、あるいはアレイ内でエラーが発生ずみであるこ
とが明らかである。
ビットは書込みカウンタからの対応するアドレスビット
でＸＯＲされる。もし読出しカウンタと書込みカウンタ
とが同期的に動作しているとすれば、この結果元の値ま
で戻っているデータワードのビットが変更される。この
ようなことが発生しないとすれば、２個のカウンタのい
ずれか、あるいはアレイ内でエラーが発生ずみであるこ
とが明らかである。
【０００９】
【実施例】図１はメモリアレイ（１１０）を示す。並列
に動作している一連のマスタ−スレーブラッチ（１４
０）を用いて書込みカウンタ（１２０）により提供され
た位置において、データがアレイに読込まれる。読出し
アドレスカウンタ（１３０）により提供されたアドレス
から、データがアレイから読み出される。読出し後、デ
ータのパリティは、パリティチェッカ（１７０）を用い
てチェックされる。図１はさらに、６個のＸＯＲゲート
（１５２，１５４，１５６，１６２，１６４，１６６）
と、書込みアドレスを一時記憶するバッファ（１８０）
とを示す。それらの動作については後述する。ＸＯＲゲ
ートの数は、アドレスにおけるビットの数に応じて変わ
りうることに注目すべきである。
に動作している一連のマスタ−スレーブラッチ（１４
０）を用いて書込みカウンタ（１２０）により提供され
た位置において、データがアレイに読込まれる。読出し
アドレスカウンタ（１３０）により提供されたアドレス
から、データがアレイから読み出される。読出し後、デ
ータのパリティは、パリティチェッカ（１７０）を用い
てチェックされる。図１はさらに、６個のＸＯＲゲート
（１５２，１５４，１５６，１６２，１６４，１６６）
と、書込みアドレスを一時記憶するバッファ（１８０）
とを示す。それらの動作については後述する。ＸＯＲゲ
ートの数は、アドレスにおけるビットの数に応じて変わ
りうることに注目すべきである。
【００１０】本発明の動作を８×７２ビットアレイを用
いて説明する。しかしながら、本発明の原理は、いずれ
かの適当に構成したアレイにも適用可能である。アレイ
に読込むべきデータワードは、６４データビット（１８
２）と８個のパリティビット（１８４）とから構成され
る。書込み経路は、書込み使用可能信号を含むマスタ出
力と共に、書込みアドレスカウンタ（１２０）と４ビッ
トのアドレスレジスタとから構成される。書込みアドレ
スカウンタは、ＡＤＶ ＷＲ ＣＨＥ ＡＤＤＲ（０）、
ＡＤＶ ＷＲ ＣＨＥ ＡＤＤＲ（１）、ＡＤＶ ＷＲ
ＣＨＥ ＡＤＤＲ（２）と表記している３個のビット
と共に動作する。読出し経路は、書込み経路のそれと共
に並列に動作するアドレスカウンタ（１２０）のみを含
む。
いて説明する。しかしながら、本発明の原理は、いずれ
かの適当に構成したアレイにも適用可能である。アレイ
に読込むべきデータワードは、６４データビット（１８
２）と８個のパリティビット（１８４）とから構成され
る。書込み経路は、書込み使用可能信号を含むマスタ出
力と共に、書込みアドレスカウンタ（１２０）と４ビッ
トのアドレスレジスタとから構成される。書込みアドレ
スカウンタは、ＡＤＶ ＷＲ ＣＨＥ ＡＤＤＲ（０）、
ＡＤＶ ＷＲ ＣＨＥ ＡＤＤＲ（１）、ＡＤＶ ＷＲ
ＣＨＥ ＡＤＤＲ（２）と表記している３個のビット
と共に動作する。読出し経路は、書込み経路のそれと共
に並列に動作するアドレスカウンタ（１２０）のみを含
む。
【００１１】アレイへのデータの書込み動作は図１およ
び図２を検討すれば理解できる。動作は、書込み使用可
能信号（図示せず）を活動状態にセットすることにより
初期化される。ｔ1 のとき、データを書込むべきアドレ
ス（ＡＷ１）が、読出しアドレスカウンタ（１３０）と
書込みアドレスカウンタ（１２０）との出力側に現われ
る。アレイに書き込むべきワードのデータビット（ＤＷ
１）がライン１８２に位置され、パリティビット（ＰＷ
１）がライン１８４上に位置される。読出しアドレスカ
ウンタ（１３０）からの３個のアドレスビットＲＤ Ｃ
ＨＥ ＡＤＤＲ（０）、ＲＤ ＣＨＥ ＡＤＤＲ
（１）、ＲＤ ＣＨＥ ＡＤＤＲ（２）がそれぞれＸＯ
Ｒゲート１５２，１５４および１５６に移転される。Ｘ
ＯＲゲート（１５２，１５４，１５６）への他方の入力
側は、データワードのいずれか３個のビットである。こ
の例において、選定されたビットはパリティビット４，
５および６（ワード（ＰＷ１）のＤＡＴＡ ＩＮ Ｐ
（４）、ＤＡＴＡ ＩＮ Ｐ（５）、ＤＡＴＡ ＩＮ Ｐ
（６））であるが、データワードのいずれのビット（パ
リティあるいはデータ）を選択してもよい。ＸＯＲ動作
は、ｔ2 の時間において、修正されたパリティビット
が、それらが一連のマスタ−スレーブラッチ（１４０）
へ読込み可能であるところからＸＯＲゲート（１５２，
１５４，１５６）の出力側に現われるまで信号（図２の
ライン２４）を僅かに遅らせる。ｔ5 の時間において、
アドレスはアドレスバッファ（１８０）マスタラッチへ
読み込まれ、ｔ6 の時間において、アドレスバッファ
（１８０）スレーブラッチに現われる。ｔ5 と活動状態
のアレイクロックとの間の遅れは、アドレスセットアッ
プ時間として知られ、図２においてＴＳと表記されてい
る（ライン３２）。時間ｔ6 とｔ9の間において、デー
タビット（ＤＷ１）と、修正されたパリティビット（修
正されたＰＷ１）とは、マスタ−スレーブラッチ（１４
０）からアレイ（１１０）に並列に書込まれる。時間ｔ
6 において、新しいデータワード（ＤＷ２，ＰＷ２）が
ライン１８４と１８２とに現われ、新しいアドレス（Ａ
Ｗ２）が読出しアドレスカウンタ（１３０）の出力側に
現われる。ＸＯＲゲート１５２，１５４および１５６に
おいてパリティビットを修正する動作は、先のワード
（修正されたＤＷ１，ＰＷ１）がアレイ（１１０）に書
き込まれている間に進行することができる。
び図２を検討すれば理解できる。動作は、書込み使用可
能信号（図示せず）を活動状態にセットすることにより
初期化される。ｔ1 のとき、データを書込むべきアドレ
ス（ＡＷ１）が、読出しアドレスカウンタ（１３０）と
書込みアドレスカウンタ（１２０）との出力側に現われ
る。アレイに書き込むべきワードのデータビット（ＤＷ
１）がライン１８２に位置され、パリティビット（ＰＷ
１）がライン１８４上に位置される。読出しアドレスカ
ウンタ（１３０）からの３個のアドレスビットＲＤ Ｃ
ＨＥ ＡＤＤＲ（０）、ＲＤ ＣＨＥ ＡＤＤＲ
（１）、ＲＤ ＣＨＥ ＡＤＤＲ（２）がそれぞれＸＯ
Ｒゲート１５２，１５４および１５６に移転される。Ｘ
ＯＲゲート（１５２，１５４，１５６）への他方の入力
側は、データワードのいずれか３個のビットである。こ
の例において、選定されたビットはパリティビット４，
５および６（ワード（ＰＷ１）のＤＡＴＡ ＩＮ Ｐ
（４）、ＤＡＴＡ ＩＮ Ｐ（５）、ＤＡＴＡ ＩＮ Ｐ
（６））であるが、データワードのいずれのビット（パ
リティあるいはデータ）を選択してもよい。ＸＯＲ動作
は、ｔ2 の時間において、修正されたパリティビット
が、それらが一連のマスタ−スレーブラッチ（１４０）
へ読込み可能であるところからＸＯＲゲート（１５２，
１５４，１５６）の出力側に現われるまで信号（図２の
ライン２４）を僅かに遅らせる。ｔ5 の時間において、
アドレスはアドレスバッファ（１８０）マスタラッチへ
読み込まれ、ｔ6 の時間において、アドレスバッファ
（１８０）スレーブラッチに現われる。ｔ5 と活動状態
のアレイクロックとの間の遅れは、アドレスセットアッ
プ時間として知られ、図２においてＴＳと表記されてい
る（ライン３２）。時間ｔ6 とｔ9の間において、デー
タビット（ＤＷ１）と、修正されたパリティビット（修
正されたＰＷ１）とは、マスタ−スレーブラッチ（１４
０）からアレイ（１１０）に並列に書込まれる。時間ｔ
6 において、新しいデータワード（ＤＷ２，ＰＷ２）が
ライン１８４と１８２とに現われ、新しいアドレス（Ａ
Ｗ２）が読出しアドレスカウンタ（１３０）の出力側に
現われる。ＸＯＲゲート１５２，１５４および１５６に
おいてパリティビットを修正する動作は、先のワード
（修正されたＤＷ１，ＰＷ１）がアレイ（１１０）に書
き込まれている間に進行することができる。
【００１２】読出し動作は、読出しアドレス（ＡＲ１）
が読出しアドレスカウンタ（１３０）の出力側と書込み
アドレスカウンタ（１２０）の出力側とにおいて現われ
るとき時間ｔ1 において始まる。短い遅れの後、選定さ
れたアドレスでのデータワードのデータビット（ＤＲ
１）とパリティビット（ＰＲ１）とが読み出される。こ
の遅れは、読出しアドレスアクセスタイムとして知ら
れ、図２のライン５２においてＴＡＡと表記されてい
る。パリティビット４，５，６（ＤＡＴＡ ＯＵＴ Ｐ
（４）、ＤＡＴＡ ＯＵＴ Ｐ（５）、ＤＡＴＡ ＯＵ
Ｔ Ｐ（６））はＸＯＲゲート１６２，１６４および１
６６まで通される。これらのＸＯＲゲート（１６２，１
６４，１６６）への他方の入力側は、接続１２２，１２
４および１２６に沿って通される書込みアドレスカウン
タ（１２０）のビットＡＤＶ ＷＲ ＣＨＥ ＡＤＤＲ
（０）、ＡＤＶ ＷＲ ＣＨＥ ＡＤＤＲ（１）および
ＡＤＶ ＷＲ ＣＨＥ ＡＤＤＲ（２）である。ＸＯＲ動
作は信号を僅かに遅らせ、ｔ3の時間において、ＸＯＲ
されたパリティビット（修正したＰＲ１）が出力される
（図２、ライン５６）。読出しアドレスカウンタおよび
書込みアドレスカウンタは、並列に動作して、読出し時
のパリティビットは、読出し時ＸＯＲされた読出しアド
レスカウンタからのビットに対応する書込みカウンタか
らのビットでＸＯＲされているので、パリティビット
４，５および６はそれらの元の値を復元し終っておるべ
きである。一例がこの状態の説明に役立つ。パリティビ
ット４はＸＯＲゲート１５２を通過する前は「１」であ
ると想定する。このゲートにおいて、パリティビット
は、１であるＲＤ ＣＨＥ ＡＤＤＲ（０）とＸＯＲさ
れ、その結果０となる。これはワードのビット４として
アレイに記憶される、読出し時、ビット４は、ゲート１
６２まで進み、そこでＲＤ ＣＨＥ ＡＤＤＲ（０）と
同じ値、即ち１を有するＡＤＶ ＷＲ ＣＨＥ ＡＤＤ
Ｒ（０）とＸＯＲされる。ＸＯＲ動作の真理値表は、そ
のときパリティビット４からの元の値１を復元している
ことを述べている。次いで、データはパリティチェッカ
（１７０）に通され、データの全体的なパリティをチェ
ックする。もしパリティエラーが検出されたとすれば、
それには数々の理由がある。まず、データのビットの１
つが偶然アレイ中で変化した可能性、第２に読出しおよ
び書込みアドレスカウンタによって指示されるアドレス
が同じでない可能性である。この場合データは間違った
位置に記憶されたか、間違った位置から読出された可能
性がある。次に、このエラーを訂正するために適当な対
策を講じる必要がある。
が読出しアドレスカウンタ（１３０）の出力側と書込み
アドレスカウンタ（１２０）の出力側とにおいて現われ
るとき時間ｔ1 において始まる。短い遅れの後、選定さ
れたアドレスでのデータワードのデータビット（ＤＲ
１）とパリティビット（ＰＲ１）とが読み出される。こ
の遅れは、読出しアドレスアクセスタイムとして知ら
れ、図２のライン５２においてＴＡＡと表記されてい
る。パリティビット４，５，６（ＤＡＴＡ ＯＵＴ Ｐ
（４）、ＤＡＴＡ ＯＵＴ Ｐ（５）、ＤＡＴＡ ＯＵ
Ｔ Ｐ（６））はＸＯＲゲート１６２，１６４および１
６６まで通される。これらのＸＯＲゲート（１６２，１
６４，１６６）への他方の入力側は、接続１２２，１２
４および１２６に沿って通される書込みアドレスカウン
タ（１２０）のビットＡＤＶ ＷＲ ＣＨＥ ＡＤＤＲ
（０）、ＡＤＶ ＷＲ ＣＨＥ ＡＤＤＲ（１）および
ＡＤＶ ＷＲ ＣＨＥ ＡＤＤＲ（２）である。ＸＯＲ動
作は信号を僅かに遅らせ、ｔ3の時間において、ＸＯＲ
されたパリティビット（修正したＰＲ１）が出力される
（図２、ライン５６）。読出しアドレスカウンタおよび
書込みアドレスカウンタは、並列に動作して、読出し時
のパリティビットは、読出し時ＸＯＲされた読出しアド
レスカウンタからのビットに対応する書込みカウンタか
らのビットでＸＯＲされているので、パリティビット
４，５および６はそれらの元の値を復元し終っておるべ
きである。一例がこの状態の説明に役立つ。パリティビ
ット４はＸＯＲゲート１５２を通過する前は「１」であ
ると想定する。このゲートにおいて、パリティビット
は、１であるＲＤ ＣＨＥ ＡＤＤＲ（０）とＸＯＲさ
れ、その結果０となる。これはワードのビット４として
アレイに記憶される、読出し時、ビット４は、ゲート１
６２まで進み、そこでＲＤ ＣＨＥ ＡＤＤＲ（０）と
同じ値、即ち１を有するＡＤＶ ＷＲ ＣＨＥ ＡＤＤ
Ｒ（０）とＸＯＲされる。ＸＯＲ動作の真理値表は、そ
のときパリティビット４からの元の値１を復元している
ことを述べている。次いで、データはパリティチェッカ
（１７０）に通され、データの全体的なパリティをチェ
ックする。もしパリティエラーが検出されたとすれば、
それには数々の理由がある。まず、データのビットの１
つが偶然アレイ中で変化した可能性、第２に読出しおよ
び書込みアドレスカウンタによって指示されるアドレス
が同じでない可能性である。この場合データは間違った
位置に記憶されたか、間違った位置から読出された可能
性がある。次に、このエラーを訂正するために適当な対
策を講じる必要がある。
【００１３】本発明の別の実施例を図３に示す。この例
においては回路の多数の構成要素が図１に示すものと同
であって、参照番号には１００を加えている。図３は、
さらに第２の書込みアドレスカウンタ（３２０）と第２
の読出しアドレスカウンタ（３３０）と２個のマルチプ
レクサ（３２５，３３５）とを含む。これらの第２のカ
ウンタは２種類の異なる速度でメモリアレイの動作を許
容する。例えば、第１の対のカウンタ（２２０，２３
０）はチャンネル（ＣＨＥ）速度で動作でき、一方第２
の対のカウンタ（３２０，３３０）はシステム（ＳＹ
Ｓ）速度で動作しうる。データをアレイに書込んだりあ
るいはそこから読出すためにいずれかのアドレスカウン
タを選択するように２個のマルチプレクサ（３２５，３
３５）が設けられている。本実施例の動作は、図１を参
照して述べたものと類似である。しかしながら、この場
合、書込みおよび読出し経路の双方はさらに、書込みア
ドレスカウンタ（２２０，３２０）あるいは読出しカウ
ンタ（２３０，３３０）のいずれを使用すべきかを選択
するためのマルチプレクサの動作指令（３７０）を含
む。
においては回路の多数の構成要素が図１に示すものと同
であって、参照番号には１００を加えている。図３は、
さらに第２の書込みアドレスカウンタ（３２０）と第２
の読出しアドレスカウンタ（３３０）と２個のマルチプ
レクサ（３２５，３３５）とを含む。これらの第２のカ
ウンタは２種類の異なる速度でメモリアレイの動作を許
容する。例えば、第１の対のカウンタ（２２０，２３
０）はチャンネル（ＣＨＥ）速度で動作でき、一方第２
の対のカウンタ（３２０，３３０）はシステム（ＳＹ
Ｓ）速度で動作しうる。データをアレイに書込んだりあ
るいはそこから読出すためにいずれかのアドレスカウン
タを選択するように２個のマルチプレクサ（３２５，３
３５）が設けられている。本実施例の動作は、図１を参
照して述べたものと類似である。しかしながら、この場
合、書込みおよび読出し経路の双方はさらに、書込みア
ドレスカウンタ（２２０，３２０）あるいは読出しカウ
ンタ（２３０，３３０）のいずれを使用すべきかを選択
するためのマルチプレクサの動作指令（３７０）を含
む。
【図面の簡単な説明】
【図１】基本形態で本発明の一実施例を示す図である。
【図２】読出しおよび書込み動作のタイミング線図であ
る。
る。
【図３】アレイがシステム速度とチャンネル速度の双方
において動作できるように第２の対のアドレスカウンタ
を組み込んだ本発明の別の実施例を示す図である。
において動作できるように第２の対のアドレスカウンタ
を組み込んだ本発明の別の実施例を示す図である。
１１０，２１０：メモリアレイ １２０，２２０，３２０：書込みアドレスカウンタ １３０，２３０，３３０：読出しアドレスカウンタ １４０，２４０：ラッチ １５２，１５４，１５６，１６２，１６４，１６６，２
５２，２５４，２５６，２６２，２６４，２６６：ＸＯ
Ｒゲート １７０，２７０：パリティチェッカ １８０，２８０：バッファ
５２，２５４，２５６，２６２，２６４，２６６：ＸＯ
Ｒゲート １７０，２７０：パリティチェッカ １８０，２８０：バッファ
フロントページの続き (72)発明者 ヘルムート・コーラー ドイツ連邦共和国7256、メンスハイム、ベ ルクシユトラーセ ４番地 (72)発明者 ペーター・マンヘルツ ドイツ連邦共和国7036、シエナイハ、マグ デブルガー・ヴエーク １プルス (72)発明者 ノルベルト・シユマツハア ドイツ連邦共和国7531、ノイハウゼン、バ ウムシユトラーセ 10番地 (72)発明者 ゲルハルト・ツイレス ドイツ連邦共和国7047、イエツテインゲ ン、シユールシユトラーセ 17／１番地
Claims (9)
- 【請求項１】 メモリアレイ（１１０）のアドレスと中
味とをチェックする装置において、 少なくとも１つの書込みアドレスカウンタ（１２０）
と、 前記書込みアドレスカウンタ（１２０）と並列に動作す
る少なくとも１つの読出しアドレスカウンタ（１３０）
と、 データを前記メモリアレイ（１１０）に読み取るための
ラッチ装置１４０と、前記読出しアドレスカウンタ（１
３０）のビットと前記メモリアレイ（１１０）に読み取
られたデータワードのビットとの排他的理論和をとる第
１のゲート（１５２，１５４，１５６）と、 前記書込みアドレスカウンタ（１２０）のビットを、前
記データワードが前記メモリアレイ（１１０）から読み
出されるにつれて前記データワードのビットとの排他的
理論和をとる第２のゲート（１６２，１６４，１６６）
と、 前記第２のゲート（１６２，１６４，１６６）の後に位
置し、前記データワードのパリティをチェックするパリ
ティチェッカ（１７０）とを備えるメモリアレイのアド
レスと中味とをチェックする装置。 - 【請求項２】 ３つの第１のゲート（１５２，１５４，
１５６）と、 ３つの第２のゲート（１６２，１６４，１６６）とがあ
り、 前記読出しアドレスカウンタおよび前記書込みアドレス
カウンタとが３ビットで動作する請求項１に記載のメモ
リアレイのアドレスと中味とをチェックする装置。 - 【請求項３】 前記第１のゲート（１５２，１５４，１
５６）と前記第２のゲート（１６２，１６４，１６６）
とが、アドレスのビットと、前記アレイに記憶されたデ
ータワードの異なるパリティビット（４，５，６）との
排他的論理和をとる請求項１または２に記載のメモリア
レイのアドレスと中味をチェックする装置。 - 【請求項４】 一方がシステム速度で動作し、他方がチ
ャンネル速度で動作する２つの書込みアドレスカウンタ
（２２０，３２０）と、 データを前記メモリアレイ（２１０）に書き込むために
前記書込みアドレスカウンタ（２２０，３２０）のいず
れを使用するか選択する第１のマルチプレクサ（３２
５）と、 一方がシステム速度で動作し、他方がチャンネル速度で
動作する２つの読出しアドレスカウンタ（２３０，３３
０）と、 前記メモリアレイ（２１０）からデータを読出すために
前記読出しアドレスカウンタ（２３０，３３０）のいず
れを用いるか選択する第２のマルチプレクサ（３３５）
とをさらに備える請求項１から３までのいずれか一項に
記載のメモリアレイのアドレスと中味とをチェックする
装置。 - 【請求項５】 前記書込みアドレスカウンタ（２２０，
３２０）と前記メモリアレイ（２１０）との間に位置す
るバッファ（２８０）をさらに備える請求項１から４ま
でのいずれか一項に記載のメモリアレイのアドレスと中
味とをチェックする装置。 - 【請求項６】 メモリアレイ（２１０）のアドレスと中
味とをチェックする方法において、 データワードのビットと、前記メモリアレイ（２１０）
へのデータの読取り時の第１のアドレスカウンタ（１３
０）のビットとの排他的論理和をとり、 前記データワードの同じビットと、前記メモリアレイ
（２１０）からのデータの読み出し時の第２のアドレス
カウンタ（１２０）の同じビットとの排他的論理和をと
り、 前記データワードのパリティが、読み出しされた後正し
いか否かチェックすることを特徴とするメモリアレイの
アドレスと中味をチェックする方法。 - 【請求項７】 前記データワードの前記ビットが、デー
タワードの３つのパリティビット（４，５，６）である
ことを特徴とする請求項６に記載のメモリアレイのアド
レスと中味とをチェックする方法。 - 【請求項８】 前記第１のアドレスカウンタ（１３０）
が読出しアドレスカウンタとしても使用されることを特
徴とする請求項６または７に記載のメモリアレイのアド
レスと中味とをチェックする方法。 - 【請求項９】 前記第２のアドレスカウンタ（１２０）
が書込みアドレスカウンタとしても使用されることを特
徴とする請求項６から８までのいずれか一項に記載のメ
モリアレイのアドレスと中味とをチェックする方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE901122101 | 1990-06-27 | ||
| DE90112210:1 | 1990-06-27 | ||
| EP90112210A EP0463210B1 (en) | 1990-06-27 | 1990-06-27 | Method and apparatus for checking the address and contents of a memory array |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0581143A true JPH0581143A (ja) | 1993-04-02 |
| JPH0719232B2 JPH0719232B2 (ja) | 1995-03-06 |
Family
ID=8204144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3120404A Expired - Lifetime JPH0719232B2 (ja) | 1990-06-27 | 1991-05-24 | メモリアレイのアドレスと中味とをチェックする装置及び方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5321706A (ja) |
| EP (1) | EP0463210B1 (ja) |
| JP (1) | JPH0719232B2 (ja) |
| DE (1) | DE69019822T2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4244275C1 (de) * | 1992-12-28 | 1994-07-21 | Ibm | Nachprüfung der Datenintegrität bei gepufferter Datenübertragung |
| SE503589C2 (sv) * | 1994-02-10 | 1996-07-15 | Ericsson Telefon Ab L M | Förfarande och anordning för övervakning av ett minne |
| SE503316C2 (sv) * | 1994-04-19 | 1996-05-13 | Ericsson Telefon Ab L M | Förfarande för övervakning av ett minne samt kretsanordning härför |
| US5453999A (en) * | 1994-04-26 | 1995-09-26 | Unisys Corporation | Address verification system using parity for transmitting and receiving circuits |
| US5486632A (en) * | 1994-06-28 | 1996-01-23 | The Dow Chemical Company | Group 4 metal diene complexes and addition polymerization catalysts therefrom |
| US5586253A (en) * | 1994-12-15 | 1996-12-17 | Stratus Computer | Method and apparatus for validating I/O addresses in a fault-tolerant computer system |
| US5805799A (en) * | 1995-12-01 | 1998-09-08 | Quantum Corporation | Data integrity and cross-check code with logical block address |
| US5841795A (en) * | 1996-02-12 | 1998-11-24 | Compaq Computer Corporation | Error correction codes |
| US6003144A (en) * | 1997-06-30 | 1999-12-14 | Compaq Computer Corporation | Error detection and correction |
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| US6820213B1 (en) | 2000-04-13 | 2004-11-16 | Stratus Technologies Bermuda, Ltd. | Fault-tolerant computer system with voter delay buffer |
| US6687851B1 (en) | 2000-04-13 | 2004-02-03 | Stratus Technologies Bermuda Ltd. | Method and system for upgrading fault-tolerant systems |
| US6802022B1 (en) | 2000-04-14 | 2004-10-05 | Stratus Technologies Bermuda Ltd. | Maintenance of consistent, redundant mass storage images |
| US6901481B2 (en) | 2000-04-14 | 2005-05-31 | Stratus Technologies Bermuda Ltd. | Method and apparatus for storing transactional information in persistent memory |
| US6862689B2 (en) | 2001-04-12 | 2005-03-01 | Stratus Technologies Bermuda Ltd. | Method and apparatus for managing session information |
| US6691225B1 (en) | 2000-04-14 | 2004-02-10 | Stratus Technologies Bermuda Ltd. | Method and apparatus for deterministically booting a computer system having redundant components |
| US6948010B2 (en) * | 2000-12-20 | 2005-09-20 | Stratus Technologies Bermuda Ltd. | Method and apparatus for efficiently moving portions of a memory block |
| US6886171B2 (en) * | 2001-02-20 | 2005-04-26 | Stratus Technologies Bermuda Ltd. | Caching for I/O virtual address translation and validation using device drivers |
| US6766413B2 (en) | 2001-03-01 | 2004-07-20 | Stratus Technologies Bermuda Ltd. | Systems and methods for caching with file-level granularity |
| US6874102B2 (en) * | 2001-03-05 | 2005-03-29 | Stratus Technologies Bermuda Ltd. | Coordinated recalibration of high bandwidth memories in a multiprocessor computer |
| US6928583B2 (en) * | 2001-04-11 | 2005-08-09 | Stratus Technologies Bermuda Ltd. | Apparatus and method for two computing elements in a fault-tolerant server to execute instructions in lockstep |
| US6996750B2 (en) * | 2001-05-31 | 2006-02-07 | Stratus Technologies Bermuda Ltd. | Methods and apparatus for computer bus error termination |
| WO2003043022A2 (de) * | 2001-11-12 | 2003-05-22 | Siemens Aktiengesellschaft | Speichertest |
| US8949694B2 (en) | 2011-09-23 | 2015-02-03 | International Business Machines Corporation | Address error detection |
| DE102012004780B4 (de) * | 2012-03-02 | 2018-02-08 | Fachhochschule Schmalkalden | Verfahren und Anordnung zum Schutz von Datengeheimnissen in Speicher |
| FR2992091B1 (fr) * | 2012-06-14 | 2015-07-03 | Commissariat Energie Atomique | Procede d'enregistrement de donnees, procede de detection des erreurs d'acces a une memoire et dispositif associe |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL67664A (en) * | 1982-01-19 | 1987-01-30 | Tandem Computers Inc | Computer memory system with data,address and operation error detection |
| US4692893A (en) * | 1984-12-24 | 1987-09-08 | International Business Machines Corp. | Buffer system using parity checking of address counter bit for detection of read/write failures |
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| US4785452A (en) * | 1986-04-25 | 1988-11-15 | International Business Machines Corporation | Error detection using variable field parity checking |
| JPH02166700A (ja) * | 1988-12-15 | 1990-06-27 | Samsung Electron Co Ltd | エラー検査及び訂正装置を内蔵した不揮発性半導体メモリ装置 |
-
1990
- 1990-06-27 EP EP90112210A patent/EP0463210B1/en not_active Expired - Lifetime
- 1990-06-27 DE DE69019822T patent/DE69019822T2/de not_active Expired - Fee Related
-
1991
- 1991-05-24 JP JP3120404A patent/JPH0719232B2/ja not_active Expired - Lifetime
- 1991-06-24 US US07/719,456 patent/US5321706A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0719232B2 (ja) | 1995-03-06 |
| EP0463210A1 (en) | 1992-01-02 |
| DE69019822T2 (de) | 1995-12-14 |
| EP0463210B1 (en) | 1995-05-31 |
| DE69019822D1 (de) | 1995-07-06 |
| US5321706A (en) | 1994-06-14 |
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