DE69019822T2

DE69019822T2 - Verfahren und Vorrichtung zur Prüfung des Inhalts und der Adresse einer Speicheranordnung.

Info

Publication number: DE69019822T2
Application number: DE69019822T
Authority: DE
Inventors: Ingemar Dipl Ing Holm; Helmut Dipl Ing Kohler; Peter Dipl Ing Mannherz; Norbert W Dipl Ing Schumacher; Gerhard D- Jettingen Di Zilles
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-06-27
Filing date: 1990-06-27
Publication date: 1995-12-14
Anticipated expiration: 2010-06-28
Also published as: EP0463210B1; EP0463210A1; JPH0581143A; JPH0719232B2; DE69019822D1; US5321706A

Description

Einleitung

Die Erfindung betrifft ein Verfahren zur Prüfung der Adresse und des Inhalts einer Speicheranordnung, wenn Daten in die oder aus der Anordnung gelesen werden.

Stand der Technik

Frühere Verfahren zur Prüfung der Adresse einer Speicheranordnung beinhalten im allgemeinen die Erzeugung eines Paritätsbits für die Speicheranordnungsadresse und das Speichern desselben in der Anordnung zusammen mit dem Datenwort. Wird das Datenwort zu einem späteren Zeitpunkt abgerufen, kann die Parität vom Prozessor geprüft und irgendwelche Abweichungen können gemeldet werden. Ein solcher Vorgang ist im IBM Technical Disclosure Bulletin, 32 (38), August 1989, Seite 44, unter dem Titel "Enhanced Processor Error Detection using Address Parity" beschrieben. Diese Verfahren benötigen eine zusätzliche Schaltung zur Erzeugung und Prüfung der Parität der Adresse, sowie zusätzlichen Speicherbereich innerhalb der Anordnung, um das Paritätsbit der Adresse zusammen mit dem Datenwort zu speichern.
Das IBM Technical Disclosure Bulletin, 17(6), November 1974, Seite 1645, "Address Circuit Checking" von Deuerlein et al., lehrt ein Verfahren, um zu bestimmen, ob die richtigen Informationen aus einer Adressenposition gelesen werden. Dies erfolgt durch das Vorhandensein von zwei getrennten Speicheranordnungen und zwei getrennten Adressendecodierern. Das Datenwort wird halbiert, und getrennte Paritätsbits werden für jedes halbe Wort berechnet. Die beiden halben Wörter werden anschließend in verschiedenen Speicheranordnungen gespeichert. Die Paritätsbits von jedem halben Wort werden in der jeweils anderen Anordnung gespeichert, d.h. das Paritätsbit des rechten Wortes wird in der Anordnung des linken Wortes gespeichert und umgekehrt. Beim Lesen der Daten aus dem Speicher wird eine Prüfung durchgeführt, um zu sehen, ob die Parität für jedes halbe Wort korrekt ist, und eine Meldung ausgegeben, falls ein Fehler erkannt wird. In dieser Schaltung beträgt die Erfolgsrate für die Fehlererkennung jedoch nur 75%.
Das IBM Technical Disclosure Bulletin, 16(6), November 1973, Seiten 1763 bis 1764, "Destination Checking of Memory Arrays" von HOWE et al. beschreibt ein Verfahren zur Erfassung eines Adressenfehlers, indem die Daten in zwei verschiedenen Anordnungen gespeichert werden. Bei einem Lesebefehl werden die Daten in beiden Anordnungen aus derselben Adreßposition gelesen und verglichen, indem eine EXCLUSIV-ODER-Schaltung verwendet wird. Sollte ein Fehler aufgetreten sein, wird dies signalisiert, falls die Daten in jeder Anordnung verschieden sind. Dieser Aufbau des Speichers ist jedoch kostspielig, da er die Bereitstellung von zwei vollkommen unabhängigen Anordnungen erfordert.
Ein weiteres Verfahren zur Verbesserung der Datenintegrität durch die sofortige Erkennung von Adressenfehlern innerhalb eines Speichersystems ist im IBM Technical Disclosure Bulletin 26(2), Juli 1983, Seiten 643 bis 645, "Method/Apparatus for improved Data Integrity" von AICHELNAN Jr. vorgestellt. In diesem System sind abwechselnde Speicherpositionen verschiedenen Datenwortformaten zugewiesen, so daß ein Fehler erkannt werden kann, falls die aus einer bestimmten Position gelesenen Daten das falsche Format haben. Dieses System benötigt Mittel zum Umsetzen der Daten in verschiedene Formate, wenn sie in die Speicheranordnung gelesen werden, und Mittel zum Decodieren, wenn sie ausgelesen werden. Solche Mittel machen das System noch komplizierter und versagen dennoch bei der Erkennung von Fehlern, wenn das erwartete Datenformat aus einer Adreßposition gelesen wird, deren Inhalt jedoch tatsächlich fehlerhaft ist.
US-A-4 692 893 (Casper) stellt einen Datenpuffer mit einer Speicheranordnung vor, die für Lese- und Schreibvorgänge durch eine Adresse von n Bits adressierbar ist, die durch Adressenzähler mit n+1 Bits geliefert wird. Das n+1te Bit des Adressenzählers wird durch eine Paritätsprüfung der Lese- oder Schreibadreßbits erzeugt und wird in der Speicheranordnung gespeichert, indem das n+1te Bit mit dem Datenparitätsbit des in der Anordnung gespeicherten Datenwortes EXKLUSIV-ODER-verknüpft wird. Beim Lesen des Datenwortes aus der Anordnung wird das Datenparitätsbit durch EXKLUSIV-ODER-Verknüpfung des gespeicherten Paritätsbits mit dem n+1-ten Bit, das aus der gelesenen Adresse erzeugt wird, wiederhergestellt. Das Datenwort und das wiederhergestellte Paritätsbit werden anschließend durch eine Paritätsprüfeinrichtung hindurchgeleitet, um Fehler, die während der Speicherung aufgetreten sind, zu erkennen. Die vorgestellte Schaltung hat den Nachteil, daß sie eine zusätzliche Schaltungsanordnung benötigt, um das n+1te Bit im Adressenzähler zu erzeugen.

Zusammenfassung der Erfindung

Das Ziel der Erfindung ist die Bereitstellung eines Mittels zur Prüfung der Adresse einer Speicheranordnung, zur Prüfung des Inhalts der Anordnung und zur Prüfung des gesamten Adressierpfades, um sicherzustellen, daß die korrekten Daten in die Anordnung gespeichert und aus ihr gelesen werden. Die Erfindung spart Logik- und Speicherbereich dadurch, daß die Erzeugung eines Paritätsbits für die Adresse nicht notwendig ist.
Die Erfindung erreicht dieses Ziel mittels eines Gerätes und eines Verfahrens, wobei beide die Merkmale, wie sie jeweils in Anspruch 1 bzw. Anspruch 6 dargelegt sind, beinhalten.

Beschreibung der Figuren

Fig. 1 zeigt eine Ausführungsform der Erfindung in ihrer Grundform.
Fig. 2 ist ein Zeitsteuerungsdiagramm für die Lese- und Schreibvorgänge.
Fig. 3 zeigt eine weitere Ausführungsform der Erfindung, die ein zweites Paar von Adressenzählern beinhaltet, die gestatten, daß die Anordnung sowohl bei System- als auch bei Kanalgeschwindigkeiten betrieben wird.

Ausführliche Beschreibung der Erfindung

Fig. 1 zeigt eine Speicheranordnung (110). Daten werden in die Anordnung in eine Position gelesen, die durch den Schreibadressenzähler (120) gegeben ist, indem eine Reihe von parallel betriebenen zweistufigen Flipflops (140) verwendet werden. Daten werden aus der Anordnung aus der Adresse gelesen, die durch den Leseadressenzähler (130) gegeben ist. Nach dem Auslesen wird die Parität der Daten unter Verwendung von Paritätsprüfeinrichtungen (170) geprüft. Die Figur zeigt desweiteren sechs EXKLUSIV-ODER- Gatter (152, 154, 156, 162, 164, 166) und einen Zwischenspeicher (180) zur temporären Speicherung der Schreibadresse. Ihre Funktionsweise wird später beschrieben. Es sei darauf hingewiesen, daß die Anzahl der EXKLUSIV-ODER-Gatter in Abhängigkeit von der Anzahl der Bits in der Adresse variieren kann.
Die Funktionsweise der Erfindung wird unter Verwendung einer 8x72-Bit-Anordnung beschrieben. Die Grundsätze der Erfindung können jedoch auf jede geeignet konfigurierte Anordnung angewendet werden. Das in die Anordnung zu lesende Datenwort besteht aus 64 Datenbits (182) und acht Paritätsbits (184). Der Schreibpfad besteht aus dem Schreibadressenzähler (120) und einem Vier- Bit-Adressenregister zusammen mit Hauptausgängen einschließlich des Schreibfreigabesignals. Der Schreibadressenzähler arbeitet mit drei Bits, die als ADV_WR_CHE_ADDR(0), ADV_WR_CHE_ADDR(1) und ADV_WR_CHE_ADDR(2) bezeichnet werden. Der Lesepfad enthält nur den Adressenzähier (130), der parallel zu demjenigen des Schreibpfades operieren muß.
Der Vorgang des Schreibens von Daten in die Anordnung kann durch die Betrachtung der Fig. 1 und 2 verstanden werden. Der Vorgang wird initialisiert, indem das Schreibfreigabesignal (nicht gezeigt) aktiv gesetzt wird. Zum Zeitpunkt t1 erscheint die Adresse, zu der die Daten geschrieben werden müssen (AW1), am Ausgang des Leseadressenzählers (130) und des Schreibadressenzählers (120). Die Datenbits des in die Anordnung zu schreibenden Wortes (DWL) werden auf die Leitungen 182 gestellt, und die Paritätsbits (PW1) werden auf die Leitungen 184 gestellt. Die drei Adreßbits RD_CHE_ADDR(0), RD_CHE_ADDR(1), RD_CHE_ADDR(2) vom Leseadressenzähler (130) werden jeweils zu den EXKLUSIV-ODER- Gattern 152, 154 und 156 übertragen. Die anderen Eingänge zu den EXKLUSIV-ODER-Gattern (152, 154, 156) sind drei der Bits des Datenwortes. In diesem Beispiel sind die gewählten Bits Paritätsbits 4, 5 und 6 (DATA_IN_P(4), DATA_IN_P(5), DATA_IN_P(6)) des Wortes (PW1), es hätten jedoch auch irgendwelche anderen der Bits (Parität oder Daten) des Datenwortes ausgewählt werden können. Die EXKLUSIV-ODER-Verknüpfung verzögert das Signal leicht (Zeile 24 von Fig. 2), bis zum Zeitpunkt t2 die geänderten Paritätsbits am Ausgang der EXKLUSIV-ODER-Gatter (152, 154, 156) erscheinen, von wo sie in die Reihe der zweistufigen Flipflops (140) gelesen werden können. Zum Zeitpunkt t5 ist die Adresse in das Haupt-Speicherflipflop des Adreßpuffers (180) gelesen, und zum Zeitpunkt t6 erscheint sie im Neben-Speicherflipflop des Adreßpuffers (180). Die Verzögerung zwischen t5 und dem aktiven Anordnungstakt ist als die Adressen-Einstellzeit bekannt und ist in Fig. 2 (Zeile 32) als TS bezeichnet. Zwischen den Zeiten t6 und t9 werden die Datenbits (DW1) und geänderte Paritätsbits (PW1 geändert) aus den Haupt-Speicherflipflops 140 parallel in die Anordnung (110) geschrieben. Zum Zeitpunkt t6 erscheint ein neues Datenwort (DW2, PW2) auf den Leitungen 184 und 182, und eine neue Adresse (AW2) erscheint am Ausgang des Leseadressenzählers (130). Der Vorgang der Anderung der Paritätsbits in den XOR-Gattern 152, 154 und 156 kann weitergehen, während das vorhergehende Wort (DW1, PW1 geändert) in die Anordnung (110) geschrieben wird.
Der Lesevorgang beginnt zum Zeitpunkt t1, wenn die Leseadresse (AR1) am Ausgang des Leseadressenzählers (130) und am Ausgang des Schreibadressenzählers (120) erscheint. Nach einer kurzen Verzögerung werden die Datenbits (DR1) und die Paritätsbits (PR1) des Datenwortes an der ausgewählten Adresse ausgelesen. Diese Verzögerung ist als die Leseadressen-Zugriffszeit bekannt und ist in Zeile 52 von Fig. 2 als TAA bezeichnet. Die Paritätsbits 4, 5, 6 (DATA_GUT_P(4), DATA_GUT_P(5), DATA_GUT_P(6)) werden zu den EXKLUSIV-GDER-Gattern 162, 164 und 166 weitergeleitet. Die anderen Eingänge zu diesen EXKLUSIV-GDER-Gattern (162, 164, 166) sind die Bits ADV_WR_CHE_ADDR(0), ADV_WR_CHE_ADDR(1) und ADV_WR_CHE_ADDR(2) des Schreibadressenzählers (120), die über die Verbindungen 122, 124 und 126 geleitet werden. Die EXKLUSIV-ODER-Verknüpfung verzögert das Signal leicht, und zum Zeitpunkt t3 werden die EXKLUSIV-GDER-verknüpften Paritätsbits (PR1 geändert) ausgegeben (Zeile 56 von Fig. 2). Da die Leseund Schreibadressenzähler parallel betrieben werden und die Paritätsbits beim Lesen mit dem Bit vom Schreibzähler EXKLUSIV- ODER-verküpft wurden, das dem Bit vom Leseadressenzähler entspricht, mit dem es beim Einlesen EXKLUSIV-ODER-verknüpft wurde, müssen die ursprünglichen Werte der Paritätsbits 4, 5 und 6 wiederhergestellt sein. Ein Beispiel soll dies veranschaulichen. Angenommen, daß das Paritätsbit 4 vor dem Durchgang durch das EXKLUSIV-ODER-Gatter 152 "1" ist. An diesem Gatter wird es mit RD_CHE_ADDR(0), das 1 ist, EXKLUSIV-ODER-verknüpft, wodurch das Ergebnis 0 ist. Dieses wird in der Anordnung als Bit 4 des Wortes gespeichert. Beim Auslesen läuft das Bit weiter zum Gatter 162 und wird dort mit ADV_WR_CHE_ADDR(0), das denselben Wert wie RD_CHE_ADDR(0), d.h. 1 aufweist, EXKLUSIV-ODER-verknüpft. Die Wahrheitstabelle für die EXKLUSIV-ODER-Verknüpfung gibt an, daß dann der ursprüngliche Wert von 1 des Paritätsbits 4 wiederhergestellt ist. Die Daten können anschließend in eine Paritätsprüfeinrichtung (170) weitergeleitet werden, um die gesamte Parität der Daten zu prüfen. Falls ein Paritätsfehler erkannt wird, kann dies verschiedene Gründe haben. Zum einen kann eines der Bits in den Daten in der Anordnung zufällig geändert worden sein, oder zum anderen kann es sein, daß die durch die Lese- und Schreibadressenzähler angezeigten Adressen nicht dieselben sind, wobei die Daten möglicherweise entweder in der falschen Position gespeichert oder aus der falschen Position ausgelesen wurden. In diesem Fall müssen geeignete Maßnahmen ergriffen werden, um diesen Fehler zu korrigieren.
In Fig. 3 ist eine weitere Ausführungsform der Erfindung gezeigt. In diesem Beispiel sind eine Anzahl der Komponenten der Schaltung dieselben wie die in Fig. 1 gezeigten, wobei sich ihre Bezugsziffern um 100 unterscheiden. Fig. 3 umfaßt zusätzlich einen zweiten Schreibadressenzähler (320) und einen zweiten Leseadressenzähler (330) und zwei Multiplexer (325, 335). Diese zweiten Zähler gestatten den Betrieb der Speicheranordnung bei zwei verschiedenen Geschwindigkeiten. Das erste Paar von Zählern (220, 230) kann beispielsweise bei der Kanal- (CHE) Geschwindigkeit operieren, während das zweite Paar von Zählern (320, 330) bei der System- (SYS) Geschwindigkeit operieren kann. Die beiden Multipleer (325, 335) sind vorgesehen, um Adressenzähler zum Schreiben von Daten in die oder zum Lesen von Daten aus der Anordnung anzusteuern. Die Funktionsweise dieser Ausführungsform ist ähnlich wie die mit Bezugnahme auf Fig.1 beschriebene. In diesem Fall umfassen jedoch sowohl der Schreib- als auch der Lesepfad desweiteren einen Multiplexer-Betriebsbefehl (370), um auszuwählen, welcher Schreibadressenzähler (220, 320) oder Leseadressenzähler (230, 330) verwendet werden muß.

Beschriftung der Zeichnungen

FIG. 1

A) DATA_IN_P_ADV (0...3)
B) DATA_ IN_ADV (0...63)
C) RD_CHE_ADDR (2)
D) RD_CHE_ADDR (1)
E) RD_CHE_ADDR (0)
F) EXKLUSIV-ODER
G) EXKLUSIV-ODER
H) EXKLUSIV-ODER
I) SCHREIBADRESSENZAHLER
J) DATEN_EIN
K) ADV_WR_CHE_ADDR
L) SCHREIBADRESSE
M) ADV_SET_WE
N) ANORDNUNG 110
O) LESEADRESSENZAHLER
P) RD_CHE_ADDR
Q) LESEADRESSE
R) DATEN_AUS
S) ADV_WR_CHE_ADDR (0)
T) ADV_WR_CHE_ADDR (1)
U) ADV_WR_CHE_ADDR (2)
V) EXKLUSIV-ODER
W) EXKLUSIV-ODER
X) EXKLUSIV-ODER
Y) DATEN_AUS_P(0...3)
Z) DATEN_AUS (0...63)
A') PARITAT

FIG. 2

A) ZEIT
B) 10 + HAUPT-TAKT
C) 12 - NEBEN-TAKT
D) 14 + AMORDNUNGS-TAKT
E) SCHREIBVORGANG
F) 20 DATA_IN_ADV (0...63)
G) 22 DATA_IN_P_ADV (0...7)
H) DATA_IN_P_ADV (4...6) EXKLUSIV-ODER RD_CHE_ADDR (0...2)
I) ADV_WR_CHE_ADDR (0...2)
J) PW1 GEANDERT
K) PW2 GEANDERT
L) 28 DATA_IN (0...63)
M) 30 DATA_IN_P (0...7)
N) 32 SCHREIBADRESSE (0...2)
O) PW1 GEANDERT
P) PW2 GEANDERT
Q) LESEVORGANG
R) 50 RD_CHE_ADDR (0...2)
S) 52 DATEN_AUS (0...63)
T) 54 DATEN_AUS-P (0...7)
U) DATEN_AUS_P (4...6) EXKLUSIV-ODER ADV_NR_ADDR (0...2)
V) PR1 GEANDERT
N) PR2 GEANDERT
X) ANMERKUNG:
+ : POSITIV AKTIV
- : NEGATIV AKTIV
TH : HALTEZEIT
TS : ADRESSENEINSTELLZEIT
TAA : LESEADRESSEN-ZUGRIFFSZEIT
Y) DW1 DATEN 1 IM SCHREIBMODUS
PW1 : PARITATEN FÜR DW1
AW1 SCHREIBADRESSE FÜR DW1
AR1 : LESEADRESSE FÜR DR1
DR1 : DATENAUSGABE IM LESEMODUS
PR1 : PARITATEN FÜR DR1
Z) PW1 GEANDERT = PR1 GEANDERT, FALLS LESEADRESSE = SCHREIBADRESSE

FIG. 3

A) DATA_IN_P_ADV (0...3)
B) DATA_IN_ADV (0...63)
C) RD_CHE_ADDR (0)
D) MULTIPLEXER_AUSWAHL
E) RD_CHE_ADDR (1)
F) RD_CHE_ADDR (2)
G) EXKLUSIV-ODER
H) EXKLUSIV-ODER
I) EXKLUSIV-ODER
J) SCHREIBADRESSENZAHLER (KANALGESCHWINDIGKEIT)
K) DATEN_EIN
L) ADV_WR_CHE_ADDR
N) SCHREIBADRESSE
N) ANORDNUNG 110
O) ADV_SET_WE
P) SCHREIBADRESSENZAHLER (SYSTEMGESCHWINDIGKEIT)
Q) LESEADRESSENZAHLER (KANALGESCHWINDIGKEIT)
R) RD_CHE_ADDR
S) LESEADRESSE
T) DATEN_AUS
U) LESEADRESSENZAHLER (SYSTEMGESCHWINDIGKEIT)
V) ADV_WR_CHE_ADDR (0)
W) ADV_WR_CHE_ADDR (1)
X) ADV_WR_CHE_ADDR (2)
Y) EXKLUSIV-ODER
Z) EXKLUSIV-ODER
A') EXKLUSIV-ODER
B') DATEN_AUS_P(0...3)
C') DATEN_AUS (0...63)
B') PARITÄT

Claims

1. Vorrichtung zur Prüfung der Adresse und des Inhalts einer Speicheranordnung (110), die folgendes aufweist:

mindestens einen Schreibadressenzähler (120);

mindestens einen Leseadressenzähler (130), der parallel zu dem Schreibadressenzähler (120) betrieben wird;

eine Signalspeicheranordnung (140) zum Lesen von Daten in die Speicheranordnung (110);

erste Gatter (152, 154, 156), mit denen alle Adreßbits des Leseadressenzählers (130) mit Bits eines in die Speicheranordnung (110) gelesenen Datenwortes EXKLUSIV-ODER-verknüpft werden;

zweite Gatter (162, 164, 166), mit denen alle Adreßbits des Schreibadressenzählers (120) mit den Bits des Datenwortes EXKLUSIV-ODER-verknüpft werden, wenn es aus der Speicheranordnung (110) gelesen wird, und

eine Paritätsprüfeinrichtung (170), die nach den zweiten Gattern (162, 164, 166) folgt, um die Parität des Datenwortes zu prüfen.

2. Vorrichtung zur Prüfung der Adresse und des Inhalts einer Speicheranordnung (110), wie sie in Anspruch 1 beschrieben ist, die dadurch gekennzeichnet ist, daß

es drei erste Gatter (152, 154, 156) gibt;

drei zweite Gatter (162, 164, 166) und;

die Lese- und Schreibadressenzähler mit drei Adreßbits operieren.

3. Vorrichtung zur Prüfung der Adresse und des Inhalts einer Speicheranordnung (110), wie sie in Anspruch 1 oder 2 beschrieben ist, die dadurch gekennzeichnet ist, daß

die ersten Gatter (152, 154, 156) und die zweiten Gatter (162, 164, 166) alle Bits der Adresse mit verschiedenen Paritätsbits (4, 5, 6) des in der Anordnung gespeicherten Datenwortes EXKLUSIV-ODER-verknüpfen.

4. Vorrichtung zur Prüfung der Adresse und des Inhalts einer Speicheranordnung (210), wie sie in einem der obigen Ansprüche beschrieben ist, die desweiteren folgendes aufweist:

zwei Schreibadressenzähler (220, 320), wobei einer bei der Systemgeschwindigkeit betrieben wird und der andere bei Kanalgeschwindigkeit betrieben wird;

einen ersten Multiplexer (325), um auszuwählen, welcher der Schreibadressenzähler (220, 320) zum Schreiben von Daten in die Anordnung (210) verwendet wird;

zwei Leseadressenzähler (230, 330), wobei einer bei der Systemgeschwindigkeit betrieben wird und der andere bei Kanalgeschwindigkeit betrieben wird und

einen zweiten Multiplexer (335), um auszuwählen, welcher der Leseadressenzähler (230, 330) zum Lesen von Daten aus die Anordnung (210) verwendet wird.

5. Vorrichtung zur Prüfung der Adresse und des Inhalts einer Speicheranordnung, wie sie in einem der obigen Ansprüche beschrieben ist, die desweiteren folgendes aufweist:

einen Zwischenspeicher (280), der sich zwischen den Schreibadressenzählern (220, 320) und der Anordnung (210) befindet.

6. Verfahren zur Prüfung der Adresse und des Inhalts einer Speicheranordnung (110), das durch folgendes gekennzeichnet ist:

EXKLUSIV-ODER-Verknüpfung von Bits eines Datenwortes mit allen Adreßbits eines Leseadressenzählers (130) beim Lesen der Daten in die Anordnung (110);

EXKLUSIV-ODER-Verknüpfung derselben Bits des Datenwortes mit den äquivalenten Adreßbits eines Schreibadressenzählers (120) beim Lesen der Daten aus der Anordnung (110) und

Prüfung zum Feststellen, ob die Parität des Datenwortes nach dem Auslesen korrekt ist.

7. Verfahren zur Prüfung der Adresse und des Inhalts einer Speicheranordnung (110) gemäß Anspruch 6, das desweiteren durch folgendes gekennzeichnet ist:

die Bits des Datenwortes sind drei Paritätsbits des Datenwortes (4, 5, 6).