DE1961554A1 - Fehlerkorrigierendes Sichersystem - Google Patents

Fehlerkorrigierendes Sichersystem

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DE1961554A1
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    • G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies
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    • E04—BUILDING
    • E04H—BUILDINGS OR LIKE STRUCTURES FOR PARTICULAR PURPOSES; SWIMMING OR SPLASH BATHS OR POOLS; MASTS; FENCING; TENTS OR CANOPIES, IN GENERAL
    • E04H6/00—Buildings for parking cars, rolling-stock, aircraft, vessels or like vehicles, e.g. garages
    • E04H6/08—Garages for many vehicles
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    • E04H6/18—Garages for many vehicles with mechanical means for shifting or lifting vehicles with means for transport in vertical direction only or independently in vertical and horizontal directions
    • E04H6/26—Garages for many vehicles with mechanical means for shifting or lifting vehicles with means for transport in vertical direction only or independently in vertical and horizontal directions characterised by use of tiltable floors or floor sections; characterised by use of movable ramps
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F11/00—Error detection; Error correction; Monitoring
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    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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    • G06F11/1032—Simple parity

Description

IBM Deutschland Internationale Büro-Maichinen Getelhehaft mbH
Böblingen, 5. Dezember 1969 ru-hl
Anmelderin:
International Business Machines Corporation, Armonk, N.Y. 10504
Arntl· Aktenzeichen:
Neuanmeldung
Aktenzeichen der Anmelderin: Docket YO 968 038
Fehlerkorrigierendes Speichersystem
Die Erfindung betrifft ein fehlerkorrigierendes Speichersystem, bei dem die gespeicherten Informationen sowohl durch den wahren Wert als auch durch den komplementären Wert dargestellt sind.
Eine wichtige Forderung für Datenverarbeitungsanlagen ist fehlerfreies Arbeiten· Aus diesem Grunde wurden Vorschläge gemacht, sowohl die Fehler automatisch zu erkennen als auch automatisch zu korrigieren oder zu kompensieren· Der eine Weg besteht darin, daß man sogenannte fehlererkennende bzw. fehlerkorrigierende Codierungen innerhalb der Datenverarbeitungsanlage bei der Übertragung von Daten von einem Teil der Datenverarbeitungsanlage zu einem anderen Teil, aber auch bei der Abspeicherung auf Magnet-
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speichern und internen Speichern verwendet.
Zur Erhöhung der Zuverlässigkeit hat nan weiterhin das sogenannte Parallelprinzip angewendet, das darin besteht, daß eine Einheit z.B. ein Festwertspeicher für ein bestimmtes Mikroprogramm, zweimal in völlig gleicher Ausführung und mit völlig gleichem Inhalt vorhanden ist. Kommt bei einer derartigen Anordnung ein Fehler vor, so wird durch einTumschalter automatisch auf die zweite Einheit umgeschaltet, wodurch der Fehler in den meisten Fällen behoben werden kann, da derselbe Fehler mit großer Wahrscheinlichkeit in der zweiten Einheit nicht wieder auftritt·
Diese Lösung ist jedoch sehr aufwendig, da man neben der eigentlichen Einheit, z.B. einem Speicher, auch alle anderen Nebenschaltungen, wie z.B. Adressierschaltungen, kombinierte Lese-Schreibschaltungen, verwenden muß und die Ustschaltungssteuerung kompliziert wird. Wenn man hingegen nur den eigentlichen Speicher samt Inhalt verdoppelt, aber die zugehörigen Schaltungen zum Adressieren und zum Ansteuern nicht, dann kann man zwar gewisse Fehler kompensieren, jedoch genügt die erreichbare Fehlerkorregierbarkeit in den meisten Fällen in der Praxis nicht. ,
Des weiteren ist es durch die deutsche Auslegeschrift 1.069.908 bekannt, zur Prüfung der richtigen Wiedergabe von Daten, die durch auf einem Aufzeichnungsträger festgehaltene Signale dargestellt
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werden und die in einem Kanal in einer Fon und in einem zweiten Kanal in einer anderen Form aufgezeichnet sind, mit Hilfe eines Umsetzers für die beiden Kanäle zur Erzeugung von elektrischen Signalfolgen dadurch vorzunehmen, daß die einzelnen Bestandteile oder Bits der Signale in den beiden Kanälen invers und die Zahlenwerte der Gesamtdarstellung einer Dateneintragung komplementär zueinander in den beiden Kanälen aufgezeichnet sind und daß in einem Vergleicher die elektrischen Signalfolgen und die Fehlersignale anzeigen« ob an entsprechenden Stellen der beiden Kanäle Signale auftreten·
Dieses Verfahren zur Prüfung von Fehlern beim Lesen oder Schreiben gespeicherter Daten bzw· zum Korrigieren der aufgetretenen Fehler hat jedoch den Nachteil, daß es nur für bewegte Aufzeichnungsträger, wie z.B. Nagnetbänder oder Magnetkarten verwendbar ist. Ein weiterer wesentlicher Nachteil besteht darin, daß der wahre und der komplementäre Wert nur einer Adresse zugeordnet ist, obwohl die Informationen getrennt in zwei verschiedenen Kanälen stehen. Durch den Aufruf über nur eine gemeinsame Adresse können Fehler innerhalb der Adresse nicht erkannt und automatisch korrigiert werden.
Dieser Nachteil haftet auch einer weiteren Lösung an, die in der DDR Patentschrift 37 685 angegeben ist. Dieses selbstprüfende Verfahren zur magnetischen Speicherung von Informationen ist dadurch charakterisiert, daß der Anfang einer zur Darstellung
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einer Ziffer dienenden Impulsgruppe durch einen Vorimpuls auf der einen Spur markiert wird, daß die den Ziffernwert darstellenden Impulse mit der der zweiten Spur beginnend wechselweise auf bei-, den Spuren aufgezeichnet werden, die Aufzeichnungen der das Komplement darstellenden Impulse nach einer ImpulslUcke auf der gleichen Spur beginnt* auf der der letzte Impuls der Ziffer aufgezeichnet ist und wiederum wechselweise auf beiden Spuren erfolgt und ein Schlussimpuls die Darstellung der Ziffer abschließt.«. Auch hier werden wieder beide Kanäle von ein und derselben Adresse angesteuert, so daß Adressfehler nicht erkannt und korrigiert werden können. Für Speicher mit Zellenadressierung ist dieses Verfahren jedenfalls ungeeignet«
Der Erfindung liegt deshalb die Aufgabe zugrunde-, ein fehlererkennendes und -korrigierendes Speichersystem zu schaffen* das auch automatisch Fehler bei der Adressierung korrigieren kann und das beim Erkennen eines Fehlers automatisch zur Fehlerkorrektur umschaltet und diese ausführt*
Die Lösung dieser Aufgabe besteht nun darin, daß ein Informations» teil bzw. -wort in wahrer und komplementärer Form im Speicher unter zwei Adressen gespeichert ist, die selbst zueinander kopplementär sind und daß eine Steuerschaltung bei einer Fehlerfeststellung innerhalb einer Adresse oder eines Informationsteils bzw. -wortes, gegebenenfalls mit Paritätsbit, die Komplementadresse der zuletzt anliegenden Adresse aufruft oder bildet und
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den Speicher mit dieser komplementären Adresse neu adressiert»
Anstelle dsr Kompismentbildimg der Adresse kann auch eine feste Zuordnung einer anderen Adresse t unter der dar Kouiplernentwert des gesuchten Wortes gespeichert ist, verwendet werden»
Die erfindungsgemäße Lösung hat den großen Vorteil, daß sowohl Fehler in der Adresse als auch in der gespeicherten Information automatisch erkannt und korrigiert werden können. Obwohl hier zvä.t der doppelte Speichörplatz benötigt wird, sind die Ansteuerschaltungen und Adressierschaltüngen für den Speicher nicht in doppelter Anzahl erforderlich. Dieses Speichersystem bietet demnach bei günstigem Aufwand an Schaltmitteln einen wesentlich höheren Grad der automatischan Fehlerkorrektur als die bisher bekannten»
o Erfindung wird Lh folgenden anhand eines Ausführungsbeispiels und der zugehörigen Zeichnungen nähererklärt. Es zeigen;
Fig* 1 ein Funktions^Blockschaltbild einer erfindungsgeaäßen Festwertspeieher^Anordnungj und
Fig* 2 sehematisch die Struktur der im Festwertspeicher enthaltenen Datenwörter und ihrer zugehörigen Adressen»
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BAD
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In dem in Fig. 1 gezeigten Ausführungsbeispiel umfaßt die Anordnung ein Speicher-Adressregister 10, einen Adressdecodierer 12 sowie den Festwertspeicher 14 9 in welchem jedes Wort zweimal gespeichert wird, und zwar einmal in seiner echten und zum anderen in seiner Komplementform. Die Adressen der Komplementwörter sind ebenfalls komplementär. Die Adressen werden einfach dadurch un-1 terschi'eden, daß ein Adressbit, z.B. das werthöchste Bit, für alle echten Wörter eine binäre 0 und für alle Komplementwörter eine binäre 1 enthält. Durch Abfragen dieses Bits in jedem Lesezykluä kann also festgestellt werden, ob gerade eia echtes oder ein Komplementwort adressiert wird. Dieses Bit wird zur weiteren Verwendung durch die Steuereinrichtungen auf einen Echt/Komplement-Merker 24 (BO) gegeben* Alternativ könnte man auch in jedem Datenwort ein zusätzliches Bit 2ur Echt/iComplernent-Anzeige vorsehen und dieses Bit nach dem Auslesen vom Puffer 16 auf den Merker 24 geben. Aus dem Festwertspeicher ausgelesene Daten werden in den Speicherausgabepuffer 16 geladen.
Als Beispiel ist in Fig. 2 ein Datenwortformat gezeigt, wie es im Zusammenhang mit der vorliegenden Erfindung verwendet werden kann. Der linke als "Adresse des Datenwortes im FWS" bezeichnete Teil besteht aus der Adresse eines Datenwortes im Festwertspeicher* Der binäre Inhalt dieser Adresse und das zugehörige Datenwort werden zur Bestimmung des zu dem betreffenden Datenwort gehörigen Paritätsbits benutzt. In Fig. 2 handelt es sich bei den oberen Datenwörtera um Wörter in «enter Form und bei den
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unteren Datenwörtern um -.Wörter in Komplement form (beachte den Inhalt des werthöchsten Bits der Adresse), Darstellungsgemäß weist das Datenwort drei weitere Felder auf« Das erste Feld
"Nächste Instruktionsadresse" dient üblicherweise in derartigen Festwertspeichern zur Anzeige der Adresse der nächsten Instruktion in einer Instruktionsfolge und wird entweder direkt oder in modifizierter Form auf das Speicher-Adressregister 10 geleitet, um das nächste Instruktionsdatenwort zu erhalten.. Die außerdem vorhandenen zwei Instruktionsfelder II und 12 können ζ * B, auf zwei Instruktionsdecodierer DI und D2 gegeben werden, die die Instruktion decodieren und entsprechende Steuerfunktionen des Systems einleiten. Die gezeigte Datenform dient natürlich nur als Beispiel, und größere sowie kleinere Instruktionsfelder können in einem solchen System ebenso .--verwendet-verden-,wie; zusätz liche Einrichtungen zur Adressänderung.». um den Inhalt des Feldes "Nächste Instruktionsadresse" zu modifizieren.
Wenn angenommen wird, daß ein Datenwort aus dem Festwertspeicher ausgelesen und für fehlerfrei befunden wurde» wird die Adresse der nächsten Instruktion aus dem Speicherausgabepuffer, 16 geholt. und durch die Steuereinheit 1? über d|e Torschaltung Gt auf das Speicher-Adressregister geleitet. Die .,Einstellung des Spei-! cher-Adressregisters 10 und der Betrieb des Adressdecodierers 12 und der entsprechenden Speichertrefber(nicht dargestellt) werden von der Steuereinheit 18 in bekannter Weise veranlaßt. Genauere Einzelheiten der Speichersteuerungen und der Taktgeber-
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schaltungen wurden als allgemein bekannt vorausgesetzt und nicht näher beschrieben« Die einzigen hier zusätzlich erforderlichen Maßnahmen sind eine Verriegelung bei G3 und die Vorgabe eines hinreichend langen Zeitraumes, in-welchem eine Fehlerprüfein» richtung 20 die Daten auswerten und feststellen kann, ob sie stimmen oder ob der Festwertspeicher auf der Koinplemeritadresse erneut adressiert .werden muß»
Wie bereits gesagt, muß jedes Datenwort im Festwertspeicher ein Paritätsbit enthalten, welches vorzugsweise die kombinierte Parität der Adresse des Wortes, das im Speicher-Adressregister erscheint, und des Bitinhaltes des Wortes selbst ist» Eine derartige Parität gestattet eine sinnvolle Überprüfung der Adressschaltung sowie des Festwertspeichers« Wenn also der Adressdeco·= dierer oder die Treiberschaltung zu einem Fehler beim Auslesen des Wortes führen, ist die Wahrscheinlichkeit sehr großs daß ein Paritätsfehler angezeigt wird. Andererseits kann auch jedes Datenwort ein Paritätsbit tragenf welches die Parität des Datenwortes selbst wiedergibt, und ein zusätzliches Bit, das die Parität seiner Adresse darstellt. Diese Lösung erfordert jedoch einen größeren Aufwand und würde nicht wesentlich-zur Verbesserung der Fehlerfreiheit beim Betrieb der Anlage beitragen. Die Fehlerprüfeinrichtung 20 empfängt die momentan im Speicher-Adressregister stehende Adresse zusammen mit dem im Festwertspeicher adressierten Datenwort aus dem Spexcherausgabepuffer 16, stellt die Parität der genannten kombinierten Elemente fest und vergleicht sie
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mit dem Paritätsbit im Datenwort» Das Auftreten oder Ausbleiben 9tn@3 Fehlers wird dann an die Steuereinheit 13 weitersignali« siart» l/eiin kein Fehler auftritt,, kann die Einheit die Torschal tim-g CS einschalten, damit die erwähnten Daten auf die Instruktioiiadöcodiarer übertragen werden können» Gleichzeitig wird dia Torschaltung G1 erregt und leitet die Adresse des nächsten Wortes in der Instrukfcions folge auf das Speicher-Adressregister IQ9 so daß das betreffende Wort adressiert werden kann« Der Zugriff IUBi nächsten Wort hängt aller Wahrscheinlichkeit nach natürlich vosi Empfang eines Signals "Operation beendet" Von der Haupt-= röchenanlage ab» Dieses Signal zeigt an, daß die Ausführung dor '/orhargehendan Instruktion abgeschlossen wurde und die An-' a zum Empfang der nächsten Instruktion bereit ist»
Fahlerpfüfeinrichtun.g" andererseits feststellt, daß ein i'ahler vorliegt, veranläßt sie die Steuereinheit 18a ihs* Signal an dig Torschaltungen Gl und G3 zurückzuhalten* Dann wird der lauf ende Inhalt des Speicher-^Adressregisters 10 über den Inv'sv*» t^r 22 «n4 die Tar schaltung G2 in komplementärsr Forra zurück ni£ 4%a Adressregister 10 geleitet» Diese Koittplsiasnta-3fadre3.se wird dann dazu b3iiut2ta sinsn weitereii Lesssylciüs im-Festwertspeicher einzuleiten und das Datenwort in-Komplementform-zu adressieren und in den Speicherausgabepuffer 16 zu setzen» Die Fehlerprilfe-inriehtung 20 untersucht wieder die Parität dieses Wortes zusammen mit der aus dem Speicher^Adressregister.erha!-- Adresse« Wenn nun: kein Fehler vorliegt..% wird die Torschai-
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tung GJ eingeschaltet und die Instruktionsfelder auf die In» struktionsdecodierer geleitet, und die Adresse der nächsten Instruktion wird durch die Torschaltung G1 auf das Speicher-Adress register geleitet»
Wiö bereits gesagt, wird der Echt/Komplernent-Merker 24 durch das momentan iia Spsichsr-Adressregistar 10 stehende werthöchste' Bit gesetzt, so daß bei Adressierung eines Datenwortes in Komplement« form die Instrukfcioasdecodierer davon- unterrichtet werden» Andererseits könnte das Instruktionswort auch durch einen zusätzlichen Inverter {nicht dargestellt) geleitet werden^ bevor es"die Instruktionsdecodierer erreicht»
Die Anordnung kann jetzt im .Komplementärbetrieb weiterlaufen, also fortlaufend Komplernentwörter mit komplementären Adressen auslesen, da die Steuereinrichtungen immer" das Echt/Komplement-Bit untersuchen und bsi der Weiterverarbeitung des ausgelesenen Batsnsrortes berücksichtigen» Es ist also nicht erforderlich, daß nach jader Benutzung einer Komplementadresss zur echten (normalen.) Adressierung zurückgegangen wird» Nur bei Auftreten eines Fehlers wird von der jeweils gerade benutzten in die andere Darstellungs-» farm, übergegangen»
Es sai noch darauf hingewiesen» daß mit der beschriebenen Anordnung sogar ein Teil der Fehler kompensiert, warden kann, die in Schattuagsteileii (Adressierung» Auslesen) auftreten, welche
ßocka t YO 968 038 0 0 9 828 / 1 9 17 bäd qr|Q|nal
immer benutzt werden müssen» also sowohl bei echter wie bei komplementärer Adressierung« Dies geht folgendermaßen: Für ein Beispiel wird angenommen, daß in einem Abfrageverstärker oder einer Abfrageschaltung ein Fehler so auftrittf daß ein bestimmtes Bit. immer als 0 erscheint. Dieser Fehler beeinträchtigt die Arbeit der Anlage erst, wenn ein Wort aus dem Speicher ausgelesen wird^ in welchem an dieser Bitposition eine 1 stehen sollte« Gemäß obiger Beschreibung wird dann durch die Fehlerprüfeinrichtung 20 ™ ein Paritätsfehler festgestellt und daraufhin ein zweiter Lesezyklus eingeleitet, in welchem dieses Mal das Komplementwait ausgelesen wird. Die betreffende Bitposition des .Komplementwortest die jetzt aus dem Speicher ausgelesen Viirdp enthält richtig eine 0, und auch wenn die Speicherschaltung fehlerhaft arbeitet, ist das in das Speicherpufferregister ausgelesen© Wort richtig und die Anlage kann normal weiterarbeiten. In ähnlicher Weise im Adressmechanismus auftretende Fehler werden ebenso kompensiert.
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Claims (5)

1961 55 A
P_A_T E N T Ä N S P R Ü C H E
■1. Fehlerkorrigierendes Speichersystem, bei dem die gespeicherten Informationen sowohl durch den wahren als auch durch den
komplementären Wert dargestellt sind, dadurch gekennzeichnet, daß ein InformationEteil bzw« -wort in ifahrer und 'komplementärer Form im Speicher unter zwei Adressen gespeichert ist, die selbst zueinander komplementär sind und daß eine Steüerscha]> tung (18) bei einer Fehlerfeststellung innerhalb einer Adresse oder eines Informationsteils bzw» -Wortes, gegebenenfalls
mit Paritätsbit, die Komplementadresse der zuletzt anliegen-'
•.. ■-< -.· ·,<-- Ä;tj den Adresse aufruft oder bildet und den Speicher mit dieser***
■ ■ komplementären Adresse neu adressiert.
2. Fehlerkorrigierendes Speichersysteai nach Anspruch 1, dadurch
gekennzeichnet, daß die Speicher als Festwertspeicher oder
als semi permanente Festviertspeicher ausgebildet sind*
3. Fehlerkorrigierendes Speichersystem nach den Ansprüchen ί
und 2, dadurch gekennzeichnet, daß der Speicher, insbesondere als Festwertspeicher (14) ausgeführt, für jedes gespeicherte
Wort mindestens ein Fehlerprüfzeichen speichert, das aus
der Gesamtheit von gespeichertem Wort und zugehöriger Adresse abgeleitet ist, und daß die Fehlerprüfeinrichtung (20) sowohl mit einem Ausgabepuffer (16) als auch mit einem Adressregister (10) verbunden ist und nach Auslesen eines Wortes die Gesamt·»
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hext von Adresse und Wort auf Fehlerfreiheit prüft.
4. Fehlerkorrigierendes Speichersystem nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß ein Merker (24) vorhanden ist, der jeweils feststellt und anzeigt, ob das gerade ausgelesene Wort in echter oder in komplementärer Form vorliegt, so daß mit dem Aus gangs signal, des Merkers (24) bei Vorliegen der Komplementform nachfolgende Verarbeitungsschaltungen entsprechend beeinflußt werden.
5. Fehlerkorrigierendes Speichersystem nach Anspruch 4, dadurch gekennzeichnet, daß in jedem Adressteil der Information eine Bitposition vorhanden ist, die anzeigt, ob unter dieser Adresse ein Wort in wahrer oder komplementärer Form gespeichert ist und deren Inhalt zur Auswertung dem Merker (24) zugeführt wird.
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Ak
Leers ei te
DE19691961554 1968-12-16 1969-12-09 Fehlerkorrigierendes Sichersystem Pending DE1961554A1 (de)

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CH (1) CH495605A (de)
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