DE2908373A1 - Einrichtung zur codierung und decodierung von pruefbits - Google Patents

Description

Anmelderin: International Business Machines

Corporation, Armonk, N.Y. 10504

lw/eb

Einrichtung zur Codierung und Decodierung von Prüfbits

Die Erfindung betrifft eine Einrichtung zur Codierung und Decodierung von Prüfbits gemäß Oberbegriff des Anspruchs 1.

In Magnetbandspeichersystemen haben Industrienormen die Bandgröße, das Datenformat und die Aufzeichnungsdichte bestimmt. Herkömmlicherweise werden 1/2 Zoll breite Bänder für die Aufzeichnung von neuen Spuren verwendet. Dabei werden die Daten üblicherweise bit-parallel und byte-seriell auf dem Band aufgezeichnet. Dies gestattet die Verwendung der gleichen Neunspurköpfe sowohl für die Aufzeichnung als auch das Auslesen der Daten von Bändern mit verschiedenen Aufzeichnungsdichten.

Ein Magnetband ist weich und biegsam. Im Gegensatz zu anderen Formen beweglicher magnetischer Speichermedien, wie etwa starrer Magnetplatten, verlangen Magnetbandspeichersysteme, die Bewegung des Bandes in nicht einheitlichem Kontakt mit einem oder mehreren festen Köpfen, während die Daten aufgezeichnet oder abgelesen werden. Lose Staubteilchen zwischen Kopf und Band oder Flecken auf dem Band mit fehlendem Eisenoxid führen

ur Abschwächung der Signalamplituden und zu Datenfehlern in einem oder mehreren Kanälen. Unter solchen Umständen kann der Lesetaktgeber im fehlerhaften Kanal außer Synchronisation mit den Daten in anderen Kanälen kommen und demzufolge kann die Aufzeichnung und Wiedergabe von Daten über sehr lange Strecken fehlerhaft sein. Insofern stellt die gestörte Länge des Bandes ein Datenkorrekturproblem dar, daß sich von der Einzelstörung und dem Störungsbündel unterscheidet. Solche durch Einzelstörungen oder Störungsbündel ausgelöste Fehler sind im allgemei-

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ten von begrenzter Dauer. Die Rekonstruktion der betroffenen Jäten ist durch zyklische Fehlerprüfcode möglich. Diese Code sind jedoch sowohl in der Theorie als auch in ihrer Verwendung !ehr kompliziert (siehe z. B. US-PS 3 868 632).

Die übliche Praxis besteht darin, zwei von neun Kanälen zur Aufzeichnung redundanter Information über die übrigen sieben Kanäle des Satzes zu reservieren. Dadurch können bis zu zwei fehlerhafte Kanäle nachträglich korrigiert werden. Neben der bereits oben genannten US-Patentschrift kann hierzu auch auf die US-Patentschrift Re 28 923 verwiesen werden. In diesen bekannten Einrichtungen muß jedoch die aufgezeichnete Information in aufeinanderfolgende Blöcke unterteilt und müssen zu jepem dieser Blöcke mit Hilfe der komplizierten zyklischen Codes 'Prüfbits errechnet werden. Die Prüfbits werden nach den Daten aufgezeichnet. Beim Auslesen der Daten werden die Prüfbits nochmals errechnet und verglichen. Dies resultiert in einem hohen Aufwand sowohl an Einrichtungen als auch an Zeit. Da die Prüfbits jeweils nur aus einem begrenzten Datenblock errechnet wurden, können sie nur hinsichtlich dieses Blockes und nicht auch zur Fehlererkennung und -Korrektur hinsichtlich anderer Blöcke verwendet werden.

Im IBM Technical Disclosure Bulletin, Band 14, Mai 1972, Seite 38 bis 46 ist eine Prüfeinrichtung mit einem vertikalen Paritätsbit und einem einzigen diagonalen Paritätsbit beschrieben. Die beiden Paritätsbits werden in zwei Redundanzkanälen aufgezeichnet und es können zwei fehlerhafte Kanäle mit dieser bekannten Einrichtung korrigiert werden. Auch diese bekannte Einrichtung verschafft also nicht die gewünschten Möglichkeiten, wie z. B. die Fähigkeit drei fehlerhafte Kanäle korrigieren zu können.

Der Erfindung liegt daher die Aufgabe zugrunde. Fehler großer Länge und in mehreren Kanälen mit einfachen Paritätsprüfbits

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erkennen und korrigieren zu können.

Diese Aufgabe wird erfindungsgemäß durch die im Kennzeichen des Hauptanspruches beschriebene Einrichtung gelöst.

Dadurch, daß die Erfindung im Gegensatz zu den bekannten Einrichtungen nicht die komlizierten zyklischen Codes verwendet, wird eine einfache Einrichtung und eine rasche Arbeitsweise erzielt. Beim Auslesen der Daten werden die Prüfbits zugleich mit den Daten ausgelesen und nicht erst am Ende eines Blockes, wie in den bekannten Einrichtungen. Dadurch kann die Arbeitsweise direkter und rascher gestaltet werden. Mit der erfindungs gemäßen Einrichtung sind bis zu drei fehlerhafte Kanäle korrigierbar. Obwohl die Erfindung speziell für Fehler größerer

änge geeignet ist, können mit der erfindungsgemäßen Einrichtung auch kürzere Fehler korrigiert werden. Die Erfindung gestattet außerdem zum Auffinden eines Fehlers die Verwendung äußerer Zeigerinformation, d.h. anderweitig erhaltenen Hinweisen auf einen fehlerhaften Kanal. Die Verwendung solcherer äußerer Zeiger ist jedoch nicht unbedingt notwendig.

Sine vorteilhafte Weiterbildung der Erfindung ist dadurch gekennzeichnet, daß die zwei weiteren Paritätsbits entweder in zwei weiteren Redundanzkanälen oder in einem weiteren Redunlanzkanal und einem in regelmäßigen Abständen quer zur Kanalrichtung gespeicherten Prüfbyte oder aber in einem Paar in regelmäßigen Abständen quer zur Kanalrichtung gespeicherten Prüfaytes gespeichert werden.

üierdurch wird eine flexible Anpassung an das erforderliche Datenformat erzielt.

iieitere vorteilhafte Ausbildungen der Erfindung sind den rest-Lichen Unteransprüchen zu entnehmen.

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Die Erfindung soll nun anhand eines in den Figuren gezeigten lUsführungsbeispieles näher beschrieben werden. Es zeigen:

Fig. 1 in einem Blockschema ein paralleles Vielkanal-Speichersystem mit einem Paritätscodierer für das Schreiben von Daten und einem Paritätsdecodierer für die Datenfehlerprüfung beim Lesen von Daten;

'ig. 2a Aufzeichnungsformate der Daten und der Prüfbits in bis 2d einzelnen Kanälen;

ig. 3 einen diagonalen Paritätscodierer;

ig. 4 eine Logikeinrichtung des Decodieres zur Syndromerzeugung, zur Syndrommodifikation und zur Erzeugung der Korrektursignale;

'ig. 5 einen Fehlerkorrigierer des in Fig. 4 gezeigten Decodierers;

Fig. 6a eine Logikeinrichtung für den ersten internen Zeigegenerator und

E¹Ig. 6b einen zweiten Zeiger generator für einen Stand des ^c ersten Zeigegenerators von ungleich Acht und von gleich Acht.

Beschreibung des Ausführungsbeispieles

?ig. 1 zeigt in Form eines allgemeinen Blockdiagrammes ein paralleles Vielkanalspeichersystem, das die vorliegende Erfindung enthält. Information von der Informationsquelle 1 wird an die Puffersteuerung 3 gegeben. Die Steuerung koordiniert 3ie Formatierung der Daten, sichert die notwendige Paritätscodierung und sorgt dafür, daß besagte, formatierte und nach

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Parität codierte Daten in parallelen Kanälen im Speicher 5 aufgezeichnet werden. Entsprechend liest die Puffersteuerung 7 im betätigten Zustand vorher auf den parallelen Kanälen aufgezeich nete Daten, formatiert sie neu und decodiert die Daten, um sie an einen Informationsempfänger (11) weiterzugeben.

Im Betrieb wird Information vom Puffer 3 über die Bahn 2 einem Paritätsprüfcodierer 9 zugeführt, wo Paritätsprüfbit sequentiell für Informationssignalsätze, sogenannte Bytes, erzeugt werden. Nachdem die Paritätsprüfbits zusammen mit den Informationssignalen aufgezeichnet sind und beide vom Speicher 5 zurückgelesen wurden, kann jeder per Parität in der Information erkannte Fehler durch Ableitung von KorrekturSignalen unter Ausnutzung von Syndromen und Zeigern und Kombination der Korrektursignale mit der gelesenen Information korrigiert werden. Die Ableitung der Syndrome und Korrektursignale erfolgt im Decodierer 19. Der Decodierer leitet die Syndrome anhand von Prüfbits ab. Die Prüfbits erfassen aufgezeichente Informationsoder Datensignale in sogenannter vertikaler Richtung und in der Richtung eines dazu positiv oder negativ quer geneigten Kanales.

Nach Darstellung in Fig. 1 steht der Decodierer 19 in Wechselwirkung mit dem Puffer 7 beim Empfang von Daten über die Bahn 21 und bei der Rückgabe decodierter Daten über die Bahn 33. In diesem Zusammenhang wird auf das logische Diagramm in Fig. 4 verwiesen, das die Syndromerzeugung, - Modifikation und die rzeugung von Korrektursignalen im Decodierer darstellt. Über die Decodierereingangsbahn 21 angelegte Daten werden von den Elementen 23, 24 und 27 verarbeitet. Grundsätzlich werden Da-« ten mit Fehlern auf den parallelen Spuren auf parallele Leitungen der Bahn 21 gegeben und an den Syndromgenerator 23 geleitet. Dieser wiederum gibt die Daten weiter an den Syndromprozessor 25. Korrektursignale e„(i) vom Syndromprozessor 25 für einen Kanal (i = j) auf der Bahn 29 werden an den Fehler-

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korrektor 27 gegeben. Für die Korrektur von zwei Kanälen werden Signale e_m(i) und e_(j) über die Bahnen 29 und 35 geleitet. Die kontinuierliche Syndrommodifikation erfolgt durch Rückkoppelung des Korrekturelementes auf den Syndrommodifizierer über die Bahn 601, so daß eine Wechselwirkung der neuen Syndrominformation entsteht, die an den Eingang des Syndromprozessors 25 vom Syndromgenerator 23 angelegt wird.

Aufzeichnungsformate und Prüfbits für Zwei-Kanal-Korrektur

In den Fign. 2a bis 2c sind verschiedene Formate zur Aufzeichnung neun paralleler Kanäle auf einem Band dargestellt. Der Kanal 8 ist laut Fig. 2a reserviert zur Aufzeichnung der Parität über den anderen 8 Kanälen. Ein solches Paritätsbit ist bekannt als vertikales Redundanzprüfbit. Jedes Byte B besteht aus 8 Bits und das vertikale Redundanzprüfbit (VRC-Bit) wird gleichzeitig in jedem der 9 Kanäle aufgezeichnet.

Sfenn in Fig. 2a mit B (k) das iti-te Bit im k-ten Kanal von links nach rechts bezeichnet wird und B ein auf einem Speichermedium wie etwa einem Magnetband auf den parallelen Kanälen 0 bis aufgezeichnetes Byte aus 8 Bits darstellt, dann kann man B ausdrücken wie folgt:

^Bm= I ^Bm<°>' V¹>' ^Bm⁽²> <

worin m = O bis M und M= 8 χ N.

B (8) ist die Byteparität von B , aufgezeichneten auf dem Kanal P.

ä. h. ₇

V⁸⁾ -

'(Ein Kreis über dem Summenzeichen bezeichnet eine Summe Modu-

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₅, Bg, B₁₆, B₃₄ ... Bg_N sind Prüfbytes, von denen jedes eine diagonale Paritätsprüfung für sieben Datenbytes auf seinen bei den Seiten liefert, so daß für jedes m gilt

7—k k

B_nOc)- = ^₁ B_m__t(k+t) Θ ^₁ B_m+t(k-t) (3)

An den beiden Enden des Datensatzes existieren die Bytes B_-1, B_₂, ... B_₇ und die Bytes Bg_m+1, Bg_m+2, ... Bg_m+7 nicht und werden bei der Berechnung der Gleichung (3) als lauter Nullen angesehen. Die Paritätsprüfgleichungen (2) und (3) können somit neu geschrieben werden

Q B (k) = O (4)

k=O

<2 B ,(k) = O (5)

k=0 ^m"^K

Die gelesenen Bytes können durch Fehler gestört sein. Wenn die

aritätsgleichungen (4) und (5) nicht erfüllt sind, nennt man das Ergebnis das Fehlersyndrom.

In dem in Fig. 2b und 2c dargestellten Format ist der Kanal O ebenfalls für die Paritätscodierung reserviert, und zwar für die Aufzeichnung der diagonalen Paritätsprüfung in der positiv geneigten Richtung. In Fig. 2d sind diagonale Paritätsprüfungen in positiv und negativ geneigter Richtung dargestellt. Die ormate der Fign. 2b und 2c sind auf die Korrektur von zwei Spuren ausgerichtet, während die Fig. 2d die Korrektur von drei jpuren betrifft.

Codierer für die Erzeugung diagonaler Prüfbits

η Fig. 3 ist der Codierer 9 zur Erzeugung der erforderlichen aritätsprüfungen für das in Fig. 2a dargestellte Format geeigt. Alle vertikalen Paritätsprüfungen werden durch eine ein-

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fache Modulo-2-Addition der Kanalbitwerte in vertikaler Richtung (quer zum Kanal) implementiert. Da besagte vertikale Paritätsprüfungen ausführlich in der erwähnten US-Patentschrift beschrieben sind, werden sie hier nicht weiter behandelt, sondern nur der Teil des Codierers 9 dargestellt, der die diagonale Paritätsprüfung vornimmt. Er besteht aus einem Schieberegistercodierer, der die diagonale Paritätsprüfungen zur nachträglichen Aufzeichnung in der Puffer-Steuerung in den quer über die

pur liegenden Bytepositionen B_Q, Bg, B^₆, ... Bg_N erzeugen kann, um das Format der Fig. 2a zu erfüllen. Die vertikalen Paritätsprüfungen werden auf Kanal 8 aufgezeichnet (Spur P). Der diagonale Paritätsprüfteil des Codierers 9 besteht aus einem siebenstufigen Flip-Flop-Schieberegister FF1, FF2_r ... FF6 und FF7. Zwischen jede Schieberegisterstufe ist ein Antivalenzglied (EXCLUSIV-ODER Glied) mit mehreren Eingängen und einem Ausgang geschaltet. Jedes der Antivalenzglieder 195, 197, 199, 201, 203 und 205 koppelt nicht nur eine Registerstufe mit einer anderen (FF3 mit FF2), sondern ist auch mit einem Eingang an ein Bit angeschlossen, das diagonal über den Kanälen des Satzes liegt. Das Antivalenzglied 193 schließt beispielsweise ^B _m+.(0) ab, während das Antivalenzglied 205 das Bit von der Position B₊.(6) empfängt. Der Bitwert von der Position ^B _m+.(7) treibt die Stufe FF7 direkt. Dieser diagonale Schieberegister-Paritäts codierer implementiert die Gleichungen (3) und (5). In der Darstellung ist 0 ein Byte aus lauter Nullen.

Die Prüf bytes B_Q, Bg, B.., usw. werden in einem kontinuierlichen Schiebe- und Eingabeprozeß bitweise am Ausgang des Schieberegisters 6 erzeugt, während das 0 Byte und das Datenbyte in der dargestellten Reihenfolge eingegeben werden. Das Prüfbyte B₀ wird zuerst erzeugt, als nächstes Bg usw. Das bedeutet, daß zur Erzeugung von B , wobei m=0, 8, 16, 24 usw. ist, die Bytes in der Reihenfolge 0, B_m+1, ^B _m+2, ... B_m+7 in das Schieberegister geschoben und eingegeben werden müssen. Wenn B. eingegeben wird, wird das i-te Bit von B am Ausgang 6 des Registers

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9 erzeugt. Soweit kann die Codierung mit der Kombination einer vertikalen Paritätsprüfung und einer diagonalen Paritätsprüfung an die Korrektur von bis zu zwei fehlerhaften Kanälen angepaßt werden.

Aufzeichnungsformat und Prüfung für Korrektur von drei fehlerhaften Kanälen

In Fig. 2d ist ein Format gezeigt, in dem bis zu drei fehlerhafte bekannte Kanäle von T Kanälen korrigiert werden können. Wie noch erklärt wird, braucht man dazu nur 2(T-1) Prüfbits zusätzlich zu den drei Prüfkanälen.

Bei dem in Fig. 2d dargestellten Format soll Z_m(t) das m-te Bit im t-ten Kanal bezeichnen. Es gibt T+2 Spuren mit der Numerierung von O bis T+1. Der Bitpositionswert m läuft von 1 bis M. Die Kanäle O, T und T+1 sind für die Aufzeichnung von Paritätsprüfungen reserviert. Jedes Prüfbit im Kanal T+1 stellt die Modulo-2-Summe der Bits mit derselben Positionsnummer m in jedem der übrigen T+1 Kanäle dar. Diese Prüfung wird vertikale Paritätsprüfung genannt, die entsprechende Codiergleichung lautet:

Z_n, (T+1) = Q Z (t) (A1)

t=O

Jedes Prüfbit im Kanal O liefert eine diagonale Paritätsprüfung mit positiver Richtung gemäß Darstellung in Fig. 2d. Ähnlich liefert jedes Prüfbit im Kanal T eine diagonale Paritätsprüfung mit negativer Neigung. Die m-te Diagonalprüfung mit positiver Neigung, genannt Prüfung d_m ⁺ ist gegeben durch die Codierglei-" chung:

V^o) =

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Die m-te Diagonalprüfung mit negativer Neigung, genannt d ist gegeben durch die Codiergleichung:

T
Z_(T) = β Z . (T-t) (A-3)

Es ist zu beachten, daß am Anfang des Datensatzes die Berechnungen der diagonalen Prüfbits für die Positionen O bis T-I Datenbitwerte von leeren Positionen betreffen (mit negativen Positionszahlen). Diese Datenbitwerte werden der Einfachheit halber als binäre Nullwerte angesehen. Am Ende des Datensatzes werden die Prüfkanäle O und T um T-I Bits erweitert, um Diagonalprüfungen aller Bits in jedem Kanal zu bekommen. Die Prüfbits in diesen erweiterten Positionen betreffen auch einige Datenbitwerte von leeren Positionen, die ebenfalls als binäre Nullwerte angenommen werden.

Die Korrektur codierter Daten

Das Hauptziel der Erfindung ist die Erkennung und Korrektur von bis zu drei bekanntlich fehlerhaften Kanälen in einer gegebenen Gruppe. Anschließend werden zuerst die Fehlersyndrome und dann der Decodierprozeß beschrieben. Zur Beschreibung des Decodierprozesses gehören separate Beschreibungen der Korrektur von zwei fehlerhaften Kanälen mit Zeigern und einem fehlerhaften Kanal ohne Zeiger im Zusammenhang mit den in den Fign. 2a bis 2c gezeigten Formaten. Daran anschließend wird die Korrektur von drei Kanälen mit Zeigern und die Korrektur eines Kanals ohne Zeiger unter der Verwendung des in Fig. 2d gezeigten Formates beschrieben. Schließlich wird noch Bezug genommen auf die Rückwärts-Lesesymmetrie, die Fehlerkorrekturen beim Lesen in beiden Richtungen, nämlich vorwärts und rückwärts, gestattet.

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Gelesene Bytes können Fehler enthalten. Wenn die in den Gleichungen (4) und (5) aufgezeichneten Paritätsprüfbedingungen nicht erfüllt sind, wird das Ergebnis Fehlersyndrom genannt.

in von Null verschiedenes Syndrom ist also eine klare Anzeige für das Vorhandensein eines Fehlers. Wenn B das m-te Byte aus acht Bits ist, das vom Speicher gelesen ist und B (8) die Byteparität, wie sie vom Medium gelesen ist, dann wird das m-te vertikale Paritätsprüfsyndrom Sv dargestellt nach der Relation

- 14 Syndrombestimmung für die Korrektur von zwei Kanälen

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Das m-te diagonale Paritätsfehlersyndrom Sd_m ist dann

7
Sd_m = (3 B_m (k) (7)

^m k=o ^m'^k

Die Modulo-2-Differenz zwischen dem gelesenen ^B _m(k) und dem geschriebenen Β~(1Ο ist. das Fehlermuster e_m(k) in der k-ten Position des m-ten Byte.

V^k) - ^Bm^{{k) Θ e}m^(k)
Wenn die Gleichungen (4) und (6) und die Gleichungen (5) und

(7) kombiniert werden und e (k) für Bj₁₁(IO ® ^B _mfe) eingesetzt wird, dann ergibt sich

8 7

Sv = Θ [ B (k) Φ B (k) I = ö e Ck) (9)

^m k=O ^{m m} k=O ^m

^Sdm = ^₀E Vk^{(k) Θ B}m-k^{k)l - 1% ^em-k^(k)

Durch Verarbeiten der Syndrome Sv und Sd können jetzt Fehler in einer unbekannten Spur oder bis zu zwei als fehlerhaft bekannten Spuren korrigiert werden.

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- 15 Syndrombestimmung für die Korrektur von drei Kanälen

Die Syndromverarbeitung für das in Fig. 2d gezeigte Format folgt ähnlichen Linien, wie die Verarbeitung für das in Fig. 2a gezeigte Format. Zur Unterscheidung zwischen aufgezeichneten und gelesenen Daten, Syndromen und Korrektursignalen im Falle der Korrektur von drei Spuren (Fig. 2d), wird für den Rest die-

er Beschreibung eine andere Bezeichnung gewählt. Danach bezeichnet Z_(t) den Bitwert, der dem aufgezeichneten Z(t) entspricht. Diese gelesenen Bits können Fehler enthalten. Das Ergebnis der Paritätsprüfungen der Gleichungen (A-1), (A-2) oder (A-3), angewandt auf die gelesenen Daten, nennt man Fehlersyndrom.

Die m-te vertikale Paritätsprüfung ergibt das Syndrom T+1

Die m-te diagonale Paritätsprüfung mit positiver Neigung ergibt das Syndrom

Die m-te diagonale Paritätsprüfung mit negativer Neigung ergibt das Syndrom

^Sdm -

Kombiniert man die Gleichungen (A-1) und (A-4), die Gleichun gen (A-2) und (A-5) und die Gleichungen (A-3) und (A-6), so ergibt sich

t—υ

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— J 6 —

ΓΠ

⁼ % ^[V^{(t) Θ} Vt^(t)3 <^A"⁸⁾

^em^(t) - ^Zm^{(t) φ Z}m^(t>

Setzt man die Gleichungen (A-10) in die Gleichungen (A-7), (A-8) und (A-9) ein, so ergibt sich

T+1

^Sdm - _t% ^em-t^(t) <^A"¹²⁾

Sd" = <2 e_ . (T-t) (A-13)

m _t=0 m-x:

Durch Verarbeitung dieser Syndrome lassen sich viele verschiedene Fehlertypen korrigieren. Die vorherrschenden Fehler bei Magnetbändern sind Kanalfehler, die durch großflächige Defekte im magnetischen Medium verursacht werden. Der fehlerhafte Kanal kann durch Erkennen des SignalVerlustes, einen übermäßigen Phasenfehler, ein unzulässiges Aufzeichnungsmuster oder ähnliche externe Hinweise identifiziert werden. Wenn solche externe Hinweise fehlen, kann der fehlerhafte Kanal immer noch durch Verarbeitung der Syndrome identifiziert werden. Anschließend wird gezeigt, daß bis zu drei bekanntlich fehlerhafte Kanäle durch Verarbeitung der obigen Syndrome korrigiert werden können Beim Fehlen eines externen Hinweises kann immer noch ein fehlerhafter Kanal identifiziert und korrigiert werden. Wenn ein Hinweis auf einen fehlerhaften Kanal vorliegt, kann ein zweiter fehlerhafter Kanal identifiziert und beide Kanäle können korrigiert werden.

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Einrichtung und Verfahren zur Decodierung

Zum Decodierprozeß gehört die Adressierung und ihre übertragung aus mehreren parallelen Kanälen des Speichers 5 in die Puffer-Steuerung 7. Die Puffer-Steuerung 7 stellt hier zusammen mit dem Decodierer 19 fest, ob einer der Kanäle fehlerhaft ist und sie erzeugt entsprechende Korrektursignale. Bei der Fehlerkorrektur mehrerer Kanäle sei an den Kompromiß zwischen der Verwendung der Redundanz zur Feststellung der Tatsache, daß die Bits in einem gegebenen Kanal fehlerhaft sind und/oder der Benutzung der Redundanz zur Korrektur des Fehlers erinnert In diesem Sinne ist die Korrektur des Fehlers die Errechnung eines Datenwertes als Ersatz für einen entsprechenden fehlerhaften Wert.

Korrektur von zwei Kanälen mit Zeigern

— I / —

Wenn Fehler auf höchstens zwei bekannte Kanäle begrenzt werden können, die durch die Kanalfehlerzeiger i und j bezeichnet sind, wobei i kleiner j ist, dann können alle Fehler korrigiert werden. Die Gleichung (9) kann in diesem Zusammenhang neu geschrieben werden für Fehler im m-ten Byte als

^Svm^=em^ii}

Ähnlich ist auch jede diagonale Paritätsprüfung durch höchstens zwei Fehlermuster beeinflußt. Wenn angenommen wird, daß alle Fehler bis zur Bitposition (m-1) in jedem Kanal korrigiert werden und die Syndromgleichungen für alle korrigierten Fehlermuster eingestellt sind, dann kann gezeigt werden, daß die Fehler im m-ten Byte die Diagonalprüfungen (m+i) und (m+j) beeinflussen (wenn j ψ 8) und dann kann die Gleichung (10) neu geschrieben werden als

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^Sdm+i ^{= e}]

^Sdm+i ^{= e}]
Die Gleichungen (11) und (12) ergeben die Fehlermuster:

= Sd (14)

m+r

Θ Sv_m (15)

Das Byte B wird dann wie folgt korrigiert unter Benutzung der Gleichungen (8), (14) und (15):

^Bm^{i) - V^i} · ^em^{(i) (16)}

- 18 -

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Wenn j ψ 8, dann wird das diagonale Syndrom (m+j) zur Berücksichtigung der Korrektur von B_(j) modifiziert, wie folgt:

Sd_m+j < Sd_m+. Θ e_m(3) wenn j φ 8 (18)

Das obige Korrekturverfahren wird dann auf das nächste Byte angewandt, wo m genauso um +1 erhöht wird. Die Indices des Kanalfehlerzeigers i und j können an jeder Byteposition m unter der Voraussetzung geändert werden, daß die neuen Werte von i und j nicht kleiner sind als die vorhergehenden entsprechenden Werte. I und j können jeden Wert bekommen, wobei i kleiner sein muß als j, wenn alle Kanäle für mindestens sieben aufeinander olgende Bytes vor der ZeigerwerteZuordnung fehlerfrei sind.

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Erzeugung eines internen Zeigers für einen fehlerhaften Kanal und Korrektur eines fehlerhaften Kanales

In diesem Fall ist der j-te Kanal fehlerhaft und j ist nicht bekannt. Ein Fehler im m-ten Byte beeinflußt die m-te vertikale Paritätsprüfung und die diagonale Paritätsprüfung (m+j), für welche die Gleichungen (9) und (10) neu geschrieben werden können als

Sv_1n = e_m(j) (19)

Sd_m+j = e_m(j) , wenn j φ 8 (2O)

Der Wert Sv = 1 zeigt das Vorliegen eines Fehlers an. Der Indexzeiger j ist die kleinste ganze Zahl von O bis 7, so daß:

^Svm * ¹ - ^Sdm_+j

Wenn Sv = 1 und Sd. für alle j zwischen 0 und 7 den Wert O hat, dann ist j = 8. Das Byte B wird dann korrigiert als

Wenn j φ 8, dann wird das (später benutzte) Diagonalsyndrom (m+j) ι

folgt:

(m+j) modifiziert zur Wiedergabe der Korrektur von ^B _m(j) wie

— ^Sdm_+j * ^em<3) (23)

Wenn sich herausstellt, daß der Index j von einem Byte zum anderen wechselt, dann sind die Fehler nicht auf eine Spur beschränkt. Solche Fehler sind ohne das Risiko einer Fehlkorrektur nicht korrigierbar. Ein neuer Wert für j kann nach mindestens sieben aufeinander folgenden fehlerfreien Positionen benutzt werden.

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Ausführungsbeispiel des Decodierers

Fig. 4 zeigt im einzelnen ein logisches Diagramm des Decodierers 19. Er besteht aus einem Syndromgenerator 23 und einem Syndromprozessor, Modifizierer und Fehlermustergenerator 25 und einem Fehlerkorrektor 27. Daten B_m+i (0) , ^B _m+i(1), ···< B . (6), B_m+. (7) werden byte-seriell und bit-parallel an den Syndromgenerator 23 geleitet, der aus einem siebenstufigen

chieberegister (FF1 bis FF7) besteht, in dem das Eingangssignal zu allen Stufen (mit Ausnahme von FF7) die Modulo-2-Addition des Inhaltes der Schieberegisterstufe mit den angelegten Datenbits ist.

Zur selben Zeit zu der das Datenbyte B_m+g an den Syndromgenerator 23 angelegt wird, wird auch das Datenbyte B_m über die Leitung 21 an den Fehlerkorrektor 27 gegeben. Die Einzelheiten des in Fig. 5 gezeigten Fehlerkorrektors 27 weisen die logische Kombination (Modulo-2-Addition) der Fehlerkorrekturausgabe e_m(i) und/oder e_m(j) über die entsprechenden Bahnen 29 und 35 und von Komplementärelementen der Datenbytes auf, die die Datenkorrektur bewirken, die über die Datenbahn 33 ausgegeben wird.

Der Fehlermustergenerator 25 enthält einen Syndromprozessor und Leiteinrichtungen 22 und 26 zur Modifikation der im Syndroir prozessor 24 enthaltenen Syndrome und zur Erzeugung der Signale e (i) und/oder e (j) aus diesem Syndrom. Nach diesem Ausführungsbeispiel können bis zu zwei fehlerhafte Kanäle korrigiert werden.

Der Syndromprozessor 24 besteht aus einem achtstufigen Schieberegister (FF7 bis FFO), in das die Eingabe in alle Stufen mit Ausnahme der ersten die Modulo-2-Addition des Inhaltes der Schieberegisterstufe und der Syndrommodifikation ist, die aus der Leiteinrichtung 22 abgeleitet wird. Diese Leiteinrichtung

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gibt eine Fehlerkorrektur e_m(j) über die Bahn 601 an die Antivalenzglieder des Schieberegisters 24 verteilt nach den entsprechend betätigten Zeiger elementen J.. bis J₇. In ähnlicher (Weise wird der Inhalt der Schieberegister FF7 bis FFO des Prozessors 24 durch die Leiteinrichtung 26 verteilt, gesteuert durch den anderem Fehler zeiger I₀ bis I₇.

Alle versetzten Werte von O bis 7 des diagonalen Syndroms Sd_m+. werden durch die Schieberegisterstufen FF7 bis FFO und die zugehörigen Leitvorgänge der Leiteinrichtung 26 zur Verfügung estellt. Das die Stufen des Schieberegisters im Prozessor 24 !koppelnde Antivalenzglied modifiziert die gespeicherten SyndromJ-jwerte mit dem korrigierten Fehlermuster vom vorhergehenden !Zyklus, wenn die Syndromwerte in ihre neuen Positionen versetzt werden. Während jedes Zyklus wird für jedes in das Register 23 eingesetzte Byte ein Bit aus diesem Byte ausgeschoben und geht in die erste Stufe im Register 24. Nach Darstellung in der Leiteinrichtung 26 überträgt das UND-Glied 605 den Wert 3d . als Korrektursignal nur, wenn zwei fehlerhafte Kanäle korrigiert werden, und zwar durch Betätigung des UND-Gliedes 605. Dieses wiederum ist antivalent mit dem Syndrom verknüpft, äaß aus der vertikalen Parität am Eingang 63 abgeleitet ist and über die Bahn 601 angelegt wird. Wenn nur ein Kanal korrijiert wird, braucht natürlich die Modifikation über die Bahn 501 und die Leiteinrichtung 22 nicht aufgerufen zu werden, um ias im Syndromprozessor 24 enthaltene Syndrom zu modifizieren. 3ie Korrektur eines Kanales betrifft also nur das Korrektursignal e (i) über die Bahn 29 zum Fehlerkorrektor 27.

E und J stellen Zeiger zur Bezeichnung von höchstens zwei feh-Lerhaften Kanälen dar. Diese Zeiger sind entweder extern abgeleitet oder werden intern erzeugt. Die interne Erzeugung von Seigern wird anschließend beschrieben.

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TABELLE 1

KANALFEHLERZEIGERLOGIK

i-te	Kanal	P1	P	2	P	3
1O =	P0	P1	P	2	P	3 P4
1I -	po	P1	P	2
J2 =	po	P1
J3 =	po	P5
X4 =	po	P6
1S =		P7
1O =	56
1I =	57

j-te Kanal

^J3 = ^P8
^J7 = ^P8 ^P7 ^J6 = ^P8 ^P7 ^P6 ^J5 ^{= P}8 ^P7 ^P6 ^P5 ^J4 = h ^P4 J₃ = I₃ P₃ ^J2 = ^Σ2 ^P2

J₁ =

In Tabelle 1 ist die Beziehung zwischen den Zeigern I und J
und den Bool'schen Variablen P_Q, P₁, P₂, ..., P_g gezeigt worini

P_k = 1 heißt k-ter Kanal fehlerhaft

P_fc = O heißt k-ter Kanal nicht fehlerhaft

0 < k < 8

Sowohl Syndromerζeugung als auch Fehlerkorrektur sind kontinuierliche Prozesse. B_, B₁, ..., B , B .. werden in den Syndromjenerator 23 eingeschoben, e_Q(i) und e_Q(j) erscheinen, wenn Bg eingegeben wird. Im allgemeinen werden e (i) und e_m(j) an den Fehlerkorrektor 27 angelegt, wenn B_g in den Syndromgenerator 23 eingegeben wird.

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Erzeugung des ersten Kanalfehlerzeigers durch logische Einrichtungen

Der Index j des ersten fehlerhaften Kanales kann durch Aufsuchen des niedrigsten Wertes von m und j bestimmt werden, für die die Gleichung 21 gilt. Diesen Wert kann man durch logische Einrichtungen oder Zähler finden. In Tabelle 2 ist die Beziehung zwischen den vertikalen und diagonalen Syndromen in herkömmlicher Bool¹scher Relation gezeigt, die den kleinsten Wert j so bezeichnet, daß

Sv_m = 1 und Sd_m+j = 1

Ein mit Zählern arbeitendes Verfahren wird später in Verbindung mit dem allgemeineren Fall von T+1 Spuren beschrieben.

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TABELLE 2

FEHLERZEIGER UND SYNDROMBEZIEHUNGEN

Jo - Jl =	Sv Sd mm ■ Sv Sd Sd , , m m m+1
J2 -	Sv Sd" SO" , , Sd ,τ m m m+x m+<£
J3 =	Sv Sd Sd , Sd -, Sd m m m+1 m+ Z m+ j
J4 -	Sv ScT S~d , Sd" ·_ Sd τ Sd , m m m+1 jr+δ m+J ni+4
J5 =	m πι m+1 m+2 m+3 m+4
J6 β	Sv Sd Sd Sd Sd Sd πι m m+1 m+2 m+3 m+4
J7 =	Sv Sd Sd Sd Sd Sd
J8 =	Sv Sd Sd Sd nSd ,Sd m m m+1 m+2 m+3 ' m+4

^SdnH-6

^Sdm₊7

Sv wird in Tabelle 2 und an anderer Stelle als m-tes vertikales Paritätsprüfsyndrom und Sd als (m+i) diagonales Paritätsprüfsyndrom benutzt.

Korrektur von drei Kanälen mit Kanalfehlerzeiger

ur Decodierung wurde angenommen, daß Fehler auf höchstens dre fehlerhaft bekannte Kanäle beschränkt sind, die durch die Kanalfehlerzeiger i, j und k identifiziert sind, wobei i die kleinste k die höchste Kanalnummer unter den fehlerhaften Ka-

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nälen zwischen O und T ist. Kanal j ist der verbleibende fehlerhafte Kanal, so daß entweder i< j< k oder j = T+1 ist.

Wenn angenommen wird, daß alle Fehler bis zur Bitposition (m-1) in jedem Kanal korrigiert und die Syndromgleichungen an alle korrigierten Muster angepaßt werden, dann kann gezeigt werden, daß das Fehlermuster in der Position m der fehlerhaften Kanäle bestimmt werden kann aus den Syndromen Sd., Sd _+T__k und Sv_. Die Gleichungen für diese Syndrome können abgeleitet werden aus den Gleichungen (A11), (A12) und (A13). Bei Elimination der den fehlerfreien Kanälen und den korrigierten Mustern bis zu den Positionen (m-1) entsprechenden bekannten Nullfehlermustern lassen sich die Syndromgleichungen neu schreiben als:

^Sdm₊i = ^em^{(i) (A14)}

^Sdm+T-k = ^em^{(k) (Ä15)}

^Svm - ^em^{(i) θ} «*«> ^{Θ e}m^{(k) (A16)}

Die Gleichungen (A14), (A15) und (A16) ergeben die Fehlermuster:

«mW - ^Sdm₊i ^(Ä17)

^em^(k> = ⁸Wk ^{A18)

e_m(j) = Sv_m Θ Sd_m

Die Fehler in den m-ten Positionen können wie folgt korrigiert werden:

^Zm⁽ⁱ⁾ ■ ^Zm^{(i) 9 e}m^{(i) (A20)}

Z_m(j) = Z_m(j) * e_m(j) (A21)

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Z_m (k) = Z_m (k) Φ e_m(k) (A22)

Wenn nur zwei Kanäle fehlerhaft sind, dann kann jedem fehlerfreien Kanal ein Kanalfehlerzeiger zur Verarbeitung nach obigem Algorithmus zugeordnet werden. Das resultierende Fehlernauster für diesen fehlerfreien Kanal muß Null sein. Damit hat man eine weitere Prüfung von Fehlkorrekturen.

Bevor mit der Korrektur in der nächsten Position fortgefahren wird, müssen die durch diese Korrekturen betroffenen Syndrome modifiziert werden (insbesondere diejenigen, die später noch benutzt werden). Die Modifikation ist durch einen Pfeil vom vorher errechneten Wert eines Syndroms (mit seiner Modifikation) zu seinem neuen Wert dargestellt:

^em^{(i) (A23)}

^(A24) (A25)

(A26)

Jetzt kann das obige Korrekturverfahren auf die nächste Bitpo sition angewandt werden, indem man den Wert von m um 1 erhöht

.uftreten und Benutzung von Zeigern

Sdm+k «~	em^k	)	wenn j	<T+1
Sdm+j <-	em(3	),	, wenn	j <T+1
Sdm+T-j ♦"	m	(j)
~Sdm+k Θ
-Sdm+j e
~ Sdm+T-j

eiger können extern abgeleitet oder intern erzeugt werden. Zur Ableitung externer Zeiger ist im allgemeinen eine Form der analogen Abfühlung der Wiedergabebedingung der auf einem Kaial aufgezeichneten Daten erforderlich. Einzelheiten dieser \rt gehen über den Rahmen der vorliegenden Erfindung hinaus, ienn externe Zeiger nicht vorhanden sind, sind nach der Erfin-

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dung auch Einrichtungen zur Erzeugung eines oder mehrerer interner Zeiger für die Fehlerkorrektur, ebenso wie beim Vorhandensein von externen Zeigern vorgesehen.

Es sei angenommen, daß ein Datensatz zur späteren fehlerfreien Wiedergabe auf ein Magnetband geschrieben wird. Wenn das Band gestartet ist und der Datensatz bei m = 0 liegt, kann man annehmen, daß keine Fehler vorliegen und alle Zeiger aus sind. Wenn nach einer bestimmten Zeit in einem der Kanäle ein Fehler auftritt und kein externer Zeiger zur Bezeichnung des fehlerhaften Kanales gesetzt wurde, muß ein erster interner Fehlerzeige zur Indentifizierung des Kanales erzeugt werden.

Wenn der erste interne Zeiger einmal erzeugt ist, müßte er zur Korrektur von Fehlern in dem bezeichneten Kanal solange festgehalten werden, wie die Wiedergabe dauert. Eine solche Zuordnung eines Zeigers kann natürlich die Korrekturkapazität des Systems über Gebühr einschränken. Das gilt besonders, wenn in dem bezeichneten Kanal kein Dauerfehler vorliegt. In einigen Systemen ist es daher vorgesehen, einen Zeiger zu löschen, wenn in einem vorgegebenen Intervall nach dem ersten Erkennen eines Fehlers kein weiterer Fehler auftritt.

In diesem hypothetischen Beispiel ist das Auftreten eines Fehlers in einem Kanal angenommen worden. Die Kanalidentität wird entweder durch einen externen oder einen internen ersten Zeiger festgehalten. Daraus folgt, daß das Erkennen eines ersten fehlerhaften Kanales innerhalb der Korrekturmöglichkeit des ystems liegt. Weiterhin wird der erste Zeiger für die Korrektur von Fehlern in dem bezeichneten Kanal eingeschaltet gehalten. Wenn in einem anderen Kanal ein weiterer Fehler auftritt, cann dies ebenfalls durch einen zweiten Zeiger angezeigt werden ler Zeiger zu einem dritten fehlerhaften Kanal kann jedoch nur xtern erzeugt werden.

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Der erste interne Zeiger wird also eingeschaltet, wenn andere Zeiger fehlen. Ein zweiter interner Zeiger kann intern nur aktiviert werden, wenn ein erster Zeiger existiert. Der zweite interne Zeiger wird also ohne Rücksicht darauf erzeugt, ob der erste Zeiger intern oder extern generiert wird.

Obwohl die internen Zeiger für die zuverlässigsten gehalten werden, können höchstens zwei der drei im System des vorgezogenen Ausführungsbeispieles verfügbaren Zeiger intern erzeugt werden. Auch können zwei interne Zeiger nicht gleichzeitig erzeugt werden, weil der zweite interne Zeiger die Existenz eines ersten bekannten Zeigers als Vorbedingung voraussetzt. Die irzeugung interner Zeiger nutzt also den Vorteil der den Kanal erfassenden diagonalen und der vertikalen Paritätsprüfungen.

Erzeugung der Zeiger für den ersten und zweiten fehlerhaften Kanal

/ienn Zeiger auf fehlerhafte Spuren fehlen, wird angenommen, äaß Fehler auf nur eine Spur beschränkt sind. Diese fehlerhafte Spur kann identifiziert und die Fehler können korrigiert verden.

Sin von Null verschiedenes Muster in der m-ten Position einer Spur wird durch ein von Null verschiedenes Syndrom Sv für

. m

lie vertikale Paritätsprüfung bezeichnet. Wenn angenommen wird, laß dieser Fehler in der Spur mit dem unbekannten Index j liegt and andere Spuren fehlerfrei sind, dann ergibt sich aus den leichungen (A11) und (A12)

^Svm - ^em^(j) - ¹ <^A27>

^Sdin+j ^{= e}m^{(j) β 1}' ^{wenn j} * ^{T+1 (A28)}

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Der Index j ist die kleinste ganze Zahl zwischen O und T, so daß

^Sdm_+j - ^Svm = ^{1 (A29)}

Wenn Sv = 1 und Sd_m+. ist O für alle j von O bis T, dann ist j=T+1.

In Fig. 6a ist ein erster Fehlerzeigergenerator gezeigt, von dem man einen Index eines ersten fehlerhaften Kanales beim Fehlen von anderen Zeigern erhält. Der Generator besteht aus einem Paar Verriegelungen 401 und 407, die einen Abwärts- Ringzähler 405 starten bzw. stoppen. Die Ausgabe des Ringzählers 405 stellt den Zeiger j dar. Die Verriegelungen 401 und 407 sprechen auf die Syndrome S^_m+T und Sv_m an. Wenn Sd_m+T = 1, wird die Verriegelung 401 verriegelt und die Zahl im Zähler 405 = T gesetzt. Für jeden Wechsel in der Bitposition m im Kanal wird der Zählerinhalt um 1 erhöht. Wenn aber im Gegensatz dazu Sv = 1 ist, wird die Verriegelung 407 verriegelt und der Zähler 405 gestoppt. Der Wert im Zähler an dieser Verbindung stellt den Zeiger j dar. Für den Sonderfall, in dem die Verriegelung 407 vor der Verriegelung 401 verriegelt wird, ist der Zählerindex j = T+1.

Das vorgezogene Ausführungsbeispiel des Generators für den zwei ten Fehlerzeiger besteht aus Zählern, die von verschiedenen Syndromen gespeist werden.

In Fig. 6b ist ein zweiter Fehlerzeigergenerator gezeigt, der zum Einsatz kommt, wenn der erste Zeiger auf einen anderen Kanal gerichtet, also auf den Kanal T+1. Der Generator besteht aus ein Paar Ringzählern 4O5 und 406, die entsprechend an den Ausgängen 415 und 417 die Zeiger i und j ausgeben. Die Verriegelung 401 verriegelt den Abwärts-Ringzähler 405 auf den Wert j, während die Verriegelung 407 den Aufwärts-Ringzähler 406 ebenfalls auf dem Wert j verriegelt. Stop- und Leitsignale wer-

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den über eine gemeinsame Bahn an beide Ringzähler gegeben, wenn das UND-Glied 413 durch die Verriegelung beider Verriegelungen betätigt wird. Der Ausgang 427 des UND-Gliedes 411 zeigt das Verriegeln des zweiten Zeigers auf den Wert j = T+1 nur an, wenn gleichzeitig die Ausgänge der Antivalenzglieder 423 und 425 nicht übereinstimmen. In diesem Fall wird durch die Diskrepanz der Eingänge Sv und Sd . auf den Bahnen 75 und 63 zum Antivalenzglied 423 die Verriegelung 401 verriegelt, während bei einer Diskrepanz der Eingänge Sv_m und ^sd _m+m_-t auf der Bahn 71 und 63 zum Antivalenzglied 425 die Verriegelung 4O7 verriegelt.

In Fig. 6c ist ein zweiter Fehlerzeigergenerator gezeigt, der ■zum Einsatz kommt, wenn der erste Fehlerzeigergenerator auf den Kanal T+1 gerichtet ist. Dadurch soll ein zweiter Zeiger i !geschaffen werden, wenn der erste Zeiger j = T+1 gegeben ist. Der Generator besteht aus einem Aufwärts-Ringzähler, der durch die Verriegelung 427 auf 0 gesetzt wird, wenn der Eingang Sd_ gleich 1 ist. Der Zähler wird jeweils um 1 erhöht, wenn m um 1 erhöht wird. Am Anfang wird i auf 0 gesetzt und folgt dann dem Wert des Zählers durch Sd . =1 wird der Zähler gestoppt, wobei die Zahl gleich dem Zeigerindex ist.

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Claims (1)

1. PATENTAN SP RÜCHE

   Einrichtung zur Codierung und Decodierung von Prüfbits in einem "parallelen Vielkanal-Speichersystem mit einem vertikalen Paritätskanal,

   /'.'dadurch gekennzeichnet daß, zwei weitere Paritätsbits zu diagonal über die Kanäle verteilte Datenbits ermittelt werden,

   daß aus der Fehleranzeige mit Hilfe der Syndromfunktion zu den vertikalen Paritätsbits und den sich in der Fehleranzeige schneidenden Syndromfunktionen zu den diagonalen Paritätsbits ein fehlerhaften Kanal aus der Entfernung auf dem Kanal von einer Fehleranzeige bis zur nächsten bestimmt wird.

   2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zwei weiteren Paritätsbits entweder in zwei weiteren Redundanzkanälen oder in einem weiteren Redundanzkanal und in einem in regelmäßigen Abständen quer zur Kanalrichtung aufgezeichneten Prüfbyte, oder aber in zwei in regelmäßigen Abständen quer zur Kanalrichtung aufgezeichneten Prüfbytes gespeichert werden.

   3. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Prüfbitdecodierer (9) eine Kette von über EXCLUSIV-ODER Gliedern (193 bis 205) gekoppelte bistabile Kippschaltungen (FFI bis FF7) aufweist, wobei an den anderen Eingang der EXCLUSIV-ODER Glieder jeweils ein Bitsignal B ..(Q) bis B_mJ^.(7) eines quer zur Kanalrichtung auf gezeichneten Bytes angelegt werden.

   4. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Prüfbitdecodierer (19) die folgenden Einrichtungen aufweist:

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   - einen aus einem Schiebregister aufgebauten Diagonal-Syndromgenerator (23, Fig. 4),

   - einen aus einem Schieberegister aufgebauten Syndromprozessor (24) ,

   - eine vom Syndromprozessor und von einem Zeiger (IO bis 17) gesteuerte Logikeinrichtung (26) zur Erzeugung eine Fehlerkorrektursignales (e (i) ) und

   - einen vom Fehlerkorrektursignal gesteuerten Fehlerkorrigier er (27) ,

   - wobei das Fehlerkorrektursignal und ein weiterer Zeiger

   (J1 bis J7) einer weiteren Logikeinrichtung (22) zugeführt werden, die den Syndromprozessor (24) steuert.

   Einrichtung nach Anspruch 1, gekennzeichnet durch einen Zähler (405, 406, Fig. 6), dessen Startwert auf die niedrigste Kanalnummer eingestellt wird, durch Einrichtungen (401, 4O7) zum Hinauf- oder Herunterzählen des Zählers, wobei diese Einrichtungen von den ermittelten Syndromen gesteuert werden, wobei der Zählwert nach dem Feststellen eines Fehlers mit Hilfe der entfernten diagonalen und vertikalen Syndrome erhöht wird und nach dem Feststellen eines Fehlers mit Hilfe der nahen diagonalen und vertikalen Syndrome erniedrigt wird, derart, daß der Zählwert bis zur nächsten Feststellung eines Fehlers mit Hilfe eines diagonalen und schneidenden vertikalen Syndroms verändert wird und somit nach Stillstand des Zählers der Zählstand eine Zeigerinformation darstellt.

   Einrichtung nach Anspruch 5, dadurch gekennzeichnet, daß von zwei einen Fehler anzeigenden Syndromen, dasjenige ausgewählt wird, daß sich am nächsten zu einem als fehlerhaft bekannten Kanal befindet.

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   7. Einrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der Zählstand als Funktion der Bitpositionsdifferenz zwischen nicht Übereinstimmungen in den Paritätsbits der diagonalen und vertikalen Syndrome verändert wird.

   8. Einrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Parität derjenigen Syndrome umgekehrt wird, die sich in einem Fehler eines als fehlerhaft bekannten Kanals schneiden.

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