JPH07107781B2 - Ｒａｍのアドレス信号発生回路 - Google Patents
Ｒａｍのアドレス信号発生回路Info
- Publication number
- JPH07107781B2 JPH07107781B2 JP61038844A JP3884486A JPH07107781B2 JP H07107781 B2 JPH07107781 B2 JP H07107781B2 JP 61038844 A JP61038844 A JP 61038844A JP 3884486 A JP3884486 A JP 3884486A JP H07107781 B2 JPH07107781 B2 JP H07107781B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- address
- signal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はデータをRAMに一旦メモリした後、誤り訂正符
号の生成あるいは誤り訂正動作を行う場合のRAMのアド
レス信号発生回路に関するものである。
号の生成あるいは誤り訂正動作を行う場合のRAMのアド
レス信号発生回路に関するものである。
従来の技術 ディジタル信号を記録再生する場合、ドロップアウト等
による再生時の誤りを訂正するため、誤り訂正符号を付
加して記録を行うのが一般的である。この誤り訂正符号
の生成あるいは再生時の誤り訂正動作は、データをRAM
に一旦メモリした後行われる。
による再生時の誤りを訂正するため、誤り訂正符号を付
加して記録を行うのが一般的である。この誤り訂正符号
の生成あるいは再生時の誤り訂正動作は、データをRAM
に一旦メモリした後行われる。
以下、VTRの音声信号をディジタル信号に変換して記録
再生を行う場合を例に説明する。第２図に記録信号フォ
ーマットを示すが、音声信号はディジタル信号に変換さ
れた後、１フィールド単位で圧縮され回転ヘッドでテー
プ上に記録される。この時、記録信号は67のブロックに
分割され、それぞれのブロックは同期信号（SYND）、ア
ドレス信号（ADR）、誤り検出信号（EDC）、音声のディ
ジタルデータ（D0〜D23）、２つの誤り訂正信号（ECC1,
ECC2）から構成され、SYNCは２シンボル、ADRとEDCは１
シンボル、データは24シンボル、ECC1とECC2は４シンボ
ルからなる。ADRは各ブロックのアドレスを示し、EDCは
アドレスの誤り検出を行う。ECC1とECC2はデータの誤り
訂正を行うための符号であり、ブロック誤りが生じても
誤り訂正が行えるように、各ブロックのデータから生成
される。
再生を行う場合を例に説明する。第２図に記録信号フォ
ーマットを示すが、音声信号はディジタル信号に変換さ
れた後、１フィールド単位で圧縮され回転ヘッドでテー
プ上に記録される。この時、記録信号は67のブロックに
分割され、それぞれのブロックは同期信号（SYND）、ア
ドレス信号（ADR）、誤り検出信号（EDC）、音声のディ
ジタルデータ（D0〜D23）、２つの誤り訂正信号（ECC1,
ECC2）から構成され、SYNCは２シンボル、ADRとEDCは１
シンボル、データは24シンボル、ECC1とECC2は４シンボ
ルからなる。ADRは各ブロックのアドレスを示し、EDCは
アドレスの誤り検出を行う。ECC1とECC2はデータの誤り
訂正を行うための符号であり、ブロック誤りが生じても
誤り訂正が行えるように、各ブロックのデータから生成
される。
次に誤り訂正符号の生成方法について説明する。第３図
は１ブロックのデータとECC1,ECC2を縦にし、横に67ブ
ロック分並べた図である。ここで縦方向をワードアドレ
ス、横方向をブロックアドレスとすると、ワードアドレ
スは０から31まで、ブロックアドレスは０から66までと
なる。即ち、ワードアドレスに５ビット、ブロックアド
レスに７ビット、計12ビット用いることになり、これを
RAMのアドレスに対応させることにより、誤り訂正符号
の生成を行う。
は１ブロックのデータとECC1,ECC2を縦にし、横に67ブ
ロック分並べた図である。ここで縦方向をワードアドレ
ス、横方向をブロックアドレスとすると、ワードアドレ
スは０から31まで、ブロックアドレスは０から66までと
なる。即ち、ワードアドレスに５ビット、ブロックアド
レスに７ビット、計12ビット用いることになり、これを
RAMのアドレスに対応させることにより、誤り訂正符号
の生成を行う。
ディジタル信号に変換された音声信号は一旦RAMにメモ
リされる。この時RAMのアドレスは、第３図に示すデー
タ部分に相当する。そして、先ずECC1をＡに示す右下が
りの系列でデータ24シンボルから４シンボル、67ブロッ
クについて順次生成し、ECC1の部分に相当するRAMのア
ドレスに書込み、次にECC2をＢに示す左下がりの系列で
データ24シンボル、ECC1の４シンボルから４シンボル、
67ブロックについて順次生成し、ECC2の部分に相当する
RAMのアドレスに書込むことにより誤り訂正符号が生成
される。なお、Ｃに示す右下がりの系列で右端まできた
場合は、次のデータは左端から始まりＤに示す右下がり
の系列となる。左下がり系列についても同様で左端まで
きたら次のデータは右端から始まる。
リされる。この時RAMのアドレスは、第３図に示すデー
タ部分に相当する。そして、先ずECC1をＡに示す右下が
りの系列でデータ24シンボルから４シンボル、67ブロッ
クについて順次生成し、ECC1の部分に相当するRAMのア
ドレスに書込み、次にECC2をＢに示す左下がりの系列で
データ24シンボル、ECC1の４シンボルから４シンボル、
67ブロックについて順次生成し、ECC2の部分に相当する
RAMのアドレスに書込むことにより誤り訂正符号が生成
される。なお、Ｃに示す右下がりの系列で右端まできた
場合は、次のデータは左端から始まりＤに示す右下がり
の系列となる。左下がり系列についても同様で左端まで
きたら次のデータは右端から始まる。
第４図に上記の誤り訂正符号の生成時のRAMのアドレス
信号発生回路のブロック図を示す。21はワードアドレス
を発生するワードアドレス発生カウンタ、22はブロック
アドレスを発生するブロックアドレス発生カウンタであ
る。23はワードアドレス発生カウンタ21からの信号と、
ブロックアドレス発生カウンタ22からの信号により実際
のブロックアドレスを出力するROMである。
信号発生回路のブロック図を示す。21はワードアドレス
を発生するワードアドレス発生カウンタ、22はブロック
アドレスを発生するブロックアドレス発生カウンタであ
る。23はワードアドレス発生カウンタ21からの信号と、
ブロックアドレス発生カウンタ22からの信号により実際
のブロックアドレスを出力するROMである。
ワードアドレス発生カウンタ21はECC1の生成時は28カウ
ント、ECC2の生成時は32カウントでくり返しカウントを
行い、ブロックアドレス発生カウンタ22はワードアドレ
ス発生カウンタ21のくり返し毎に１つカウントアップす
る。第３図のＡに示す右下がりの系列の場合は、ワード
アドレスが１つ増える毎に、ブロックアドレスが１つ増
えるようにRAMのアドレス信号を出力すれば良く、第３
図のＢに示す左下がりの系列の場合は、ワードアドレス
が１つ増える毎に、ブロックアドレスが１つ減るように
RAMのアドレス信号を出力すれば良い。
ント、ECC2の生成時は32カウントでくり返しカウントを
行い、ブロックアドレス発生カウンタ22はワードアドレ
ス発生カウンタ21のくり返し毎に１つカウントアップす
る。第３図のＡに示す右下がりの系列の場合は、ワード
アドレスが１つ増える毎に、ブロックアドレスが１つ増
えるようにRAMのアドレス信号を出力すれば良く、第３
図のＢに示す左下がりの系列の場合は、ワードアドレス
が１つ増える毎に、ブロックアドレスが１つ減るように
RAMのアドレス信号を出力すれば良い。
即ち、ワードアドレスについてはワードアドレス発生カ
ウンタ21の出力信号をそのまま出力し、ブロックアドレ
スについては、ワードアドレス発生カウンタ21の出力と
ブロックアドレス発生カウンタ22の出力と、右下がりか
左下がりかの制御信号ROM23の入力信号とし、あらかじ
めROM23に書込まれている値をブロックアドレスとして
出力する。
ウンタ21の出力信号をそのまま出力し、ブロックアドレ
スについては、ワードアドレス発生カウンタ21の出力と
ブロックアドレス発生カウンタ22の出力と、右下がりか
左下がりかの制御信号ROM23の入力信号とし、あらかじ
めROM23に書込まれている値をブロックアドレスとして
出力する。
発明が解決しようとする問題点 しかしながら上記のようにROMを用いた構成では、IC化
を行う場合にチップ面積が大きくなるなど、IC化に対し
ては不適当な回路構成である。
を行う場合にチップ面積が大きくなるなど、IC化に対し
ては不適当な回路構成である。
本発明はかかる点に鑑み、IC化に適したRAMのアドレス
信号発生回路を提供することを目的とする。
信号発生回路を提供することを目的とする。
問題点を解決するための手段 本発明は、カウンタの出力を反転あるいは非反転とする
切り換え回路と、第１、第２の２つの加算回路と、第１
の加算回路の出力値を所定値と比較する比較回路と、前
記所定値を複数の値より切り替えて出力する切り換え回
路とを備えたRAMのアドレス信号発生回路である。
切り換え回路と、第１、第２の２つの加算回路と、第１
の加算回路の出力値を所定値と比較する比較回路と、前
記所定値を複数の値より切り替えて出力する切り換え回
路とを備えたRAMのアドレス信号発生回路である。
作用 本発明では、第１のカウンタと、前記第１のカウンタの
出力を反転あるいは非反転とする切り換え回路の出力値
と前記第２のカウンタの出力値を第１の加算回路で加算
し、この第１の加算回路の出力値を複数の値より選択さ
れた所定値と比較回路で比較し、前記比較回路の出力信
号により決定される値と前記第１の加算回路の出力値を
加算する第２の加算回路で加算することにより、ブロッ
クアドレスが決定される。
出力を反転あるいは非反転とする切り換え回路の出力値
と前記第２のカウンタの出力値を第１の加算回路で加算
し、この第１の加算回路の出力値を複数の値より選択さ
れた所定値と比較回路で比較し、前記比較回路の出力信
号により決定される値と前記第１の加算回路の出力値を
加算する第２の加算回路で加算することにより、ブロッ
クアドレスが決定される。
実施例 第１図は本発明のRAMのアドレス信号発生回路の一実施
例を示すブロック図である。第１図において、１はワー
ドアドレスを発生するワードアドレス発生カウンタ、２
はブロックアドレスを発生するブロックアドレス発生カ
ウンタである。３はデータ系列を右下がりにするか左下
がりにするかの制御信号の入力端子であり、４はこの制
御信号によりワードアドレス発生カウンタ１からの信号
を反転するかそのままにするか、反転非反転切換回路で
ある。５は反転非反転切換回路４からの信号と、ブロッ
クアドレス発生カウンタ２からの信号を加算する加算回
路である。６は制御信号によりデータ128と66の切換え
を行う切換回路、７はこの切換回路６の出力と加算回路
５の出力との比較回路である。８はデータ66を反転する
反転回路、９は制御信号により反転回路８の出力とデー
タ67の切換えを行う切換回路、10は比較回路７の出力信
号により切換回路９の出力とデータ０の切換えを行う切
換回路である。11は切換回路10の出力と加算回路５の出
力を加算する加算回路である。ここで２つの加算回路は
ともに８ビット入力である。
例を示すブロック図である。第１図において、１はワー
ドアドレスを発生するワードアドレス発生カウンタ、２
はブロックアドレスを発生するブロックアドレス発生カ
ウンタである。３はデータ系列を右下がりにするか左下
がりにするかの制御信号の入力端子であり、４はこの制
御信号によりワードアドレス発生カウンタ１からの信号
を反転するかそのままにするか、反転非反転切換回路で
ある。５は反転非反転切換回路４からの信号と、ブロッ
クアドレス発生カウンタ２からの信号を加算する加算回
路である。６は制御信号によりデータ128と66の切換え
を行う切換回路、７はこの切換回路６の出力と加算回路
５の出力との比較回路である。８はデータ66を反転する
反転回路、９は制御信号により反転回路８の出力とデー
タ67の切換えを行う切換回路、10は比較回路７の出力信
号により切換回路９の出力とデータ０の切換えを行う切
換回路である。11は切換回路10の出力と加算回路５の出
力を加算する加算回路である。ここで２つの加算回路は
ともに８ビット入力である。
以上のように構成された本実施例のRAMのアドレス信号
発生回路について、以下その動作を説明する。まず右下
がりのデータ系列によりECC1を生成する場合であるが、
ワードアドレス発生カウンタ１は28カウントでくり返し
カウントを行い、ブロックアドレス発生カウンタ２は、
ワードアドレス発生カウンタ１の28カウントで１つカウ
ントアップする。ワードアドレス発生カウンタ１の出力
は反転非反転切換回路４をそのまま通り、加算回路５に
入力されブロックアドレス発生カウンタ２の出力と加算
される。一方、切換回路６では、データ66を選択し比較
回路７に出力している。比較回路７ではこのデータ66と
加算回路５の出力値を比較し、加算回路５の出力値が66
以下の場合は、切換回路10でデータ０を選択し加算回路
11に出力する。加算回路11ではこのデータ０と加算回路
５の出力値を加算してブロックアドレスとして出力して
いる。即ち、加算回路５の出力値が66以下の場合はその
ままブロックアドレスとして出力されることになり、第
５図に示すようになる。次に加算回路５の出力値が66を
超えた場合は、比較回路７の出力信号により切換回路10
は切換回路９からの信号を選択する。切換回路９は、デ
ータ66を反転回路８で反転した値を選択しており、加算
回路11では加算回路５の出力値とデータ66を反転した値 255−66＝189 を加算しブロックアドレスとして出力する。これは第３
図のＣに示す場合に相当し、ワードアドレスが14になっ
た場合、加算回路５の出力値はブロックアドレス発生カ
ウンタ２の出力値が53であるから、 53＋14＝67 となり、66を超えている。そこで加算回路11では 67＋189＝256 の計算が行われ、ブロックアドレスは７ビットであり、
８ビット目（128）、９ビット目（256）無視すると、 256−256＝０ となり、ブロックアドレスとしては０が出力され、第６
図に示すように、ワードアドレスが14以降はブロックア
ドレスが０からとなり、第３図のＤに示すようになる。
発生回路について、以下その動作を説明する。まず右下
がりのデータ系列によりECC1を生成する場合であるが、
ワードアドレス発生カウンタ１は28カウントでくり返し
カウントを行い、ブロックアドレス発生カウンタ２は、
ワードアドレス発生カウンタ１の28カウントで１つカウ
ントアップする。ワードアドレス発生カウンタ１の出力
は反転非反転切換回路４をそのまま通り、加算回路５に
入力されブロックアドレス発生カウンタ２の出力と加算
される。一方、切換回路６では、データ66を選択し比較
回路７に出力している。比較回路７ではこのデータ66と
加算回路５の出力値を比較し、加算回路５の出力値が66
以下の場合は、切換回路10でデータ０を選択し加算回路
11に出力する。加算回路11ではこのデータ０と加算回路
５の出力値を加算してブロックアドレスとして出力して
いる。即ち、加算回路５の出力値が66以下の場合はその
ままブロックアドレスとして出力されることになり、第
５図に示すようになる。次に加算回路５の出力値が66を
超えた場合は、比較回路７の出力信号により切換回路10
は切換回路９からの信号を選択する。切換回路９は、デ
ータ66を反転回路８で反転した値を選択しており、加算
回路11では加算回路５の出力値とデータ66を反転した値 255−66＝189 を加算しブロックアドレスとして出力する。これは第３
図のＣに示す場合に相当し、ワードアドレスが14になっ
た場合、加算回路５の出力値はブロックアドレス発生カ
ウンタ２の出力値が53であるから、 53＋14＝67 となり、66を超えている。そこで加算回路11では 67＋189＝256 の計算が行われ、ブロックアドレスは７ビットであり、
８ビット目（128）、９ビット目（256）無視すると、 256−256＝０ となり、ブロックアドレスとしては０が出力され、第６
図に示すように、ワードアドレスが14以降はブロックア
ドレスが０からとなり、第３図のＤに示すようになる。
次に左下がりのデータ系列によりECC2を生成する場合で
あるが、ワードアドレス発生カウンタ１は32カウントで
くり返しカウントを行い、その出力は反転非反転切換回
路４で反転されて加算回路５に入力される。ブロックア
ドレス発生カウンタ２は、ワードアドレス発生カウンタ
１の32カウントで１つカウントアップし、加算回路５に
入力される。この時、ブロックアドレス発生カウンタは
０から66までカウントを行うため、７ビットのデータで
加算回路５に入力され、８ビット目の入力端子および下
位からの桁上げの入力端子52には制御信号によりデータ
１が入力される。その結果、加算回路５では、ワードア
ドレス発生カウンタ１からの信号を反転した値とブロッ
クアドレス発生カウンタ２からの値と、８ビット目と下
位からの桁上げによる値129を加算することになる。例
えば第７図に示すように、ブロックアドレス発生カウン
タ２が66の場合を考えると、ワードアドレス発生カウン
タ１が０の時、反転した値は255となり、加算回路５の
出力は、 255＋66＋129＝450 となる。ただし加算回路５のしつは８ビットで、９ビッ
ト目（256）を無視することにより、 450−256＝194 となる。一方、切換回路６ではデータ128を選択し比較
回路７に出力している。比較回路７ではこのデータ128
と加算回路５の出力値を比較し、加算回路５の出力値が
128以上の場合は、切換回路10でデータ０を選択し加算
回路11に出力する。加算回路11ではこのデータ０と加算
回路５の出力値を加算してブロックアドレスとして出力
している。即ち、加算回路５の出力値が128以上の場合
はそのままブロックアドレスとして出力されることにな
る。ただし、ブロックアドレスは７ビットであり、８ビ
ット目（128）は無視されるため、上記の場合は、 194−128＝66 がブロックアドレスとなり、第７図に示すようになる。
あるが、ワードアドレス発生カウンタ１は32カウントで
くり返しカウントを行い、その出力は反転非反転切換回
路４で反転されて加算回路５に入力される。ブロックア
ドレス発生カウンタ２は、ワードアドレス発生カウンタ
１の32カウントで１つカウントアップし、加算回路５に
入力される。この時、ブロックアドレス発生カウンタは
０から66までカウントを行うため、７ビットのデータで
加算回路５に入力され、８ビット目の入力端子および下
位からの桁上げの入力端子52には制御信号によりデータ
１が入力される。その結果、加算回路５では、ワードア
ドレス発生カウンタ１からの信号を反転した値とブロッ
クアドレス発生カウンタ２からの値と、８ビット目と下
位からの桁上げによる値129を加算することになる。例
えば第７図に示すように、ブロックアドレス発生カウン
タ２が66の場合を考えると、ワードアドレス発生カウン
タ１が０の時、反転した値は255となり、加算回路５の
出力は、 255＋66＋129＝450 となる。ただし加算回路５のしつは８ビットで、９ビッ
ト目（256）を無視することにより、 450−256＝194 となる。一方、切換回路６ではデータ128を選択し比較
回路７に出力している。比較回路７ではこのデータ128
と加算回路５の出力値を比較し、加算回路５の出力値が
128以上の場合は、切換回路10でデータ０を選択し加算
回路11に出力する。加算回路11ではこのデータ０と加算
回路５の出力値を加算してブロックアドレスとして出力
している。即ち、加算回路５の出力値が128以上の場合
はそのままブロックアドレスとして出力されることにな
る。ただし、ブロックアドレスは７ビットであり、８ビ
ット目（128）は無視されるため、上記の場合は、 194−128＝66 がブロックアドレスとなり、第７図に示すようになる。
次に加算回路５の出力値が128より小さい場合である
が、比較回路７の出力信号により切換回路10は切換回路
９からの信号を選択する。切換回路９はデータ67を選択
しており加算回路11では加算回路５の出力値とデータ67
を加算しブロックアドレスとして出力する。例えばブロ
ックアドレス発生カウンタ２の出力値が２の場合、ワー
ドアドレス発生カウンタ１の出力値が３の時、反転した
値は、 255−３＝252 となり、加算回路５の出力値は、 252＋２＋129＝383 そして、９ビット目（256）を無視すると、 383−256＝127 となり、128より小さい値となる。
が、比較回路７の出力信号により切換回路10は切換回路
９からの信号を選択する。切換回路９はデータ67を選択
しており加算回路11では加算回路５の出力値とデータ67
を加算しブロックアドレスとして出力する。例えばブロ
ックアドレス発生カウンタ２の出力値が２の場合、ワー
ドアドレス発生カウンタ１の出力値が３の時、反転した
値は、 255−３＝252 となり、加算回路５の出力値は、 252＋２＋129＝383 そして、９ビット目（256）を無視すると、 383−256＝127 となり、128より小さい値となる。
その結果、加算回路11では 127＋67＝194 の加算が行われ、８ビット目（128）を無視し、 194−128＝66 となり、ブロックアドレスとしては66が出力され、第８
図に示すようになる。即ち、左下がりで左端までくると
次のデータからは右端から始まるわけである。
図に示すようになる。即ち、左下がりで左端までくると
次のデータからは右端から始まるわけである。
以上、誤り訂正符号を生成する場合について説明を行っ
たが、誤り訂正動作を行う場合についても同様にRAMの
アドレス信号を発生し、データの訂正を行うことができ
る。
たが、誤り訂正動作を行う場合についても同様にRAMの
アドレス信号を発生し、データの訂正を行うことができ
る。
また、本実施例ではデータ系列のブロックアドレスの間
隔が１であったが、ワードアドレス発生カウンタ１の出
力をｎ倍にして反転非反転回路４に入力することによ
り、ブロックアドレスの間隔をｎにすることも可能であ
る。
隔が１であったが、ワードアドレス発生カウンタ１の出
力をｎ倍にして反転非反転回路４に入力することによ
り、ブロックアドレスの間隔をｎにすることも可能であ
る。
発明の効果 以上説明したように、本発明によれば、カウンタの出力
を反転あるいは非反転とする切り換え回路と、第１、第
２の２つの加算回路と、第１の加算回路の出力値を所定
値と比較する比較回路と、前記所定値を複数の値より切
り替えて出力する切り換え回路という簡単な回路構成で
RAMのアドレス信号を発生することができ、また右下が
り、左下がりの複数のデータ系列にも対応することがで
き、IC化にあたりその実用的効果は大きい。
を反転あるいは非反転とする切り換え回路と、第１、第
２の２つの加算回路と、第１の加算回路の出力値を所定
値と比較する比較回路と、前記所定値を複数の値より切
り替えて出力する切り換え回路という簡単な回路構成で
RAMのアドレス信号を発生することができ、また右下が
り、左下がりの複数のデータ系列にも対応することがで
き、IC化にあたりその実用的効果は大きい。
第１図は本発明における一実施例のRAMのアドレス信号
発生回路のブロック図、第２図はディジタル信号の記録
信号フォーマット図、第３図は誤り訂正符号の生成方法
の説明図、第４図は従来のRAMのアドレス信号発生回路
のブロック図、第５図，第６図はECC1を生成する時のア
ドレスの説明図、第７図，第８図はECC2を生成する時の
アドレスの説明図である。 １……ワードアドレス発生カウンタ、２……ブロックア
ドレス発生カウンタ、４……反転非反転切換回路、5,11
……加算回路、6,9,10……切換回路、７……比較回路、
８……反転回路。
発生回路のブロック図、第２図はディジタル信号の記録
信号フォーマット図、第３図は誤り訂正符号の生成方法
の説明図、第４図は従来のRAMのアドレス信号発生回路
のブロック図、第５図，第６図はECC1を生成する時のア
ドレスの説明図、第７図，第８図はECC2を生成する時の
アドレスの説明図である。 １……ワードアドレス発生カウンタ、２……ブロックア
ドレス発生カウンタ、４……反転非反転切換回路、5,11
……加算回路、6,9,10……切換回路、７……比較回路、
８……反転回路。
Claims (1)
- 【請求項１】第１、第２のカウンタと、生成するアドレ
ス信号の系列に応じて前記第１のカウンタの出力を反転
あるいは非反転とする第１の切り替え回路と、前記切り
替え回路の出力値と前記第２のカウンタの出力値を加算
する第１の加算回路と、この第１の加算回路の出力値を
所定値と比較する比較回路と、生成するアドレス信号の
系列に応じて前記所定値を複数の値より切り替えて出力
する第２の切り替え回路と、前記比較回路の比較結果に
より所定値を複数の値より切り替えて出力する第３の切
り替え回路と、前記第３の切り替え回路に入力される所
定値を、生成するアドレス信号の系列に応じて切り替え
る第４の切り替え回路と、前記第３の切り替え回路の出
力値と前記第１の加算回路の出力値を加算する第２の加
算回路とを備え、前記第１のカウンタの出力と前記第２
の加算回路の出力をRAMのアドレス信号として出力する
事を特徴とするRAMのアドレス信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61038844A JPH07107781B2 (ja) | 1986-02-24 | 1986-02-24 | Ｒａｍのアドレス信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61038844A JPH07107781B2 (ja) | 1986-02-24 | 1986-02-24 | Ｒａｍのアドレス信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62196750A JPS62196750A (ja) | 1987-08-31 |
| JPH07107781B2 true JPH07107781B2 (ja) | 1995-11-15 |
Family
ID=12536504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61038844A Expired - Lifetime JPH07107781B2 (ja) | 1986-02-24 | 1986-02-24 | Ｒａｍのアドレス信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107781B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54118748A (en) * | 1978-03-07 | 1979-09-14 | Ibm | Error channel correcting device |
| JPS57191816A (en) * | 1981-05-19 | 1982-11-25 | Akai Electric Co Ltd | Interleaving circuit of pcm device |
-
1986
- 1986-02-24 JP JP61038844A patent/JPH07107781B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62196750A (ja) | 1987-08-31 |
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