DE1293188B

DE1293188B - Schaltungsanordnung zur UEbertragung von Pruefinformationen mit vorbestimmter Paritaet in Datenverarbeitungsanlagen

Info

Publication number: DE1293188B
Application number: DEI31594A
Authority: DE
Inventors: Crockett Peter Noyes; Hackl Frank Joseph; Stafford Thomas Sanderson
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1965-08-23
Filing date: 1966-08-22
Publication date: 1969-04-24
Also published as: US3465132A; FR1489276A; GB1097909A

Description

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Die Erfindung betrifft eine Schaltungsanordnung Datenverarbeitungsanlage eingegeben. Nun kommt zur Übertragung von Prüf informationen mit vorbe- es aber häufig vor, daß zur Feststellung eines internen stimmter Parität, insbesondere zwischen dem Haupt- Fehlers eine Fehlerprüfinformation mit vorbestimmter speicher und den in- bz^-v externen Einheiten einer falscher Parität eingegeben werden muß. Dies würde Datenverarbeitungsanlage über Datenübertragungs- 5 bei den bekannten Paritätsprüfschaltungen dazu kanäle mit zugeordneter Paritätsprüfschaltung, die führen, daß ein nicht erwünschtes Fehlersignal erbei falscher Parität ein Alarmzeichen abgibt. zeugt würde, das Alarm gibt und die Datenverarbei-Um Datenverarbeitungsanlagen überhaupt sinn- tungsanlage unerwünscht anhalten würde. Es scheint voll anwenden zu können, sind in den wichtigsten zunächst so, daß es technisch und programmierungs-Datenübertragungswegen und Schaltungen der Daten- io mäßig das einfachste wäre, wenn man bei der Überverarbeitungsanlage Schaltungen zur automatischen tragung eines Fehlerprüfprogramms mit Prüfinforma-Fehlererkennung angeordnet. Wenn ein Fehler auftritt, tionen, die eine vorbestimmte unrichtige Parität auf^ spricht eine Kontrollschaltung an und zeigt den weisen, das Fehlersignal unterdrücken würde. Es ist Fehler an oder korrigiert ihn sogar. Ein solches jedoch leicht einzusehen, daß dadurch schon bei der Kontrollsignal kann beispielsweise kennzeichnen, ob 15 Eingabe des Fehlerprüfprogramms Fehler entstehen die Binärquersumme eines binärverschlüsselten Zei- könnten und somit die Sicherheit der gesamten Anlage chens, d. h. beispielsweise die Summe der Binäreinsen, unzulässig herabgesetzt würde,
gerade oder ungerade ist (Paritätskontrolle). Diese Der Erfindung liegt deshalb die Aufgabe zugrunde, Kontrolle wird vor oder nach der Verarbeitung bzw. eine Schaltung mit geringem technischem Aufwand der Übertragung von Informationen vorgenommen. 20 zu schaffen, die das Eingeben von Informationen mit Die Gleichheit der beiden Ergebnisse wird überwacht, vorherbestimmter richtiger bzw. unrichtiger Parität wodurch festgestellt wird, ob die Anzahl der Binär- in einen Speicher über die vorhandenen, mit Paritätseinsen und die Anzahl der Binärnullen erhalten ge- prüfschaltungen abgesicherten Datenübertragungsblieben sind, d. h. also, ob das Zeichen noch voll- wege ermöglicht, ohne daß ein Alarmsignal ausgelöst ständig ist. Da der technische Aufwand dieser Paritäts- 25 wird und ohne daß die Fehlerüberprüfung der einkontrolle sehr hoch liegt, wurden zahlreiche Vor- gegebenen Daten unterdrückt wird,
schlage zur Verbesserung der Wirtschaftlichkeit dieser Die erfindungsgemäße Lösung der Aufgabe besteht Schaltungen vorgeschlagen. So wurde z. B. durch die nun darin, daß einer Prüfinformation abgebenden deutsche Auslegeschrift 1194 608 eine Paritätsschal- Quelle ein mit an sich bekannter Paritätsprüfschaltung tung für eine digitale Datenverarbeitungsanlage be- 30 ausgerüsteter Übertragungskanal zugeordnet ist, der kannt, in der ein eine Anzahl Bits enthaltendes Wort über eine logische Verknüpfungsschaltung, die außerüber mindestens einen- Übertragungskanal parallel dem das mit richtiger Parität in den Speicher eingeübertragen wird, mit einem Gatter, dessen Ausgangs- schriebene und während der Übertragung des zweiten signal eine Anzeige liefert, ob ein Wort eine gerade Wortes wiedergelesene Wort zur Verknüpfung zu einem oder ungerade Anzahl -von Bits des Binärwertes 1 35 dritten Prüfinformationswort mit vorbestimmter richenthält, die charakterisiert ist durch eine Gatter- tiger oder nicht richtiger Parität über die Ausgangsanordnung, der alle in das Ausgangssignal eingehen- leitungen des Speichers zugeführt bekommt, mit dem den Bits zugeführt sind, und die die Erzeugung des Eingang des Speichers verbunden ist.
Ausgangssignals verhindert, solange noch eines der Die Erfindung wird nun an Hand eines in den in das Ausgangssignal eingehenden Bits fehlt. In der 40 Zeichnungen dargestellten Ausführungsbeispiel näher deutschen Auslegeschrift 1204 432 ist eine weitere erklärt. In den Zeichnungen bedeutet
Paritätsschaltung für Digitalrechner mit einem ersten Fig. 1 einen Teil einer Datenverarbeitungsanlage Paritätsgenerator, der auf sämtliche Bits eines Wortes mit Hauptspeicher und damit in Verbindung stehenden anspricht und eine Anzeige liefert, vorgeschlagen Aus- und Eingabekanälen, bei dem die Erfindung worden, der gekennzeichnet ist durch einen zweiten 45 angewendet ist,

Paritätsgenerator zur Erzeugung einer Paritätsanzeige F i g. 2 eine vorteilhafte Ausführung der Steueraus einer Gruppe von Bits, die kleiner ist als das schaltung, die alle erforderlichen Steuersignale in der ganze Wort. In der deutschen Patentschrift 1169 702 richtigen Reihenfolge erzeugt,
ist noch eine Schaltungsanordnung beschrieben, die Fig. 3 ein Prinzipschaltbild einer erfindungsgezur Ermittlung des Vollständigkeitssignals bei einer 50 mäßen Schaltung und

Übertragung oder Verarbeitung von im Dreiexzeßeode Fi g. 4 die Prinzipschaltung eines Registers, das

binärverschlüsselten Dezimalziffern oder durch solche direkt zur Verknüpfung von zwei Informations-

dargestellten Informationen dient, die dadurch charak- Wörtern mit vorgegebener Parität für einen dritten

terisiert ist, daß mittels einer Gatterschaltung auf die mit vorbestimmter richtiger bzw. unrichtiger Parität

für die mit gerader bzw. ungerader Anzahl von Binär- 55 erfindungsgemäß verwendet wird,

einsen hinreichenden Kombinationen von jeweils F i g. 1 zeigt eine Informationsquelle 1, eine zentrale

nur zwei oder drei binären Informationselementen Verarbeitungseinheit, sowie Fehlersuchprüfprogamm-

der verschlüsselten Ziffer geprüft wird. Diese be- (FLT)-Ladesteuerungen 3. Die zentrale Verarbeitungs-

schriebenen Schaltungsanordnungen geben also alle einheit (nachstehend mit CPU abgekürzt) enthält

bei einem auftretenden Fehler innerhalb eines Zeichens 60 einen Hauptspeicher 4, Rechenschaltungen (nicht ge-

ein Kontrollsignal, das einen Fehler anzeigt, ab. In zeigt) und interne Prüf Steuerschaltungen (ebenfalls

modernen Datenverarbeitungsanlagen werden jedoch nicht gezeigt), die zum Feststellen und Suchen von

auch Fehler der internen Verarbeitungs- und Steuer- Fehlern verwendet werden.

einheiten sowie der externen Einheiten durch söge- Durch eine Hauptdatensammelleitung 5 werden nannte Fehlerprüfprogramme festgestellt. Diese Fehler- 65 Daten in der CPU in Umlauf gesetzt. Die auf dieser

Prüfprogramme werden von einer externen Quelle Sammelleitung übertragenen Informationen sind in

in den Hauptspeicher oder in einen Festwertspeicher parallelen Worteinheiten zu 36 Bits angeordnet. Diese

durch die vorhandenen Übertragungskanäle der Einheiten umfassen jeweils eine erste Gruppe von

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4 Bits, die gewöhnlich als umlaufende Paritätsprüfbits Es sei nun an Hand von F i g. 1 angenommen, verwendet werden, und eine zweite Gruppe von 32 Bits, daß ein Fehlersuchprüfprogramm (FLT) aus einer die die umlaufenden Informationen darstellen und externen Quelle, wie z. B. der Quelle 1, in den Hauptein vorherbestimmtes Paritätsverhältnis zu den 4 Bits speicher 4 geladen werden soll. Da die normalen bei in der ersten Gruppe aufweisen. Während der Ver- 5 11 angedeuteten Eingabe-Kanäle durch ein komplexes arbeitungsvorgänge innerhalb der CPU werden In- Netzwerk von Eingabe-Ausgabe-Steuerungen, die formationswörter von der Datensammelleitung 5 aus symbolisch bei 52 angedeutet sind, gesteuert werden, in den Hauptspeicher über einen Schaltungsweg 6, müssen, bevor ein solches Programm über einen eine erste Gruppe von Eingängen von Oder-Schal- Abschnitt des Kanals 11 in den Hauptspeicher 4 tungen 7 und ein Register 8 übertragen. Das Re- io übertragen werden kann, alle Steuerungen 52 oder gister 8 ist 36stufig und wird als Puffer-Eingabe- doch mindestens diejenigen Steuerelemente, die den Ausgabe-Register des Hauptspeichers verwendet. In der ausgewählten Abschnitt des Kanals 11 beeinflussen, umgekehrten Richtung werden gespeicherte Informa- geprüft werden, damit die das Register 8 erreichenden tionen aus dem Hauptspeicher zum Register 8 über die Informationen dieselben wie die von der Quelle 1 Oder-Schaltungen 7 und aus dem Register 8 zur Sam- 15 gelieferten sind,
melleitung 5 über den Schaltungsweg 10 übertragen. Gemäß der Erfindung wird eine solche ausgedehnte

Zum Hauptspeicher 4 können Informationen von Vorprüfung des normalen Komplexes von Eingabe-

außerhalb der CPU liegenden Quellen über jeden von Ausgabe-Steuerungen und der Übertragungsweise

mehreren schematisch bei 11 dargestellten Eingangs- wesentlich vereinfacht, indem ein zusätzlicher FLT-

Kanälen, die erste Gruppe von Eingängsn der Oder- 20 Ladekanal 51 mit zugeordneten speziellen FLT-Lade-

Schaltungen 7 und das Register 8 übertragen werden. Steuerschaltungen 3 vorgesehen wird. Über diesen

Die Eingangs-Kanäle 11 können aus einem Komplex Kanal 51 können FLT-Programme zwischen einer

von Kanalverbindungssystemen bestehen, wovon jedes Quelle 1 und dem Register 8 durch eine relativ ein-

imstande ist, selbständig Informationen zwischen fache Folge von Operationen übertragen werden,

mehreren Eingabe-Ausgabe-Stationen und einer Kop- 25 Gemäß F i g. 1 steuern die FLT-Ladesteuerschal-

peleinheit der CPU auf asynchroner Basis bezüglich tungen 3 die Bewegung von Programm- oder anderen

der Zeitsteuerung der internen CPU-Vorgänge zu Informationen zwischen einer Informationsquelle 1

übertragen. und dem Hauptspeicher 4 über den Kanal 51. Die

Die Paritätsprüfschaltungen, die innerhalb der CPU durch die Steuerschaltungen 3 ausgeführten Steuervorhanden sind, sind herkömmlich aufgebaut und 30 funktionen sind durch die gestrichelten Linien 61 haben abgesehen von der Prüfschaltung 12 nichts bis 69 angedeutet.

mit der Wirkungsweise der Erfindung zu tun. Daher Gewöhnlich sind die Steuerschaltungen 3 nicht

wird die innere Organisation der Prüfschaltungen im Ladezustand. Soll ein FLT-Programm in den

hier nicht beschrieben. Hauptspeicher 4 geladen werden, um nachher von

Bevor nun die erfindungsgemäße Wechselwirkung 35 der CPU zur Fehlersuche verwendet zu werden, vor-

zwischen der FLT-Ladesteuerschaltung 3 und der ausgesetzt, der Fehler liegt nicht im Kanal 51, werden

CPU betrachtet wird, sei zunächst die Wirkungs- die Steuerschaltungen 3 durch ein Signal am Eingang

weise des Hauptspeichers 4 beschrieben. Dabei ist 80 in einen Ladezustand gebracht. Nach Abschluß

folgendes von Bedeutung: Der Hauptspeicher 4 ist der FLT-Ladeoperation können die Steuerschaltungen 3

hier eine Magnetkernspeichermatrix mit wahlfreiem 40 durch Erregung der Leitung 81, z. B. durch Umlegen

Zugriff. Im Hauptspeicher 4 werden aus je 36 Bits eines Schalters, wieder in den Ruhezustand gebracht

bestehende Informationseinheiten an bestimmten werden. Vor Beginn einer FLT-Ladeoperation wird

Adressenorten gespeichert, die durch in einem Speicher- im Speicheradressenregister 20 in der CPU ein erstes

adressenregister 20 enthaltene Informationen wahlfrei Adressenwort gespeichert.

zur Verfügung stehen. Der Hauptspeicher 4 enthält 45 Informationen, die aus der Quelle 1 über den interne Steuerungen, wodurch Daten zwischen ihm Kanal 51 gelangen, werden dem Register 8 über eine und dem Register 8 durch im Speicheradressenregister dritte Gruppe von Eingängen der Oder-Schaltungen 7 20 angegebene interne Speicheradressen und nach sowie den Paritätsprüfschaltungen 12 zugeführt. Diese einem vorherbestimmten zyklischen Zeitplan weiter- erzeugen während der FLT-Ladeoperation eine Alarmgeleitet werden. Für jede Übertragung liefern die 50 anzeige, wenn ihnen FLT-Informationswörter mit CPU-Reihenfolgesteuerungen normalerweise zwei dis- ungültiger Parität zugeführt werden, und es würde krete Signale. Das Startsignal veranlaßt den Haupt- stets von den Paritätsprüfschaltungen 12 eine Alarmspeicher 4, einen Übertragungsumlauf einzuleiten, anzeige auf der zu den Steuerschaltungen 3 verlaufen- und das andere Signal wählt die Übertragungsrichtung den Leitung 64 erzeugt. Ein solcher Alarm wäre dann aus. Falls die Informationen aus einer der außerhalb 55 jedoch nutzlos für eine Unterscheidung zwischen einer des Hauptspeichers 4 liegenden Quelle 11 in den absichtlichen ungültigen Konfiguration und einer Hauptspeicher 4 zu übertragen sind, wird die Aktion solchen, die auf einem Übertragungsfehler im Kanal 51 des Hauptspeichers 4 als Speicherumlauf bezeichnet, beruht. Daher könnte die Behandlung der Informa- und ein dies besagendes Richtungsauswählsignal wird tionen im Kanal 51 nicht geprüft werden, und es von den CPU-Reihenfolgesteuerungen zum Haupt- 60 wäre nötig, die Alarmanzeige zu unterdrücken. Dies speicher 4 gesendet. Eine Übertragung in umgekehrter ist unerwünscht, da es den FLT-Ladevorgang kompli-Richtung, also aus dem Hauptspeicher 4 über das ziert, während ein wichtiges Element der Zuverlässig-Register 8 zur Sammelleitung 5, wird als Entnahme- keit geopfert wird. Wenn daher im »FLT-Lade-Zuumlauf bezeichnet, und ein entsprechendes Auswähl- stand« gearbeitet wird, sind die Steuerschaltungen 3 signal dafür wird ebenfalls von den CPU-Steuerungen 65 so eingerichtet, daß sie es der Paritätsprüfschaltung 12 zum Hauptspeicher 4 gesendet. gestatten, als gewöhnliche Paritätsprüfschaltung zu

Die Vorgänge innerhalb der CPU werden durch funktionieren, während gleichzeitig der Inhalt des

Taktsignale auf bekannte Art und Weise gesteuert. Registers 8 in vorherbestimmter Weise so manipuliert

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wird, daß gewünschte Wörter vorherbestimmter In- verschieden sind, C₃₂, C₃₃, C₃₄ und C₃₅ willkürliche formationen aus dem Hauptspeicher 4 gelesen werden. Werte unabhängig von den Paritätswerten der Bytes Einige dieser Wörter können vorherbestimmt falsche des Wortes C, die den Bytes von A bzw. B entsprechen, Paritätsbedingungen aufweisen. Diese konnten nicht annehmen können, durch die Prüfschaltung 12 gelangen, ohne einen Alarm 5 Zum Beispiel sei angenommen, daß: hervorzurufen, aber die zur Bildung der gewünschten _

Wörter bei Nichtbestehen eines Übertragungsfehler <ί^ο ~

verwendeten Wörter veranlassen stets die Paritäts- ^⁰ ~~

prüfschaltung 12, eine gültige Paritätsprüfanzeige Damit A und B übertragen und als korrekt beabzugeben, ίο stätigt werden, müssen die Werte der zugeordneten

Dieser Effekt wird dadurch erreicht, daß Paare Paritätsbits a_3S bzw. b₃₂ beide gleich 1 sein, da A₀ von digitalen Wörtern, die jedes, wenn sie nicht falsch und B₀ jedes eine ungerade Parität hat. behandelt werden, eine sogenannte gültige Parität Jedoch hat C₀ (= A₀ + B₀ — 11111111) eine gerade

aufweisen, über den Kanal 51 geschickt werden und Parität, und die Parität von C₂₃ ist ungerade, da die Wörter jedes Paares am Ausgangsende des Kanals 15 _{c = a} _i_£ _ ^

kombiniert werden. Die Kombinationswirkung wird ^{32 32 32}

erreicht durch das Mischen entsprechender einzelner ist. Die kombinierte Parität von C₀ und C₃₂ ist also Bits der Wörter jedes Wortpaares in den in das ungerade, d. h., es besteht keine. Register 8 führenden Oder-Schaltungen 7. Ein ein- Dies Beispiel läßt sich leicht erweitern, um zu

zelner Adressenort wird im Hauptspeicher 4 aus- 20 zeigen, daß jedes Schema von Bits C mit Ausnahme gewählt, während beide Wörter des Paares übertragen eines aus lauter Nullen bestehenden Schemas am werden — z. B. durch zweimalige Betätigung des Ende des Kanals 51 aufgebaut werden kann, wenn Registers 8 mit derselben Adresseninformation — entsprechend ausgewählte Wörter A und B im Regi- und durch Abwechseln zwischen einer »Speichern«- ster 8 gemischt werden.

und einer gemischten »Speichern-Entnahme«-Routine 25 Die Oder-Verknüpfung von zwei aufeinanderinnerhalb des Hauptspeichers 4. Nachfolgend wird folgenden Wörtern A und B zur Bildung des willein Beispiel angegeben. kürlichen Schemas C, wie es oben definiert ist, wird Zwei nacheinander übertragene 36-Bit-Wörter im einzelnen erläutert. Paare aufeinanderfolgender binärer Informationen A und B werden wie folgt Informationswörter A, B, die jedes während zweier definiert: 30 aufeinanderfolgender Umläufe des Hauptspeichers 4 A = Ci₀O₁ ... a_3S aus der Quelle 1 übertragen werden, werden als ein- b Z zelne Informationseinheiten C behandelt, wenn die

Steuerschaltungen 3 im »FLT-Ladebetrieb« betrieben werden. Das erste Wort jedes Paares wird während 35 eines Speicherumlaufs des Hauptspeichers 4 und das zweite Wort des Paares während eines gemischten Speichern-Entnehmen-Umlaufs des Hauptspeichers 4 übertragen. Wenn das erste Wort A in der Quelle 1 zur Verfügung gestellt wird und der Hauptspeicher 4 40 sich in einem zum Empfang eines Wortes geeigneten Zustand befindet, steuert ein Signal auf den Leitungen 61 die Steuerschaltungen 3, so daß sie einen Speicherumlauf des Hauptspeichers 4 über die Steuerverbindung 67 einleiten. Dadurch wird der Haupt-45 speicher 4 veranlaßt, seine vier Phasen zu durchlaufen. Wie schon erläutert, ist das Adressenregister 20 in einen Anfangszustand gebracht worden, welcher Es sei angenommen, daß a₃₂, a₃₃, a_Si und a₃₅ über- einen ersten FLT-Ladeadressenort im Hauptspeicher tragene Paritätsbits sind, die die Bytes A₀, A₁, A₂ darstellt. Diese Adresse wird durch die Steuerverbzw. A₃ betreffen und. sie begleiten, und daß b₃₂, b_3S, 50 bindung 68 zum Register 20 übertragen. Dann wird O₃₄ und b₃₅ übertragene Paritätsbits für die Bytes B₀, das Wort A auf dem Ladekanal 51 zum Register 8 B₁, B₂ bzw. B₃ sind. Weiter sei angenommen, daß ein übertragen, während die Abfühlverstärkerausgänge übertragenes Byte als eine Parität aufweisend ange- des Hauptspeichers 4 gesperrt werden. Da das Resehen wird, wenn die durch das Byte und dessen gister 8 am Abschluß jedes Hauptspeicherumlaufs Paritätsbit definierte Gruppe eine gerade Parität hat, 55 auf lauter Nullen zurückgestellt wird, entspricht am und daß sonst die Parität »Stimmt nicht« angezeigt Ende der Übertragung der Inhalt des Registers 8 wird. dem Wort A. Während des Hauptspeicherumlaufs

C sei das Informationswort, das durch Oder-Ver- wird also das Wort A zu dem durch den Inhalt des knüpfung entsprechender Bits von A und B erzeugt Registers 8 bezeichneten internen Hauptspeicherwird: 60 Adressenort übertragen. Während der letzten Phase C — C₀C₁ ... c₃₅ des Hauptspeicherumlaufs wird ein Signal über die Cj — üj+bj (J' = 0 bis 35) Steuerstatusleitungen 62 gesendet und zeigt der

Quelle 1 an, daß das CPU-Speichersystem bereit ist,

Wie man sieht, sind, wenn A und B identisch sind, das zweite Wort B des FLT-Paares AB aufzunehmen, auch A und C identisch, da: 65 und das Register 8 wird zurückgestellt.

c = a-4-b = a +a = α Wenn das Wort B zur Verfügung steht, liefert die

^{1 } } s} Quelle 1 wieder ein Signal über die Statusleitungen 61,

Es kann jedoch gezeigt werden, daß, wenn A und B und die Steuerschaltungen 3 leiten den zweiten Umlauf

	*b_ob_x ..*	• b₃₅	*b₀ ..*	*.b₇*
Die Byteunterteilung	*A₀, A₁,*	A₂, A₃ von A werden	*b_a ..*	*■b_ls*
wie folgt definiert:			*b_ie..*
*A₀ =*	■■ U₁ ..	. U₁	*b₂₅ ..*	*• b₃₁*
*A₁ =*
*A₂ =*	*■- a₁₆ ..*	*■ ^au*
*A₃ =*	^: «25 · ■	■ «31
Die entsprechenden	Byteunterteilungen von B
werden entsprechend definiert:
*B₀ =*
B₁ =
B₂ =
*B₃ =*

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des Hauptspeichers 4 ein, also den gemischten zeitgeber- und Verteilerschaltungen 118. Die Zu-

Speichern-Entnehmen-Umlauf. Ia diesem Umlauf sammenführschaltung 116 reagiert entweder auf einen

wird wieder das Speieheradressenregister. 20 auf den Eingang 120 oder auf die kombinierten Zustände der

obengenannten einleitenden Adressenzustand einge- Leitungen 114,121,122,123 und 124. Die Leitung 122

stellt, wenn die Steuerverbindung 68 erregt wird. entspricht der Paritätsprüfalarmleitung 64 von F i g. 1

Daher wird wieder die vorher ausgewählte Adresse und Leitung 123 der Quellenzustandsleitung 61 von

im Hauptspeicher 4 durch das Speicheradressen- Fig. 1. Leitung 121 führt die FLT-Ladebetrieb-

register 20 ausgewählt. Steueranzeige aus dem Betriebsart-Flip-Flop 110,

In diesem gemischten Speichern-Entnehmen-Um- und Leitung 124 entspricht der Hauptspeicher-Statuslauf wird nicht nur das Wort B des Paares A, B zu io leitung 66 von F i g. 1.

den das Register 8 speisenden Oder-Schaltungen 7 Wenn diese auf Signale auf den Leitungen 114,121, übertragen, sondern auch die Ziffern des vorher 122, 123 und 124 ansprechen, setzen die Schaltungen gespeicherten Wortes A, die jetzt an den Ausgängen 116 die Kombination von Eingangssignalzuständen des Hauptspeichers 4 erscheinen, können durch die- wahlweise in Ausgangssignale auf Leitungsgruppen selben Qder-Schaltungen 7 hindurchgelangen. Daher 15 126 und 128 um. Diese Signale bezeichnen den nächwerden entsprechende Bits der Wörter A und B im sten Steuerzustand in der Reihenfolge als Funktion Register 8 kombiniert und bilden ein drittes Wort C, eines oder mehrerer Faktoren, wie des gegenwärtigen dessen Paritätszustand, wenn keine falsche Behänd- Steuerzustandes, der Verfügbarkeit von Quellenlung von A oder B vorliegt, ausschließlich von der informationswörtern, des Empfangsbereitschaftszu-Pxogrammicrung der Wörter A und B und nicht von ao Standes des Hauptspeichers 4 und des Zustandes der den individuellen Paritätszuständeß von A und B Paritätsprüfalarmschaltungen 12 (F i g. 1). Wenn abhängig ist. Da die Wörter A und B durch die jedoch ein Rückstellsignal am Ende 120 erscheint, Paritätsprüfschaltungen 12 geprüft werden, kann auch reagieren die Schaltungen 116 nur auf das Rücksteüdas Format des Wortes C als geprüft angesehen wer- signal und erzeugen eine einzige Kombination von den. Wie schon angedeutet worden ist, kann das »5 Ausgangssignalen auf den Leitungen 126 und 128, Wort C dadurch mit dem ersten der beiden zugeord- die das Register 100 in einen vorherbestimmten Ausnefen Wörter A und B identisch gemacht werden, daß gangs-Steuerzustand bringen,
lediglich das Wort B so programmiert wird, daß es Die Verteilerschaltungen 118 reagieren auf einen mit dem Wort A identisch ist. Wenn man also FLT- erregten Eingang 114, indem sie Steuerausgangsinformationen mit gültiger Parität zu speichern 30 signale auf drei Gruppen von Ausgangsleitungen wünscht, braucht man nur die Quelle 1 so zu pro- 130,131 und 132 in einer wahlweisen Folge innerhalb grammieren, daß sie das zu speichernde Wort zweimal jeder Gruppe erzeugen. Die Gruppe 130 verläuft zur überträgt. Wenn dagegen kein Paritätszustand ge- Quelle 1 (F i g. 1) und besteht aus einer oder mehreren wünscht wird, muß der Programmierer für die Quellen- Leitungen, wie z. B. 62 in Fi g. 1, je nach dem informationen verschiedene Wörter A und B angeben, 35 Bedarf für die vollständige Steuerung der Entnahme die beide eine gültige Parität haben und die bei ihrer einer Informationsworteinheit aus der Quelle 1. Die richtigen Übertragung miteinander verschmelzen und Gruppe 131 verläuft zu den internen Steuerungen des das gewünschte Resultatwort C mit ungültiger Parität Hauptspeichers 4 und umfaßt Leitungen zum Steuern bilden. aller bei 65, 67, 68 und 69 in F i g. 1 angedeuteten

Am Schluß eines gemischten Speichern-Entnehmen- 40 Funktionen. Die Gruppe 132 steuert bestimmte der

Umlaufs steht das Informationswort C im Haupt- Torschaltungen im Kanal 51 (F i g. 1).

speicher 4, und wenn daher weitere FLT-Lade- Zunächst wird die Leitung 120 mit einem Impuls

operationen nötig sind, muß eine neue FLT«Lade- beaufschlagt, um die Schaltungen 116 zu betätigen,

wortadresse in das Register 20 eingeführt werden, damit diese über die Leitungen 126 und 128 einen vor-

indem die gespeicherte FLT-Ladeadresse über nicht 45 herbestimmten Rückstellzustand-Eingangsimpuls zu

gezeigte CPU-Rechenschaltungen erhöht wird. Steue- den Torschaltungen 104 und 105 des Registers 100

rungen für eine solche Adressenerhöhung sind bei senden, wodurch das Register 100 in einen einleiten-

69 angedeutet. den Steuerzustand gelangt. Wenn zusätzlich die

Die Einzelheiten der FLT-Ladesteuerungen sind in Leitung 107 ein Hauptspeicher-Taktsignal empfängt,

F i g. 2 dargestellt. Das eigentliche Steuerungselement 50 wird das Flip-Flop 110 auf FLT-Ladebetrieb einge-

ist ein Register 100 mit zwei Abschnitten 101 und 102. stellt.

Der Abschnitt 101 besteht aus mehreren (im vor- Jetzt bereiten die Schaltungen 118 die Ausgangsliegenden Ausführungsbeispiel vier) nicht unterein- gruppe 130 vor, die Quelle 1 zu veranlassen, ihre ander verbundenen bistabilen Kippschaltungen, die erste Einheit von FLT-Programminformationen, also parallel über Ausgänge 103 von zugeordneten Tor- 55 im vorliegenden Ausführungsbeispiel das erste Byte schaltungen 104 wirksam gemacht werden. Der des ersten Wortes, zu übertragen. Während die Infor-Registerabschnitt 102 besteht aus mehreren mitein- mationsquelle daraufhin die Leitungsgruppe 123 erander verbundenen bistabilen Kippschaltungen, die regt, reagieren die Schaltungen 116 auf die Kombinaeinen binären Zähler bilden. Zugeordnete Gruppen tion eines Zustandssignals auf den Leitungen 114 und von Torschaltungen 105 können Signale durchlassen, 60 123 mit der Übertragung eines Ausgangssignals zum durch die entweder der Zählstand um Einerschritte Register 100. Dies leitet eine Folge von Steuerzuerhöht wird, der Zählstand auf einen Anfangswert Standsänderungen ein, die die Schaltungen 118 in den rückgestellt wird oder der Zählstand unverändert Stand setzen, das vollständige erste Wort aus der gelassen wird. Quelle 1 zusammenzustellen und es dem Register 8

Der Ausgangswert des Registers 100 wird durch 65 zuzuführen, und zwar synchron mit dem Haupt-

den Decodierer 112 in ein Signal auf einer von mehreren Speicherumlauf. Diese Folge wird dann fortgesetzt,

Leitungen 114 umgesetzt. Die Leitungen 114 verlaufen um die Schaltungen 118 in den Stand zu setzen, das

zu der Zusammenfühlschaltung 116, zu den Strom- zweite Wort des ersten FLT-Paares zusammenzu-

stellen und es dem Register 8 während eines »zweiten« Hauptspeicherumlaufs zuzuführen, währenddessen der im ersten Umlauf adressierte Häuptspeicherplatz erneut angesteuert wird. Dieser zweite Umlauf wäre ein gewöhnlicher Speicherumlauf, wenn nicht die Schaltungen 118 ein Signal auf der Leitungsgruppe 131 erzeugten, welches die Blockierung des Kanals zwischen den Hauptspeicher-Abfühlleitungen und dem Register 8 verhindert Daher werden das erste und das zweite FLT-Wort des ersten Paares in Oder-Form verknüpft, in das Register 8 eingeführt und im Hauptspeicher 4 gespeichert.

Die Oder-Verknüpfung jedes Paares von FLT-Wörtern wird nacheinander wiederholt, bis alle FLT-Programminformationen, deren eigentliche Wörter durch Verknüpfung der Eingangspaare zusammengesetzt werden, im Hauptspeicher 4 stehen.'

Beim Laden ohne Paritätsprüfalarm auf den Leitungen 41 sind einige der eigentlichen Informationswörter Prüfprogrammbefehle, die durch die Kombination von ao zwei identischen Wörtern gebildet worden sind, und andere Wörter stellen Prüfeingangsinformationen dar, die durch Kombination entweder gleicher oder ungleicher Wortpaare in Abhängigkeit davon gebildet worden sind, ob die Informationen zum Prüfen eines as »Stimmt«- oder eines »Stimmt nicht«-Paritätszustandes dienen sollen, wenn sie während des Ablaufs des FLT-Programms aus dem Hauptspeicher 4 entnommen werden. Wenn während der Behandlung irgendeines Wortes eines FLT-Paares aus der Quelle 1 ins Register 8 auf Leitung 64 eine Alarmanzeige empfangen Wird oder wenn die Signale auf den Leitungen 66, 61 nicht übereinstimmen, bringen die Schaltungen 116 die Leitungen 126 oder 128 nicht in einen neuen Zustand. Das Register 100 ist daher jetzt in einem gestoppten Zustand, der nur durch manuellen Eingriff behoben werden kann. Wenn also ein zugehöriges Wort falsch behandelt wird, hören die Steuerungen auf zu arbeiten, und der Ladeprozeß endet automatisch. Die mit dem Laden betrauten Bedienungspersonen können dann versuchen, die vorherige Behandlungsweise zu wiederholen, z. B. durch erneutes Ablaufen des Ladeprozesses, oder sie können manuell im Ladekanal 51 und in den Steuerschaltungen 3 Fehler suchen, je nach der Stelle im Programmstrom, wo die Alarmanzeige auftritt.

Während die Erfindung vorstehend bezüglich des Ladens von Prüfinformationen aus einer externen Quelle 1 in das Register 8 eines Hauptspeichers 4 beschrieben worden ist, lassen sich die gleichen Prinzipien verwenden, um bestätigte Prüfinformationen durch jeden beliebigen Teil eines Datenübertragungsoder Datenverarbeitungssystems zu leiten, um ein Prüfsteuerwort zu bilden, das in vorherbestimmter Weise verändert worden ist, wenn es am Ausgang des betreffenden Teils erscheint.

Das allgemeine Prinzip wird an Hand von F i g. 3 erläutert. Vorherbestimmte Informationen kommen aus einer Quelle 300 und sind durch einen Teil 301 eines Datenübertragungssystems zu übertragen, an dessen Ausgang sie in ein Register oder einen anderen Speicher 302 eingeführt werden. Eine Paritätsprüfschaltung 303 stellt fest, daß die Daten beim Durchgang durch den Teil 301 die richtige Form aufweisen. Oder-Schaltungen 304 ermöglichen eine wahlweise und ziffernweise Mischung des Ausgangswertes des Teils 301 und des Ausgangswertes des Registers 302. Hier nicht gezeigte Steuerungen funktionieren wie die Steuerungen 3 von F i g. 1, und zwar leiten sie Wortpaare aus der Quelle 300 in das Register 302 weiter, verschmelzen entsprechende Ziffern der Wörter jedes Paares, um Resultatwörter zu erlangen, die, wenn keine Falschbehandlung vorliegt, ein vorherbestimmtes »Stimmt«- oder »Stimmt nicht«-Format haben.

Statt der Verwendung von Oder-Schaltungen 304 können auch die Wörter eines Paares direkt im Register 302 gemischt werden, wie es in F i g. 4 angedeutet ist. Dazu müssen die Stufen des Registers 302 jeweils einen Einstell- und einen Rückstelleingang haben. Die Einstelleingänge werden betätigt durch die einzelnen Ziffern eines Wortes und die Rückstelleingänge durch ein gemeinsames Rückstellsteuersignal, das über die Torschaltung 310 zugeführt wird. Falls das Register vor Empfang des ersten Wortes eines Wortpaares über die Torschaltung 310 rückgestellt wird oder erst wieder rückgestellt wird, nachdem beide Wörter empfangen worden sind, stellen die Ziffern des nach dem Empfang des zweiten Wortes im Register 302 befindlichen Wortes eine Oder-Funktion der entsprechenden Ziffern der beiden Wörter dar. Das Resultatwort hat also eine vorherbestimmte Parität und kann zum Prüfen positiver oder negativer Reaktionen von mit dem Ausgang des Registers 302 gekoppelten Schaltungen verwendet werden, welche Fortsetzungen des Übertragungsleitungsteils 301 darstellen.

Claims

Patentansprüche:

1. Schaltungsanordnung zur Übertragung von Prüfinformationen mit vorbestimmter Parität, insbesondere zwischen dem Hauptspeicher und den damit in Verbindung stehenden in- und externen Einheiten einer Datenverarbeitungsanlage, über Datenübertragungskanäle mit zugeordneten Paritätsprüfschaltungen, die bei falscher Parität ein Alarmzeichen abgeben, dadurch gekennzeichnet, daß einer Prüf informationen abgebenden Quelle (1) ein mit an sich bekannter Paritätsprüfschaltung (12) ausgerüsteter Übertragungskanal (51) zugeordnet ist, der über eine logische Verknüpfungsschaltung (7), die außerdem das mit richtiger Parität in den Speicher (4) eingeschriebene und während der Übertragung des zweiten Wortes (B) wiedergelesene Wort (A) zur Verknüpfung zu einem dritten Prüfinformationswort mit vorbestimmter richtiger oder nicht richtiger Parität über die Ausgangsleitung (41) des Speichers (4) zugeführt bekommt, mit dem Eingang des Speichers (4) verbunden ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zur Steuerung der Übertragung der Prufinformationswörter ein in zwei getrennte Abschnitte (101 und 102) aufgeteiltes Register (100) angeordnet ist, wovon der eine Abschnitt aus getrennten Speicherstellen und der andere aus untereinander zu einem Zähler verbundenen Speicherstellen besteht, daß vor den Abschnitten Torschaltungen (104 bzw. 105) angeordnet sind und daß den Abschnitten des Registers (100) über einen Decoder (112) eine Zusammenführungsschaltung (116) sowie eine Zeitgeber- bzw. Verteilerschaltung (118) nachgeschaltet sind, die steuerungsmäßig über Leitungen (120 bis 124) mit

dem Hauptspeicher (4), der Paritätsprafschaltung (12), mit der Informationsquelle (1) und mit dem Start-Flip-Flop (110) verbunden sind.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die die einzelnen mit richtiger Parität übertragenen Prüfinformationswortteile zu einem Prüfinformationswort mit vorbestimmter falscher oder richtiger Parität verknüpfende logische Verknüpfungsschaltung (7) aus einem mehrstelligen logischen Oder-Netzwerk be- ie steht.

4. Schaltungsanordnung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß die Verknüpfungen der beiden Prüfinformationen zu einer dritten mit vorbestimmter Parität im Register (8) bzw. Speicher (4) direkt erfolgt, indem die Registerstufen bzw. Speicherstellen einer Zelle des Speichers getrennte Einstelleingänge für die Ziffernbits eines Wortes aufweisen und durch eine gemeinsame Rückstelleitung, die der Ausgang einer Torschaltung (310) für das Rückstellsignal ist, verbunden sind.

Hierzu 1 Blatt Zeichnungen