DE1204432B - Paritätsschaltung für Digitalrechner - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Int. CL:

_Nmmen

Aktenzeichen:

Anmeldetag:

Auslegetag:

G06f

Deutsche Kl.: 42 m -14 *"

120*432'«£! ^ R 32829IX c/42 m
30. Mai 1962
4. November 1965

Die Erfindung bezieht sich auf Datenverarbeitungseinrichtungen und hat insbesondere neuartige und verbesserte Paritätskontroll-, Paritätserzeuger- und Maskierungsschaltungen für Digitalrechner zum Gegenstand.

Ein Digitalrechner kann eine beträchtliche Anzahl von Paritätskontroll- und Paritätserzeugerschaltungen enthalten. Beispielsweise ist den verschiedenen Übertragereinheiten im Rechner jeweils eine besondere Paritätskontrollschaltung zugeordnet. Ebenso ist gewöhnlich jeweils eine Paritätserzeugerschaltung an denjenigen zahlreichen Plätzen im Rechner angeordnet, wo die Parität eines verarbeiteten oder behandelten Wortes geändert werden kann.

Paritätserzeuger- und Paritätskontrollschaltungen sind verhältnismäßig teuer. Ein bekannter Rechner enthält beispielsweise zwischen 8 und 16 Paritätserzeuger oder -generatoren, je nach der Anzahl der vorhandenen arithmetischen Einheiten und Trennoder Puffereinheiten. Jeder Generator enthält etwa ao 148 Transistoren. Der gleiche Rechner hat zwischen 6 und 10 Paritätskontrollstufen, je nach der Anzahl der vorhandenen Speichereinheiten und wichtigen Empfangsregister. Für jede asynchrone Hochleistungs-Paritätsschaltung für Digitalrechner

Anmelder:

Radio Corporation of America, New York, N. Y. (V. St. A.)

Vertreter:

Dr.-Ing. E. Sommerfeld und Dr. D. v. Bezold,

Patentanwälte, München 23, Dunantstr. 6

Als Erfinder benannt:

Laszlo Leslie Rakoczi, Phoenix, Ariz. (V. St. A.)

Beanspruchte Priorität:

V. St. v. Amerika vom 31. Mai 1961 (113 692)

Wörter vor ihrer Weiterverwendung ein Paritätsbit zu erzeugen.

kontrollstufe werden 152 Transistoren benötigt. 25 Das Ausblenden in Digitalrechnern geschieht viel-Durch den Bedarf an einer großen Anzahl von fach in der arithmetischen Einheit des Rechners. Das Paritätskontroll- und Paritätsgeneratorschaltungen Ausblenden stellt eine synchrone Operation dar, die verteuert sich daher der Rechner erheblich. Ferner in der ungünstigsten Zeit und nicht etwa in der wird bei den bekannten Rechnern für die Paritäts- durchschnittlichen Zeit durchgeführt werden muß. kontrolle und die Paritätserzeugung erhebliche Zeit 30 Ferner ist die für die Durchführung des Ausblendens verbraucht. benötigte Zeit als »Extrazeit« anzusehen in dem

Sinne, daß während des Ausblendens keinerlei andere Operationen vorgenommen werden.

Durch die Erfindung wird eine neuartige und verbesserte Ausblendmethode angegeben, für die wesentlich weniger Zeit und Schaltungsaufwand benötigt wird als für die obenerwähnten vorbekannten Methoden.

Weiter wird eine Paritätsschaltung angegeben, zeiten können z. B. durch die unterschiedlichen Ver- 40 welche die Parität eines Wortes kontrolliert, einen zögerungen hervorgerufen werden, die von den ver- Teil des Wortes maskiert oder ausblendet und für schiedenen Stufen im Rechner, durch welche die
verschiedenen Bits einer Nachricht laufen, eingeführt
werden.

Mit der Paritätserzeugung hängt das Problem der Maskierung oder Ausblendung zusammen. Das Maskieren, Abdecken oder Ausblenden ist ein Verfahren, welches man verwendet, wenn man ein Wort in einem Rechner in zwei oder mehrere Teilwörter

jeweils mit einer geringeren Anzahl von Binärbits als 50 des vollen Wortes mit der Anzahl von »Einsen« in im Gesamtwort trennen oder zerlegen will. Dabei den Binärbits des ausgeblendeten Teiles des Wortes kann es erforderlich sein, für eines oder beide Teil- verglichen wird. Wenn beispielsweise das Paritätsbit

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Ein Zweck der Erfindung ist es daher, die erforderliche Anzahl von Paritätsgeneratoren und Paritätskontrollstufen im Rechner zu vermindern und damit die Kosten des Rechners herabzusetzen.

Der Ausdruck »asynchron« bedeutet im vorliegenden Fall, daß die ein Wort bildenden Binärbits jeweils in Zeitintervallen auftreten, die in Bezug aufeinander nicht festliegen. Die Unterschiede in den Auftrittsden Rest des Wortes die Parität erzeugt, und zwar alles während derjenigen Zeitspanne, in der das Wort zwischen den Stufen des Rechners übertragen wird. Erfindungsgemäß wird die Parität eines Wortes kontrolliert und zugleich ein Teil des Wortes ausgeblendet und Parität für den Rest des Wortes erzeugt. Die Paritätserzeugung für den Rest des Wortes kann dadurch bewerkstelligt werden, daß das Paritätsbit

3 4

»Eins« ist (was in einem ungeraden Paritätssystem F i g. 8 ein Blockschaltbild des vollständigen Parieine gerade Zahl von »Einsen« im vollen Wort an- tätskontrollteiles der erfindungsgemäßen Schaltung, zeigt) und eine gerade Zahl von »Einsen« im ausge- F i g. 9 ein Blockschaltbild eines Teilwortregisters blendeten Teil des Wortes vorhanden ist, so zeigt das und bestimmter in das Register einführender Gatter, System an, daß im restlichen Teil des Wortes eine 5 Fig. 10 und 11 Blockschaltbilder der Gatter, in gerade Anzahl von »Einsen« vorhanden ist. denen die Maskierung oder Ausblendung stattfindet,

Das erfindungsgemäße System enthält eine Schal- und

tung, weiche jeweils gruppenweise die Binärbits in Fig. 12 ein Blockschaltbild der vollständigen

einem Wort und die Komplemente dieser Bits prüft Paritätserzeuger-, Paritätskontroll- und Ausblend- und daraus eine geringere Anzahl von Bits und ihren io schaltung.

Komplementen ableitet, deren jedes eine ungerade Eine Anzahl der in den Figuren gezeigten Blöcke oder gerade Anzahl von »Einsen« in der untersuchten stellt an sich bekannte Schaltungen dar. Die Schal-Gruppe von Bits anzeigt. Diese geringere Anzahl von tungen der Blöcke werden durch eingespeiste elek-Bits wird anschließend in der gleichen Weise unter- irische Signale betätigt: Ein derartiges Signal stellt sucht derart, daß eine noch geringere Anzahl von 15 mit einem Pegel die Binärziffer »Eins« und mit einem Bits und ihren Komplementen erhalten wird. Der anderen Pegel die Binärziffer »Null« dar. Für die Vorgang wird so lange fortgesetzt, bis ein einziges folgende Beschreibung soll vorausgesetzt werden, Bit und sein Komplement gewonnen sind, das eine daß ein hochpegeliges Signal die Binärziffer »Eins« ungerade oder gerade Anzahl von »Einsen« im Wort und ein niederpegeliges Signal, beispielsweise von anzeigt. Dieses Bit und sein Komplement können mit 20 0 Volt, die Binärziffer »Null« darstellt. Ferner wird dem Paritätsbit und seinem Komplement verglichen der Einfachheit halber im folgenden gelegentlich von werden, um zu ermitteln, ob die Parität des Wortes einer »Eins« oder »Null« statt von einem in einen stimmt. Block oder eine logische Stufe eingespeisten elek-

Derjenige Teil des Wortes, der ausgeblendet wer- trischen Signal gesprochen.

den soll, wird während des Paritätskontrollvorganges 25 In den Figuren werden Großbuchstaben für die aus dem eben erwähnten Paritätskontrollteil der die Binärziffern darstellenden Signale verwendet. Schaltung gewonnen. Dieser Teil des Wortes kann Beispielsweise kann D₁ die Binärziffer »Eins« oder beispielsweise aus einer oder mehreren der unter- die Binärziffer »Null« darstellen. Wenn ein Großsuchten Bitgruppen bestehen. Die in der Kontrollstufe buchstabe überstrichen ist, stellt er das Komplement für diese Gruppen gewonnenen Binärbits zeigen be- 30 einer Binärziffer dar. Femer werden Großbuchstaben reits die Anzahl von »Einsen« im ausgeblendeten in Booleschen Gleichungen für die bündige Beschrei-Wort an und können unmittelbar in den anschließen- bung einer Schaltungsoperation verwendet, den logischen Stufen verwendet werden, welche die In einigen Fällen werden Großbuchstaben für die Parität für den Rest des Wortes erzeugen. Kennzeichnung von Leitungen und Signalen verwen-

Die Paritätskontrolle, Paritätserzeugung und Aus- 35 det. Beispielsweise bedeutet das Symbol RO₀ ein Wendung werden im Asynchronverfahren während Steuersignal, das, wenn es die Binärziffer »Null« darder Übertragung eines Wortes oder Teilwortes stellt, bestimmte »Und-nicht«-Gatter öffnet. Anderzwischen zwei Schaltungen oder Stufen im Rechner weitige Buchstabenkombinationen werden jeweils an durchgeführt. Im Gegensatz zu den vorbekannten denjenigen Stellen definiert werden, wo sie vorEinrichtungen, bei welchen eine große Anzahl von 40 kommen.

Paritätskontrollschaltungen und Paritätsgeneratoren In sämtlichen Figuren ist eine als Mehreingangsbenötigt wird, kann erfindungsgemäß eine einzige »Und-nicht«-Gatter bekannte logische Schaltung kombinierte Paritätskontroll- und -generatorschaltung vorgesehen. Ein »Und-nicht«-Gatter erzeugt an für den gesamten Rechner verwendet werden. ImFaIl seinem Ausgang eine »Eins«, wenn sämtliche Eineines Rechners, bei dem jedes Wort eine erheblich 45 gänge »Null« sind, und eine »Null«, wenn einer oder größere Anzahl von Ziffern enthält oder Parität für mehrere seiner Eingänge »Eins« sind. Dieses Gatter zwei Teile eines vollen Wortes gleichzeitig erzeugt kann aus einem »Und«-Gatter mit sämtlichen Einwerden soll, kann man für den gesamten Rechner gangen vorgeschalteten Invertern oder aber aus einem zwei kombinierte Kontroll-Generator-Einheiten ver- »Oder«-Gatter mit einem nachgeschalteten Inverter wenden. 50 bestehen. Unabhängig davon, wie das »Und-nicht«-

In den Zeichnungen zeigt Gatter realisiert ist, lautet für den Fall, daß zwei

F i g. 1 ein Blockschaltbild eines Teiles eines Digi- Eingänge A und B und ein Ausgang C vorhanden

talrechners mit einem Register, Gattern, Invertern sind, seine Boolesche Gleichung: ~ÄE = C oder

und Informationsbits führenden Sammelleitungen, Ά + Ή = C, und seine Wahrheitstabelle:

F i g. 2 bis 4 Blockschaltbilder von Stufen der er- 55 findungsgemäßen Paritätsschaltung in verschiedenen Logikpegeln,

Fig. 5 ein Blockschaltbild desjenigen Teiles der Paritätsschaltung, der dasjenige Binärbit erzeugt, das anzeigt, ob die Parität des untersuchten Wortes 60 stimmt oder nicht,

Fig. 6 ein Blockschaltbild desjenigen Teiles der

Paritätschaltung, der für ein maskiertes oder ausge- „ . .

blendetes Wort Parität erzeugt, JJennitionen

Fig. 7 ein Blockschaltbild desjenigen Teiles der 65 Ein »Wort« besteht aus einem geordneten Satz Paritätsschaltung, der für den unmaskierten oder oder einer Gruppierung von Bits und stellt die Nornicht ausgeblendeten Teil eines Wortes Parität er- maleinheit dar, in der Nachrichten gespeichert, überzeugt, tragen oder anderweitig in einem Rechner verarbeitet

A	B	C
0	0	1
0	1	0
1	0	0
1	1	0

werden. In dem Rechner, auf den sich die vor- angeschlossen. Der Z-Ausgang des 2°-Flip-Flops ist liegende Erfindung bezieht, ist ein Vollwort 56 Bits über ein »Und-nicht«-Gatter 32 an die Leitung 1 und ein Halbwort 28 Bits lang. Um die nachstehende des Kabels 2 angeschlossen. Ebenso sind die Z- und Erläuterung zu vereinfachen, werden jeweils immer Z-Ausgänge des 2¹^-FUp-FIOpS über »Und-nicht«- nur 28 Bits behandelt und die 28 Bits entsprechend s Gatter 33 bzw. 34 an die Leitung 2 der Kabel 1 als »Wort« bezeichnet. Das 28-Bit-Wort kann in bzw. 2, die Z- und Z-Ausgänge des 2²-Flip-Flops neun 3-Bit-Buchstaben (manchmal auch »Oktalbuch- (nicht gezeigt) über entsprechende »Und-nicht«- staben« oder »Oktalzeichen« genannt) und ein Gatter (nicht gezeigt) an die Leitung 3 (nicht gezeigt) Pantätsbit unterteilt werden. der Kabel 1 bzw. 2 angeschlossen, usw. Die Z- und

In dem nachstehend im einzelnen erläuterten 10 Z-Ausgänge des 2²⁷-Flip-Flops sind über »Und-Rechner wird jeweils ein Wort über eine Sammel- nicht«-Gatter 35 bzw. 36 an die Leitung 28 der leitung und das Komplement des Wortes über eine Kabel 1 bzw. 2 angeschlossen, andere Sammelleitung übertragen. Dabei soll vor- Bei den »Und-nicht«-Gattern 31 bis 36 handelt

ausgesetzt werden, daß ein Wort jeweils aus einer es sich um Mehreingangs-ÄUnd-nichtÄ-Gatter. Der Gruppe von D-Ziffern und das Komplement des i₅ erste Eingang wurde bereits erläutert. Der zweite EinWortes aus einer Gruppe von /-Ziffern besteht. Fer- gang empfängt jeweils vom Maschineninstruktionsner ist bei Anwesenheit einer Information oder generator des zentralen Steuersystems des Rechners Nachricht das aus D-Ziffern zusammengesetzte Wort eine Binärziffer RO (Abfragekommando). Der Magieich einem aus B-Ziffern zusammengesetzten Wort. schineninstruktionsgenerator stellt eine allgemein Bei der Paritätskontrolle handelt es sich um ein 20 bekannte Anordnung dar, die beispielsweise in dem Verfahren zum Untersuchen oder Prüfen eines Buch »Digital Computer and Control Circuits« von Wortes oder Buchstabens auf etwaige Fehler oder Led ley, McGraw Hill, 1960, Kapitel 17, beschrie-Irrtümer. Dabei wird ein selbstkontrollierender Code ben und dort als »operation signal generator« (Opeverwendet, in dem die Gesamtzahl der »Einsen« rationssignalgenerator) bezeichnet ist. Die Binäroder »Nullen« stets gerade oder ungerade, je nach 25 _ziff_er ro ist normalerweise eine »Eins«, so daß die der getroffenen Übereinkunft, ist. Das Pantätsbit in »Und-nicht«-Gatter 31 bis 36 normalerweise inaktieinem Wort wird zunächst entweder »Eins« oder viert oder gesperrt sind. Soll ein »Und-nicht«-Gatter »Null« gemacht, um sicherzustellen, daß beispiels- leitend gemacht werden, so wird RO von »Eins« weise die Gesamtzahl der »Einsen« im Wort un- _m »Null« geändert. Für die vorliegende Erörterung gerade ist. Stellt sich bei der späteren Kontrolle des ₃₀ kann vorausgesetzt werden, daß die i?O-Ziffern Wortes heraus, daß es eine ungerade Anzahl von asynchron auftreten, d. h. in unterschiedlichen Zeit- »Einsen« hat, so stimmt die Parität, und es wird Intervallen an den »Und-nicht«-Gattern 31 bis 36 angenommen, daß keine Fehler vorhanden sind. Die eintreffen können. Dieses verschiedenzeitige Eindas Paritätsbit erzeugende Schaltung bezeichnet man treffen kann durch unterschiedliche Verzögerungen als Paritätsgenerator. 35 verursacht werden, die den ÄO-Spannungen von den

Ein kleiner Ausschnitt eines Digitalrechners, in verschiedenen durchlaufenen Stufen erteilt werden, dem die erfindungsgemäße Paritätsschaltung An- _wobei diese unterschiedlichen Verzögerungen ihrerwendung finden kann, ist in Fig. 1 gezeigt. Der _seits durch die unterschiedlichen Zeiten, welche die Rechner hat zwei aus 28 Leitern zusammengesetzte verschiedenen Stufen für die Durchführung ihrer Sammelleitungen oder Kabel, die im folgenden als ₄₀ logischen Operationen benötigen, oder durch die »Wortkabel 1« und »Komplementkabel 2« bezeich- unterschiedlichen Eigenverzögerungen oder Eigennet werden. 27 Leitungen des Kabels 1 dienen für Trägheiten der die betreffenden logischen Stufen die Übertragung von Informationsbits D₁ bis D₂₇ bildenden Schaltungselemente bedingt sind, (den beim vorliegenden Rechner ein Wort bildenden Dj_{e m} F i g. 1 gezeigte Schaltung arbeitet wie

27 Informationsbits), während die achtundzwanzigste ₄₅ folgt: Jedes RO ist normalerweise »Eins«, so daß Leitung des Kabels 1 ein Paritätsbit D₂₈ überträgt. die »Und-nicht«-Gatter 31 bis 36 normalerweise Ebenso dienen 27 Leitungen des Kabels 2 für die verriegelt sind. Dies bedeutet, daß die Ausgänge der Übertragung von Informationsbits I₁ bis Z₂₇, während »Und-niclrU-Gatter, d. h. D₁ bis D₂₈ und I₁ bis I₂₈, die achtundzwanzigste Leitung dieses Kabels das »Null« sind. Soll die Information vom Register in Paritätsbit /₂₈ überträgt. Bei Anwesenheit von Daten 50 die Leitungen der beiden Kabel übertragen werden, oder Kommandos sind die /-Bits zu den D-Bits _so werden RO₀ bis RO₀₁ von »Eins« in »Null« gekomplementär, ändert. Ist der Z-Ausgang des 2°-Flip-Flops »Null« Eine große Anzahl von Registern kann an die _und der Z-Ausgang »Eins«, so leitet das »Und-Leitungen der beiden Kabel angeschlossen sein. nicht«-Gatter31, während das »Und-nicht«-Gatter 32 Jedes Register enthält 28 Flip-Flops, je einen für 55 verriegelt bleibt. Dies bedeutet, daß D₁ = 1 und jede Leitung jedes Kabels. Um das System für die I₁ = 0. Ebenso leitet das »Und-nicht«-Gatter 33 Zwecke der vorstehenden Erläuterungen zu verein- oder das »Und-nicht«-Gatter 34, so daß D₂ eine fachen, sind lediglich zwei dieser Register, angedeu- bestimmte Binärziffer und /₂ deren Komplement tet durch den gestrichelten Block 30, gezeigt. Ferner darstellt, usw. Es gilt daher im allgemeinen Fall: sind nur drei der 28 Flip-Flops im Register, nämlich 60 D_x+ I_x = I oder H_x = I_x = I bei Anwesenheit von der 20-Flip-Flop, der 2i-Flip-Flop und der 2²⁷-Pari- Information, D_x = I_x-O bei Anwesenheit von Intäts-Flip-Flop, gezeigt. Jeder Flip-Flop hat einen formation; eine Situation, bei der D_x = I_x = 1, ist ersten Ausgang Z und einen zweiten Ausgang Z. nicht möglich. D_x = I_x = I zeigt die Anwesenheit Das heißt, wenn der Ausgang Z die Binärziffer der Binärziffer an; H_x = I_x = I zeigt die Anwesen- »Eins« darstellt, so stellt der Ausgang Z die Binär- 65 heit der Binärziffer »Null« an. ziffer »Null« dar, und umgekehrt. An das Wortkabel und das Komplementkabel Der Z-Ausgang des 2°-Flip-Flops ist über ein sind insgesamt 56 Inverter angeschaltet. Diese In- »Und-nicht«-Gatter 31 an die Leitung 1 des Kabels 1 verter befinden sich im Block 100 und sind jeweils

durch ein »/« in einem Kreis angedeutet. 28 derartige Inverter sind für das Wortkabel und 28 für das Komplementkabel vorgesehen.

Am Ausgang der ersten Invertergruppe 101 erscheint das Binärwort A₁ bis A₂₇ plus A_p, dem Paritätsbit. Am Ausgang der zweiten Invertergruppe 102 erscheint das Binärwort B₁ bis S₂₇ plus dem ParitätsbitB„. Die Wörter^ und B werden der später ausführlich zu beschreibenden Paritätsschaltung zugeleitet.

Bei Anwesenheit von Information im Wortkabel und Komplementkabel sind die Wörter A und B komplementär, und das Wort D ist gleich dem Wort 2?; ist keine Information im Wortkabel und Komplementkabel anwesend, so sind sämtliche Bits des Wortes A gleich den entsprechenden Bits des Wortes B gleich »Eins«.

Eine der Stufen im ersten Logikniveau oder Logikpegel der Paritätsschaltung (Fig. 8 und 12) ist in F i g. 2 gezeigt und als »logisches Netz« 12 bezeichnet. Die logischen Netze 13 bis 20 des ersten Niveaus oder Pegels sind gleich ausgebildet wie das Netz 12, haben jedoch unterschiedliche Eingangsbinärbits und unterschiedliche Ausgangsbits. Beispielsweise empfängt das logische Netz 13 die Binärziffern A_t, A₅ und A_e sowie B₁, B₅ und B₆ und liefert die Ausgangsbits O₂ und E₂. Das logische Netz 14 empfängt die Bits A₁, A₈ und A₉ sowie B₁, B₈ und B₉ usw. Dieser Sachverhalt ist eingehender in der später zu erläuternden F i g. 8 gezeigt.

Das logische Netz 12 hat die Aufgabe, die ersten drei Bits B₁ bis B₃ zu untersuchen und ein Ausgangssignal zu liefern, das anzeigt, ob eine gerade oder ungerade Anzahl von »Einsen« vorhanden ist. Ist die Anzahl der »Einsen« in den drei B-Bits ungerade, so wird, wie später gezeigt wird, O »Eins«, während E »Null« bleibt. Ist dagegen die Anzahl der »Einsen« gerade, so bleibt O »Null«, während E »Eins« wird.

Das logische Netz 12 enthält acht »Und-nicht«- Gatter40 bis 47. Die ersten vier Gatter sind mit ihren Ausgängen zusammengeschaltet. Ebenso sind die zweiten vier Gatter mit ihren Ausgängen zusammengeschaltet. Jedes Gatter hat verschiedene Eingangskombinationen von A und B jeweils in Dreiergruppen. Wenn keine Information A₁ oder A₂ oder A₃ anwesend ist, bleiben sämtliche »Und-nicht«- Gatter 40 bis 47 verriegelt. Wenn beispielsweise die Information A₁ nicht anwesend ist, so ist A₁ = I und B₁ = 1, wie oben erklärt. Da sämtliche »Und-nicht«- Gatter an einem ihrer Eingänge entweder A₁ oder B₁ führen, sind in diesem Fall sämtliche »Und-nicht«- Gatter im Netz 12 inaktiviert. Das bedeutet, daß O₁ und E₁ »Null« bleiben. Ist die Information A _± und A₂ und A₃ anwesend, so sind B₁, B₂ und B₃ Komplemente von A₁, A₂ bzw. A₃, und eines der Gatter 41 bis 47 leitet. Es folgt, daß die Information A₁ bis A₃ asynchron an den logischen Netzen 3 bis 11 eintreffen kann und daß dadurch die Operation der Netze 12 bis 20 in keiner Weise beeinträchtigt wird. Die letztgenannten Netze warten ab, bis die Information in den Netzen 3 bis 11 eingetroffen ist, woraufhin ein Gatter in jedem Netz geöffnet wird. Da die Information A und B asynchron auftreten kann, arbeiten die logischen Netze 12 bis 20 synchron. Jedes der Netze beginnt mit seiner Operation, sobald sämtliche Bits eines Oktalbuchstabens (beispielsweise A₁, A₂ und A₃), die für das Netz bestimmt sind, eintreffen.

Die Operation oder Arbeitsweise der logischen Netze 12 bis 20 wird durch die folgenden Booleschen Gleichungen beschrieben, wobei das logische Netz 12 als Beispiel genommen und der allgemeine Ausdruck daraus abgeleitet ist:

₁ = U+V+W

(1)

Ersetzt man U-X durch A- und B-Werte, so erhält man (2)

In gleicher Weise ergibt sich

E₁ = S₁ -Z₂-Z₃ + Z₁ -S₂ -Z₃ + Z₁ -Z₂-S₃ + S₁ -S₂ -B₃ .

(3)

Man kann leicht zeigen, daß im allgemeinen Fall

B) (4) j (β)

wobei η eine ganze Zahl von 1 bis 9 ist, η — N — 11, wobei N sich auf dasjenige logische Netz bezieht, von dem die O- und E-Glieder abgeleitet sind.

Einfach ausgedrückt besagen die obigen Gleichungen, daß, wenn die drei Bits der Information/1 und drei Bits der zu untersuchenden Information B anwesend sind, O = I und E = O, falls in den drei Eingangsbits B eine ungerade Anzahl von »Einsen« vorhanden ist, und O = O und E = I, falls in den drei Eingangsbits B eine gerade Anzahl von »Einsen« vorhanden ist. Die Wahrheitstabelle für ein logisches Netz 12 — als Beispiel — ist wie folgt:

	Ai	9	A3	D	ρ	S3	Oi	£i	10	Leitendes
	O		O	i>l		1	1	0	Anzahl von »Einsen«	Gatter
Ai	O	1	1	1	O	0	1	in den S-Ziffern	43
O	1	O	1	1	1	0	1	ungerade	46
O	1	1	1	O	O	1	0	gerade	45
O	O	O	1	O	1	0	1	gerade	42
O	O	1	O	1	O	1	0	ungerade	44
1	1	O	O	1	1	1	0	gerade	41
1	1	1	O	O	O	0	1	ungerade	40
1		O	O			ungerade	47
1					gerade

F i g. 3 zeigt eines der logischen Netze im zweiten Logikpegel (Fig. 12) der Paritätsschaltung. Dieses in F i g. 3 als »logisches Netz 21« bezeichnete Netz enthält acht »Und-nicht«-Gatter 48 bis 55. Die logischen Netze 22 und 23 (Fig. 8) sind gleich ausgebildet wie das logische Netz 21, haben jedoch jeweils andere Eingänge und Ausgänge. Beispielsweise hat das logische Netz 22 Eingänge O₄, O₅, O₆ und E₄, E₆, Eg sowie Ausgänge F₂ und G₂, während das logische Netz 23 Eingänge O-, O₈, O₉ und E₇, E₈, E₉ sowie Ausgänge F₃ und G₃ hat. Zweck dieser logischen Netze ist es, die O- und Ε-Bits jeweils in Dreiergruppen zu untersuchen und zu ermitteln, ob in den neun durch die drei O- und E-Bits dargestellten D-Bits eine ungerade oder gerade Anzahl von »Einsen« vorhanden ist. Wenn bei den drei 0-Eingängen eines logischen Netzes die Anzahl der »Einsen« ungerade ist, so bleibt F »Eins« und G wird »Null«; wenn dagegen bei den drei O-Eingängen des Netzes die Anzahl der »Einsen« gerade ist, so wird

ao F »Null« und G bleibt »Eins«. Man kann ferner zeigen, daß, wenn eines der drei Eingangsbits abwesend ist, beispielsweise wenn O₁ und E₁ beide gleich »Null« sind, die Kombinationen der übrigen beiden Bits, beispielsweise O₂, O₃ und E₂, E₃, so beschaffen

as sind, daß F₁ und G₁ beide gleich »Eins« sind.

Die Arbeitsweise der Schaltung nach F i g. 2 ist derjenigen der Schaltung nach Fig. 2 ganz ähnlich. Die diese Arbeitsweise bestimmenden Booleschen Gleichungen für das Netz 21 sind wie folgt:

O₁-E₂-O₃ +E₁-O₂-O₃ + E₁-E₂-E₃,

₁ = U₁-E₂-E₃-FE₁-U₂-E₃ +E₁-E₂-U₃

Der allgemeine Ausdruck ist zwar nicht angegeben, kann jedoch leicht abgeleitet werden, wie in Gleichungen (4) und (5) gezeigt.

Die Wahrheitstabelle für das logische Netz 21 als Beispiel für die Netze 21 bis 23 ist wie folgt:

o,	O2	O3	E1	E2	E3	Fi	*	Anzahl von »Einsen« in den O-Ziffern	Leitendes »Und-nicht«- Gatter
O	O	O	1	1	1	O	1	gerade	55
O	O	1	1	1	O	1	O	ungerade	48
O	1	O	1	O	1	1	O	ungerade	49
O	1	1	1	O	O	O	1	gerade	52
1	O	O	O	1	1	1	O	ungerade	50
1	O	1	O	1	O	O	1	gerade	53
1	1	O	O	O	1	O	1	gerade	54
1	1	1	O	O	O	1	O	ungerade	51

Nach Beendigung der von den logischen Netzen 21 bis 23 durchgeführten Operationen verbleiben zwei Gruppen von je drei Binärziffern F₁, F₂, F₃ und G₁, G₂, G₃ (Fig. 8). Zweck der in Fig. 4 gezeigten Stufe 24 ist es, diese drei Ziffern zu untersuchen und anzuzeigen, ob in den beiden Gruppen jeweils eine ungerade oder eine gerade Anzahl von »Einsen« vorhanden ist. Die Schaltung nach Fig. 4 ist identisch der nach Fig. 3. Sie enthält acht »Und-nicht«- Gatter56 bis 63, die jeweils in Vierergruppen zusammengeschaltet sind. Die einzelnen »Und-nicht«- Gatter empfangen jeweils verschiedene Kombinationen von F- und G-Eingängen. Die ersten vier »Undnicht«-Gatter liefern am Ausgang ein H, die zweiten vier Gatter ein L.

Die die Operation des logischen Netzes 24 beschreibenden Booleschen Ausdrücke sind wie folgt:

= T₁-T₂-G

₃ + T₁-O₂-K

G₁-T₂-T₃ + U₁-O₂-O₃, (8)

L = T₁-O₂-O₃ + O₁-T₂-O + GUF +

₃ + O₁-T₂-O₃

G₁-U₂-F₃ + F₁-T₂-T₃. (9)

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Die Wahrheitstabelle für	F8	F«	das logische Netz 24 ist wie folgt:	G2	G3	-	1	Anzahl von »Einsen« in den F^-Ziffern	Leitendes »Und-nicht«- Gatter
F1	O	O		1	1	0	0	gerade	63
O	O	1	1	1	0	1	0	ungerade	56
O	1	O	TH	0	1	1	1	ungerade	57
O	1	1	1	0	0	0	0	gerade	60
O	O	O	1	1	1	1	1	ungerade	58
1	O	1	0	1	0	0	1	gerade	61
1	1	O	0	0	1	0	0	gerade	62
1	1	1	0	0	0	1		ungerade	59
1	0

Aus den obigen Gleichungen und der dazugehörigen Wahrheitstabelle wird ersichtlich, daß, wenn in den drei F-Eingängen eine gerade Anzahl von »Einsen« vorhanden ist, L »Eins« wird und H »Null« bleibt, während, wenn in den drei F-Eingängen eine ungerade Anzahl von »Einsen« vorhanden ist, L »Null« bleibt und H »Eins« wird. Es sind daher die 27 ursprünglich untersuchten Bits auf ein einziges Bit reduziert worden. Man kann zeigen, daß, wenn man jeweils in Dreiergruppen erst diese 27 Bits, as dann die resultierenden neun Bits und schließlich die resultierenden drei Bits untersucht, wie geschehen, das schließlich resultierende Bit L dann »Eins« ist, wenn die 27 übertragenen D-Bits eine gerade Anzahl von »Einsen« enthalten, während bei Vorhandensein einer ungeraden Anzahl von »Einsen« in den 27 übertragenen D-Bits das schließliche Ausgangsbit L »Null« ist

Die Paritätskontrollstufe des Paritätssystems ist in F i g. 5 gezeigt. Sie enthält zwei Inverter 68 und 6SA, die von der eben erläuterten Stufe 24 die Bits H bzw. L empfangen. Der Inverter 68 schickt seine Ausgangssignale an »Und-nicht«-Gatter 64 und 67, während der Inverter 68 ΛΙ seine Ausgangssignale an »Und-nicht«-Gatter 65 und 66 liefert. Das Paritätsbit B_p gelangt zu den »Und-niclrU-Gattern 64 und 66, während das Paritätsbit A_p zu den »Und-nicht«- Gattern 65 und 67 gelangt. Wenn die Parität stimmt, liefert die Schaltung ein Ausgangssignal PC = 1, während bei unrichtiger Parität ein Ausgangssignal PU = 1 erzeugt wird.

Ist die Anzahl der »Einsen« in den 27 Datenbits des D-Wortes ungerade, so muß das Paritätsbit D₂₈ gleich »Null« sein (ebenso B„ = 0). Entsprechend muß, wenn die 27 Datenbits des D-Wortes eine gerade Anzahl von »Einsen« enthalten, das Paritätsbit D₂₈ »Eins« sein (ebenso B„ = 1). Es wurde bereits erwähnt, daß bei Vorhandensein einer ungeraden Anzahl von »Einsen« im D-Wort H=I und L = O ist, während bei Vorhandensein einer geraden Anzahl von »Einsen« im D-Wort H = O und L = I ist.

Die Arbeitsweise der Schaltung nach F i g. 5 wird bündig in der nachstehenden Tabelle beschrieben. Diese Tabelle zeigt, daß die Schaltung in der erforderlichen Weise arbeitet. Wenn die Parität des Wortes richtig ist, so ist PC = 1 und PU — 0, während, wenn die Parität des Wortes unrichtig ist, PU= 1 ist.

Anzahl von »Einsen« im B-Wort	H	L	B„	1 0 0 1	Parität	Leitendes Gatter	Ausgang
Ungerade Gerade Ungerade Gerade	1 0 1 0	0 1 0 1	0 1 1 0	richtig richtig falsch falsch	64 65 67 66	PC = I PC = I PU =1 PU=I

Die Anzeigen PU und PC können dazu verwendet werden, ein fehlendes Bit oder falsche Parität wahrzunehmen. Wenn nach dem Beginn einer Datenübertragung sowohl PC als auch PU über einen langen Zeitraum, beispielsweise das Fünffache der längsten Datenübertragungszeit, »Null« bleiben, so ist anzunehmen, daß ein Bit fehlt. In diesem Fall wird ein Alarmgeber oder -anzeiger (nicht gezeigt) betätigt. Daraufhin kann der Rechner automatisch gestoppt werden, oder der Rechner wiederholt automatisch die vorausgegangene Instruktion, oder der Rechner kann automatisch eine diagnostische Analyse zur Ermittlung der Fehlerquelle einleiten. Die gleichen Vorgänge können durch ein Signal PU = 1, das eine falsche Parität anzeigt, ausgelöst werden.

Die Schaltung, die den Zustand PfZ = PC = O wahrnimmt, kann eine Verzögerungsleitung, der eines der Signale RO = 0 (F i g. 1) zugeleitet wird, sowie ein »Und-nicht«-Koinzidenzgatter, das an seinen drei Eingängen das Ausgangssignal der Verzögerungsleitung sowie das Signal PU und das Signal PC empfängt, enthalten. Die von der Verzögerungsleitung eingeführte Verzögerung beträgt in diesem Fall das Fünffache der längsten zu erwartenden Übertragungsverzögerung, wie oben erörtert.

Die Schaltung, die den Zustand PU = 1 wahrnimmt, kann einfach aus einem Verstärker bestehen, der das Signal PU = 1 empfängt und sein Ausgangssignal dem Alarmgeber zuleitet.

Der Alarmanzeiger selbst sowie die verschiedenen obenerwähnten Anordnungen für die Fehlerquellenermittlung, Instruktionswiederholung usw., sind üblich ausgebildet und gehören nichi zum Gegenstand vorliegender Erfindung. Sie brau-

chen daher hier nicht im einzelnen beschrieben zu werden.

Die bisher erläuterten Schaltungen bilden zusammengenommen ein System zum Kontrollieren der Parität eines achtundzwanziggliedrigen oder -ziffrigen Wortes. Stimmt die Parität des Wortes, so erzeugt die Schaltung nach F i g. 5 ein Ausgangssignal PC = I. Die in Fig. 6 gezeigte Schaltung stellt denjenigen Teil der Paritätsschaltung dar, der für einen Teil dieses 28-Bit-Wortes Parität erzeugt.

Im vorliegenden beispielsweisen Fall ist angenommen, daß die Datenbits D₁ bis D₃ und D₁₉ bis D₂₆ maskiert oder ausgeblendet und der Rest des Wortes, nämlich D₄ bis D₁₈, einem später zu erläuternden Speicherregister zugeleitet werden sollen. Bei dem betrachteten System ist es erforderlich, die richtige Parität für diesen Rest des Wortes zu erzeugen. Das geschieht in der vorliegenden Anordnung in der Weise, daß zunächst die Parität für die ausgeblendeten BUsD₁ bis D₃ und D₁₉ bis D₂₆ erzeugt und dann das so erzeugte Paritätsbit mit dem Paritätsbit für das Gesamtwort, d. h. das 28-Bit-Wort, verglichen wird. Die in F i g. 6 gezeigte Schaltung dient dazu, das Paritätsbit für das ausgeblendete Wort zu erzeugen. Die in F i g. 7 gezeigte, später zu erläuternde Schaltung dient dazu, das Paritätsbit für den Rest des Wortes zu erzeugen.

Zunächst wird daran erinnert, daß die im ersten Logikpegel (wie in F i g. 2 teilweise gezeigt) erzeugten Bits O und E jeweils einem Oktalbuchstaben, d. h. drei Bits, entsprechen. Ferner sind bei Anwesenheit von Daten oder Kommandos die Bits B gleich den Bits D: Beispielsweise entsprechen die Ziffern O₁ und E₁ den Oktalbuchstaben B₁, B₂, B₃ und A₁, A₂, A₃. Wenn O = I und E = O, so ist im Buchstaben B (und im entsprechenden Buchstaben D) eine ungerade Zahl von »Einsen« vorhanden. Wenn O = O und E=I, so ist die Anzahl der »Einsen« im Oktalbuchstaben B gerade. E kann daher als das Paritätsbit (ungerade Parität vorausgesetzt) für den Oktalbuchstaben B angesehen werden.

Ebenso entsprechen die in dem bereits beschriebenen Paritätssystem erzeugten Bits F und G jeweils drei O-Ziffern bzw. drei Ε-Ziffern. Das heißt, beispielsweise kann G dem Paritätsbit für die neun Bits B und F dem Paritätsbit für die neun Bits A entsprechen. Wenn G = O und F=I, so ist in den neun dargestellten Ziffern B eine ungerade Anzahl von »Einsen« vorhanden. Entsprechend ist, wenn G=I und F = O, in den neun dargestellten Bits B eine gerade Anzahl von »Einsen« vorhanden.

Die in F i g. 6 gezeigte Schaltung enthält zwei Inverter 105 und 106, die die Signale O₁ bzw. E₁ empfangen. Die Bits O und E kommen vom Paritätssystem über später zu erörternde Gatter. Der Inverter 105 liefert seine Ausgangssignale an »Undnicht«-Gatter 107 und 110. Der Inverter 106 liefert seine Ausgangssignale an »Und-nicht«-Gatter 108 und 109. Die Eingangssignale G₃ und F₃ gelangen ebenfalls zu den Gattern. Und zwar gelangt G₃ auf den zweiten Eingang der »Und-nicht«-Gatter 107 und 109, während F₃ auf den zweiten Eingang der »Und-nicht«-Gatter 108 und 110 gelangt. Die Eingangssignale F und G durchlaufen später zu erörternde Gatter.

Wie bereits erwähnt, stellt das Eingangssignal E₁ die Anzahl von »Einsen« in den drei Bits B₁ und B₂ und B₃, die ausgeblendet werden sollen, dar. Entsprechend stellt das Eingangssignal G die neun Bits B₁₉ bis B₂₇, die ausgeblendet werden sollen, dar. Die in F i g. 6 gezeigte Schaltung arbeitet nach dem Prinzip, daß eine ungerade Anzahl von »Einsen« plus einer ungeraden Anzahl von »Einsen« gleich einer geraden Anzahl von »Einsen«, eine gerade Anzahl von »Einsen« plus einer geraden Anzahl von »Einsen« gleich einer geraden Anzahl von »Einsen« und eine ungerade Anzahl von »Einsen« plus einer geraden Anzahl von »Einsen« gleich einer ungeraden Anzahl von »Einsen« ist. Auf dieser Grundlage werden für die neun ausgeblendeten Bits das korrekte Paritätsbit ME und sein Komplement MO erzeugt. Die nachstehende Tabelle beschreibt bündig die Arbeitsweise der Schaltung. Man sieht, daß ME »Null« bleibt, wenn die Gesamtzahl der »Einsen« in den ausgeblendeten zwölf Bits ungerade ist, während ME »Eins« wird, wenn die Gesamtzahl der »Einsen« in den zwölf ausgeblendeten Bits gerade ist. ME ist daher das Paritätsbit für das ausgeblendete Wort B (oder D).

O1	Et	Anzahl von »Einsen« in den drei Bits D1 bis D3	G3	1 1 0 0	Anzahl von »Einsen« in den neun Bits Ui9 bis D27	Anzahl von »Einsen« in den zwölf Bits (D1 bis D3) + (D19 bis D27)	Leitendes Gatter	ME	MO
0 1 0 1	1 0 1 0	gerade ungerade gerade ungerade	0 0 1 1	ungerade ungerade gerade gerade	ungerade gerade gerade ungerade	109 107 108 110	0 1 1 0	1 0 0 1

Die in F i g. 7 gezeigte Schaltung empfängt Eingangssignale, welche die Anzahl von »Einsen« im Gesamtwort und die Anzahl von »Einsen« im ausgeblendeten Wort darstellen. Diese Schaltung arbeitet nach dem Prinzip, daß bei Vorhandensein einer geraden Anzahl von »Einsen« im Gesamtwort und einer geraden Anzahl von »Einsen« im ausgeblendeten Wort das Restwort eine gerade Anzahl von »Einsen«, bei Vorhandensein einer ungeraden Anzahl von »Einsen« im Gesamtwort und einer ungeraden Anzahl von »Einsen« im ausgeblendeten Wort das Restwort eine gerade Anzahl von »Einsen«, bei Vorhandensein einer ungeraden Anzahl von »Einsen« im Gesamtwort und einer geraden Anzahl von »Einsen« im ausgeblendeten Wort das Restwort eine ungerade Anzahl von »Einsen« und bei Vorhandensein einer geraden Anzahl von »Einsen« im Gesamtwort und einer ungeraden Anzahl von »Einsen« im ausgeblendeten Wort das Restwort eine ungerade Anzahl von »Einsen« enthält.

Die in F i g. 7 gezeigte Schaltung enthält drei Inverter 113, 114 und 115. Der erste Inverter empfängt das Signal PC von der in F i g. 5 gezeigten Paritätskontrollstufe. Der zweite Inverter empfängt das SignalME von der in Fig. 6 gezeigten Stufe, und der dritte Inverter empfängt das Signal MO von der in F i g. 6 gezeigten Stufe. Die Inverter 114 und 115 geben ihre Ausgangssignale auf »Und-nicht«- Gatterlll bzw. 112. Der Inverter 113 liefert seine Ausgangssignale an beide »Und-nicht«-Gatter 111 und 112. Die Paritätsbits A_p und B„ gelangen von den in F i g. 1 gezeigten Invertern auf Eingänge der »Und-nicht»-Gatter 111 bzw. 112.

Wenn die Parität des Gesamtwortes stimmt, so ist PC = I₅ und das Ausgangssignal des Inverters 113 öffnet die Gatterill und 112. Wenn die Parität falsch ist, so ist PC = 0, und die »Und-nichU-Gatter 111 und 112 bleiben beide gesperrt. Dadurch wird verhindert, daß ein Paritätsbit G_p erzeugt wird, wenn das ursprüngliche Wort (das 28-Bit-Wort) falsche Parität hat.

Enthält das ausgeblendete Zwölf-Bit-Wort D₁ bis D₃ und D₁₉ bis D₂₇ eine gerade Anzahl von »Einsen«, so ist ME = 1 und MO = 0. Bei Vorhandensein einer ungeraden Anzahl von »Einsen« in den zwölf ausgeblendeten Bits ist ME = 0 und MO = 1. Bei Vorhandensein einer geraden Anzahl von »Einsen« im Gesamtwort ist /_2R = 0, D₂₈ =1, B„ = 1 und A₁, = 0. Ist die Anzahl der »Einsen« im Gesamtwort ungerade, so ist D₂₈ = 0, /₂₈ = I₅ B_p = 0 und A_p = 1. Die in Fig. 7 gezeigte Schaltung vergleicht die obigen Ziffern A, B, ME und MO. Stellt B_p eine ungerade Anzahl von »Einsen« und ME eine gerade Anzahl von »Einsen« im D-Wort dar oder stellt B_p eine gerade Anzahl von »Einsen« und ME eine ungerade Anzahl von »Einsen« dar, so ist das Paritätsbit G_p für das Restwort D₄ bis D₁₈ »Null«. Zu anderen Zeiten leitet eines der »Und-nicht«-Gatter 111 und 112, und es ist G_p = 1. Die Arbeitsweise der Schaltung ist bündig in der nachstehenden Tabelle beschrieben. In dieser Tabelle ist angenommen, daß die Parität des Gesamtwortes stimmt, d. h. PC = 1.

ME	MO	Anzahl von »Einsen« im aus geblendeten Wort D1 bis D3 + D19 bis D27	1 0 0 1	0 1 1 0	Anzahl von »Einsen« im Gesamtwort D1 bis D27	Anzahl von »Einsen« im Restwort D4WsD18	Leitendes Gatter	1 1 0 0
1 0 1 0	0 1 0 1	gerade ungerade gerade ungerade		gerade ungerade ungerade gerade	gerade gerade ungerade ungerade	111 112

Fig. 8

Der vollständige Paritätskontrollteil des Systems ist in Fig. 8 gezeigt. Die verschiedenen darin enthaltenen Blöcke sind bereits im einzelnen beschrieben worden und in F i g. 8 jeweils mit gleichen Bezugsnummern versehen wie in den vorhergehenden Figuren. Die verschiedenen in F i g. 8 gezeigten Leitungen stellen in einigen Fällen Eindrahtkabel und in anderen Fällen Mehrdrahtkabel dar. Beispielsweise stellt die erste Leitung oben links mit dem Symbol *»A_X bis A₃« drei Leiter und die zweite Leitung von links mit dem Symbol »B_x bis B₃ « ebenfalls drei Leiter dar.

Wenn keine Information anwesend ist, sind sämtliche y4-Bits und sämtliche B-Bits gleich »Eins«. Sämtliche 0-Bits und Zs-Bits sind gleich »Null«, und sämtliche F-Bits und G-Bits sind gleich »Eins«. H und L sind gleich »Null«, und PC und PU sind gleich »Null«.

Die Aufgabe der Inverter (F i g. 1), von denen die A- und B-Bits abgeleitet werden, besteht darin, zu ermitteln, ob eine Information anwesend ist oder nicht. Wenn eine Information anwesend ist, sind die ^4-Bits und die B-Bits komplementär, und jeweils ein Gatter in jedem Netz leitet. Bei Nichtvorhandensein eines D-Bits bleiben die diesem D-Bit entsprechenden A- und B-Bits »Eins«. Sämtliche Gatter in demjenigen Netz, dem diese A- und B-Bits zugeleitet werden, sind verriegelt.

Die Aufgabe der logischen Netze 12 bis 20 im ersten Logikpegel besteht darin, die Eingangsziffern und ihre Komplemente jeweils in Oktalbuchstaben, d. h. Dreiergruppen, zu untersuchen und ein Ausgangssignal zu erzeugen, das anzeigt, ob in der untersuchten Dreizifferngruppe eine ungerade oder gerade Anzahl von »Einsen« vorhanden ist. Wenn die drei untersuchten D-Bits eine gerade Anzahl von »Einsen« enthalten, so wird E »Eins« und O bleibt »Null«.

Die Aufgabe der Netze 21 bis 23 im zweiten Logikpegel besteht darin, die 0-Ziffern (und ihre Komplemente, die jB-Ziffern) jeweils in Dreiergruppen zu untersuchen, um zu ermitteln, ob die drei 2s-Ziffern eine ungerade oder gerade Anzahl von »Einsen« enthalten. Ist in den untersuchten ^-Ziffern die Anzahl der »Einsen« gerade, so bleibt F »Eins« und G wird »Null«.

Die Aufgabe des logischen Netzes 24 im dritten Logikpegel besteht darin, die drei F-Ziffern (und ihre Komplemente, die drei G-Ziffern) zu untersuchen, um zu ermitteln, ob die Anzahl der »Einsen« in den drei G-Ziffern ungerade oder gerade ist. Ist die Anzahl der »Einsen« in den drei F-Ziffern gerade, so wird L »Eins« und H bleibt »Null«.

Die Paritätsstufe 25 hat die Aufgabe, die Paritätsbits A_p und B₁, mit den Bits H und L zu vergleichen, um erstens zu bestimmen, ob die gesamte Information die Paritätsstufe erreicht hat, und zweitens zu ermitteln, ob die Parität stimmt.

Die in Fig. 8 gezeigte Paritätskontrollstufe arbeitet asynchron. Das heißt, die ersten ^-Ziffern und ihre Komplemente B können die Netze im ersten Logikpegel zu verschiedenen Zeiten erreichen. Jedes Netz wartet so lange, bis drei Ziffern und ihre Komplemente eingetroffen sind, und leitet sodann ein Ausgangssignal an ein entsprechendes Netz im zweiten Logikpegel. In gleicher Weise warten die Netze im zweiten Logikpegel das Eintreffen samt-

licher Informationssignale ab, ehe sie eine Information an den dritten Logikpegel weiterleiten.

Ein wichtiger Vorteil des Systems besteht darin, daß es hohe Arbeitsgeschwindigkeiten ermöglicht, obwohl die ankommende Information zu verschiedenen Zeiten eintrifft und die verschiedenen logischen Netze unterschiedliche Eigenverzögerungen aufweisen können. Dies läßt sich an Hand des folgenden Beispiels zeigen. Es sei angenommen, daß das schnellste Stück einer Information ein logisches Netz im ersten Logikpegel in 0,2 Mikrosekunden und das langsamste Informationsstück das logische Netz im ersten Logikpegel in 2 Mikrosekunden erreicht. Es sei weiter angenommen, daß das schnellste der Netze eine Verzögerung von nur 0,2 Mikrosekunden, das langsamste dagegen eine Verzögerung von 2 Mikrosekunden erteile. Wäre die Schaltung synchron, so würde dies bedeuten, daß man alles auf den schlechtesten Fall, d. h. ein langsames Informationsstück (eines, das 2 Mikrosekunden benötigt, um ein Netz ao zu erreichen) und ein langsames Netz (eines, das eine Verzögerung von 2 Mikrosekunden einführt), abstellen muß. Das heißt, es müssen mindestens 4 Mikrosekunden zwischen dem Zeitpunkt, da ein Informationsstück nach dem ersten Logikpegel losgeschickt wird, und dem Zeitpunkt, da das Informationsstück nach dem zweiten Logikpegel weitergeleitet werden kann, vorgesehen werden. Ferner muß man eine gewisse Toleranz vorsehen, um Schwankungen in den verschiedenen Verzögerungen zu berücksichtigen, so daß eine Zeitspanne von mindestens 6 oder 8 Mikrosekunden eingeplant werden muß.

Bei der erfindungsgemäßen Schaltung dagegen liegt — auf statistischer Grundlage — die durchschnittliehe Arbeitsgeschwindigkeit unter den oben vorausgesetzten Bedingungen näher bei 2 Mikrosekunden als bei 6 oder 8 Mikrosekunden. Im schlechtestmöglichen Fall ergibt ein in einer tragen oder langsamen Stufe eintreffendes langsames Signal eine maximale Verzögerung von 4 Mikrosekunden. Eine Toleranz ist nicht erforderlich, da jede Stufe unabhängig arbeitet und keine Stufe eine Information an die nächstfolgende Stufe weiterleitet, ehe sie ihre logische Operation beendet hat. Im Durchschnittsfall erreicht ein durchschnittliches Signal, beispielsweise mit einer Verzögerung von einer Mikrosekunde oder weniger, eine mit durchschnittlicher Geschwindigkeit, beispielsweise ungefähr einer Mikrosekunde, arbeitende Stufe in einer solchen Weise, daß sich eine Gesamtverzögerung von 2 Mikrosekunden ergibt. In einem anderen Normalfall — auf statistischer Grundlage — erreicht ein schnelles Signal, beispielsweise mit einer Verzögerung von nur 0,2 Mikrosekunden, eine langsam^ Stufe, beispielsweise mit 2 Mikrosekunden Arbeitszeit, in solcher Weise, daß sich eine Gesamtverzögerung von etwas mehr als 2 Mikrosekunden ergibt. In einem weiteren Fall erreicht ein langsames Signal, beispielsweise mit einer Verzögerung von 2 Mikrosekunden, eine schnelle Stufe, beispielsweise mit einer Arbeitszeit von 0,2 Mikrosekunden, wiederum so, daß sich eine Gesamtverzögerung von etwas mehr als 2 Mikrosekunden ergibt.

Ein weiterer wichtiger Vorteil der erfindungsgemäßen Schaltung besteht darin, daß die Einrichrung nicht dadurch arbeitsunfähig wird, daß Schaltungselemente altern oder anderweitige Änderungen in den Schaltungselementen auftreten, durch welche die durch die einzelnen logischen Netze bedingten Verzögerungen verändert werden. Derartige Erscheinungen führen lediglich dazu, daß die Arbeitsgeschwindigkeit der betreffenden Stufe sich etwas verlangsamt. Es sei beispielsweise angenommen, daß die Verzögerung des logischen Netzes 5 sich von einer Mikrosekunde in 3 Mikrosekunden andere. Dabei arbeitet die Schaltung einwandfrei weiter, jedoch wird im schlechtesten Fall die von der betreffenden Stufe eingeführte Verzögerung nunmehr 3 Mikrosekunden, nämlich gleich ihrer Eigenverzögerung plus denjenigen 2 Mikrosekunden, die das langsamste Signal benötigt, um diese Stufe zu erreichen.

Ein weiterer Vorteil der erfindungsgemäßen Schaltung besteht darin, daß das Fehlen einer Information nicht irrtümlich mit einer Information verwechselt werden kann. Es sei beispielsweise angenommen, daß das Binärbit A₇ im logischen Netz 14 nicht eintrifft. Dies bedeutet, daß A₇ und B₇ beide »Eins« sind, so daß keine Stufe im Netz 14 leitet. Dies bedeutet, daß O₃ und E„ »Null« bleiben. F₁ und G₁ bleiben daher beide »Eins«, während H und L beide »Null« und PC und PU beide »Null« bleiben. Dies bedeutet, daß ein Informationsstück die Paritätsstufe 25 nicht erreicht hat.

Das gesamte Paritätssystem einschließlich der Einrichtung zur Paritätskontrolle eines Gesamtwortes, der Einrichtung zum Ausblenden eines Teiles des Wortes und der Einrichtung zum Erzeugen der Parität für den Rest des Wortes ist in Fig. 12 in Blockform dargestellt. Der größte Teil dieser Figur versteht sich von selbst, und die Bezugszeichen in den Blöcken beziehen sich auf die entsprechenden anderen Figuren, in denen die Einzelheiten der betreffenden Blöcke gezeigt sind. Nicht erörtert wurden jedoch bisher die Blöcke 120 bis 125.

Der Block 121 besteht aus einer Gruppe von Gattern, die entweder »Und-nicht«-Gatter oder »Und«-Gatter sein können. Zweck dieser Gatter ist es, bestimmte der E- und O-Ziffern derjenigen Stufe zuzuleiten, welche die Parität für die ausgeblendeten Bits erzeugt. Der Block 122 stellt eine andere Gruppe von Gattern dar, die eine ähnliche Funktion haben wie die Gatter 121, jedoch an die Paritätsgeneratorstufe für die ausgeblendeten Bits jeweils neun Bits darstellende Ziffern weiterleiten. Diese beiden Stufen sollen nunmehr kurz beschrieben werden.

In dem hier betrachteten Beispiel werden zwölf Bits des Wortes ausgeblendet. Selbstverständlich ist aber die Erfindung nicht auf die Ausblendung von gerade dieser Anzahl von Bits beschränkt. Beispielsweise kann man jede beliebige Anzahl von Bits, einzeln oder in Vielfachen von drei oder in Vielfachen von einer beliebigen anderen Ziffer, ausblenden. Um die einzelnen Bits auszublenden, benötigt man am Ausgang der im Block 126 gezeigten Inverter eine Gatterstufe. Sollen z. B. sechs Bits ausgeblendet werden, so werden durch den Ausblendgenerator zugeleitete Steuerspannungen zwei der Gatter im Block 121 geöffnet und sämtliche Gatter des Blockes 122 gesperrt. Zum Eingeben eines Satzes von O-, Is-Bits in die Leitung 150 benötigt man entsprechende Schalter.

Eine geringe Abwandlung der Logikschaltung im Paritätsgenerator 127 ist erforderlich, falls diese Generatorstufe mehr als insgesamt vier Eingänge erhält.

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Diese Umgestaltung hat den Zweck, die mehr als vier Eingänge in vier Eingänge umzusetzen. Sind beispielsweise Eingangssignale O₁, E₁, F₂, G₂, F₃ und G₃ vorhanden, so muß man F₂ mit F₃ und G₂ mit G₃ kombinieren, um F_x, G_x zu erhalten. Letztere zeigen die Anzahl von »Einsen« in den durch F₂ und F₃ dargestellten 18 Bits an. F_x und G_x werden in die Leitung 150 gegeben. Die Schaltung zum Gewinnen von F_x und G_x kann ähnlich ausgebildet sein wie die Schaltung in Fig. 6.

Erhält die Stufe 127 nur vier Eingangssignale, beispielsweise O₁ und E₁ und O₂ und E₂, so werden O₁ und E₁ der gleichen Stelle in der Schaltung zugeleitet wie in Fig. 6. O₂ und E₂ werden denjenigen Schaltungsklemmen zugeleitet, denen bei der gezeigten Ausführungsform G₃ und F₃ zugeleitet werden.

Zweck der Gatter 125 ist es, den nicht ausgeblendeten Teil des Gesamtwortes an die Gatter 123 weiterzuleiten. Diese Gatter können entweder »Undnicht«-Gatter oder »Und«-Gatter sein; eine Ausführungsform dieser Gatter ist in Fig. 9 gezeigt.

Die Gatter 123 haben die Aufgabe, das Teilwort D₄ bis D₁₈ im vorliegenden Beispiel sowie das für dieses Teilwort erzeugte Paritätsbit G„ dem Teilwortregister 124 zuzuleiten. Diese Gatter und das Teil Wortregister sind in Fig. 9 gezeigt.

Die zwischen das Wortkabel 1 und die Gatter 123 geschalteten Gatter 125 sind in Fig. 9 als »Und«- Gatter dargestellt. Der Block 125 enthält insgesamt 27 derartige »Und«-Gatter, und zwar je eines für jede Ziffer des Wortes. Um die Zeichnung zu vereinfachen, sind jedoch nur zwei derartige Gatter 130 und 131 gezeigt. Die übrigen Gatter sind schematisch durch die gestrichelte Linie angedeutet. Jedes Gatter ist jeweils an einen der 27 verschiedenen Leiter des Wortkabels angeschaltet. Der achtundzwanzigste Leiter, der das Paritätsbit für das Gesamtwort führt, ist an kein Gatter angeschlossen, da die Parität für das weiterzuleitende Teilwort nicht notwendig gleich der Parität des Gesamtwortes sein muß.

Im Betrieb empfangen diejenigen der Gatter 125, die geöffnet werden sollen, vom Ausblendgenerator 120 (Fig. 12) ein Öffnungssignal ROPW (Abfrage-Teilwort). Der Ausblendgenerator ist in üblicher Weise ausgebildet und kann ein Teil des Steuersystems des Rechners sein. Ihm wird durch Maschineninstruktionssignale befohlen, die Signale ROPW zu übertragen. Durch die Signale ROPW wird die Zusammensetzung (die Bits) des in ein bestimmtes Teilwortregister zu schickenden Teilwortes bestimmt.

Die in Fig. 9 als »Und«-Gatter dargestellten Gatter 123 empfangen die Ausgangssignale der Gatter 125. Die Anzahl der Gatter in dieser Stufe ist gleich der Anzahl der Flip-Flops im Teilwortregister. Das bestimmte in der Zeichnung gezeigte Wortregister 124 hat 17 Flip-Flops, und zwar 16 für Datenbits und das siebzehnte für das Paritätsbit. Um die Zeichnung zu vereinfachen, sind lediglich drei der Gatter 132 bis 134 und drei der Flip-Flop 135 bis 137 gezeigt.

Sollen das Teilwort und die Paritätsziffer für das Teilwort eingesagt oder eingegeben werden, so wird sämtlichen Gattern 123 ein Steuersignal RIPW (Einsage-Teilwort) zugeleitet. Dieses Steuersignal kommt vom zentralen Steuersystem des Rechners und ist ein Maschineninstruktionssignal. Es kann aber auch das Steuersignal gewünschtenfalls das Signal PC sein, das anzeigt, daß die Paritätskontrolle des Gesamtwortes beendet ist und die Parität des Gesamtwortes stimmt.

Der Block 121 in Fig. 10 enthält insgesami »Und«-Gatter, und zwar neun für die 0-Bits und neun für die U-Bits. Vier der Gatter 138 bis 141 sind in der Zeichnung gezeigt. Diese Gatter werden durch vom Ausblendgenerator 120 gelieferte Signale geöffnet. In dem gezeigten Ausführungsbeispiel wird MA₁ »Eins« gemacht, wodurch die Gatter 138 und geöffnet werden. MA₂ bis MA₉ bleiben »Null«,

so daß die übrigen Gatter geschlossen bleiben.

In dem in Fig. 11 gezeigten Block 122 sind insgesamt sechs »Und-nichte-Gatter 142 bis 147 vorgesehen. Jedes dieser Gatter empfängt ein anderes Signal F oder G. Ein vom Ausblendgenerator geliefertes Signal MAS-O dient dazu, die Gatter gewünschtenfalls zu öffnen. In dem gezeigten Ausführungsbeispiel wird MAS₃ gleich »Null« gemacht, während MAS₁ und MAS₂ »Eins« bleiben. Es gelangen daher die Signale F₃ und G₃ durch die geöffneten Gatter und 147 zur Paritätsgeneratorstufe 127. Die übrigen Gatter bleiben gesperrt.

Claims (7)

Patentansprüche:

1. Paritätsschaltung für Digitalrechner mit einem ersten Paritätsgenerator, der auf sämtliche Bits eines Wortes anspricht und eine Anzeige liefert, ob das Wort eine gerade oder ungerade Anzahl von »Einsen« enthält, und damit einer Anordnung von Gatterschaltkreisen, die beim Fehlen eines oder mehrerer Bits des Wortes die Erzeugung der Paritätsanzeige verhindert, gekennzeichnet durch einen zweiten Paritätsgenerator zur Erzeugung einer Paritätsanzeige aus einer Gruppe von Bits, die kleiner ist als das ganze Wort.

2. Paritätsschaltung nach Anspruch 1, gekennzeichnet durch eine Sammelleitung (D₁ bis D₂₈) zum Übertragen des Wortes sowie eine an diese Sammelleitung angeschlossene Schaltungsanordnung, welche die Parität des Wortes kontrolliert (Fi g. 5), einen Teil des Wortes ausblendet (110, 142 bis 147) und für den Rest des Wortes Parität erzeugt (Fig. 6 oder 7).

3. Paritätsschaltung nach Anspruch 1, gekennzeichnet durch eine Schaltungsanordnung (25), die das Wort und das Paritätsbit dieses Wortes empfängt, sowie eine Schaltungsanordnung (Fig. 6) zum Erzeugen eines Paritätsbits für einen Teil des Wortes und eine damit kombinierte Schaltungsanordnung (Fig. 7), die beim Empfang des erzeugten Paritätsbits und des erstgenannten Paritätsbits ein Paritätsbit für den restlichen Teil des Wortes erzeugt.

4. Paritätsschaltung nach Anspruch 1, gekennzeichnet durch eine Schaltungsanordnung (21 bis 23), welche die binären Datenziffern des Wortes jeweils gruppenweise untersucht und eine kleinere Anzahl von zweiten Ziffern (F, G) daraus ableitet, deren jede die Anzahl der »Einsen« in der untersuchten Zifferngruppe anzeigt, eine weitere Schaltungsanordnung (24), welche die kleinere Anzahl von zweiten Ziffern gruppenweise untersucht und daraus eine noch kleinere Anzahl

von dritten Ziffern (H, L) ableitet, deren jede die Anzahl der »Einsen« in der untersuchten Gruppe von zwei Ziffern anzeigt, eine Schaltungsanordnung (25), die beim Empfang der dritten Zifferngruppe und der Paritätsziffer (A_n, B_n) des Wortes anzeigt, ob die Parität des Wortes stimmt oder nicht (PC, PU), sowie eine Schaltungsanordnung (Fig. 7), die beim Empfang der Paritätsanzeige (PC) und mindestens einer der zweiten und dritten Ziffern (O₁, E₁ oder F₃, G₃) Parität (G_n) für eine Gruppe von Ziffern, die kleiner als die Gesamtziffernzahl des Wortes, erzeugt.

5. Paritätsschaltung nach Anspruch 4, gekennzeichnet durch eine Schaltungsanordnung (56 bis 63), welche die gruppenweise Untersuchung immer kleinerer Anzahlen von Ziffern so lange wiederholt, bis eine einzige Ziffer (H) erhalten wird, welche die Anzahl der »Einsen« im Wort anzeigt.

6. Paritätsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Wort über eine Sammelleitung (D₁ bis D₂₈) und das Komplement des Wortes über eine weitere Sammelleitung (I₁ bis /₂₈) übertragen wird, wobei ein Binärbit eines gegebenen Wertes im Wort und die Abwesenheit eines Binärbits im Wort durch die gleiche Span-

nung dargestellt werden, und daß eine Anzahl von »Und-nicht«-Gattern(31bis36), deren jedes eine andere Kombination von Wort- und Komplementbits empfängt, sowie eine Anzahl von logischen Invertern (100), und zwar je einer für jeden Leiter der beiden Sammelleitungen, vorgesehen ist, über welche die beiden Sammelleitungen derart an die »Und-nicht«-Gatter angeschaltet sind, daß, wenn ein Bit in einem Wort fehlt, diejenigen »Und-nicht«-Gatter, denen das entsprechende Bit zugeleitet wird, sowie diejenigen »Und-nicht«-Gatter an die der normalerweise das Komplement des betreffenden Bits führende Leiter angeschlossen ist, gesperrt werden.

7. Paritätsschaltung nach Anspruch 1, gekennzeichnet durch eine kombinierte Paritätskontroll- und Paritätsgeneratorschaltung mit einer ein die richtige Parität anzeigendes Signal (PC) erzeugenden Schaltungsanordnung, einer die Parität erzeugenden Schaltungsanordnung (Fig. 7) und einer Sperrschaltung (111, 112), die bei Abwesenheit des die richtige Parität anzeigenden Signals die Paritätserzeugungschaltung inhibiert.

In Betracht gezogene Druckschriften:
Deutsche Auslegeschrift Nr. 1105 206.

Hierzu 2 Blatt Zeichnungen

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