DE1105206B - Paritaetsbitgenerator - Google Patents
ParitaetsbitgeneratorInfo
- Publication number
- DE1105206B DE1105206B DEN17397A DEN0017397A DE1105206B DE 1105206 B DE1105206 B DE 1105206B DE N17397 A DEN17397 A DE N17397A DE N0017397 A DEN0017397 A DE N0017397A DE 1105206 B DE1105206 B DE 1105206B
- Authority
- DE
- Germany
- Prior art keywords
- output
- comparison circuit
- inputs
- signal
- comparison
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Description
DEUTSCHES
Die vorliegende Erfindung betrifft elektronische Paritätsbitgeneratoren und im besonderen eine verbesserte
Vorrichtung zur Erzeugung von Paritätssignalen für binärverschlüsselte Zeichen und zur
Durchführung von Paritätskontrollen für die Zeichen darstellende Signale.
Die von einem Binärziffernrechner bei der Lösung einer Aufgabe durchgeführten Operationen schließen
eine große Anzahl von Übertragungen von binärverschlüsselte Zeichen darstellenden Informationssignalen
von einem Speicher zu einem anderen ein, und es hat sich gezeigt, daß viele falsche Resultate bei einer Berechnung
auf Fehler zurückzuführen sind, die während solcher Übertragungen in der Rechenanlage auftreten.
Es besteht daher die Notwendigkeit für ein Mittel zur Kontrolle der Codesignale der Zeichen während der
Übertragungsoperationen, das solche Fehler bei ihrem Auftreten sofort entdeckt und anzeigt. Dazu dient
, ein Paritätsbitgenerator, der ein Paritätssignal in
Form einer Binärziffer L oder 0 erzeugt, die in eine einen Teil des die Zeichen darstellenden Codesignals darstellende
Paritätskontrollstelle so eingesetzt wird, daß die Summe sämtlicher binärer L stets ungerade oder,
falls erwünscht, gerade ist. Wenn die Zahl der L in jedem binärverschlüsselten Zeichen ungerade gewählt
wird, spricht man von einer ungeraden, wenn die Zahl der L in jedem Binärzeichen gerade gewählt wird, von
einer geraden Parität.
In Anbetracht der großen Anzahl von Binärziffern oder Bits, die zur Darstellung der Zeichen verwendet
werden, wie beispielsweise der zur Unterscheidung sämtlicher Zeichen in einem alphanumerischen Code
dienenden sieben Binärziffern, erforderten die bisher entwickelten Paritätsgeneratoren für die Paritätskontrolle
eines Parallelbitcodes eine große Anzahl von Komponenten, wie beispielsweise in logischen »UND«-
und »ODER«-Gattern verwendeter Dioden, die sowohl auf die binärverschlüsselten Signale als auch auf
ihre Komplemente ansprechen. Außerdem empfangen, um das erwünschte Ausgangssignal herzustellen, mehrere
dieser Gatter die Ausgangssignale anderer Gatter. Die Verwendung einer großen Anzahl von Bauteilen
in einer solchen Anordnung bringt verteilte Kapazitäten
in den Schaltungen mit sich, die deren gesamte Signalsprechzeit verlängern und dadurch die
Folgegeschwindigkeit begrenzen, bei der die Schaltungen noch zuverlässig arbeiten. Überdies besteht
bei der Verwendung vieler Bauteile ein ziemlich hoher Leistungsverbrauch und eher die Möglichkeit,
daß Schaltungsfehler auftreten als bei Ausführungen mit wenigen Bauteilen und gleicher Gesamtfunktion.
Diese Erfindung hat sich daher die Aufgabe gestellt, einen verbesserten Paritätsbitgenerator zu
Paritätsbitgenerator
Anmelder:
The National Cash Register Company,
Dayton, Ohio (V. St. A.)
Dayton, Ohio (V. St. A.)
Vertreter: Dr. A. Stappert, Rechtsanwalt,
Düsseldorf, Feldstr. 80
Düsseldorf, Feldstr. 80
Beanspruchte Priorität:
V. St. v. Amerika vom 22. Oktober 1958
V. St. v. Amerika vom 22. Oktober 1958
schaffen, der für Parallelverschlüsselungen alphanumerischer Zeichen Paritätssignale erzeugt.
Eine andere Aufgabe dieser Erfindung besteht darin, einen relativ einfachen und leistungsfähigen Paritätsbitgenerator
zu schaffen, der mehrere im wesentlichen gleiche schnell ansprechende Vergleichsschaltungen
verwendet, so daß das gewünschte Paritätsbitsignal für ein parallel codiertes Zeichen ohne wesentliche
Verzögerung erzeugt werden kann.
Der Paritätsbitgenerator gemäß der Erfindung ist dadurch gekennzeichnet, daß mehrere Signalquellen,
deren gleichzeitig abgegebene Ausgangssignale hohen oder niedrigen Spannungspegels Informationsbits des
einen bzw. anderen Wertes darstellen, jeweils an einen Eingang einer ersten Gruppe von mit zwei Eingängen
und einem Ausgang versehenen Vergleichsschaltungen einer Vergleichsschaltungspyramide und die Ausgänge
der Vergleichsschaltungen der ersten Gruppe und gegebenenfalls eine oder mehrere weitere Signalquellen
an die Eingänge der zweiten Vergleichsschaltungsgruppe und deren Ausgänge wiederum an die Eingänge
der folgenden Vergleichsschaltungsgruppe usw. angeschlossen sind, so daß schließlich am Ausgang
einer letzten Vergleichsschaltung ein Signal mit dem einen oder anderen der genannten Spannungspegel erscheint,
je nachdem, ob eine gerade oder ungerade Anzahl von Signalquellen hohe Spannung abgeben.
In dem bevorzugten Auisführungsbeispiel besteht der Paritätsbitgenerator aus einer pyramidenförmigen
Anordnung mehrerer Vergleichsschaltungen. Jede
109 577/204
dieser Vergleichsschaltungen enthält entweder zwei npn- oder zwei pnp-Transistoren und hat einen Ausgang
und zwei Eingänge, an die die zu vergleichenden Binärsignale angelegt werden. Jede aus zwei pnp-Transistoren
bestehende Vergleichsschaltung erzeugt eine hohe Ausgangsspannung, wenn dem einen Eingang
eine hohe und dem anderen Eingang eine niedrige Spannung zugeführt wird; umgekehrt gibt die
Schaltung eine niedrige Ausgangsspannung ab, wenn beide Eingänge entweder auf hoher oder niedriger
Eingangsspannung liegen. Jede aus zwei npn-Transistoren bestehende Vergleichsschaltung weist niedrige
Ausgangsspannung auf, wenn an einen Eingang eine hohe und an den anderen eine niedrige Eingangsspannung angelegt wird, und eine hohe Ausgangsspannung,
wenn beiden Eingängen entweder eine hohe oder eine niedrige Eingangsspannung zugeführt wird.
Im allgemeinen wird eine der beiden vorher beschriebenen Ausführungen von Vergleichsschaltungen
in dem Paritätsgenerator nach der vorliegenden Erfindung verwendet. Die Anordnung ist so getroffen,
daß jeweils eine Vergleichsschaltung auf zwei der den Parallelcode darstellenden Ziffern- oder Bitsignale
anspricht. Je zwei Ausgänge dieser Vergleichsschaltungen sind ihrerseits an die Eingänge ähnlicher Vergleichsschaltungen
angelegt, deren Ausgänge wiederum in einer ähnlichen Form verglichen werden, bis
ein das gewünschte Paritätsbit darstellende Signal entsteht. Die Vergleichsschaltungen arbeiten genügend
schnell, so daß die Signale mit einer minimalen Verzögerung zu dem gewünschten Paritätsbitsignal verarbeitet
werden können, und das erzeugte Paritätsbitsignal praktisch gleichzeitig mit dem Parallelcodesignal,
von dem es abgeleitet wurde, erscheint.
Zum besseren Verständnis der Erfindung wird ein bevorzugtes Ausführungsbeispiel an Hand der Zeichnungen
beschrieben werden, und zwar zeigt
Fig. 1 ein Schaltbild eines bevorzugten Ausführungsbeispiels eines erfindungsgemäßen, aus pnp-Transistoren
bestehenden Paritätsbitgenerators,
Fig. 2 ein Schaltbild einer aus npn-Transistoren bestehenden Vergleichsschaltung,
Fig. 3 ein Blockdiagramm eines aus mehreren Vergleichsschaltungen nach Fig. 2 bestehenden Paritätsbitgenerators.
In Fig. 1 wird eine pyramidenförmige Anordnung von Vergleichsschaltungen 11, 12, 13, 14, 15 und 16
gezeigt. Jede dieser Vergleichsschaltungen besteht aus zwei pnp-Transistoren und hat zwei Eingänge und
einen Ausgang. So besitzt die Vergleichsschaltung 11 beispielsweise Eingänge 18 und 19 und einen Ausgang
38. Der Eingang 18 ist über einen Begrenzungswiderstand 26 an die Basis 25 eines Transistors 37
angeschlossen und auch direkt mit dem Emitter 30 eines Transistors 32 verbunden. Der Eingang 19 liegt
über einen Begrenzungswiderstand 28 an der Basis 27 des Transistors 32 und direkt an dem Emitter 35 des
Transistors 37. Die Kollektoren 31 und 36 der Transistoren 32 und 37 sind an einem Verbindungspunkt
33 zusammengeführt, der wiederum über einen Widerstand 34 an — 20 V liegt. Die Spannung am Verbindungspunkt
kann durch eine Begrenzungsdiode 41 auf — 8 V begrenzt werden. Der Ausgang 38 ist auch
an den Verbindungspunkt 33 angeschlossen. Die Vergleichsschaltung 11 spricht auf zwei der den Parallelcode eines alphanumerischen Zeichens darstellenden
sieben Binärsignale an. Nach dem vorliegenden Ausführungsbeispiel der Erfindung stellt ein Bitsignal mit
hohem Spannungspegel von OV eine binärcodierte Ziffer L und ein Bitsignal mit niedrigem Spannungspegel von — 8 V eine binärcodierte Ziffer 0 dar. Die
Vergleichsschaltung 11 vergleicht die an ihren Eingängen 18 und 19 angelegten Binärsignale und erzeugt
an ihrem Ausgang 38 ein den Vergleich anzeigendes Signal. Somit erscheint, wenn am Eingang 18 ein
Signal mit hoher Spannung und am Eingang 19 ein Signal mit niedriger Spannung angelegt wird, am
Ausgang 38 ein Signal mit hoher Spannung, da der vom Emitter 30 zum Kollektor 31 des Transistors 32
xo und durch Widerstand 34 zur — 20-V-Klemme fließende
Strom die Diode 41 vorspannt und somit sperrt. In ähnlicher Weise wird die Diode 41 gesperrt, und
das Signal am Ausgang 38 weist hohe Spannung auf, wenn am Eingang 18 ein Signal mit niedriger Spannung
und am Eingang 19 ein Signal mit hoher Spannung auftritt.
Die vorliegende Erfindung betrifft hauptsächlich die Kombination dieser Vergleichsschaltungen zu einem
Paritätsbitgenerator.
Im Ausführungsbeispiel der vorliegenden Erfindung sprechen die Vergleichsschaltungen 11, 12 und 13 jeweils
gleichzeitig auf zwei der sieben Binärbitsignale des Bitparallelcodes an, und die Ausgänge dieser Vergleichsschaltungen
befinden sich abhängig von dem Vergleich der Eingänge auf hoher oder niedriger Spannung. Die mit den anderen Vergleichsschaltungen
identische Vergleichsschaltung 15 wird über Eingang 24 mit dem siebenten Bitsignal beschickt und ist mit
dem anderen Eingang an den Ausgang 40 der Vergleichsschaltung 13 angeschlossen. Die Eingänge der
Vergleichsschaltung 14 sind an Ausgänge 38 und 39 der Vergleichsschaltungen 11 und 12 angeschlossen.
Die Vergleichsschaltung 16 ist für einen abschließenden Vergleich mit den Ausgängen 45 und 46 der Vergleichsschaltungen
14 und 15 verbunden und liefert an Ausgang 47 als Endergebnis des Gesamtvergleichs das
Paritätssignal. Dieses Signal wird als Paritätsbit verwendet, wenn eine ungerade Paritätskontrolle für die
Zeichen gefordert ist; bei gerader Paritätskontrolle ist ein Inverter 48 zur Invertierung des Signals vorgesehen.
Die Verwendung von Transistoren in der Vergleichsschaltung ermöglicht die Durchführung des Vergleichs
mit nur einer Form der echten oder deren Komple-
ment — der das codierte Zeichen darstellenden Bitsignale. Es sind keine Bauteile nötig, um die komplementäre
Form der Binärziffern zu verarbeiten, wie es gewöhnlich in herkömmlichen Dioden verwendenden
Vergleichsschaltungen der Fall ist. Somit wird die Forderung nach einer Vergleichsschaltung mit wenigen
Bauteilen erfüllt, wobei die Schaltungskapazität reduziert wird und Ein- und Ausschwingprobleme wesentlich
verringert werden. Die Schaltung erhält damit eine schnelle Ansprechzeit. Außerdem können zur
weiteren Verkürzung der Ansprechzeit, falls erforderlich, andere in der Technik bekannte Mittel angewandt
werden. So kann z. B. am Eingang der Vergleichsschaltung 16 parallel zum Begrenzungswiderstand 44
ein Kondensator 43 gelegt werden.
Wenn die sieben Bits des Zeichens LLOOLQL beispielsweise in Form von Signalen hoher und niedriger
Spannung parallel an die Eingänge 18 bis 24 der Vergleichsschaltungen angelegt werden, so ergibt sich
am Ausgang 49 ein Signal mit hohem Spannungspegel. Dieses stellt das Paritätsbitsignal für eine ungerade
Paritätskontrolle der Ziffern dar und wird in eine Paritätskontrollstelle als Teil des übertragenen
Zeichens als achtes Bit hinzugefügt, so daß das binärcodierte Zeichen durch die Parallelcodeziffern
LLLOOLOL dargestellt wird. War eine gerade Parität
1 1UÖ ZUD
erwünscht, so würde der Spannungspegel am Ausgang 47 das in den übertragenen Zeichen enthaltende
Paritätsbitsignal darstellen. Werden in einem weiteren Beispiel die sieben Bits des Zeichens LLOOLLL
an die Eingänge 18 bis 24 in Fig. 1 angelegt, so erscheint am Ausgang 49 ein Signal mit niedrigem
Spannungspegel, und es wird somit eine 0 als achtes Bit in die Paritätskontrollstelle des übertragenen
Zeichens eingetragen, so daß das Binärzeichen OLLOOLLL lautet und die ungerade Paritätskontrolle
erfüllt wird. Wiederum würde, falls gerade Parität gewünscht wäre, das Signal am Ausgang 47 an Stelle
des Signals am Ausgang 49 benützt werden.
Wenn beispielsweise binärcodierte Zeichen mit ungerader Parität während der Übertragungsoperation
kontrolliert werden sollen, so werden die codierten Signale in einen anderen Paritätsbitgenerator geleitet,
der zur Anzeige für die Paritätskontrolle der Zeichen
dient. Ein solcher Paritätsbitgenerator wäre so aufgebaut, daß z. B. ein Fehleranzeigelämpchen aufleuchtet,
sooft eines der dem Paritätsbitgenerator zugeleiteten Binärzeichen nicht die gewünschte ungerade oder gerade
Parität aufweist. Auf diese Weise ist es möglich, eine fehlerhafte Zeichenübertragung des Ziffernrechners
aufzudecken.
Die Zahl der Eingänge des Paritätsbitgenerators der vorliegenden Erfindung kann leicht abgeändert
werden, um ihn der unterschiedlichen Anzahl der ein codiertes Zeichen darstellenden Bits anzupassen. Wenn
daher ein 8-Parallelbit-Zeichencode auf seine Parität
zu kontrollieren ist, so sind anstatt der sieben acht Eingänge für die Codesignale in Fig. 1 vorzusehen,
und der Eingang 24 würde zusammen mit dem achten Eingang in eine zusätzliche Vergleichschaltung eingebaut
werden, die den anderen Vergleichsschaltungen 11,12 und 13 der ersten Reihe hinzuzufügen wäre.
Das Signal am Ausgang der zusätzlichen Vergleichsschaltung würde dann an einen der Eingänge der
Vergleichsschaltung 15 angelegt und direkt mit dem Signal am Ausgang 40 der mit dem anderen Eingang
verbundenen Vergleichsschaltung 13 verglichen werden. Wenn ein 6-Parallelbit-Zeichencode auf seine
Parität kontrolliert werden soll, würde das Signal am Ausgang 40 der Vergleichsschaltung 13 direkt an
einen der Eingänge der Vergleichsschaltung 16 angelegt und direkt mit dem Signal am Ausgang 45 der
mit dem anderen Eingang verbundenen Vergleichsschaltung 14 verglichen werden.
Auch die in Fig. 2 gezeigte, aus zwei npn-Transistoren bestehende Vergleichsschaltung kann zum
Aufbau eines Paritätsbitgenerators nach der vorliegenden Erfindung verwendet werden. Die Eingänge
sind in der gleichen für die pnp-Transistoren der Vergleichsschaltungen nach Fig. 1 beschriebenen Art an
die Basen und Emitter der npn-Transistoren 50 und 51 angeschlossen. Hier jedoch liegt der Belastungswiderstand
55 an einer +12-V-Quelle und der Ausgang 52
auf Erdpotential. Diese Vergleichsschaltung arbeitet so, daß der Ausgang 52 sich auf niedrigem Spannungspegel (—8 V) befindet, wenn eine hohe Spannung (OV)
nur an einen der Eingänge 53 oder 54 angelegt wird und sich auf hohem Spannungspegel befindet, wenn
entweder hohe oder niedrige Spannung an beide Eingänge 53 und 54 angelegt wird.
Fig. 3 zeigt, wie mehrere npn-Transistorvergleichsschaltungen
nach Fig. 2 zum Aufbau eines Paritätsbitgenerators verbunden werden können. Vergleichsschaltungen 61, 62, 63, 64, 65 und 66 sind analog den
Vergleichsschaltungen 11, 12, 13, 14, 15 und 16 in Fig. 1 angeordnet. Ausgang 67 eines Inverters 68 liegt
auf hoher Spannung, wenn eine hohe Spannung an eine ungerade Anzahl der Eingangsklemmen 68 bis 74
angelegt wird, und befindet sich auf niedrigem Spannungspegel, wenn eine hohe Spannung einer geraden
Anzahl der Eingänge 68 bis 74 zugeführt wird.
Claims (2)
1. Paritätsbitgenerator, dadurch gekennzeichnet, daß mehrere Signalquellen, deren gleichzeitig abgegebene
Ausgangssignale hohen oder niedrigen Spannungspegels Informationsbits des einen bzw.
anderen Wertes darstellen, jeweils an einen Eingang (z. B. 18) einer ersten Gruppe (11, 12, 13)
von mit zwei Eingängen und einem Ausgang versehenen Vergleichsschaltungen (z. B. 11) einer
Vergleichsschaltungspyramide und die Ausgänge der Vergleichsschaltungen der ersten Gruppe und
gegebenenfalls eine oder mehrere weitere Signalquellen (z. B. 24) an die Eingänge (z. B. 38, 39)
der zweiten Vergleichsischaltungsgruppe (14, 15) und deren Ausgänge wiederum an die Eingänge
der folgenden Vergleichsschaltungsgruppe usw. angeschlossen sind, so daß schließlich am Ausgang
(47) einer letzten Vergleichsschaltung ein Signal mit dem einen oder anderen der genannten Spannungspegel
erscheint, je nachdem, ob eine gerade oder ungerade Anzahl von Signalquellen hohe
Spannung abgeben.
2. Paritätsbitgenerator nach Anspruch 1, dadurch gekennzeichnet, daß jede Vergleichsschaltung
aus einem ersten (32) und einem zweiten Transistor (37) besteht, daß ein Widerstand (34)
die Kollektoren der beiden Transistoren mit einer Spannungsquelle verbindet, daß der eine (z. B. 18)
der beiden Eingänge mit dem Emitter (27) des ersten und der Basis (25) des zweiten Transistors
und der zweite Eingang (19) mit der Basis (27) des ersten und dem Emitter (35) des zweiten
Transistors verbunden ist, und der Schaltungsausgang (38) am Verbindungspunkt des genannten
Widerstandes (34) und der Kollektoren der beiden Transistoren angeordnet ist.
Hierzu 1 Blatt Zeichnungen
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US862281XA | 1958-10-22 | 1958-10-22 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE1105206B true DE1105206B (de) | 1961-04-20 |
Family
ID=22197130
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DEN17397A Pending DE1105206B (de) | 1958-10-22 | 1959-10-20 | Paritaetsbitgenerator |
Country Status (2)
Country | Link |
---|---|
DE (1) | DE1105206B (de) |
GB (1) | GB862281A (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1281193B (de) * | 1963-02-27 | 1968-10-24 | Ibm | Schaltungsanordnung zur Erzeugung eines Pruefbits |
DE1204432B (de) * | 1961-05-31 | 1975-10-09 | Radio Corporation Of America, New York, N. Y. (V. St. A.) | Paritätsschaltung für Digitalrechner |
-
1959
- 1959-10-02 GB GB33436/59A patent/GB862281A/en not_active Expired
- 1959-10-20 DE DEN17397A patent/DE1105206B/de active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1204432B (de) * | 1961-05-31 | 1975-10-09 | Radio Corporation Of America, New York, N. Y. (V. St. A.) | Paritätsschaltung für Digitalrechner |
DE1281193B (de) * | 1963-02-27 | 1968-10-24 | Ibm | Schaltungsanordnung zur Erzeugung eines Pruefbits |
Also Published As
Publication number | Publication date |
---|---|
GB862281A (en) | 1961-03-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE1011181B (de) | Matrix-Schaltung | |
DE2420058A1 (de) | Elektronischer computer mit tastatur | |
EP0209014A2 (de) | Anordnung mit einem sättigbaren Carry-Save-Addierer | |
DE1237177B (de) | Asynchrone Zaehleinrichtung | |
DE2006987A1 (de) | Automatische Prüfvorrichtung für Rechenanlagen | |
DE1774675A1 (de) | Elektronisches Rechengeraet | |
EP0208275A2 (de) | Anordnung zur bitparallelen Addition von Binärzahlen | |
DE2509732A1 (de) | Programmierbarer schwellenwertindikator | |
DE1268669B (de) | Multistabile Schaltung | |
DE1105206B (de) | Paritaetsbitgenerator | |
DE1774674A1 (de) | Digitale Rechenanlage fuer Regelsysteme | |
DE1164482B (de) | Impulszaehler aus bistabilen Kippschaltungen | |
DE1240928B (de) | Gleichstromgekoppelter elektronischer Binaerzaehler | |
DE2043284C3 (de) | Kodierungsübersetzerschaltung zur Anwendung in einem beigeordneten Gedächtnissystem | |
DE2257622A1 (de) | Elektrische zaehlschaltung | |
DE1574603A1 (de) | Binaere Addierschaltung | |
DE2720770C2 (de) | Schaltungsanordnung zur Kennzeichnung der Gruppenzugehörigkeit ein- oder mehrstelliger Kennzahlen unter Verwendung von Verknüpfungsgliedern, insbesondere für die Anwendung als Umwerter für die Leitweglenkung oder als Verzoner in Fernsprechvermittlungsanlagen | |
DE1549482A1 (de) | Mehrzweckregister mit bistabilen Kippschaltungen | |
DE1449337C3 (de) | Binärer Digitalspeicher | |
DE1078355B (de) | Impulszaehl- und Codierschaltung | |
DE1230852B (de) | Pruefschaltung fuer m-von-n-Codesignale, insbesondere in Fernmeldeanlagen | |
DE1092706B (de) | Elektronischer Stufenschalter | |
DE2234906A1 (de) | Binaeraddierer | |
DE2061609B2 (de) | Schaltungsanordnung zum Umsetzen eines Code in einen anderen Code | |
DE2135607B2 (de) | Eingangsschaltung und paritaetsbitgenerator fuer einen modifizierer |