DE1281193B - Schaltungsanordnung zur Erzeugung eines Pruefbits - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESGHRIFT

Int. CL:

G06f

Deutsche KL: 42 rti3 -11/10 ■

Nummer:
Aktenzeichen:
Anmeldetag:
Auslegetag:

P 12 81 193,7-53 (J 25278)

14. Februarl964

24. Oktober 1968 ^: ■

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Erzeugung eines Prüfbits einer aus zwei Operandenbitgruppen durch eine Schaltungsgruppe eines Paralleladdierwerks gebildeten Summenbitgruppe, wobei eine derartige Schaltungsanordnung des Addierwerks eine erste Addierwerkstufe zum Bilden eines Eingangsübertragbits aus niederwertigeren Operandenbitgruppen, eine zweite. Addierwerkstufe zur Bildung der Bitstellenüberträge aus dem Eingangsübertragbit und den Operandenbitgruppen und eine dritte Addierwerkstufe zur Bildung der Summenbitgruppe aus den beiden Operandenbitgruppen und den Binärstellenüberträgen aufweist und wobei zur simultan zur Summenbildung erfolgenden Erzeugung des Prüfbits drei Stufen vorgesehen sind und zur Prüfbitberechnung die in der ersten Stufe erzeugte Exklusiv-ODER-Summe der beiden Paritätbits sowie aus den beiden Operandenbitgruppen abgeleitete Zwischenfunktionen dienen und die dritte Stufe im wesentlichen aus einer das Prüfbit erzeugenden exklusiven ODER-Stufe besteht.

Aus der Literaturstelle »IBM Technical Disclosure Bulletin«, Vol. 4, Nr. 12, Mai 1962, ist eine Schaltungsanordnung bekannt, bei der parallel zur Addition zweier Operanden in einem Addierwerk gleichzeitig die Erzeugung eines Prüfbits zwecks Überprüfung der sich bei der Addition ergebenden Endsumme stattfindet. Bei der bekannten Schaltungsanordnung handelt es sich um ein Addierwerk, welches im binärkodierten Dezimalsystem arbeitet. Aus den beiden Operanden wird dabei zunächst eine Summe im direkten Binärsystem gebildet, worauf die Umformung dieser Summe in das binärkodierte Dezimalsystem erfolgt. Die beiden Paritätsbits der Operanden werden zusammen mit den bei der Summation von einer Binärstufe zur nächsten auftretenden Überträgen und dem Eingangsübertrag dazu verwendet, das Prüfbit zu erzeugen. Die zur Erzeugung des Prüfbits dienende Schaltung besteht im wesentlichen aus einer Reihe von exklusiven ODER-Toren. Die parallel zum Additionsvorgang ablaufende Erzeugung des Prüf bits hat den Vorteil, daß praktisch kein Zeitverlust in Kauf genommen werden muß.

Bei dieser bekannten Anordnung wird das Prüfbit mit Hilfe von beim Additionsvorgang anfallenden Zwischenfunktionen, nämlich den von einer Binärstellenstufe zur nächsten erfolgenden Überträgen, erzeugt. Dies hat zur Folge, daß ein fehlerhafter Übertrag eventuell nicht entdeckt werden kann, da sowohl die Endsumme als auch das Prüfbit hierdurch geändert werden.

Der vorliegenden Erfindung liegt demgegenüber die Schaltungsanordnung zur Erzeugung eines
Prüfbits

Anmelder: ' "■' '

International Business Machines Corporation,
Armonk, N. Y. (V. St. A.) ■

Vertreter:

Dr. phil. G. B. Hagen, Patentanwalt,
8000 München 71, Franz-Hals-Str. 21

Als Erfinder benannt:
Alan Richard Geller,
Poughkeepsie, N. Y. (V. St. A.)

Beanspruchte Priorität:
V. St. v. Amerika vom. 27. Februar 1963
(261351)

Aufgabe zugrunde, eine Schaltungsanordnung zu schaffen, welche bei einem Paralleladdierwerk gleichzeitig zur Summenbildung vollständig unabhängig von den für die Berechnung der Summe verantwortlichen Schaltnetzen das Prüfbit berechnet.

Die Erfindung besteht demnach darin daß aus den Operandenbitgruppen drei Zwischenfunktionen in der ersten Stufe unabhängig von den Schaltungsnetzen der Addierwerkstufen gebildet werden, daß in der zweiten Stufe aus den drei Zwischenfunktionen und der Exklusiv-ODER-Summe der beiden Paritätsbits zwei weitere Zwischenfunktionen erzeugt werden und daß die dritte Stufe aus den genannten weiteren Zwischenfunktionen das Prüfbit in Form des Paritätsbits der Summenbitgruppe erzeugt.

Ein Vorteil der erfindungsgemäßen Schaltungsanordnung liegt darin, daß der gesamte Additionsschritt, also auch der erste Teiladditionsschritt in redundanter Weise überprüft wird. Die das Prüfbit vorausbestimmende Schaltungsanordnung arbeitet gleichzeitig mit der binären Additionsvorrichtung, so daß die jeweiligen Resultate etwa zur gleichen Zeit erhalten werden.

Das erhaltene Prüfbit besteht aus dem Paritätsbit der Endsumme, so daß das solchermaßen erzeugte Prüfbit auch für weitere sich anschließende Operationen verwendet werden kann.

809 628/1625

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Weiterbildungen der Erfindung sind in den Unter- A. Weinberger und J, L, Smith jn der Zeitschrift

ansprächen gekennzeichnet. »IRE Transactions on Electronics Computers«,

Ein Ausführungsbeispiel der Erfindung wird im fol- Bd. EC-5, Juni 1956, S. 65 bis 73, beschrieben,

genden an Hand der Figuren näher erläutert. Es zeigt Binäre Addierwerke mit Voraussage des Übertrages

Fig. 1 ein Blockschaltbild einer binären Addi- 5 sind auch in der USA.-Patentschrift 3 078 039 be-

tionsvorrichtung, die mehrere Gruppen umfaßt und schrieben und ferner in einem Aufsatz von

parallel arbeitet und den Übertragsbit voraussagt, MacSorley in der Zeitschrift »Proceedings of the

F ig. 2 ein Blockschaltbild einer der in Fig. 1 dar- IRE«, Bd..49, Januar 1961, S. 67 bis 91. Es erscheint

gestellten Gruppe der Addiervorrichtung, weiche die aus diesem Grunde eine eingehendere Erörterung von

Übertragsstufen und die Paritätsstufen und die Addi- io Addierwerken, welche mit Voraussage des Übertrags

tionsstufen umfaßt, arbeiten, nicht erforderlich.

Fig. 3 das logische Schaltbild der in Fig. 2 zur In Fig. 1 können Fehler dadurch festgestellt wer-

Bildung des Paritätsbits vorgesehenen Schaltungsan- den, daß jeder der vier Bitgruppen eines jeden Ope-

ordnung. randen und des Resultates eine Stelle für ein Pari-

In Fig. 1 besteht die Addiervorrichtung3 aus vier 15 tätsbit zugeordnet wird. Im Operanden.4 hat die

Gruppen, wobei jede Gruppe vier Datenbits mit Gruppe X das Paritätsbit XP und im Operanden B

einem zusätzlichen Paritätsbit verarbeitet. Es ist die Gruppe Y das Paritätsbit YP. Da jede Gruppe

jedoch hervorzuheben, daß die maximale Anzahl der der in dem Resultatsregister 4 gespeicherten Summe

Gruppen und die Größe einer jeden Gruppe nicht eine Funktion der beiden Gruppen der Operanden

wesentlich ist. Das Addierwerk 3 bildet eine Binär- 20 der Register 1 bzw. 2 ist, entspricht jedes, Paritätsbit

summe, die aus 16 Bitstellen besteht und die Grup- in dem Resultatregister 4 einem Paritätsbit in jeder

pen P, Q₁ R und S umfaßt in dem Resultatregister 4, der beiden Gruppen der Operanden. So entspricht

und zwar aus dem binären Operanden A, der die das Paritätsbit RP des Resultatregisters 4 dem Pari-

Gruppen T, V, X, Z ha Register 1 umfaßt, und dem tätsbit ZP und dem Paritätsbit YP. Eine jede Gruppe

binären Operanden B, der aus den Gruppen U, W, Y 25 ήη Addierwerk 3 bildet für eine Gruppe des Resultat-

und ZZ im Register 2 besteht, wobei von außen ein registers 4 ein Paritätsbit in Abhängigkeit der bei-

Ubertrag CO zugeführt wird. Zu einer jeden Operan- den Operanden-Paritätsbits und in Abhängigkeit zu-

dengruppe und einer jeden Resultatgruppe gehört ein sätzlicher Information, weiche der Addiergruppe zur

Paritätsbit, welcher die Summe der 1-Bits der betref- Verfugung steht.

fenden Gruppe auf einem ungeraden Wert hält. Ent- 30 In Fig, 2 ist die Gruppe X + Y des Addierwersprechende Gruppen der Operanden A und B und kes S im einzelnen dargestellt. Die Gruppe X des ihre zugehörigen Paritätsbits werden von den Regi- Operanden .4 im Register 1 und die Gruppe Γ des stern 1 und 2 über entsprechende Gruppen des Ad- Operanden B im Register 2 werden mit einer Infordierwerkes 3 geleitet und bilden in dem Resultatregi- mation kombiniert, weiche von den vorausgehenden ster 4 entsprechende Gruppen für die Summe und den 35 Gruppen Z und ZZ auf dem Kabel Z-ZZ auftritt und zugehörigen Paritätsbit. Bei der Addition der Qpe- ferner von der von außen führenden Leitung CO herranden A und B werden die Gruppen X und Y und rührt, so daß die Gruppe R der Summe in dem Redie Paritätsbits XP und YP in der Gruppe X+ Y sultatregister 4 gebildet wird. Vier Datenbits X4, X3, des Addierwerkes verarbeitet und bilden die X2 und Xl der Gruppe X und vier Datenbits Y4, Summe R und das Paritätsbit RP in dem Resultat- 40 Y 3, YZ und Yl der Gruppe Y werden benutzt, um register. Sämtliche Gruppen werden gleichzeitig die vier Datenbits R4, R3_t RZ₁ Rl der Gruppe R addiert, und sämtliche Paritätsbits werden gleichzeitig zu bilden unter Anwendung der ersten Stufe 5 zur gebildet und in das Resultatregister 4 eingegeben. Die Bildung eines Übertrages und der zweiten Stufe 6 Gruppensumme, welche in einer Additionsgruppe des zur Bildung eines Übertrages und der binären Addi-Addierwerkes gebildet wird, ist eine Funktion der bei- 45 tionsstufe 7. Gleichzeitig werden einige Datenbits und den Operandengruppen, welche dieser Additions- die Paritätsbits XP und YP verarbeitet, um zu einem gruppe zugeführt werden, und ferner des Übertrages, Resultat-Paritätsbit RP in einer Paritätsbit-Voraussofern ein solcher von der vorhergehenden Stufe her sagestufe 11 zu gelangen, welche aus der ersten Paristattfindet. Die Kabelleitungen V-ZZ, X-ZZ und tätsbit-Voraussagestufe 8 und der zweiten Paritätsbit- Z-ZZ und die Leitung CO liefern für jede Gruppe 50 Voraussagestufe 9 und der dritten Paritätsbit-Vorauseine Information, um zu entscheiden, ob sich aus der sagestufe 10 besteht. Obwohl die Paritätsbit-Voraus-Rechenoperation der vorausgehenden Gruppe ein sagestufe U den eigentlichen, den wesentlichen Eingangsgruppenübertrag ergeben hat. Beispielsweise Gegenstand des Ausführungsbeispiels bildet, sollen ist die Summengruppe Q im Resultatregister 4 eine doch die binäre Additionsstufe 7 und die zugehörigen Funktion der Gruppe V des Operanden A im Regi- 55 Stufen zur Voraussage der Überträge kurz beschnester 1 und der Gruppe W des Operanden B im Regi- ben werden.

ster 2 und des Gruppeneingangsübertrages,, der C₂ ge- Die binäre Additionsstufe 7 liefert Binärsummen-

nannt werden soll und aus einer Information abge- bits R4, Rd₁ RZ und Rl, die sich aus der Addition

leitet wird, welche das Kabel X-ZZ zuführt, wobei eines Eingangsgruppen-Übertrages C1 und den bei-

das Kabel X-ZZ mit sämtlichen vorausgehenden 60 den Binärzahlen ergeben, welche aus den BitsX4,

Gruppen X, Y₁ Z und ZZ und mit der Leitung ver- X3, X2 und Xl bzw. Y 4, Yd, YZ und Yl be-

bunden ist, welche von außen den Übertrag CO zu- stehen. In jedem FaE sind die Binärgewichte 8, 4, 2

führt. Andererseits wird die Gruppe 5 durch die und 1 den Binärziffern in dieser Folge zugeordnet

Addiergruppe Z + ZZ in Abhängigkeit der Grup- Es wird in den genannten Veröffentlichungen aus-

pen Z, ZZ und des von außen zugeführten Eingangs- 65 geführt, daß eine hohe Arbeitsgeschwindigkeit bei

Übertrages CO gebildet. der gewünschten Addition dadurch erzielt wird, daß

Das Prinzip eines Addierwerkes mit Vorausbestim- sämtliche Überträge in den Binärstellen gleichzeitig

mung des Übertrages ist in dem Aufsatz von gebildet werden und anschließend eine gleichzeitige

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Erzeugung der zwischen den Gruppen stattfindenden des Resultates verwendet wird. Ungefähr im selben Überträge erfolgt. Die erste Stufe 5 zur Voraussage Zeitpunkt, in welchem die binäre Addierstufe 7 die eines Übertrages erzeugt den Gruppeneingangsüber- ResultatbitsR4, A3, Rl und Al an das Resultattrag C1 für diese Gruppe in Abhängigkeit der Grup- register 4 liefert, liefert die dritte Stufe 10 zur Vorpen X, Y, Z und ZZ in den Registern 1 und 2 und in 5 ausbestimmung des Paritätsbits an das Register 4 das Abhängigkeit des von außen zugeführten Übertra- Paritätsbit RP. Auf diese Weise arbeiten die Vorrichges CO. In allen Gruppen arbeiten die ersten Stufen tung 11, welche das Paritätsbit vorausbestimmt, und zur Voraussage eines Übertrages in solcher Weise, die Stufen der binären Additionsvorrichtung 7 so daß die betreffenden Gnippenüberträge gleichzeitig zusammen, daß man die Gruppensumme R und das entstehen. Es ist dabei wünschenswert, in einer an io entsprechenden Paritätsbit RP erhält
sich bekannten Weise die Richtigkeit der voraus- In Fig. 3 ist das logische Schaltbild einer Vorrichgesagten Gruppenüberträge zu prüfen. Eine solche tung 11 zur Vorausbestimmung des Paritätsbits im Anordnung ist in dem USA.-Patent 3 078 039 be- einzelnen schematisch dargestellt. Es sind die übschrieben. Eine zweite Stufe 6 zum Voraussagen des liehen Symbole verwendet, um die Blöcke in dem Übertrages verwendet den vorausgesagten Gruppen- 15 logischen Schaltbild zu charakterisieren. Eine jede eingangsübertrag Cl und einige der Bits der Grup- UND-Stufe ist durch das Symbol »&« bezeichnet und pen X und Y der Operanden A und B, um die Zwi- führt ein I-Bit-Signal an der Ausgangsklemme, wenn schengruppenüberträge Cl, C3 und C 4 zu bilden, an sämtlichen Eingangsklemmen 1-Bits auftreten, welche den betreffenden Gruppen des binären Addier- Jede ODER-Stufe ist durch das Symbol »0« charaktewerkes7 zugeführt werden. Der Übertrag Cl, wel- ao risiert, und es ergibt sich in der Ausgangsklemme eher der ersten Stelle des binären Addierwerkes 7 einer solchen Stufe ein 1-Bit, wenn ein 1-Bit an minzugeführt wird, ist derselbe wie der Gruppenüber- destens einer der Eingangsklemmen auftritt. Umkehrtrag Cl, welcher in der ersten Stufe 5 der den Über- stufen sind durch das Symbol »I« gekennzeichnet, trag voraussagenden Anordnung erzeugt wird. Das und bei einer solchen Stufe ergibt sich ein 1-Bit an binäre Addierwerk? liefert dann an das Resultat- as der Ausgangsklemme, wenn ein O-Bit an der Einregister 4 die vier Bitstellen der Summe, nämlich die gangsklemme auftritt. Das Symbol »V« charakteri-Bitsi?4, R3, Rl und Al, welche von den entspre- siert eine exklusive ODER-Stufe, bei der ein 1-Bit chenden Bits der Stellenüberträge und der Operanden an der Ausgangsklemme auftritt, wenn die eine Einabhängen. Die binäre Addierstufe 7 ist offensichtlich gangsklemme ein 1-Bit führt, die andere Eingangssehr einfach, da Übertragsdurchläufe zwischen den 30 klemme jedoch nicht.

Binärstellen nicht erfolgen müssen. Sobald die erste Die erste Stufe 8 der das Paritätsbit voraussagen-StufeS zur Vorausbestimmung des Übertrages den den Schaltungsanordnung verwendet die Paritätsbits Gruppeneingangsübertrag Cl geliefert hat, kann die XP und YP und die drei Bits Z 3, Y3, Xl, Yl, Xl zweite Stufe 6 zur Bestimmung des Übertrages die und Yl der Operandengruppe X und Y für die Be-Stellenüberträge der Addierstufe 7 zuführen, welche 35 rechnung der Paritätsbit-Teilsignale PP, <x, β und y. dann die Gruppensumme R dem Resultatregister 4 Die Beziehungen der ersten Paritätsbit-Teilsignale in liefert. Sämtliche Gruppen führen gleichzeitig die bezug auf die Eingangssignale sind durch die nachAddition durch. folgenden Gleichungen bestimmt:

Die Anordnung 11 zur Vorausbestimmung des PP = XPYYP (I)

Paritätsbits umfaßt drei Stufen: Es sind die erste 40 _ ^j, γιγρ h)

Paritätsbit-Voraussagestufe 8 und die gleichen Zwek- a _ ^3. γ-3 _jl /χ$ _j_ γ$\ρ β)

ken dienenden Stufen 9 und 10; diese Stufen ent- _ yjyjyj _f_(X1YY2)(X3~¥Y3) (4)
sprechen der ersten Übertragsvoraussagestufe 5 und

und der zweiten Übertragsvoraussagestufe 6 und der In den Gleichungen (2) und (3) wird als Abkürzung

binären Addiervorrichtung 7. Während die erste 45 verwendet F = Xl · Y2 + (Xl + Yl)Xl · Yl.

Stufe 5 zur Vorausbestimmung eines Übertrages den Die UND-Funktion ist in den obigen Gleichungen

Gruppeneingangsübertrag Cl bildet, bildet gleich- durch den Multiplikationspunkt charakterisiert; die

zeitig die erste Stufe 8 zur Bildung eines Paritätsbits ODER-Funktion wird durch das Symbol »+«

die Paritäts-Teilinformationen PP, α., β und γ in Ab- wiedergegeben, und die Umkehrfunktion wird durch

hängigkeit der Bits X 3, Xl, Xl, XP der Gruppe Z 5° einen Strich oberhalb der Formelemente angegeben,

und der Bits Y 3, Yl, Yl und YP der Gruppe Y. Die exklusive ODER-Funktion wird durch das Sym-

Wenn der Gruppen-Eingangsübertrag C1 verfügbar bol V bezeichnet.

ist von der ersten Stufe 5 zur Vorausbestimmung des Die zweite Stufe 9 zur Vorausbestimmung des Übertrages, liefert die zweite Stufe 9 zur Vorausbe- Paritätsbits arbeitet mit den ersten Paritätsbit-Teilstimmung eines Paritätsbits die zweiten Paritäts-Teil- 55 Signalen PP, «, β und γ sowie mit dem Gruppensignale P und G in Abhängigkeit des Gruppenein- eingangsübertrag Cl, sofern ein solcher vorliegt, und gangsübertrages C1 und der ersten Paritäts-Teilinfor- liefert zweite Paritäts-Teilsignale P und G auf Grund mationen PP, «, β und γ. Die zweiten Paritätsteil-In- der nachfolgenden Beziehungen:
formationen P und G stehen ungefähr im selben Zeit- ρ _ ρργ oy «ν
punkt zur Verfügung, in welchem die zweite einen 60 G = · C1 (6)
Übertrag voraussagende Stufe 6, welche ebenfalls den ^ '
Gruppeneingangsübertrag Cl ausnutzt, an die binäre Das Signal P bildet ein vorläufiges Paritätsbit, Addierstufe 7 die Zwischenstellen-Überträge Cl, C2, der nach Maßgabe des Signals G korrigiert wird, C 3 und C 4 liefert. Wenn die binäre Addierstufe 7 welches den Einfluß des Gruppeneingangsübertrages ihre Addition durchführt, verwendet die dritte Stufe 65 auf das endgültige Summ-Paritätsbit RP berück-10 zur Vorausbestimmung des Paritätsbits das zweite sichtigt

Paritätsteilchen P und G zur Erzeugung eines voraus- Die dritte Stufe 10 der das Paritätsbit vorausgesagten Paritätsbits RP, welcher in der Gruppe R bestimmenden Schaltungsanordnung liefert in Ab-

Bangigkeit der zweiten Teilsignale P und G das end- Übertrag 16. Da das Paritätsbit RP für das Resultat gültigen Paritätsbit ÄP, und zwar zu derselben. Zeit, 0101 ein 1-Bit sein muß, so muß die- Gruppe R in in welcher die binäre Additionsvorriehtung 7 das dem Resultatregister enthalten: endgültige Gruppenresultat R bildet. Das Paritätsbit P 4 3 2 1

RJP- bewirbt normalerweise-"eirie ungerade Summe der 5 . i? 1 0 10 1

!«Bits in dem Resultatregister 4 für die Gruppe R;

man könnte jedoch die Verhältnisse auch so wählen, In F i g. 2 sind während eines ersten Zeitintervalls

daß die Summe stets gerade gehalten wird. Die Be- die erste Stufe 5 zur Vorausbestimrming des Überziehung, zwischen den zweiten Partialsignalen P träges und die erste Stufe 8 zur Vorausbestimmung und G und dem Paritätsbit RP, falls er selbst auf io des Paritätsbits in Tätigkeit. Die erste Stufe 5 zur eine gerade oder ungerade Anzahl der 1-Bits im Vorausbestimmung des Übertrages wertet die Grup-Resultat hinausläuft, lautet wie folgt: . pen Z und: ZZ der Register 1 und 2 und den von.

j- '; gp : ^-pYjj (7) außen ""zügeführten Übertrag CO aus und erzeugt

!■■'■■ ungerade _ . ^ dementsprechend als Gruppen-Eingangsübertrag Cl

;:>.: .,;· /^serade- _: ^fTlJ · - W _{ig em} j,^ _Di_{e erste} Stufe 8, welche der Voraus-

¹ In bezug auf eine bestimmte Gruppe soll.nunmehr bestimmung des Paritätsbits dient, erhält als Eindie Wirkungsweise einer erfindungsgemäßen Anord- gangssignale die Paritätsbits und die drei niedrigen nung erläutert werden. Es soll hierbei angenommen Bitstellen, nämlich XP, X3, X 2 und Zl der werden, daß die Paritätsbits auf eine ungerade Parität Gruppe X, welche die Werte 0, 0, 1 und 1 haben und normiert sind und daß der von außen zugeführte 20 die Bits YP, Y3, YZ und Fl der Gruppe Y, welche Übertrag CO und die Zahlen in den Gruppen Z und die Werte 1, 0, 0 und 1 haben und erzeugt die ersten ZZ so sind, daß. ein 1-BitrÜbertrag Cl vorliegt. Die Paritäts-Teilresultatsignale PP = 1, γ = I₉ β = 0 GruppeX:des Operanden^ im Register I₉ entspre- und'« = Ό.-.: -

chend der Dezimalzahl 11, möge wie folgt lauten: In F i g. 3 hat von den UND-Stufen 15, 16 und 17

s :-^;·. P 4 3 2 1 ^{a5 nur} die Stufe 16 als Ausgangssignal ein 1-Bit, und

ZOlOIl dieses Ausgangssignal wird der ODER-Stufe 18 zu-

:':..- ' geführt, welche auf der LeitungF ein I-Bit-Signal

Die Gruppe Y des Operanden B im Register 2 erzeugt. Die UND-Stufe 19 hat indessen ein i-Bitmöge, entsprechend der Dezimälzahl 9, aus den nach- Ausgangssignal, welches zusammen mit dem Ausfolgenden Bits bestehen: " ' 30 gangssignal der Leitung F der ODER-Stufe 18 der ,;-·; P 4 3 2 1 exklusiven ODER-Stufe 20 zugeführt wird und ein r ' ' . FIlOOl Signal« = 0 als Ausgangssignal der ersten Stufe 8 ... ' der zur Vorausbestimmung des Paritätsbits vor- -. Das am weitesten "links befindliche Bit ist in jedem gesehenen Schaltungsanordnung liefert. Keine der Fall das Paritätsbit, und die übrigen Bits geben die 35. UND-Stufen 21, 22 und 23 hat ein Ausgangssignal, Bitstellen in von links nach rechts abfallender Ord- so daß sich an der ODER-Stufe 24 das Ausgangsnung wieder. signal β = 0 ergibt. Die exklusive ODER-Stufe 25 Der tatsächliche Binärwert eines jeden Bits hängt hat als Ausgangssignal ein O-Bit, welches der Umvon der Gruppenstelle ab, welche hier als die zweit- kehrstufe 26 zugeführt wird und daher zur Folge hat, niedrigste Gruppenstelle für die in den Registern 1 4° daß die ODER-Stufe 31 ein Ausgangssignal γ = 1 und 2 gespeicherten Zahlenwerte angenommen ist. liefert. Die exklusive ODER-Stufe 27 erhält unter-Für die Zwecke der Erläuterung der Wirkungsweise schiedliche Eingangssignale von den Leitungen Z 2 soll hier das absolute Binärgewicht der Bitstellen und YI zugeführt, so daß ein 1-Bit an der einen vernachlässigt werden, und ihre relativen Werte 8,4,2 Eingangsleitung der UND-Stufe 30 auftritt. Die und 1, von links nach rechts gerechnet, sollen ver- 45 exklusive ODER-Stufe 28 erhält gleiche Eingangswendet werden. Dementsprechend hat der Gruppen- signale Z 3 und Γ 3 zugeführt und liefert ein Q-Bit-Eingangsübertrag Cl den Wert 1 und der Gruppen- Ausgangssignal an die Umkehrstufe 29, welche ein Eingangsübertrag der nächsten Gruppe hat den 1-Bit-Eingangssignal der anderen Eingangsklemme Wert 16. Die Addition des Gruppen-Eingangsüber- der UND-Stufe 30 zuführt. Die UND-Stufe 30 liefert träges Cl und der Gruppenzahlen Z und Y liefert 5° einen 1-Bit an die ODER-Stufe 31, was eine zweite das nachfolgende Resultat: Voraussetzung für das Auftreten des γ = 1-Signals

bildet. Die exklusive ODER-Stufe 40 liefert ein PP = 1-Signal, da unterschiedliche Signale auf den Leitungen XP und YP auftreten.

55 In bezug auf Fig. 2 ergibt sich folgendes: Während eines zweiten Intervalls treten die zweite der R 0 1 0 1 Vorausbestimmung des Übertrages dienende Stufe 6

und die zweite der Vorausbestimmung des Päritäts-

Die Zwischenstellenüberträge und auch der bits dienende Stufe 9 in Tätigkeit, wobei beide Stufen Gruppen-Eingangsübertrag Cl der zweiten Stufe 6 60 in Abhängigkeit des Gruppeneingangs-Übertrages der den Übertrag vorausbestimmenden Anordnung Cl, welcher von der ersten der Vorausbestimmung sind durch den Buchstaben »C« gekennzeichnet. Es des Übertrages dienenden Stufe 5 erzeugt wird, ergibt sich im vorstehenden Beispiel ein Übertrag 16 arbeiten. Die zweite zur Vorausbestimmung des in die nächste Gruppe, welcher von der ersten Stufe Übertrages vorgesehene Stufe 6 arbeitet in Abder in der Gruppenaddiervorrichtung V+ W vor- 65 hängigkeit des Gruppeneingangs-Übertrages Cl und gesehenen Anordnung zur Vorausbestimmung des einiger der Bits der Gruppen Z und Y und erzeugt Übertrages abgeleitet wird. Auf diese Weise ergibt die Zwischenstellen-Überträge Olli. Die zweite zur sich die Summe 11 plus 9 plus 1 zu 5 plus einem Vorausbestimmung des Paritätsbits vorgesehene

	4	3	2	1
Z	1	0	1	1
Y	1	0	0	1
C	0	1	1	1

Stufe 9 arbeitet in Abhängigkeit der ersten Paritätsbits-Teilsignale PP=I, 7 = 1, β = 0 und oc = 0 und des Eingangsübertrages Cl = 1 und erzeugt die zweiten Teilsignale P=I und G=I. In Fig. 3 wird das Signal G=I von der UND-Stufe 33 erhalten, da als Eingangssignale dieser Stufe das Signal γ = 1 der ersten zur Vorausbestimmung des Paritätsbits vorgesehenen Stufe 8 und des Eingangsübertrages Cl = 1 vorliegen. Die Signale PP = 1 und β — 0 werden der exklusiven ODER-Stufe 32 zugeführt und erzeugen ein 1-Bit-Signal als Eingangssignal der exklusiven ODER-Stufe 34. Da die exklusive ODER-Stufe 34 auch ein Signal α = 0 zugeführt erhält, wird ein Signal P = I als Ausgangssignal abgegeben.

In F i g. 2 sind während eines dritten Intervalls die binäre Addierstufe 7 und die dritte die Vorausbestimmung des Paritätsbits bewirkende Stufe 10 in Wirksamkeit und liefern der Gruppe R des Resultatregisters 4 das endgültige Signal. Die binäre Addi- zo tionsstufe 7 arbeitet mit der Operandengruppe X, nämlich den Bits 1011, und der Operandengruppe Y, nämlich den Bits 1001, und den Zwischenstellenüberträgen Olli; es wird auf diese Weise für die Gruppe R die Resultatsumme 0101 gebildet. Dieses Resultat setzt voraus, daß ein Übertrag, der den relativen Wert 16 hat, zu den beiden nächsten Gruppen V und W addiert wird, wobei dieser Übertrag vorausbestimmt wird durch die erste zur Vorausbestimmung des Übertrages vorgesehene Stufe der nächstfolgenden Additionsgruppe V + W. Die dritte zur Vorausbestimmung des Paritätsbits vorgesehene Stufe 10 verwendet das zweite Paritätsteilsignal, nämlich die Signale P=I und G=I, und erzeugt den Paritätsbit RP = 1, welcher der korrekte Paritätsbit für das Gruppenresultat R ist, welches aus den Bits 0101 besteht. In Fig. 3 werden als Eingangssignale die Signale P=I und G = 1 der exklusiven ODER-Stufe 35 zugeführt und, da diese Signale gleich sind, bewirken sie die Zuführung eines O-Bits an die Umkehrstufe 36, welche als Ausgangssignal das Signal RP = 1 liefert. Wenn man aber mit einem geraden Paritätsbit arbeiten würde, so könnte als Ausgangs-Paritätsbit RP_gerade — 0 direkt das Ausgangssignal der exklusiven ODER-Stufe 35 dienen.

Claims (4)

Patentansprüche:

1. Schaltungsanordnung zur Erzeugung eines Prüfbits einer aus zwei Operandenbitgruppen durch eine Schaltungsgruppe eines Paralleladdierwerks gebildeten Summenbitgruppe, wobei eine derartige Schaltungsgruppe des Addierwerks eine erste Addierwerkstufe zum Bilden eines Operandenbitgruppen, eine zweite Addierwerkstufe zur Bildung der Bitstellenüberträge aus dem Eingangsübertragbit und den Operandenbitgruppen und eine dritte Addierwerkstufe zur Bildung der Summenbitgruppe aus den beiden Operandenbitgruppen und den Binärstellenüberträgen aufweist und wobei zur simultan zur Summenbildung erfolgenden Erzeugung des Prüfbits drei Stufen vorgesehen sind und zur Prüfbitberechnung die in der ersten Stufe erzeugte Exklusiv-ODER-Summe der beiden Paritätsbits sowie aus den beiden Operandenbitgruppen abgeleitete Zwischenfunktionen dienen und die dritte Stufe aus einer das Prüfbit erzeugenden exklusiven ODER-Stufe besteht, dadurch gekennzeichnet, daß aus den Operandenbitgruppen drei Zwischenfunktionen (<x, β, γ) in der ersten Stufe (8) unabhängig von den Schaltungsnetzen der Addierwerkstufen (5, 6, 7) gebildet werden, daß in der zweiten Stufe (9) aus den drei Zwischenfunktionen (α, β, γ) und der Exklusiv-ODER-Summe (PP) der beiden Paritätsbits (XP, YP) unter Hinzunahme des Eingangsübertragbits (Cl) zwei weitere Zwischenfunktionen (P, G) erzeugt werden und daß die dritte Stufe (10) aus den genannten weiteren Zwischenfunktionen (P, G) das Prüfbit (RP) in Form des Paritätsbits der Summenbitgruppe (Al, R2, R3, R 4) erzeugt.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die erstgenannten Zwischenfunktionen (α, β, γ) entsprechend den folgenden logischen Verknüpfungen gebildet werden:

mit

β = Χ3 ■ Υ3 + (Χ3 + Υ3) · F

γ = ZIVYI + (Χ2ΥΥ2) ■ (Z3VY3)

F = Χ2■ Υ2 + (Ζ2 + Υ2) Xl-Yl.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die zwei weiteren Zwischenfunktionen (P, G) entsprechend den folgenden logischen Verknüpfungen gebildet werden:

P = PPYßVx
G l

Eingangsübertragungsbits aus niederwertigeren Mai 1962, S. 59 bis 61.

In Betracht gezogene Druckschriften:
Deutsche Auslegeschrift Nr. 1105 206;
USA.-Patentschriften Nr. 3 078 039, 3 287 546;
IBM Technical Disclosure Bulletin, Vol. 4, Nr. 3, August 1961, S. 52, 53;
IBM Technical Disclosure Bulletin, Vol.

4, Nr. 12,

Hierzu 1 Blatt Zeichnungen

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