DE2224329A1 - Rechner zur statischen teilbarkeitserkennung und division von zahlen n, die durch drei, sechs und neun teilbar sind - Google Patents
Rechner zur statischen teilbarkeitserkennung und division von zahlen n, die durch drei, sechs und neun teilbar sindInfo
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Description
SIEMENS AKTIENGESELLSCHAFT Erlangen, 17. Mai 1972
Berlin und München Werner-von-Siemens-Str.50 ·
VPA 72/7532 Wb/Dm
Rechner zur statischen Teilbarkeitserkennung und Division von Zahlen N, die durch drei, sechs undxneun teilbar sind
Die Erfindung bezieht sich auf einen Rechner zur statischen Teilbarkeitserkennurig und Division von Zahlen ΪΓ, die durch
drei, sechs und neun teilbar sind.
In der Automatisierungstechnik, z.B. im Zusammenhang mit
Lang's- und Winkelcodierern oder bei der statischen Verarbeitung
von Signalen stellt sich häufig die Aufgabe, digital vorliegende Werte zu dividieren. Dies läßt sich z.B. mit in
elektronischen Rechnern bekannten Verfahren durchführen, nach denen mittels eines Paralleladdierers die Division auf eine
wiederholte Subtraktion zurückgeführt wird. -Hierbei^e-t—die
Rechenzeit infolge der unterschiedlich häufig zu wiederholenden Subtraktionszyklen problemabhängig.
Wird der zu dividierende Wert durch Einzählen von Impulsen gewonnen,
wie es z.B. bei Digital-inkrementell arbeitenden Längsmaßstäben und Winkelschrittgebern oder bei Analog-Digital-Wandlern
mit Spannungs-Prequenz-Wandlern der Fall ist, kann die
Division nach bekannten Frequenzteilerverfahren und Schaltungen erfolgen. Nach dieser Methode liegen Dividend und Quotient
zwar gleichzeitig vor, sind aber dynamisch gewonnen worden.
Wird der Dividend hingegen statisch gewonnen,, wie es z.B. bei
absolut kodierten Längsmaßstäben oder Winkelcodierern der Fall ist, wäre eine statische Division konsequent, die mit dem
Dividenden die geringe Störanfälligkeit infolge fehlender dynamischer Vorgänge und das Ged-ächtnisverhalten gemeinsam hat.
Eine Division wird statisch genannt, wenn der Quotient aus der logischen Verknüpfung von Eingangszuständen gewonnen
wird, während bei einer dynamischen Division mit zyklischer
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7PA '7 2/755?^
Substraktion oder Frequenzteilung neben Eingangszuständen auch die Änderungen von Eingangszustanden ausgewertet werden.
Während für die Division durch 2n,. insbesondere beim Vorliegen
BCD-codierter Zahlen, statische Divisionen aus den Rechenoperationen der binären Technik (Links- und Rechtsverschiebung)
einfach abgeleitet werden können, sind für die Division durch drei, sechs und neun keine statischen Teilerschaltungen bekannt.
Der Erfindung liegt die Aufgabe zugrunde, einen Rechner zu entwickeln,
der die statische Teilbarkeitserkennung und Division von Zahlen U, die durch drei, sechs und neun teilbar sind,
ermöglicht. Eine derartige Aufgabenstellung liegt z.B. vor in der Wägetechnik, wenn die Gewichtsermittlung - statt über
eine Zeigeranzeige - mittels eines codierten Merkmalträgers erfolgt.
Einmal wird dabei die Division erforderlich, wenn in Stückzahlerrechnungsanlagen
aus der Wägung des Gesamtgewichtes und der Division durch das bekannte Einzelgewicht die Stückzahl ermittelt
werden soll. Zum anderen wird die Division benötigt, wenn das Stückgewicht von Kleinteilen zwecks Ausmittelung von
Gewichtstoleranzen durch Wägung z.B. von 3> 6 oder 9 Einzelteilen
erfaßt werden soll.
Die Aufgabe wird durch einen Sechner gelöst, der erfindungsgemäß
gekennzeichnet ist durch folgende Merkmale: Ein erstes Addierwerk zur Bildung der totalen Quersumme q^
der Zahl U, ein erstes Vergleichsnetzwerk zur Teilbarkeitserkennung von q.., ein zweites Addierwerk zum Ermitteln einer
Größe η aus den Quersummenüberträgen q . aus dem ersten Addierwerk
und der Zahl N, ein drittes Addierwerk zur Ermittlung bei
Teilbarkeit durch neun - der Summe (n + ^v),
9 eine Vervielfacherschaltung zur Verdreifachung von n,
ein viertes Addierwerk zur Ermittlung - bei Teilbarkeit durch drei - der Summe (3n +^ ),
3
ein zweites Vergleichsnetzwerk zur Erkennung der Teilbarkeit durch sechs' durch Prüfung der Geradzahligkeit der letzten
ein zweites Vergleichsnetzwerk zur Erkennung der Teilbarkeit durch sechs' durch Prüfung der Geradzahligkeit der letzten
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Dekade der im vierten Addierwerk gebildeten Summe,
sowie ein Teilernetzwerk zur Halbierung - bei .Teilbarkeit durch sechs - des Quotienten IT/3·
Das wesentlich Heue und der v/esentliehe Portschritt der Erfindung
bestehen darin, daß sich für jeden Dividenden N zwei charakteristische Zahlen q.v und η angeben lassen, die
in einer mit bekannte^ elektronischen Mitteln zu realisieren-,
den, gesetzmäßigen Verknüpfung die statische Berechnung von N/3
ermöglichen. Dabei wird als Rechenoperation nur die Addition benötigt, für die bekannte integrierte Schaltkreise zur Verfügung
stehen. Die beiden charakteristischen Größen sind dabei die totale Quersumme q.^, die durch wiederholte Quer-
v <
Summenbildung so lange gewonnen wird, bis q.v = 9 ist, und
die Zahl n, die gleich der nächsten unterhalb von Ii/9
liegenden ganzen Zahl ist.
Während bei der klassischen Quersummenbildung, bei der nur die Ziffern der einzelnen Dekaden addiert werden, mehrdekadige
Zahlen entstehen können und deshalb keine einfachen Teilbarkeitskriterien gewonnen werden können, liefert die Totalquersumme
q_Y nur Zahlen = 9· Dabei sind überraschenderweise
.alle durch drei teilbaren Zahlen durch q. = 3, 6 oder 9 '
gekennzeichnet.
Dieses einfache, neu ermittelte Kriterium für die Teilbarkeit durch drei wird in dem erfindungsgemäßen Rechner erstmalig
für die Division durch drei, sechs und neun genutzt.
Teilschritte der Quersummenbildung werden erstmalig dazu herangezogen,
um die ebenfalls erstmalig für die Division eingeführte Zahl η darzustellen. Dabei läßt sich η überraschenderweise
ebenfalls durch reine Addition gewinnen. Damit können statisch gewonnene BGD-codierte Signale auch statisch
durch drei und daraus abgeleitet z.B. durch sechs und neun dividiert werden.
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Die Erfindung wird anhand der Zeichnung und eines Ausführungsbeispiels für die Division einer dreidekadigen Zahl näher
erläutert.
Zuvor soll noch einmal auf die Quersummenbildung und die Ermittlung
von η eingegangen werden.
Hat der Dividend Έ = J>_ a u 1c^
μ=ο μ
die Ziffern aQ (Einer), a^ (Zehner), a2 (Hunderter)«., bis
a , so setzt sich η wie folgt zusammens
Die eckige Klammer stellt die nächst kleinere ganze Zahl zu ψ— = 1,ΐ.10μ~1 dar, d.h. die Ziffern a werden mit Zahlen
multipliziert, die nur die Ziffer 1 enthalten. Diese Multiplikation entspricht einer einfachen Addition der Ziffern a
in verschiedene Dekaden, wobei keine Überträge auftreten. Diesem Ergebnis muß jedesmal noch eine 1 hinzugefügt werden,
wenn bei der Quersummenbildung - beginnend mit der Addition von Einern und Zehnern - eine Zahl = 10 auftaucht.
Beispielsweise kann die erste Quersumme q1, gebildet aus Einern
(a ) und Zehnern (a.) zu einem zweidekadigen Ergebnis führen:
^1 = ao + a1 = q.ir101 + qiQ. 10°
Dieses Ergebnis ist durch die Ziffern q.... (Zehner der ersten
Quersumme) und q.. (Einer der ersten Quersumme) gekennzeichnet.
Die folgende Quersumme, bei welcher die Hunderter von Ή
berücksichtigt werden, wird nun so gebildet, daß ap zu q-io>
den Einern der ersten Quersumme, hinzugefügt wird, so daß gilti
q2 = q1o + a2 = ^. 101 + q2o . 10°
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Allgemein wird nach, diesem, Verfahr en zu höheren Dekaden hin
weitergearbeitet,und es läßt sich schreiben:
Alle Cj-1, die entweder O oder 1 sind, müssen, wie bereits
erwähnt, bei der" Berechnung von η additiv berücksichtigt werden. Ferner sind diese Quersummenüberträge natürlich auch
additiv bei der Bildung der totalen Quersumme zu berücksichtigen, die erst dann endet, wenn eine Quersumme q.^ = 9
erreicht ist.
Anhand des in Pig. 1 dargestellten Blockschaltbildes wird die
Punktion des erfindungsgemäßen Rechners schematisch gezeigt. Vom Dividenden Έ wird in dem ersten Addierwerk 1 die totale
Quersumme q gebildet. Die totale Quersumme q_ wird in dem ersten Vergleichsnetzwerk 2 in einer Teilbarkeitserkennungsschaltung
analysiert. Diese Schaltung gibt Signal, ob N durch drei restfrei teilbar ist und· gibt in den Fällen der Teilbarkeit
den jeweiligen qv-Wert frei. Die während* der Bildung
der totalen Quersumme qv anfallenden Quersummenüberträge
werden zusammen mit Ziffern des Dividenden U in dem zweiten Addierwerk 3 zur Berechnung von η verarbeitet. Nach der
Berechnung von q . und η stehen die zur Berechnung von
f - 3 (n + £) - 3n
erforderlichen Größen zur Verfügung. Da bei !Teilbarkeit durch
neun q^ = 9, bei Teilbarkeit durch drei qv =. 3» -6 oder 9 ist,
werden zu η eins, zwei bzw. drei, d.h. nur ganze Zahlen hinzugefügt,,was in den weiteren Addierwerken 4 und 6 geschieht.
Pur die Division durch drei ist ferner noch die Vervielfacherschaltung
5 zur Verdreifachung von η erforderlich, die ebenfalls auf eine Addition zurückgeführt wird. Pur die Erkennung der
Teilbarkeit durch sechs kann Jr daraufhin geprüft werden, ob
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die Einer geradzahlig sind oder nicht. Sind die Einer geradzahlig, so kann die Division durch zwei in dem Teilernetzwerk
8 zur Halbierung mit bekannter Rechtsverschiebung
restfrei durchgeführt werden. Es kann aber auch bei ungeradem Einer dividiert werden, weil dann stets eine Fünf hinter dem
Komma entsteht.
Als Ausführungsbeispiel der Erfindung dient die Division einer dreidekadigen im BCD-Code dargestellten Zahl 000 = U = 999.
In Fig. 2 ist das Addierwerk 1 für die Ermittlung der Quersummenüberträge q.^ und q_p, sowie für die totale Quersumme q.^
(Ausgänge a, b, c, d) und das Vergleichsnetzwerk 2 (Ausgänge e, f, g) dargestellt. Mit H (Hunderter), C (Zahner)
und E (Einer) sind die drei Dekaden bezeichnet, deren Signalzustände
gemäß dem BCD-Code auf vier Leitungen vorliegen. Die Ziffern der Einer und Zehner werden in einem .ersten
4Bit-Addier-Baustein 9 zusammengefaßt. Derartige Bausteine mit ÜbeTtragungseingang und -ausgang sind z.B. als integrierte
Schaltkreise in der TTL-Technik bekannt (z.B. Siemens FIH241 oder Texas-Instruments SF7483N)» Die Summe erscheint am
Ausgang, sofern sie = 15 ist, direkt. Die Summen 16, 17, 18 werden mit Hilfe eines Übertrages in an sich bekannter Weise
als 5-stellige Binärzahl dargestellt.
Die Ausgangssignale des rein binär arbeitenden Addierbausteines
9 müssen mit Hilfe zusätzlicher logischer Bausteine
(z.B. HAND-Stufen wie in der TTL-Technik) in einem Korrekturnetzwerk
10 in dekadische zurückcodiert werden. Hierzu wird für den Fall, daß die Summe = 10 ist, in einem zweiten
Addierbaustein 11 dem Ausgangssignal des ersten Addierbausteines
9 eine sechs zuaddiert. Dadurch Ergeben sich am Ausgang des zweiten Addierbausteins 11 die Einer q.. der ersten
Quersumme. Gleichzeitig werden die Zehner der ersten Quersumme CL11 für die Berechnung von η bereitgestellt und dem
letzten Addierbaustein 14 für die totale Quersummenbildung über den Übertragseingang zugeführt.
Im dritten Addierbaustein 12 werden q* und die Hunderter
addiert. Dem Ergebnis werden mit Hilfe eines weiteren
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Korrekturnetzwerkes 13 wiederum sechs hinzugefügt, falls es
größer als zehn ist und gleichzeitig wird q21-für die
Berechnung von η bereitgestellt. Da im vierten Addierbaustein nach der Addition von sechs noch zwei 1-Bit-Eingänge frei
sind, nämlich der Übertfagungseingang und die Bit-Stelle 2
werden im vierten Addierbaustein 14 auch die beiden Überträge für die totale Quersummenbildung mit aufsummiert. Da
hierbei noch einmal eine zweidekadige Zahl entstehen kann,, wird ein weiteres Korrekturnetzwerk 15 benötigt, welches
zur im Addierbaustein 14 entstehenden Summe im weiteren Addierbaustein 16 die Zahl sieben addiert, falls die. Summe
im Baustein 14 = 10 ist. Damit steht am Ausgang (a, b, c, d) des Addierbausteins 16 die totale Quersumme q^ = 9 an. In
dem Vergleichsnetz'werk 2 wird nun an dem Ausgang g immer
Signal erzeugt, wenn qv = 9 ist und am Ausgang f, wenn
q . = 3,6 oder 9 ist. Ferner wird am Ausgang e immer dann Signal erzeugt, wenn bei.der totalen Quersumme qu die
2 · "5
Bit-Stellen 2 oder 2 Signal führen. Von den Ausgängen der totalen Quersumme im letzten Addierbaustein 16 und denen des Vergleichsnetzwerkes 2 werden d, e und g für die abschließende Berechnung von F/3 und N/9 benötigt.
Bit-Stellen 2 oder 2 Signal führen. Von den Ausgängen der totalen Quersumme im letzten Addierbaustein 16 und denen des Vergleichsnetzwerkes 2 werden d, e und g für die abschließende Berechnung von F/3 und N/9 benötigt.
In Fig. 3 ist nun die Ermittlung von' η im Addierwerk 3 dargestellt,
für welche bei einer dreidekadigen Zahl folgende Addition durchgeführt werden müssen:
η = 11. a2 + La1 + q^ 1 + q21
Entsprechend werden die Ausgänge der Hunderter (a„) parallel
auf zwei Addierbausteine 17 und 18 gegeben. In dem Addierbaustein 17 werden a. + a2 zusammengefaßte In dem Addierbaustein
18 der höheren Dekade werden zu 1Oa2 nur mögliche Überträge
hinzugefügt. In dem Addierbaustein 17j der a. und a2
zusammenfaßt, wird ferner noch der Quersummenübertrag q.1
aufaddiert. Es folgt die schon beschriebene Umcodierung mittels der Korrekturnetzwerke 19 und 20 zur Erzeugung von
BCD-codierten Ausgangssignalen in weiteren Addierbausteinen und 22, wobei letzterem auch der Quersummenübertrag q?1 zugeführt wird. Da bei der,Umcodierung im Addierbaustein 22 ein
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2-Bit-Eingang freibleibt, läßt sich über diesen eine weitere 1 addieren. Auf diese Addition folgt eine weitere Korrektur
mittels des Netzwerkes 23 und des Addierbausteines 24. Wüä an
den Ausgängen (P bis X)η benötigt, so wird mittels des Schalters S die 2°-Bitstelle des Addierbausteines 22 aif Null
gelegt, d.h. die Addition unterbleibt. Wird an den Ausgängen P bis X jedoch -^ = η + 1 gewünscht, so wird in der anderen
Schalterstellung der Ausgang g auf die 2°-Bitstelle geschaltet. Da g bei Teilbarkeit durch 9 Signal führt, entspricht dies der
Addition der Zahl 1.
Zur Ermittlung von N/3 und N/6 müssen gemäß Fig. 1 die Zwischengrößen
η verdreifacht werden. Eine entsprechende Schaltung zeigt Fig.4.
Die Multiplikation wird auf die Addition η + 2n = 3n zurückgeführt,
wobei 2n aus η durch die bekannte Linksverschiebung
gewonnen wird.
Die Schaltung setzt sich daher wiederum aus Addierbausteinen bis 34 und Korrekturnetzwerken 35 bis 40 für die Decodierung der
binären Summen ins Dekadische zusammen. Die genannte Linksverschiebung zur Verdopplung ist an den Eingängen der Addierbausteine
25 bis 27 zu erkennen und zwar werden die Bit-Stellen der drei Dekaden der Zahl η einmal entsprechend ihrer Wertigkeit
auf den einen Eingang der Addierbausteine gegeben und einmal auf die jeweils um 2 höhere Bit-Stelle des zweiten Eingangs.
Die Bit-Stelle 2 , die an der Klemme Q bzw. U vorliegt, wird als 2=16 unmittelbar dem Korrekturnetzwerk 35 bzw. 36 zugeführt.
Die Übertragungseingänge von den Addierbausteinen 27, 30, 33 der niedrigsten Dekade werden dazu benutzt, um in Abhängigkeit
voia Ergebnis bei der Bildung der totalen Quersumme q^
im Addierwerk 1 zu 3n die Zahl 1 über d und die Zahl 2 über e (1 auf 2 Eingänge) hinzuzufügen, d.h. die Addition von
r^*- =1,2 oder 3 bei Teilbarkeit durch 3» für welche im
Blockschaltbild nach Fig. 1 das Addierwerk 6 angegeben wurde, kann gleich in die Verdreifacherschaltung 5 mitaufgenommen
werden.
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An den Ausgängen A' bis A' ρ liegt der gesuchte Quotient ÜF/3
vor, wenn gleichzeitig bei f das Teilbarkeitssignal ansteht.
Mit bekannter Rechtsverschiebung läßt sich mit nur.2 Addierbausteinen
41, 42 an den Ausgängen A1 bis A1^ H/6 gewinnen.
1 Patentanspruch
4 Figuren
4 Figuren
- 10 - -
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Claims (10)
1. ein erstes Addierwerk (i) zur Bildung der totalen Quersumme
q^ der Zahl If,
2. ein erstes Vergleichsnetzwerk (2) zur Teilbarkeitserkennung von qv,
-3. ein zweites Addierwerk (3) zum Ermitteln einer Größe η aus den Quersummenüberträgen q . aus dem Addierwerk (i)
und der Zahl If,
4. ein drittes Addierwerk (4) zur Ermittlung - bei Teilbarkeit durch neun - der Summe (n + ^p),
5. eine Vervielfacherschaltung (5) zur Verdreifachung von n,
6. ein viertes Addierwerk (6) zur Ermittlung - bei Teilbarkeit durch drei - der Summe (3n + -^-),
7. ein zweites Vergleichsnetzwerk (7) zur Erkennung der Teilbarkeit durch sechs durch Prüfung der Geradzahligkeit der
letzten Dekade der im Addierwerk (6) gebildeten Summe,
8. sowie ein Teilemetζwerk (8) zur Halbierung - bei
barkeit durch sechs - des Quotienten ?.
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Leerse ite
Priority Applications (4)
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DE2224329A DE2224329A1 (de) | 1972-05-18 | 1972-05-18 | Rechner zur statischen teilbarkeitserkennung und division von zahlen n, die durch drei, sechs und neun teilbar sind |
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Applications Claiming Priority (1)
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4688186A (en) * | 1982-10-04 | 1987-08-18 | Honeywell Bull Inc. | Division by a constant by iterative table lookup |
JP2541758B2 (ja) * | 1993-06-02 | 1996-10-09 | 日本電気株式会社 | 剰余算出回路 |
US7948869B2 (en) * | 2007-11-29 | 2011-05-24 | Hrl Laboratories, Llc | Time-encoding-based high-capacity digital communication link |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3610905A (en) * | 1965-04-15 | 1971-10-05 | Honeywell Inf Systems | Division system generating a variable length quotient in which the unit of information exceeds the capacity of the operating registers |
US3591787A (en) * | 1968-01-29 | 1971-07-06 | Ibm | Division system and method |
US3648038A (en) * | 1969-04-25 | 1972-03-07 | Ibm | Apparatus and method for obtaining the reciprocal of a number and the quotient of two numbers |
US3633018A (en) * | 1969-12-18 | 1972-01-04 | Ibm | Digital division by reciprocal conversion technique |
-
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