DE1574603A1

DE1574603A1 - Binaere Addierschaltung

Info

Publication number: DE1574603A1
Application number: DE19681574603
Authority: DE
Inventors: Winder Robert Owen
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1967-02-24
Filing date: 1968-02-19
Publication date: 1971-12-30
Also published as: GB1223451A; US3506817A; FR1556553A

Description

654>68/Dr.v.B/E

RCA 587IO

U.S. Serial No. 618,508

Filed: February 24, I967

Radio Corporation of America New York N.Y., V.St.A.

Binäre Addierschalturig

Die Erfindung betrifft eine binäre Addierschal-» tung zur Bildung der Summe von mindestens zwei Bits, mit einer Anzahl von Schwellwertgattern.

Es ist bekannt, daß mit Majoritätsgattern, Mino-* ritätsgattern, Schwellwertgattern mit gewichteten Eingängen und dgl. binäre Addierschaltungen aufgebaut werden können, die sich u.a. durch ihre Einfachheit auszeichnen. Addier-* werke dieser Art sind z.B. in den USA-Patentschriften 3 1Γ5 206 und j5 088 668 beschrieben. Bei diesen bekannten Addier« Schaltungen wird die für die Durchführung einer Additions« operation erforderliche Zeitdauer durch die Summe der Signal« laufzeiten in den hintereinander geschalteten Gattern der Addierschaltung bestimmt. Da^ei den bekannten Addierschaltungen

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immer zwei oder mehr Gatter von den Signalen nacheinander durchlaufen werden müssen, sind die Arbeitszeiten verhältnismäßig lang.

Der vorliegenden Erfindung liegt die Aufgabe aagrunde, diesen Nachteil zu vermeiden und eine binäre Addierschaltung anzugeben, die sowohl die Summe als auch den Übertrag in einer Zeitspanne liefert, die der Signallaufzeit in nur einem Schwellwertsgatter entspricht.

Diese Aufgabe wird bei einer binären Addierschaltung, die mehrere Schwellwertgatter enthält gemäß der Erfindung dadurch gelöst, daß mindestens einem Teil der Eingänge jedes Gatters zeitlich parallel Signale zugeführt sind, die mindestens zwei der zu addierenden Bits darstellen. Die Gatter arbeiten parallel, also innerhalb der Zeitspanne, die der Signallaufzeit in einem einzigen Gatter entspricht, und liefern dabei an bestimmen Ausgängen eine Gruppe binärer Signale, die die binäre Summe der zu addierenden Bits darstellen und an mindestens einem anderen Ausgang ein binäres Signal, das dem Wert eines Übertragsbits entspricht, das bei der Addition der Eingangsbits auftritt.

Die Erfindung wird anhand von Aus führung sbei-* gäelen in Verbindung mit der Zeichnung näher erläutert, es zeigen:

Pig. I ein Blockschaltbild zweier Stufen einer Addierschaltung gemäß der Erfindung; Fig. 2 ein Blockschaltbild einer anderen Ausfüh-

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rungsform einer Addierstufe gemäß der Erfindung und

Fig. 3 ein Blockschaltbild einer dritten Ausführungsform einer Addierstufe gemäß der Erfindung.

Die in den Zeichnungen durch Blöcke symbolisier-* ten Schaltungen haben Eingänge, die durch auf den Block wei« sende Pfeile bezeichnet sind und mit binären elektrischen Signalen gespeist werden, die Binärziffern (Bits) darstellen. Die Schaltungen liefern an ihren Ausgängen, die durch Pfeile dargestellt sind, welche von dem betreffenden Block weg weisen, binäre Signale, die ebenfalls Bits darstellen. Zur Vereinfachung der folgenden Erläuterungen wird einfach davon gesprochen, daß an den Eingängen oder Ausgängen be« stimmte Bits liegen, die die Werte 1 oder 0 haben können.

Die in Fig. 1 dargestellte Schaltungsanordnung enthält zwei Addierstufen 10, 12. Die Addierstufe 10 enthält zwei Schwellwertgatter 14, 16 mit jeweils drei Eingängen, es handelt sich dabei um Majoritätsgatter. Der Schwellwert dieser Gatter beträgt jeweils 2 und jeder Eingang hat das Gewicht 1. Der Binärwert des Signales, das am normalen oder unkomplementierten Ausgang C des Gatters 14 auftritt, ist also gleich dem Binärwert der Majorität der Eingangssignale. In entsprechender Weise hat das Signal am Komplementausgang "C dieses Gatters den Binärwert der Minorität der Eingangssignale.

Die Stufe 12 enthält zwei Schwellwertgatter 18, 20 mit gewichteten oder bewerteten Eingängen. Jedes dieser

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Gatter hat fünf Eingänge mit den Gewichten 2_S 2, 1, 1,1. Der Schwellwert dieser Gatter beträgt 4. Bei einem solchen Gatter hat ein Signal, das einem Eingang zugeführt ist, der das Gewicht 2 hat, den doppelten-Einfluß auf die Arbeitsweise des Gatters wie ein Signal, das einem Eingang zugeführt ist, der das Gewicht 1 hat.

Vor der Erläuterung der Arbeitsweise der in Fig. dargestellten Addierschaltung soll kurz auf die binäre Arithmetik im allgemeinen eingegangen werden. Die folgende Tabelle I ist die Funktionstabelle für die Addition einer Gruppe ' von zwei oder mehr Binärziffern. Sie zeigt z.B., daß die Summe den Wert 1 hat, wenn die Gruppe der zu addierenden Bits eine ungerade Anzahl von Einsen enthält, und daß die Summe den Wert 0 hat, wenn die Gruppe der zu addierenden Bits eine gerade Anzahl von Einsen enthält. Ferner zeigt die Tabelle, daß bei der Addition von zwei oder mehr Bits des Wertes 1 der erste Übertrag C den Wert 1 annimmt und daß bei der Addition von vier oder mehr Bits mit dem Wert • auch der zweite Übertrag C, den Wert 1 annimmt. Bei einer größeren Anzahl von Eingangssignalen des Wertes 1 treten zusätzliche Überträge auf ( sechs Einsen erfordern drei
Überträge, acht Einsen erfordern vier Überträge usw.)

Tabelle I	S	C	^Cl
Anzahl der Eingangsbits	0	O	O
mit dem Wert 1	1	O	O .
0	0	1	O
1	1	1	β '
CVI	0	1	1
3	1	1	1
k
5

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Die Stufe 10 in Pig. 1 ist eine Addierschaltung mit drei Eingängen und stellt einen sogenannten Volladdierer dar. Die drei Eingangsbits, die zueinander zu addieren sind, sind mit x_Q, x,, X₂ bezeichnet; 5L ist das Komplement von X₁. Der Ausgang C des Majoritätsgatters 14 hat den Wert 1, wenn zwei oder drei der Eingangsbits den Wert 1 haben. Der Aus« gang D des Gatters 16 hat den Wert 1, wenn die Majorität der Signal x_Q, x, und X₂ den Wert 1 haben. Das Summenaus« gangssignal S der Schaltung wird durch die drei Signale "Ü, X₁ und D dargestellt, welche auf drei getrennten Leitungen auf«, treten. Die Summe S wird gleichzeitig mit dem Übertrag C in™ nerhalb einer Zeitspanne erzeugt, die der Signallaufzeit in einem einzigen Gatter entspricht, und der Wert der Summe ist durch die Gleichung S = Maj (C, χ_χ, D) definiert. Mit anderen Worten hat S nur dann den Wert 1, wenn mindestens zwei der Bits "C, x, und D den Wert 1 haben, und S ist nur dann 0, wenn mindestens zwei dieser Bits den Wert 0 haben.

Die Punktionstabelle der Stufe 10 lautet: Tabelle II

^xo	O	X₂	C	D	S
O	O	O	O	O	O
O	1	1 .	O	1	1
O	1	O	O	O	1
O	O	1	1	O	O
1	O	Θ	O	1	1
1	1	1	1	1	O
1	1	O	1	O	O
1	1	1	1	1

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Dadurch, daß man die Summe (oder irgend eine andere Größe) als Gruppe von Signalen (z.B. C, χ und D), die innerhalb der durch eine einzige Stufe eingeführten Verzögerungszeit erzeugt werden, darstellt, wird Rechenzeit bei der Durchführung der Addition gespart. Wenn man diese drei Signale decodieren müßte, z.B. mittels eines zusätzlichen Majoritätsgatters, träte eine zusätzliche Verzögerung entsprechend der Signallaufzeit in dem zusätzlichen Gatter k auf. Gemäß der Erfindung wird dies jedoch vermieden und es werden hier Schaltungen angegeben, bei denen die an mehreren Ausgängen auftretenden Signale direkt, also ohne Zwischendecodierung, in nachfolgenden Schaltungen (Addierstufen) verwendet werden. Schwellwertgatter gleicher Arbeitsgeschwindigkeit vorausgesetzt arbeiten also die Addierstufen gemäß der Erfindung schneller als die schnellsten der oben erwähnten bekannten Schaltungen.

Die Stufe 12 in Pig. I stellt ein Beispiel einer

Schaltungsanordnung dar, bei der die ein einziges Bit (näm-I

lieh die von der Stufe 10 erzeugte Summe) darstellenden drei Signale direkt verwertet werden. Die drei Signale "C, x- und D, die ein einziges Bit darstellen, werden jeweils den drei das Gewicht 1 aufweisenden Eingangsklemmen der Gatter 18, 20 zugeführt. Als zweites und drittes Bit werden der Stufe 12 die Bits x., und sein Komplement x., sowie x. zugeführt. Die Bits x., und x. werden den beiden Eingangsklemmen

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des Gatters l8, welche das Gewicht 2 haben, zugeführt; außerdem werden die Bits x, und x. den beiden Eingangskiera-

men des Gatters 20, die das Gewicht 2 aufweisen zugeführt.

Es sei hier erwähnt, daß in Datenverarbeitungsanlagen gewöhnlich neben einem Bit auch gleichzeitig dessen -Komplement zur Verfügung steht, wenn dieses benötigt wird. Bei den üblichen Anlagen stehen z.B. die verschiedenen Bits und ihre Komplemente an den 1- und 0-Ausgangsklemmen' von Registerstufen zur Verfügung. Bei Anlagen, die mit Schwellwertgattern arbeiten, können die Bits und ihr Komplement an den Majoritäts- bzw. Minoritäts-Ausgangsklemmen der Gatter abgenommen werden.

Die Arbeitsweise der Stufe 12 ist aus der folgenden Tabelle III ersichtlich. Man sieht, daß das Übertragsausgangssignal Cb nach der der Signallaufzeit in einem einzigen Gatter entsprechenden Zeitspanne auftritt, nachdem die Eingangssignale der Stufe 12 zugeführt worden sind, und daß das Summenausgangssignal S . das wieder aus drei Sigxialen, die auf verschiedenen Leitungen auftreten, besteht ebenfalls nach einer Stufenverzögerungsdauer auftritt. Das Suminenausgangs signal der Stufe 12 wird wie das der Stufe 10 durch die Gleichung S₀= Ma j ("C , x_,, D ) definiert.

a a j a

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	Tabelle III	O	^Ca	^Da	^Sa
S	X₃	1	O	O	O
O	O	O	O	1	1
O	" O	1	O	O	1
O	1	O	1	O	O
O	1	1	O	1	1
1	O	O	1	1	O
1	O	1	1	O	O
1	1		1	1	1
1	1

Daß die Stufe 12 der in Fig. 1 dargestellten Schaltung richtig arbeitet, ist leicht anhand eines Ver·« gleiches der Tabellen I und III einzusehen. Aus der Zeile 1 Tabelle III ist z.B· ersichtlich, daß S_a den Wert O hat, wenn S gleich O und χ ist j5 sowie X₁, beide gleich Null sind. S ist O nur bei einer geraden Anzahl von Nullen oder wenn der Bits x_Q, X₁, x_g den Wert 1 haben. In jedem dieser Fälle existiert, wenn sowohl x, als auch X₁, den Wert O haben, im« mer noch eine gerade Anzahl der fünf Bits x_o...X|,, die den Wert 1 haben, so daß S_a 0 sein muß. Diese Betrachtungen gelten für Zeile 4 der Tabelle III, da wenn sowohl x, als auch X₁, den Wert 1 haben und x_Q.. .X₂ noch eine gerade Anzahl von Einsen enthalten, immer noch eine gerade Anzahl von Einsen vorhanden ist. Zeile 2 der Tabelle zeigt schließlich, daß wenn X₁, den Wert 1 und x, den Wert O haben und S gleich

ist, S_e den Wert 1 hat. Dies ist richtig, da die Bits x„....x_o a υ cL

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eine gerade Anzahl von Einsen enthalten, wenn S den Wert O hat und sich eine ungerade Anzahl von Einsen ergibt, wenn hierzu eine ungerade Anzahl von Einsen (nur Xn = 1) addiert wird 3 ^so daß S den Wert 1 haben muß. Entsprechende Betrach-»

tungen zeigen, daß auch die Überträge richtig sind.

Fig. 2 zeigt eine drei Eingänge aufweisende Addierstufe gemäß einem anderen Ausführungsbeispiel der Erfindung. #03? Biese Addierstufe enthält drei Gatter 22, 24, 26. Das Gatter 22 ist ein Majoritätsgatter mit fünf Eingängen und die Gatter 24, 26 haben jeweils sechs Eingänge mit den Gewichten 2, 1, 1,1,1,1 und den Schwellwert 4.

Der Addierer gemäß Pig. 2 addiert wie die Addierstufe 12 in Pig. 1 drei Bits zueinander. Eines der drei Bits wird durch den Code A., A₂, A-. in Form von Signalen auf drei verschiedenen Leitungen dargestellt. Wenn diese drei Leitungen nur eine einzige 1 führen, bedeutet dies das Bit O. Wenn die drei Leitungen zusammen zwei Einsen führen, bedeutet dies das Bit 1. Bei der vorliegenden Schaltung tritt der Fall, daß keine 1 oder drei Einsen vorhanden sind, nicht auf. Das zweite Bit, das der Addierschaltung nach Fig. 2 zugeführt wird, ist x^ und das dritte Bit ist X/.₊₁\. Zusätzlich zu d iesen drei Eingangssignalen wird einem das Gewicht 2 auf-, weisenden Eingang des Gatters 24 ein konstantes Vorspannungssignal zugeführt, das dem Binärwert 0 entspricht. In entspre« chender Weise wird einem das Gewicht 2 aufweisenden Eingang des Gatters26 ein konstantes Vorspannungssignal, das dem Bi« rärwert 1 entspricht, zugeführt.

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Die Arbeitsweise der in Fig. 2 dargestellten Addierschaltung kann der folgenden Tabelle IV entnommen

werden:

	Anzahl der "l"	^xi	0	Tabelle IV	^Ala	^A2a	0	Anzahl der "l"	^SOUT
q	von vorherg. Stufe	0	1		0	1	1	im Ausg.	0
^SIN	1	0	0	, C	0	1	1	1	1
O	1	1	1	0	0	1	1	2	1
O	1	1	0	0	0	0	1	2	0
O	1	0	1	0	0	1	1	1	1
O	2	0	O	1	0	0	1	2	0
1	2	1	1	0	0	0	1	1	0
1	2	1	1	1	0		1	1
1	2		1			2
1			1

Ein Vergleich der Tabelle IV mit der Tabelle I zeigt, daß die Schaltung tatsächlich eine Addition von drei Bits durchführt. Das Gatter 22 erzeugt das Übertragsbit, während das Summenbit durch die Signale A₁ , A und A dargestellt wird, die auf drei getrennten Leitungen auftreten. Wie beim Eingang ist die Summe 0 wenn nur eines dieser drei Signale den Wert 1 hat, während die Summe 1 ist, wenn zwei dieser Signale den Wert 1 haben. Der Fall, daß keine der Ausgangsleitungen oder alle Ausgangsleitungen ein Signal des Wertes 1 führen, ist wieder ausgeschlossen.

Die Addierschaltung gemäß Fig. 2 erfordert drei Schwellwertgatter anstelle von nur zwei Gattern wie in Fig. 1. Das Prinzip der in Fig. 2 dargestellten Addier-. schaltung kann jedoch bei der Konstruktion von Addierstufen mit vier oder mehr Eingängen Anwendung finden. Fig. 3

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zeigt eine solche Schaltung, die ein weiteres Ausführungsbeispiel der Erfindung darstellt. Die Schaltung nach Fig. vermag vier Bits zueinander addieren und enthält vier Schwellwertgatter 28, 30, 32, 34. Die Gatter 30, 34 sind Schwellwertgatter mit dem Schwellwert 5 und 8 Eingängen, die die Gewichte 2,1,1,1,1,1,1,1 haben; Das Gatter 28 hat einen Schwellwert 6 und 8 Eingänge mit den Gewichten 4,1,1, 1,1,1,1,1 und das Gatter 32 ist ein Majoritätsgatter mit 7 Eingängen. Dem das Gewicht 4 aufweisenden Eingang des '

Gatters 28 ist eine dem Binärwert 0 entsprechende Vorspannung zugeführt; an dem das Gewicht 2 aufweisenden Eingang des Gatters 30 liegt eine dem Wert O entsprechende Vorspannung und an dem das Gewicht 2 aufweisenden Eingang des Gatters 34 liegt eine dem Wert 1 entsprechende Vorspannung.

Das erste Bit A der vier Bits, die durch die Schaltungsanordnung gemäß Fig» 3 addiert werden, besteht aus vier Signalen, die auf getrennten Leitungen auftreten, ^ während die drei übrigen Bits durch Signale B, D bzw. E dargestellt werden. Das Bit A ist so codiert, daß es den Wert O hat, wenn nur zwei der Leitungen ein Signal des Wertes 1 führen, während es den Wert 1 hat, wenn nur drei der Leitungen ein Signal des Wertes 1 führen. Die Fälle, daß die vier Leitungen keine, eine oder vier Einsen führen, kommen nicht vor. Das erzeugte Ausgangssummenbit wird durch

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einen entsprechenden Code dargestellt und tritt auf vier Ausgangsleitungen A₀ auf. Bei vier Eingangsbit sind zwei

OL

verschiedene tJberträge möglich. Wenn zwei oder mehr Eingangsbit den Wert 1 haben, hat C den Wert 1 und wenn alle vier Eingangsbits den Wert 1 haben, nimmt C. ebenfalls den Wert 1 an^

Die Konstruktionsprinzipien der für drei bzw. vier Bits ausgelegten Schaltungen gemäß Fig. 2 und 3 las« sen sich auch für den Aufbau von Schaltungen für mehr als vier Bits anwenden. Bei solchen Schaltungen werden für η Eingangsbits η Schwellwertsgatter benötigt.

Ein Eing^ang und der Ausgang werden durch Sig« nalei auf η Leitungen codiert, wobei der Wert O durch das Vorhandensein von \ja/2J Einsen auf der betreffenden Leitungegruppe dargestellt wird ([x J ist die größte ganze Zahl, die nicht größer als χ ist); der Wert 1 wird durch das Vorhandensein von (Qi/ü^J+1) Einsen auf der Leitungs« gruppe dargestellt. Andere Fälle treten nicht auf. Die Gruppe von η Eingängen wird zusammen mit n-1 zusätzlichen Eingangen, die die anderen n«l Eingangsbits darstellen, jedem Gatter der Addierschaltung mit dem Gewicht 1 züge« führt. Zusatzlich wird ein Vorspannungssignal des Wertes O dem ersten der η Gatter (Zählung z.B. von links) mit dem Gewicht 2 £ n/2 J, dem nächsten mit dem Gewicht 2[ n/'d J «2 usw. zugeführt, bis zum ( [jn/'d} f 1) ten Gatter, das keinen

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Vor spannungse ingang erhält, dem (£n/2j + 'd) ten Gatter wird dann ein dem Wert 1 entsprechendes Vorspannungssignal mit dem Gewicht 2 zugeführt, dem nächsten Gatter ein dem Wert 1 entsprechendes Vorspannungssignal mit dem Gewicht 4 zugeführt usw. bis zum nten Gatter, dem ein dem Wert 1 entsprechendes Vorspannungssignal mit dem Gewicht 2n~2[n/iiJ -2 zugeführt wird. Die Übertragsignale werden der Reihe nach vom zweiten, vierten usw. Gatter erzeugt, wobei die Zählung in der umgekehrten Richtung (also z.B_# von rechts) erfolgt. Das Summenausgangssignal wird durch die Ausgänge des ersten, dritten, fünften usw. Gatters geliefert, während das Korn« ρlementausgangssignal am zweiten, vierten usw. Gatter zur Verfugung steht, in beiden Fällen'erfolgt dabei die Zählung von rechts.

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Claims

Patentansprüche

1. Binäre Addierschaltung zur Bildung der Summe von mindestens zwei Bits mit einer Anzahl von Schwell« wertgattern, dadurch gekennzeichnet, daß Eingangen jedes Gatters binäre Signale, die eine An-. zahl der zu addierenden Bits darstellen, parallel zugeführt sind, und daß die Gatter parallel arbeiten und an bestimmten ^ Ausgängen eine Gruppe binärer Signale, die der binaren Summe der den Eingängen zugeführten Bits entsprechen und an mindestens einem Ausgang ein binäres Signal, das einem Übertragsbit entspricht, liefern.

2. Addierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß zwei Schwellwertgatter (14, 16), die jeweils den Schwellwert 2. und jeweils drei Eingänge mit dem Gewicht 1 haben, vorgesehen sind, daß jeweils zwei Eingängen jedes dieser Gatter (14, 16) Signale (x_Q, X₂) zugeführt sind, die zwei der zu addierenden Bits darstellen; daß dem dritten Eingang des ersten Gatters (14) ein einem dritten Bit (x.) entsprechendes Signal zugeführt ist; daß dem dritten Eingang des zweiten Gatters (l6) ein dem Komplement (3E₁) des dritten zu addierenden Bits ent« sprechende Signal zugeführt ist, wobei das erste Gatter an einem ersten Ausgang (C) ein dem Wert eines Übertrags« bits entsprechendes Signal liefert und wobei die Ausgänge

Ie der Gatter, die die die Summe darstellenden Signa/ liefern

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ein Ausgang(c) des ersten Gatters (14), an dem ein der Mi-* norität der an den Eingängen des ersten Gatters liegenden Signale entsprechendes Signal auftritt, · ein Ausgang (D) des zweiten Gatters (l6), an dem ein der Majorität der Eingangssignale des zweite;: Gatters entsprechendes Signal auf« tritt, und eine Leitung, die das dritte Eingangssignal, das dem ersten Gatter zugeführt ist, führt, sind.

J. Addierschaltung nach Anspruch 1, dadurch ä gekennzeichnet, daß bestimmten Eingängen jedes Schwellwertgatters eine Gruppe paralleler signale (A , A , A ; A) zugeführt ist, welche ein spezielles Eingangsbit darstellen.

4. Addierschaltuno nach Anspruch j5, dadurch gekennzeichnet, daß zwei Schwellwertgatter mit dem Schwellwert 5 und fünf Eingänger., die die Gewichte d, 2,1,1,1 haben, vorgesehen sind, daß die erwähnten Eingänge, denen die Bits der Gruppe zugeführt sind, jedes der Gatter die Eingänge mit dem Gewicht 1 enthalten; daß einer der das Gewicht d aufweisenden Eingänge jedes der beiden Gatter mit einem Signal gespeist ist, das ein zweites der zu addierenden Bits darstellt; daß dem anderen das Gewicht Z aufweisenden Eingang des ersten Gatters ein Signal zugeführt ist, das das dritte zu addierende Bit darstellt, und

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daß dem anderen das Gewicht ü aufweisenden Eingang des zweiten Gatters (dO) ein Signal (x-,) zuführbar ist, das dem Komplement des dritten zu addierenden Bits entspricht.

5» Addierschaltung nach Anspruch 3, dadurch gekennzeichnet, daß drei üchwellwertgatter vor« gesehen sind, von denen das erste (üü) den öchwellwert 3 und.fünf Eingänge mit dem Gewicht 1 hat, während aas zweite und dritte (24, n6) jeweils aen öchwellwert 4 und 6 Eingänge mit den Gewichten «£,1,1 ,1,1,1 haben; daß die Eingänge> denen die ein Bit darstellenden parallelen Eingangssignale zugeführt.sind, jeweils drei Eingänge des Gewichts 1 der drei Gatter uuafassen und daß jedem der anderen das Gewicht aufweisenden Eingänge jedes der Gatter (aa, ü4, ü6) ein signal (x^_t ^x(i+i) zugeführt ist, daß der zweiten bzw. dritten zu addierenden Ziffer entspricht, und daß den das Gewicht d. aufweisenden Eingängen des zweiten und dritten Gatters (ü4, ü6) jeweils Signale konstanten Wertes züge« führt sind, die den Binärwerten O bzw. 1 entsprechen.

6. Addierschaltung nach Anspruch 3, dadurch gekennzeichnet, daß vier Schwellwertgatter vorgesehen sind, nämlich ein erstes Gatter (ja) mit dem öchwellwert 4 und sieben Eingängen, ein zweites Gatter (ü8) mit dem öchwellwert 6 und acht Eingängen, die das Gewicht 4,1,1,1,1,1,1,1 haben und zwei weitere Gatter (j>0, 34),

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die jeweils den Schwellwert 5 und acht Eingänge mit den Gewichten a,1,1,1,1,1,1,1 haben; daß die Gruppe paralleler signale (α), die ein spezielles Bit darstellen, jeweils vier das Gewicht 1 aufweisenden Eingängen jedes der Gatter zugeführt sind, daß jedem der verbleibenden das Gewicht 1 aufweisenden Eingängen der vier Gatter jeweils ein Signal zugeführt ist, das der zweiten, dritten und vierten zu ad« dierenden Ziffer (B, D, E) entsprichtj daß den das Gewicht ü aufweisenden Eingängen des dritten und vierten Gatters f (j5O, ^4) konstante Signale, die den Binarwerten 1 bzw. 0 entsprechen, zugeführt sind und daß dem das Gewicht 4 auf« weisenden Eingang des zweiten Eingangs (28) ein konstantes Signal zugeführt ist, das dem Binärwert 0 entspricht.

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Radio Corporation of America 6543-68/Dr.ν.B/E

Patentansprüche

1. Binäre Addierschaltung zum Erzeugen von Summen-

und Übertrag-Ausgangssignalen aus Eingangssignalen, die mindestens drei zu addierenden Bits entsprechen, in einer der Signallaufzeit in einem einzigen Gatter entsprechenden Zeitspanne, mit Schwellwertgattern, die jeweils mit den Eingangssignalen parallel gespeiste Eingangskleinmen und mindestens eine Ausgangsklemme auf v/eisen, dadurch gekennzeichnet, daß die Schwellwertgatter (14, 16) parallel arbeiten und an bestimmten Ausgangsklemmen eine das Summenausgangssignal bildende, aus mehreren Binärsignalen ' (C, D, X₁) bestehende Signa!kombination liefern, und daß an mindestens einem weiteren Ausgang ein dem übertrag entsprechendes Ausgangssignal auftritt.

2. Addierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß zwei Schwellwertgatter (14, 16) vorgesehen sind, die jeweils den Schwellwert 2 und jeweils drei Eingänge mit dem Gewicht 1 haben; daß je-

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weils zwei Eingänge jedes dieser Gatter zwei der zu addierenden Binärsignale (x_Q, X₂) zugeführt sind; daß dem dritten Eingang des ersten Gatters (14) das dritte zu addierende Binärsignal (X₁) zugeführt ist; daß dem dritten Eingang des zweiten Gatters (16) das Komplement (x ) des dritten zu ad-

dierenden Binärsignals zugeführt ist, wobei die das Summenausgangssignal darstellende Signalkombination (Ü, D, X₁) an einer Ausgangsklemme (C) des ersten Gatters (14), an der ein der Minorität der an den Eingängen dieses Gatters liegenden Binärsignale entsprechendes Signal auftritt, einer Ausgangsklemme (D) des zweiten Gatters, an der ein der Majorität der Eingangssignale dieses Gatters entsprechendes Signal auftritt, und einer Leitung, die das dritte Eingangssignal (X₁) des ersten Gatters (14) führt, entsteht.

3. Addierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß bestimmten Eingangsklemmen jedes Schwellwertgatters (13, 20) eine Gruppe paralleler Signale ((T, D, X₁) zugeführt ist, welche eines der durch diese Stufe zu addierenden Bits darstellt.

4. Addierschaltung nach Anspruch 3, dadurch gekennzeichnet, daß zwei Schwellwertgatter (18, 20) mit dem Schwellwert 4 und fünf Eingängen, die die

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Gewichte 2, 2, 1, 1, 1 haben, vorgesehen sind, daß den das Gewicht 1 aufweisenden Eingängen jedes Gatters Signale der Gruppe von Signalen (Ü, D, x.) zugeführt sind; daß einem das Gewicht 2 aufweisenden Eingang jedes Gatters ein Signal zugeführt ist, das einem zweiten zu addierenden Bit entspricht; daß dem anderen das Gewicht 2 aufweisenden Eingang des ersten Gatters (18) ein dem dritten zu addierenden Bit entsprechendes Signal (x,) zugeführt ist und daß dem anderen das Gewicht 2 aufweisenden Eingang des zweiten Gatters (20) ein Signal (x,) zugeführt"ist, das dem Komplement des dritten zu addierenden Bits entspricht.

5. Addierschaltung nach Anspruch 3» dadurch gekennzeichnet, daß drei Schwellwertgatter (22, 24, 26) vorgesehen sind, von denen das erste (22) den Schwellwert 3 und fünf Eingänge mit dem Gewicht 1 hat, während das zweite (24) und das dritte (26) jeweils den Schwellwert 4 und sechs Eingänge mit den Gewichten 2, 1 , 1, 1, 1, 1 haben; daß die Eingänge,denen die Gruppe der einfeu addierendes Bit darstellenden Eingangssignale zugeführt sind, jeweils drei Eingänge des Gewichts 1 jedes Gatters umfassen, daß jedem der anderen das Gewicht 1 aufweisenden Eingänge jedes Gatters ein Signal (x^, Xq₊₁)) zugeführt ist, das dem zweiten bzw. dritten zu addierenden Bit entspricht, und daß den

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das Gewicht s aufweisenden Eingängen des zweiten und dritten Gatters (24, 26) jeweils Signale konstanten Wertes zugeführt sind, die den Binärwerten 0 bzw. 1 entsprechen (Fig. 2).

6. Addierschaltung nach Anspruch 3» dadurch gekennzeichnet, daß vier Schwellwertgatter vorgesehen sind, nämlich ein erstes Gatter (32) mit dem Schwellwert 4 und sieben Eingängen, denen jeweils das Gewicht 1 zugeordnet ist, ein zweites Gatter (28) mit dem Schwellwert f 6 und acht Eingängen, von denen einem das Gewicht 4 und den übrigen jeweils das Gewicht 1 zugeordnet ist, sowie ein drittes und ein viertes Gatter (30, 34), die jeweils den Schwellwert 5 und acht Eingänge, von denen einem das Gewicht 2 und den übrigen jeweils das Gewicht 1 zugeordnet ist, haben; daß die Gruppe von Signalen, die das eine zu addierende Bit darstellen, jeweils vier das Gewicht 1 aufweisenden Eingängen jedes der Gatter zugeführt sind; daß jedem der verbleibenden das Gewicht 1 aufweisenden Eingang der Gatter jeweils ein Signal j (B, D bzw. E) zugeführt ist, das dem zweiten, dritten bzw. vierten zu addierenden Bit entspricht; daß den das Gewicht aufweisenden Eingängen des dritten und vierten Gatters (30, 34) konstante Signale, die den Binärwerten 1 bzw. 0 entsprechen, zugeführt sind und daß dem das Gewicht 4 aufweisenden Eingang des zweiten Gatters (28) ein konstantes Signal zugeführt ist, das dem Binärwert 0 entspricht.

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Le e rs e i te