DE3326388C2

DE3326388C2 -

Info

Publication number: DE3326388C2
Application number: DE19833326388
Authority: DE
Inventors: Frederick A. Los Altos Calif. Us Ware
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1982-08-23
Filing date: 1983-07-22
Publication date: 1993-04-01
Also published as: GB8330889D0; JPH03229321A; GB2130774A; JPH0467211B2; JPH03228122A; GB2130771A; JPH03228120A; GB2130771B; JPH0450615B2; JPH0467213B2; GB8306208D0; JPH03228121A; GB2127187A; JPH03229320A; JPH0366693B2; GB2130774B; GB2127187B; JPS5957343A; GB8330888D0; DE3326388A1

Description

Die vorliegende Erfindung betrifft eine Schaltung zum bitparallelen Addieren zweier N-stelliger Operanden, eine Schaltung zum Inkrementieren eines N-stelligen Operanden und eine Schaltung zum Prioritätscodieren eines N-stelligen Operanden.

Ein einfaches Verfahren zur Addition unter Berücksichtigung des Übertrages von Stelle zu Stelle ist die Addition mit Übertragsdurchlauf, die relativ wenig Transistoren pro Bit erfordert, aber ein verhältnismäßig langsames Verfahren ist (siehe z. B. Kai Hwang, "Computer Arithmetic", John Wiley& Sons, New York, 1979, Seite 42, Fig. 2.9 und Seite 71, Fig. 3.1).

Fig. 1 zeigt eine typische Schaltungszelle eines Addierwerkes mit Übertragsdurchlauf. A(i) und B(i) sind gleichwertige Bits der beiden zu addierenden Operanden, Cein(i) ist das Übertragungs-Eingangssignal von der nächst niedrigeren Stelle des Addierwerkes, Caus(i) ist das Übertrags-Ausgangssignal der betrachteten Stelle, das als Übertrags-Eingangssignal für die nächst höhere Stelle dient, und Sum(i) ist das Summen-Ausgangssignal der betrachteten Stelle. Tabelle I faßt in einer Form ähnlich einem Programm in der Programmiersprache PASCAL die Booleschen Gleichungen des Addierwerkes mit Übertragsdurchlauf zusammen. In Tabelle I steht für "+" für das Boolesche "ODER", "_*" steht das Boolesche "UND", und "XOR" ist das Boolesche "Ausschließliche ODER":

Für i=0 bis i=N-1 (N-stelliges Addierwerk) führe aus:

K(i)=A(i)+B(i)
G(i)=A(i)_*B(i)
P(i)=A(i) XOR B(i)
Caus(i)=G(i)+(K(i)_*Cein(i))=Cein(i+1)
Sum(i)=P(i) XOR Cein(i)

Ende

Die Addition mit Übertragsdurchlauf kann durch vorausschauende Bildung von Überträgen beschleunigt werden, bei der sie einzelnen Stellen eines Addierwerkes mit Übertragsdurchlauf in Blocks von z. B. vier Stellen zusammengefaßt werden (siehe z. B. Hwang, Op. Cit., Seiten 84 bis 91). Ein solcher Viererblock wird, wie in Fig. 2 gezeigt, mit weiteren Torschaltungen versehen, die einen Durchlauf des Übertrages durch den gesamten Block bewirken, falls die Ausgänge der ODER-Tore (K(i)) alle eine logische 1 darstellen. Ein Addierwerk mit vorausschauender Bildung von Überträgen ist von mittlerer Geschwindigkeit und kann in MOS-Schaltungstechnik kostengünstig ausgeführt werden.

Ein anderes bekanntes Addierwerk ist das Addierwerk mit bedingter Summenbildung, über das Sklansky berichtet ("Conditional Sum Addition Logic", I. R. E. Transactions on Elektronic Computers, Seite 226, Juni 1960).

Es sind demnach mehrere Addierwerke zur Durchführung einer N-stelligen Binäraddition bekannt. Addierwerke mit Übertragsdurchlauf und mit vorausschauender Bildung von Überträgen erfüllen jedoch nicht die Geschwindigkeitsanforderungen, die an Addierwerke für neue Digitalrechnerfamilien gestellt werden. Obwohl sehr schnell in der Ausführung, erfordert ein Addierwerk mit bedingter Summenbildung wesentlich mehr Schaltungsaufwand als die beiden oben erwähnten langsamere Techniken, wodurch sich für ein solches Addierwerk sehr hohe Kosten pro Bit ergeben. In der Praxis ist diese Technik wenig verwendet worden.

Die US-A-33 16 393 zeigt in ihrer Fig. 1A lediglich ein Addierwerk mit bedingter Summenbildung, das nicht mit dem einem Addierwerk mit bedingter Übertragsbildung vergleichbar ist. Jedoch zeigt die Fig. 1B der US-A-33 16 393 ein Addierwerk mit bedingter Übertragsbildung, bei dem die Anzahl der Bits pro Stufe in Form einer arithmetischen Reihe ansteigt. Wie jedoch detalliert unter Bezugnahme auf Fig. 2 in der US-A-33 16 393 erläutert wird, sind die Summenlogik und die Übertragslogik in jeder Stufe dieses bekannten Addierwerkes unterschiedlich zu derjenigen einer anderen Stufe. Es findet sich in dieser Entgegenhaltung somit kein Hinweis auf die Verwendung einer vergleichsweise geringen Anzahl von Anfangs-/ Fortsetzungs- und End-Zellen, wie dies beim Gegenstand der vorliegenden Erfindung der Fall ist. Daher ist es bei diesem bekannten Addierwerk äußerst schwierig, wenn nicht gar aus wirtschaftlichen Gründen unmöglich, einen großen Addierer zu implementieren, der beispielsweise in der Lage ist, zwei zweiunddreißig-stellige Operanden zu addieren. Erst recht scheitert bei einer derartigen Technik die Hochintegration eines solchen Addierers. Kurz gesagt, findet sich in dieser Schrift kein Hinweis darauf, wie Operanden von praktisch beliebiger Länge lediglich durch Hinzufügen weiterer identischer Fortsetzungszellen an Folgeblöcken mit einem auf diese Weise erweiterten Addierwerk verarbeitet werden können, um frei wählbar das Addierwerk an die gewünschte Länge des zu addierenden Operanden anzupassen.

Die US-A-39 89 940 offenbart eine Schaltung zum Inkrementieren eines Operanden, die jedoch an ähnlichen prinzipbedingten Problemen leidet, wie dies bei dem oben genannten Addierwerk gemäß der US-A-33 16 393 der Fall ist. Bei der Schaltung gemäß Fig. 3 unterscheidet sich jedes der aufeinanderfolgenden Schaltungselemente von dem vorhergehenden oder nachfolgenden. Ferner müssen die Steuerleitungen für Übertragungsgatter alle nachfolgenden Schaltungselemente überkreuzen.

Ausgehend von diesem Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine Schaltung zum Addieren zweier N-stelliger Operanden sowie eine Schaltung zum Inkrementiern eines N-stelligen Operanden sowie eine Schaltung zum Prioritätscodieren eines N-stelligen Operanden anzugeben, die bei niedrigem Schaltungsaufwand eine hohe Arbeitsgeschwindigkeit haben.

Diese Aufgabe wird durch eine Schaltung zum bitparallelen Addieren zweier N-stelliger Operanden gemäß Patentanspruch 1, durch eine Schaltung zum Inkrementieren eines N-stelligen Operanden gemäß Patentanspruch 2 sowie durch eine Schaltung zum Prioritätscodieren eines N-stelligen Operanden gemäß Patentanspruch 3 gelöst.

Die in der vorliegenden Patentanmeldung offenbarte Addierschaltung wird Addierschaltung mit bedingter Übertragsbildung genannt. Eine Addierschaltung in erfindungsgemäßer Ausführung erzeugt für jedes Bitpaar der Eingangsoperanden zwei Hilfsüberträge in solch einer Weise, daß ein angenommenes Übertrags-Eingangssignal zur niedrigstwertigen Stelle berücksichtigt wird, das einmal gleich 0 und einmal gleich 1 ist. Beide Möglichkeiten der Übertragsbildung werden für die einzelnen Bitpaare der Eingangsoperanden teilweise parallel ausgeführt; die endgültige Entscheidung, welcher der beiden Hilfsüberträge zutreffend ist, wird durch das tatsächlich vorliegende Übertragseingangssignal zur niedrigstwertige Stelle durch Aktivierung geeigneter Torschaltungen getroffen.

Weil beide Alternativen der Übertragsbildung berücksichtigt werden, kann die von den Werten 0 und 1 ausgehende Bildung von Hilfsüberträgen gleichzeitig an mehreren Stellen angefangen werden. Die Berücksichtigung der Hilfsüberträge von Stellen niedrigerer Wertigkeit bei Stellen höherer Wertigkeit erfolgt dann in einer oder mehreren Stufen, wodurch eine vorteilhafte Kombination von serieller und paralleler Verarbeitung bei der Übertragsbildung erreicht wird. Hieraus ergibt sich die gegenüber den bekannten Schaltungen verbesserte Arbeitsgeschwindigkeit der Addierschaltung.

In Tabelle II sind für mehrere verschiedene Typen von Addierschaltungen einige deren Arbeitsgeschwindigkeit und Schaltungskomplexität wiedergebende Kennzahlen zu Vergleichszwecken einander gegenübergestellt. Unter den Kennzahlen der bereits erwähnten Addierschaltungen mit Übertragsdurchlauf, mit vorausschauender Bildung von Überträgen und mit bedingter Summenbildung befinden sich die Kennzahlen für eine Ausführungsform der vorliegenden Erfindung. Die eingetragenen Kennzahlen sind im einzelnen die Anzahl der für eine vollständige Addition benötigten Torlaufzeiten, die Anzahl der Schaltelemente pro Bit, die bei einer Ausführung in statischer NMOs-Technik erforderlich ist, und die Anzahl Schaltelemente pro Bit, die bei einer Ausführung in statischer CMOS-Technik erforderlich ist. Wie Tabelle II aufzeigt, ist eine erfindungsgemäße Addierschaltung schneller als die drei aus dem Stand der Technik bekannten Addierschaltungen. Die in Tabelle II eingetragenen Kennzahlen gelten sämtlich für eine 32-Bit-Addierschaltung.

Tabelle II

Trotz der gegenüber dem Stand der Technik erhöhten Verarbeitungsgeschwindigkeit ist eine erfindungsgemäße Addierschaltung schaltungstechnisch nicht kompliziert aufgebaut, da es in beliebiger Länge auf einfache Weise durch mehrfache Verwendung von Schaltungszellen zusammengesetzt werden kann. Hierfür wird nur eine verhältnismäßig kleine Anzahl verschiedener Typen von Schaltungszellen benötigt. Die Addierschaltung kann auf einfache Weise spezialisiert werden, um eine Inkrementierschaltung oder einen Prioritätsencoder zu erstellen.

Auf diese Weise ist es nicht nur möglich, eine Schaltung mit hoher absoluter Verarbeitungsgeschwindigkeit aufzubauen, es ergibt sich auch bei Realisierung der Schaltung als integrierter Schaltkreis in höchstintegrierter bipolarer oder MOS-Schaltungstechnik der Vorteil geringer Schaltungskomplexität und geringer Herstellungskosten. Wie ebenfalls aus Tabelle II hervorgeht, ist die Anzahl der pro Bit benötigten Schaltelemente unabhängig von der verwendeten Integrationstechnik und unabhängig von der gewählten Ausführungsform bei einer Addierschaltung mit bedingter Übertragsbildung trotz der höheren Arbeitsgeschwindigkeit sogar noch geringer als bei einer Addierschaltung mit bedingter Summenbildung.

Einige Ausführungsbeispiele und Abwandlungen der Erfindung werden im folgenden beschrieben und anhand der Zeichnungen näher erläutert. Es zeigt

Fig. 1 zeigt eine Schaltungszelle eines Addierwerkes mit Übertragsdurchlauf in bekannter Ausführungsform;

Fig. zeigt die Zusammenfassung von Schaltungszellen in Blöcken für die vorausschauende Bildung von Überträgen in bekannter Ausführung;

Fig. 3A und 3B zeigen eine Ausführungsform der Addierschaltung mit bedingter Übertragsbildung;

Fig. 4 zeigt die Schaltungszellen für die Erstellung einer Inkrementierschaltung mit bedingter Übertragsbildung; und

Fig. 5 zeigt die Schaltungszellen für die Erstellung eines Prioritätsencoders mit bedingter Übertragsbildung.

Die Fig. 3A und 3B zeigen eine erste Ausführungsform der beanspruchten Erfindung, die Addierschaltung mit bedingter Übertragsbildung. Tabelle III enthält die dazugehörigen Booleschen Gleichungen. Drei verschiedene Typen von Schaltungszellen sind in Fig. 3A dargestellt: Eine Anfangszelle, eine Fortsetzungszelle und eine Endzelle, wobei die Anzahl der Fortsetzungszellen gleich Null oder einer beliebigen ganzen Zahl sein kann. Fig. 3B zeigt, wie diese Schaltungszellen zusammengesetzt werden, um z. B. eine 9-Bit-Addierschaltung zu erstellen. In diesem Beispiel enthalten die Blöcke zwei bis vier Schaltungszellen, und zwar zwei Schaltungszellen in Block 0, drei Schaltungszellen in Schaltungsblock 1 und vier Schaltungszellen in Schaltungsblock 2. So ist im zweiten Schaltungsblock (j=1), in dem drei Schaltungszellen vorhanden sind, dem Bit 2 eine Anfangszelle zugeordnet, dem Bit 3 eine Fortsetzungszelle zugeordnet und dem Bit 4 eine Endzelle zugeordnet.

Tabelle III

Für die gesamte Addierschaltung:

CeinB(0)=Cein Addierschaltung

Für jeden Schaltungsblock j:

Cein0(0)=0
Cein1(0)=1
CausB(j)=Caus0(imax)+(Caus1(imax)_*CeinB(j))=CeinB(j+1)

Für jedes Bit i des Schaltungsblockes j:

K(i)=A(i)+B(i)
G(i)=A(i)_*B(i)
P(i)=A(i) XOR b(i)
Caus0(i)=G(i)+(K(i)_*Cein0(i))=Cein0(i+1)
Caus1(i)=G(i)+(K(i)_*Cein1(i))=Cein1(i+1)
Cein(i)=Cein0(i)+(Cein1(i)_*CeinB(j))
Sum(i)=P(i) XOR Cein(i)

Grundsätzlich erzeugt jede Zelle (i=0-2 in diesem Beispiel) zwei Hilfsüberträge, Caus0(i) und Caus(i). Es ist zu beachten, daß Cein0 und Cein1 für die Anfangszelle eines jeden Schaltungsblockes als 0 respektive 1 vorgegeben sind. Die Caus-Signale werden mit dem Übertrags-Eingangssignal des betrachteten Schaltungsblockes CeinB(j) kombiniert, um das Übertrags-Ausgangssignal des betrachteten Schaltungsblockes CausB(j) zu erzeugen. In allen Blöcken (j=0-2) beginnt die Erzeugung des Hilfsüberträge zur gleichen Zeit. Schaltungsblock 0 erzeugt ein Übertrags-Ausgangssignal zuerst und gibt es weiter an Schaltungsblock 1. Danach wird nur eine Torschaltungslaufzeit für den Durchlauf des Übertragssignales durch jeden weiteren Schaltungsblock benötigt. Da die Schaltungsblockgröße in Form einer arithmetischen Reihe zunimmt, d. h. zwei Zellen, drei Zellen, vier Zellen usw., ist die gesamte Verzögerungszeit in etwa proportional zur Quadratwurzel aus der Anzahl der zu addierenden Bits. Die Addierschaltung mit bedingter Übertragsbildung nach Ausführungsform "A" zeigt eine gegenüber der Addierschaltung mit vorausschauender Bildung von Überträgen um 25% kürzere Verarbeitungszeit, während die Anzahl der Schaltelemente pro Bit nur um 17% ansteigt. Es ist ebenfalls schneller und dabei noch einfacher aufgebaut als eine Addierschaltung mit bedingter Summenbildung (siehe Tabelle II). Darüber hinaus kann es mit Schaltungszellen verwirklicht werden, die sich über ein Bit der Eingangsoperanden erstrecken, im Gegensatz zu anderen Schaltungen mit hoher Verarbeitungsgeschwindigkeit, bei denen sich die Schaltungszellen über mehrerer Bits der Eingangsoperanden erstrecken. Das ermöglicht eine geordnete Auslegung eines integrierten Schaltkreises, die einfach und raumsparend realisierbar ist.

Die erfindungsgemäße Schaltung gemäß Fig. 1 zum bitparallelen Addieren zweier N-stelliger Operanden A, B hat eine Mehrzahl j von Schaltungsblöcken für Bitgruppen mit Übertragsbildung, von denen jeder folgende Merkmale aufweist:

- wenigstens eine Anfangs-/Fortsetzungs-Zellenschaltung zum Anfangen oder Fortsetzen eines jeden Schaltungsblockes, wobei jede Anfangs-/Fortsetzungs-Zellenschaltung aufweist:
- - eine erste Eingangsschaltung K(0), G(0), P(0), K(1), G(1), P(1) zum Aufnehmen eines ersten Paares A(0), B(0) von Stellen, von denen je eine von einem der beiden N-stelligen Operanden A, B stammt, um eine Mehrzahl von ersten logischen Ausgangssignalen k0, g0, p0 zu schaffen.
- - eine erste Übertragsschaltung Ü0, Ü1 zum Kombinieren wenigstens eines Teiles g0, k0 der ersten logischen Ausgangssignale von der ersten Eingangsschaltung K(0), G(0), P(0), K(1), G(1), P(1) und eines ersten Paares von Übertragseingangssignalen Cein0(0), Cein1(0) zum Erzeugen eines ersten Paares von Übertragsausgangssignalen Cein0(1), Cein1(1),
- - eine erste Blockübertragsschaltung Bj zum Koppeln eines ersten Blockübertragssignales Cein(Bj) durch die Anfangs-/Fortsetzungs-Zellenschaltung, und
- - eine erste Summationsausgangsschaltung S0 zum Kombinieren wenigstens eines logischen Ausgangssignal p0 von der ersten Eingangsschaltung K(0), G(0), P(0), K(1), G(1), P(1), des ersten Blockübertragssignal CeinB(j) und des ersten Paares von Übertragseingangssignalen Cein0(1), Cein1(0) zum Erzeugen einer ersten Ausgangssummationsstelle Sum(0), Sum(1); und
- eine Endzellenschaltung pro Schaltungsblock zum Beenden desselben, die aufweist:
- - eine zweite Eingangsschaltung K(2), G(2), P(2) zum Aufnehmen eines zweiten Paares A(2), B(2) von Stellen von jedem der beiden N-stelligen Operanden A, B zum Erzeugen einer Mehrzahl von zweiten logischen Ausgangssignalen k2, g2, p2,
- - eine zweite Übertragsschaltung Ü2 zum Kombinieren wenigstens eines Teiles k2, g2 des zweiten logischen Ausgangssignales k2, g2, p2 von der zweiten Eingangsschaltung K(2), G(2), P(2) und eines zweiten Paares von Übertragseingangssignalen Caus0(1), Caus1(1) von einer vorhergehenden Zellenschaltung zum Erzeugen eines zweiten Paares von Übertragsausgangssignalen Caus0(2), Caus1(2),
- - eine zweite Blockübertragsschaltung Ü2 zum Kombinieren des zweiten Paares von Übertragsausgangssignalen Caus0(2), Caus1(2) mit dem Blockübertragssignal von der Blockübertragsschaltung Bj der vorhergehenden Zelle zum Erzeugen eines letzten Blockübertragssignales CeinB(j+1), und
- - eine zweite Summationsausgangsschaltung S2 zum Kombinieren wenigstens eines logischen Ausgangssignales p2 von der zweiten Eingangsschaltung K(2), G(2), P(2), des Blockübertragssignales CeinB(j) von der Blockübertragsschaltung Bj der vorhergehenden Zelle und des zweiten Paares von Übertragseingangssignalen Caus0(1), Caus1(1) zum Erzeugen einer zweiten Ausgangssummationsstelle Sum(2); bei der
- die Mehrzahl von Schaltungsblöcken lediglich mittels des letzten Blockübertragssignales CeinB(j) von der Endzelle des jeweils vorhergehenden Schaltungsblockes in Reihe geschaltet sind;
- jeder Schaltungsblock eine veränderliche Anzahl von in Reihe geschalteten Anfangs-/Fortsetzungs-Zellenschaltungen hat, wobei die variable Anzahl von Anfangs-/Fortsetzungs-Zellenschaltungen in Reihe miteinander in der Weise verbunden sind, daß zwischen diesen Zellenschaltungen lediglich eines der ersten Paare der Übertragsausgangssignale Cein0(1), Cein1(1) und eines der ersten Blockübertragssignale CeinB(j) übertragen werden;
- die letzten Anfangs-/Fortsetzungs-Zellenschaltung in jedem Schaltungsblock und die Endzellenschaltung in Reihe miteinander in der Weise verbunden sind, daß lediglich eines der ersten Paare der übertragsausgangssignale Cein0(1), Cein1(1) und eines der ersten Blockübertragssignale CeinB(j) zwischen diesen Zellenschaltungen übertragen werden; und
- die veränderliche Anzahl von Anfangs-/Fortsetzungs- Zellenschaltungen in aufeinanderfolgenden Blöcken in Form einer arithmetischen Reihe ansteigt.

Die Addierschaltung mit bedingter Übertragsbildung kann abgewandelt werden, um sowohl eine Inkrementierschaltung als auch einen Prioritätsencoder herzustellen. Eine Inkrementierschaltung ist eine Einrichtung zur Addition einer 1 zu einem gegebenen N-stelligen Binäroperanden. Ein Prioritätsencoder ist eine Einrichtung, die ausgehend von einem N-stelligen binären Eingangsoperanden ein codiertes Ausgangssignal mit weniger als N Binärstellen erzeugt; hierbei ist jedem Ausgangsbit ein numerisches Gewicht zugeordnet, jedem Eingangsbit ist eine Priorität zugeordnet, und das Ausgangssignal wird durch das Eingangsbit höchster Priorität bestimmt, das eine logische 1 darstellt (z. B. ein 8-Bit auf 3-Bit-Encoder oder ein 10-Bit auf 4-Bit-Encoder).

Fig. 4 zeigt eine aus der Addierschaltung mit bedingter Übertragsbildung gebildete Inkrementierschaltung. Da in einer Inkrementierschaltung keiner der B(0-7)-Eingänge verwendet wird, können diese auf Null gesetzt werden und mit B=0 folgt:

K=A_*B=0
G=A+B=B
P=A XOR B=A

In ähnlicher Weise kann das Cein-Signal in einer Inkrementierschaltung gleich 1 gesetzt werden, falls die Inkrementierschaltung ständig aktiviert sein soll. Somit können alle logisch redundanten Schaltelemente in der in Fig. 3A, 3B dargestellten Addierschaltung mit bedingter Übertragsbildung eliminiert werden, um die in Fig. 4 dargestellte Inkrementierschaltung zu erstellen. Entsprechend der Addierschaltung der Fig. 3A und 3B kann die Fortsetzungszelle in Fig. 4 in jedem Schaltungsblock so oft wie nötig verwendet werden.

Die Schaltung nach Fig. 4 zum Inkrementieren eines N-stelligen Operanden hat eine Mehrzahl von Schaltungsblöcken, die aufweisen:

- wenigstens eine Anfangs-/Fortsetzungs-Zellenschaltung zum Anfangen und Fortsetzen eines jeden Schaltungsblockes, wobei jede der Anfangs-/Fortsetzungs-Zellenschaltungen aufweist:
- - eine erste Eingangsschaltung zum Aufnehmen einer ersten Stelle A(0) des N-stelligen Operannden A zum Erzeugen eines ersten logischen Ausgangssignales,
- - eine erste Übertragsschaltung 90 zum Kombinieren des ersten logischen Ausgangssignales von der ersten Eingangsschaltung und eines ersten Übertragseingangssignales I zum Erzeugen eines ersten Übertragsausgangssignales 110,
- - eine erste Blockübertragsschaltung Bj zum Koppeln eines ersten Blockübertragssignales CeinB(j) durch die Anfangs-/Fortsetzungs-Zellenschaltung, und
- - eine erste Inkrementausgangsschaltung 145, 150 zum Kombinieren des logischen Ausgangssignales der ersten Eingangsschaltung A(0), A(1), des ersten Blockübertragssignales CeinB(j) und des ersten Übertragseingangssignales I, 110 zum Erzeugen einer ersten, ausgangsseitigen, inkrementierten Stelle D(0), D(1); und
- eine Endzellenschaltung pro Schaltungsblock zum Beenden desselben, die aufweist:
- - eine zweite Eingangsschaltung A(2) zum Aufnehmen einer zweiten Stelle des N-stelligen Operanden A zum Erzeugen eines zweiten logischen Ausgangsignales,
- - eine zweite Übertragsschaltung 160 zum Kombinieren des zweiten logischen Ausgangssignales von der ersten Eingangsschaltung und eines zweiten Übertragseingangssignales von einer vorhergehenden Zelle zum Erzeugen eines letzten Blockübertragssignales, CausB(j); und
- - eine zweite Inkrementausgangsschaltung 155 zum Kombinieren des logischen Ausgangssignales der zweiten Eingangsschaltung, des zweiten Blockübertragssignales und des zweiten Übertragseingangssignales zum Erzeugen einer zweiten ausgangsseitigen, inkrementierten Stelle D(2); bei der
- die Mehrzahl von Schaltungsblöcken lediglich mittels des letzten Blockübertragssignales CeinB(j) von der Endzelle des jeweils vorhergehenden Schaltungsblockes in Reihe geschaltet sind;
- jeder Schaltungsblock eine veränderliche Anzahl von in Reihe geschalteten Anfangs-/Fortsetzungs-Zellenschaltungen hat, wobei die veränderliche Anzahl von Anfangs-/Fortsetzungs-Zellenschaltungen in Reihe miteinander in der Weise verbunden sind, daß zwischen den Zellenschaltungen lediglich eines der ersten Übertragsausgangssignale und eines der ersten Blockübertragssignale übertragen werden;
- die letzte Anfangs-/Fortsetzungs-Zellenschaltung in jedem Schaltungsblock und die Endzellenschaltung in Reihe miteinander in der Weise verbunden sind, daß lediglich eines der ersten Übertragsausgangssignale und eines der ersten Blockübertragssignale zwischen diesen Zellenschaltungen übertragen werden; und
- die veränderliche Anzahl der Anfangs-/Fortsetzungs- Zellenschaltungen in aufeinanderfolgenden Blöcken als arithmetische Reihe ansteigt.

Wie bei den weiter oben erläuterten Inkrementierschaltungen können redundante Torschaltungen weggelassen und die erforderlichen Tristate-Treiber pro Bit ergänzt werden, um aus dem Addierschalter mit bedingter Übertragsbildung nach Fig. 3A den Hin Fig. 5 gezeigten Prioritätsencoder in der Ausführungsform "A" zu erstellen. Die Fortsetzungszelle in Fig. 5 kann wiederum in jedem Schaltungsblock so oft wie benötigt eingesetzt werden.

Die Schaltung gemäß Fig. 5 zum Prioritätskodieren eines N-stelligen Operanden hat eine Mehrzahl von Schaltungsblöcken, von denen jeder aufweist:

- wenigstens eine Anfangs-/Fortsetzungs-Zellenschaltung zum Anfangen oder Fortsetzen eines jeden Schaltungsblockes, wobei jede der Anfangs-/Fortsetzungs-Zellenschaltungen aufweist:
- - eine erste Eingangsschaltung zum Aufnehmen einer ersten Stelle A(2) eines N-stelligen Operanden A zum Erzeugen eines ersten logischen Ausgangssignales,
- - eine erste Übertragsschaltung 330 zum Kombinieren des ersten logischen Ausgangssignales von der ersten Eingangsschaltung 300 und eines ersten Übertragseingangssignales 0 zum Erzeugen eines ersten Übertragsausgangssignales 340,
- - eine erste Blockaktivierungsschaltung 350 zum Koppeln eines ersten Blockaktivierungssignales ENABLE durch die Anfangs-/Fortsetzungs-Zellenschaltung, und
- - eine erste Kodierausgangsschaltung 360, 370 zum Kombinieren des logischen Ausgangssignales von der ersten Eingangsschaltung, des ersten Blockaktivierungssignales, des ersten Übertragseingangssignales und eines ersten binären Gewichtungssignales zum Erzeugen einer ersten Mehrzahl von kodierten Ausgangssignalen; und
- eine Endzellenschaltung pro Schaltungsblock zum Beenden eines jeden Schaltungsblockes, die aufweist:
- - eine zweite Eingangsschaltung zum Aufnehmen einer zweiten Stelle A(0) des N-stelligen Operanden A zum Erzeugen eines zweiten logischen Ausgangssignales,
- - eine zweite Übertragsschaltung 430 zum Kombinieren des zweiten logischen Ausgangssignales 400 von der zweiten Eingangsschaltung und eines zweiten Übertragseingangssignales 420 von einer vorhergehenden Zellenschaltung zum Erzeugen eines zweiten Übertragsausgangssignales 440,
- - eine zweite Blockaktivierungsschaltung 480 zum Kombinieren des zweiten Übertragsausgangssignales mit einem zweiten Blockaktivierungssignal zum Erzeugen eines letzten Blockaktivierungssignales ENABLE, und
- - eine zweite Kodierausgangsschaltung 460, 470 zum Kombinieren des logischen Ausgangssignales von der zweiten Eingangsschaltung 400, des zweiten Blockaktivierungssignales ENABLE, des zweiten Übertragseingangssignales 420 und eines zweiten binären Gewichtungssignales 0 zum Erzeugen einer zweiten Mehrzahl von kodierten Ausgangssignalen Encode (0-2); bei der
- die Mehrzahl von Schaltungsblöcken lediglich mittels eines der letzten Blockaktivierungssignale und der Mehrzahl von kodierten Ausgangssignalen in Reihe geschaltet sind;
- jeder Schaltungsblock eine veränderliche Anzahl von in Reihe geschalteten Anfangs-/Fortsetzungs-Zellenschaltungen hat, wobei die veränderliche Anzahl der Anfangs-/Fortsetzungs-Zellenschaltungen in Reihe miteinander verbunden sind, daß zwischen diesen Zellenschaltungen lediglich eines der ersten Übertragsausgangssignale, eines der ersten Blockaktivierungssignale und die Mehrzahl von kodierten Ausgangssignalen Encode (0-2) übertragen werden;
- die letzte Anfangs-/Fortsetzungs-Zellenschaltung in jedem Schaltungsblock und eine der Endschaltungen in Reihe miteinander in der Weise verbunden sind, daß lediglich eines der ersten Übertragsausgangssignale, einem der ersten Blockaktivierungssignale und die Mehrzahl von kodierten Ausgangssignalen zwischen diesen Zellenschaltungen übertragen werden; und
- die veränderliche Anzahl der Anfangs-/Fortsetzungs- Zellenschaltungen in aufeinanderfolgenden Blöcken in Form einer arithmetischen Reihe ansteigt.

Claims

1. Schaltung (Fig. 3) zum bitparallelen Addieren zweier N-stelliger Operanden (A, B), mit einer Mehrzahl (j) von Schaltungsblöcken für Bitgruppen mit Übertragsbildung, von denen jeder aufweist:

- wenigstens eine Anfangs-/Fortsetzungs-Zelleneinrichtung zum Anfangen oder Fortsetzen eines jeden Schaltungsblockes, wobei jede Anfangs-/Fortsetzungs- Zellenschaltung aufweist:
- - eine erste Eingangsschaltung (K(0), G(0), P(0), K(1), G(1), P(1)) zum Aufnehmen eines ersten Paares (A(0), B(0)) von Stellen, von denen je eine von einem der beiden N-stelligen Operanden (A, B) stammt, um eine Mehrzahl von ersten logischen Ausgangssignalen (k0, g0, p0) zu schaffen,
- - eine erste Übertragsschaltung (Ü0, Ü1) zum Kombinieren wenigstens eines Teiles (g0, k0) der ersten logischen Ausgangssignale von der ersten Eingangsschaltung (K(0), G(0), K(1), G(1), P(1)) und eines ersten Paares von Übertragseingangssignalen (Cein0(0), Cein1(0)) zum Erzeugen eines ersten Paares von Übertragsausgangssignalen (Cein0(1), Cein1(1)),
- - eine erste Blockübertragsschaltung (Bj) zum Koppeln eines ersten Blockübertragssignales (CeinB(j)) durch die Anfangs-/Fortsetzungs-Zellenschaltung, und
- - eine erste Summationsausgangsschaltung (S0) zum Kombinieren wenigstens eines logischen Ausgangssignal (p0) von der ersten Eingangsschaltung (K(0), G(0), P(0), K(1), G(1), P(1)), des ersten Blockübertragssignales (CeinB(j)) und des ersten Paares von Übertragseingangssignalen (Cein0(0), Cein1(0)) zum Erzeugen einer ersten Ausgangssummationsstelle (Sum(0), Sum(1)); und
- eine Endzellenschaltung pro Schaltungsblock zum Beenden desselben, die aufweist:
- -eine zweite Eingangsschaltung (K(2), G(2), P(2)) zum Aufnehmen eines zweiten Paares (A(2), B(2)) von Stellen von jedem der beiden N-stelligen Operanden (A, B) zum Erzeugen einer Mehrzahl von zweiten logischen Ausgangssignalen (k2, g2, p2),
- - eine zweite Übertragsschaltung (Ü2) zum Kombinieren wenigstens eines Teiles (k2, g2) des zweiten logischen Ausgangssignales (k2, g2, p2) von der zweiten Eingangsschaltung (K(2), G(2), P(2)) und eines zweiten Paares von Übertragseingangssignalen (Caus0(1), Caus1(1)) von einer vorhergehenden Zellenschaltung zum Erzeugen eines zweiten Paares von Übertragsausgangssignalen (Caus0(2), Caus1(2)),
- - eine zweite Blockübertragsschaltung (Ü2) zum Kombinieren des zweiten Paares von Übertragsausgangssignalen (Caus0(2), Caus1(2)) mit dem Blockübertragssignal von der Blockübertragsschaltung (Bj) der vorhergehenden Zelle zum Erzeugen eines letzten Blockübertragssignales (CeinB(j+1)), und
- - eine zweite Summationsausgangsschaltung (S2) zum Kombinieren wenigstens eines logischen Ausgangssignales (p2) von der zweiten Eingangsschaltung (K(2), G(2), P(2)), des Blockübertragssignales (CeinB(j)) von der Blockübertragsschaltung (Bj) der vorhergehenden Zelle und des zweiten Paares von Übertragseingangssignalen (Caus0(1), Caus1(1)) zum Erzeugen einer zweiten Ausgangssummationsstelle (Sum(2)); bei der
- die Mehrzahl von Schaltungsblöcken lediglich mittels des letzten Blockübertragssignales (CeinB(j)) von der Endzelle des jeweils vorhergehenden Schaltungsblockes in Reihe geschaltet sind;
- jeder Schaltungsblock eine veränderliche Anzahl von in Reihe geschalteten Anfangs-/Fortsetzungs-Zellenschaltungen hat, wobei die variable Anzahl von Anfangs-/Fortsetzungs-Zellenschaltungen in Reihe miteinander in der Weise verbunden sind, daß zwischen diesen Zellenschaltungen lediglich eines der ersten Paare der Übertragsausgangssignale (Cein0(1), Cein1(1)) und eines der ersten Blockübertragssignale (CeinB(j)) übertragen werden;
- die letzten Anfangs-/Fortsetzungs-Zellenschaltung in jedem Schaltungsblock und die Endzellenschaltung in Reihe miteinander in der Weise verbunden sind, daß lediglich eines der ersten Paare der Übertragsausgangssignale (Cein0(1), Cein1(1)) und eines der ersten Blockübertragssignale (CeinB(j)) zwischen diesen Zellenschaltungen übertragen werden; und
- die veränderliche Anzahl von Anfangs-/Fortsetzungs- Zellenschaltungen in aufeinanderfolgenden Blöcken in Form einer arithmetischen Reihe ansteigt.

2. Schaltung (Fig. 4) zum Inkrementieren eines N-stelligen Operanden, mit einer Mehrzahl von Schaltungsblöcken für Bitgruppen mit Übertragsbildung, die aufweisen:

- wenigstens eine Anfangs-/Fortsetzungs-Zellenschaltung zum Anfangen und Fortsetzen eines jeden Schaltungsblockes, wobei jede der Anfangs-/Fortsetzungs-Zellenschaltungen aufweist:
- - eine erste Eingangsschaltung zum Aufnehmen einer ersten Stelle (A(0)) des N-stelligen Operanden (A) zum Erzeugen eines ersten logischen Ausgangssignales,
- - eine erste Übertragsschaltung (90) zum Kombinieren des ersten logischen Ausgangssignales von der ersten Eingangsschaltung und eines ersten Übertragseingangssignales (I) zum Erzeugen eines ersten Übertragsausgangssignales (110),
- - eine erste Blockübertragsschaltung (Bj) zum Koppeln eines ersten Blockübertragssignales (CeinB(j)) durch die Anfangs-/Fortsetzungs-Zellenschaltung, und
- - eine erste Inkrementausgangsschaltung (145, 150) zum Kombinieren des logischen Ausgangssignales der ersten Eingangsschaltung (A(0), A(1)), des ersten Blockübertragssignales (CeinB(j)) und des ersten Übertragseingangssignales (I, 110) zum Erzeugen einer ersten, ausgangsseitigen, inkrementierten Stelle (D(0), D(1)); und
- eine Endzellenschaltung pro Schaltungsblock zum Beenden desselben, die aufweist:
- - eine zweite Eingangsschaltung (A(2)) zum Aufnehmen einer zweiten Stelle des N-stelligen Operanden (A) zum Erzeugen eines zweiten logischen Ausgangssignales,
- - eine zweite Übertragsschaltung (160) zum Kombinieren des zweiten logischen Ausgangssignales von der ersten Eingangsschaltung und eines zweiten Übertragseingangssignales von einer vorhergehenden Zelle zum Erzeugen eines letzten Blockübertragssignales, (CausB(j)); und
- - eine zweite Inkrementausgangsschaltung (155) zum Kombinieren des logischen Ausgangssignales der zweiten Eingangsschaltung, des zweiten Blockübertragssignales und des zweiten Übertragseingangssignales zum Erzeugen einer zweiten ausgangsseitigen, inkrementierten Stelle (D(22); bei der
- die Mehrzahl von Schaltungsblöcken lediglich mittels des letzten Blockübertragssignales (CeinB(j)) von der Endzelle des jeweils vorhergehenden Schaltungsblockes in Reihe geschaltet sind;
- jeder Schaltungsblock eine veränderliche Anzahl von in Reihe geschalteten Anfangs-/Fortsetzungs-Zellenschaltungen hat, wobei die veränderliche Anzahl von Anfangs-/ Fortsetzungs-Zellenschaltungen in Reihe miteinander in der Weise verbunden sind, daß zwischen den Zellenschaltungen lediglich eines der ersten Übertragsausgangssignale und eines der ersten Blockübertragssignale übertragen werden;
- die letzte Anfangs-/Fortsetzungs-Zellenschaltung in jedem Schaltungsblock und die Endzellenschaltung in Reihe miteinander in der Weise verbunden sind, daß lediglich eines der ersten Übertragsausgangssignale und eines der ersten Blockübertragssignale zwischen diesen Zellenschaltungen übertragen werden; und
- die veränderliche Anzahl der Anfangs-/Fortsetzungs- Zellenschaltungen in aufeinanderfolgenden Blöcken als arithmetische Reihe ansteigt.

3. Schaltung (Fig. 5) zum Prioritätskodieren eines N-stelligen Operanden, mit einer Mehrzahl von Schaltungsblöcken, von denen jeder aufweist:

- wenigstens eine Anfangs-/Fortsetzungs-Zellenschaltung zum Anfangen oder Fortsetzen eines jeden Schaltungsblockes, wobei jede der Anfangs-/Fortsetzungs-Zellenschaltungen aufweist:

- eine erste Eingangsschaltung zum Aufnehmen einer ersten Stelle (A(2)) eines N-stelligen Operanden (A) zum Erzeugen eines ersten logischen Ausgangssignales,
- eine erste Übertragsschaltung (330) zum Kombinieren des ersten logischen Ausgangssignales von der ersten Eingangsschaltung (300) und eines ersten Übertragsausgangssignales (340),
- eine erste Blockaktivierungsschaltung (350) zum Koppeln eines ersten Blockaktivierungssignales (ENABLE) durch die Anfangs-/Fortsetzungs-Zellenschaltung, und
- eine erste Kodierausgangsschaltung (360, 370) zum Kombinieren des logischen Ausgangssignales von der ersten Eingangsschaltung, des ersten Blockaktivierungssignales, des ersten Übertragseingangssignales und eines ersten binären Gewichtungssignales zum Erzeugen einer ersten Mehrzahl von kodierten Ausgangssignalen; und

- eine Endzellenschaltung pro Schaltungsblock zum Beenden eines jeden Schaltungsblockes, die aufweist:

- eine zweite Eingangsschaltung zum Aufnehmen einer zweiten Stelle A(0) des N-stelligen Operanden (A) zum Erzeugen eines zweiten logischen Ausgangssignales,
- eine zweite Übertragsschaltung (430) zum Kombinieren des zweiten logischen Ausgangssignales (400) von der zweiten Eingangsschaltung und eines zweiten Übertragseingangssignales (420) von einer vorhergehenden Zellenschaltung zum Erzeugen eines zweiten Übertragsausgangssignales (440),
- eine zweite Blockaktivierungsschaltung (480) zum Kombinieren des zweiten Übertragsausgangssignales mit einem zweiten Blockaktivierungssignal zum Erzeugen eines letzten Blockaktivierungssignales (ENABLE), und
- eine zweite Kodierausgangsschaltung (460, 470) zum Kombinieren des logischen Ausgangssignales von der zweiten Eingangsschaltung (400), des zweiten Blockaktivierungssignales (ENABLE), des zweiten Übertragseingangssignales (420) und eines zweiten binären Gewichtungssignales (0) zum Erzeugen einer zweiten Mehrzahl von kodierten Ausgangssignalen (Encode (0-2)); bei der
- die Mehrzahl von Schaltungsblöcken lediglich mittels eines der letzten Blockaktivierungssignale und der Mehrzahl von kodierten Ausgangssignalen in Reihe geschaltet sind;
- jeder Schaltungsblock eine veränderliche Anzahl von in Reihe geschalteten Anfangs-/Fortsetzungs-Zellenschaltungen hat, wobei die veränderliche Anzahl der Anfangs-/Fortsetzungs-Zellenschaltungen in Reihe miteinander verbunden sind, daß zwischen diesen Zellenschaltungen lediglich eines der ersten Übertragsausgangssignale, eines der ersten Blockaktivierungssignale und die Mehrzahl von kodierten Ausgangssignalen (Encode (0-2)) übertragen werden;
- die letzte Anfangs-/Fortsetzungs-Zellenschaltung in jedem Schaltungsblock und eine der Endschaltungen in Reihe miteinander in der Weise verbunden sind, daß lediglich eines der ersten Übertragsausgangssignale, einem der ersten Blockaktivierungssignale und die Mehrzahl von kodierten Ausgangssignalen zwischen diesen Zellenschaltungen übertragen werden; und
- die veränderliche Anzahl der Anfangs-/Fortsetzungs- Zellenschaltungen in aufeinanderfolgenden Blöcken in Form einer arithmetischen Reihe ansteigt.