DE69427339T2

DE69427339T2 - Begrenzerschaltung

Info

Publication number: DE69427339T2
Application number: DE69427339T
Authority: DE
Inventors: Hideo Ishida
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1993-12-27
Filing date: 1994-12-21
Publication date: 2001-09-27
Anticipated expiration: 2014-12-22
Also published as: DE69427339D1; JP2591463B2; EP0660226A3; EP0660226B1; US5504697A; EP0660226A2; JPH07191825A

Description

HINTERGRUND DER ERFINDUNG

1. GEBIET DER ERFINDUNG

Die Erfindung betrifft eine Begrenzerschaltung und bezieht sich insbesondere auf eine Begrenzerschaltung, die auf digitale Eingangsdaten anspricht und für diese einen Begrenzungsvorgang durchführt, um digitale Ausgangsdaten zu erzeugen.

II. BESCHREIBUNG DES STANDES DER TECHNIK

Eine solche Begrenzerschaltung ist in der japanischen offengelegten Patentanmeldung Nr. Sho 60-220402 offenbart und in Fig. 1 gezeigt.
In Fig. 1 bezeichnet das Bezugszeichen 101 eine Arithmetikoperationseinheit, bezeichnet 201 obere Grenzdaten, und bezeichnet 202 untere Grenzdaten. Diese Begrenzerschaltung beinhaltet ferner einen ersten Vergleicher 102, der den oberen Grenzwert 201 mit den von der Arithmetikoperationseinheit 101 abgeleiteten Daten vergleicht, einen zweiten Vergleicher 103, den unteren Grenzwert 202 mit den Daten aus der Arithmetikoperationseinheit 101 vergleicht, und einen Wähler 104, der wählt und infolgedessen die Ausgabe der Arithmetikoperationseinheit 101, den oberen Grenzwert 201 oder den unteren Grenzwert 202 in Antwort auf die Vergleichsausgaben der Vergleicher 102 und 103 ausgibt.
Im Betrieb nehmen dann, wenn die Ausgabe der Arithmetikoperationseinheit 101 innerhalb eines durch den oberen Grenzwert 201 und den unteren Grenzwert 202 bestimmten Bereichs liegt, die Ausgänge der Vergleicher 102 und 103 einen ersten Zustand an. Dadurch wählt und erzeugt der Wähler 104 die Ausgabe der Arithmetikoperationseinheit 101. Wenn die Ausgabe der Arithmetikoperationsschaltung 101 außerhalb des vorstehenden Bereichs liegt, nehmen die Ausgänge der Vergleicher 102 und 103 einen zweiten Zustand an, um den Wähler 104 zu veranlassen, den oberen Grenzwert 201 zu wählen. Schließlich wählt dann, wenn die Arithmetikausgabe den vorstehenden Bereich nicht erreicht, der Wähler 104 den unteren Grenzwert 202 in Antwort auf einen dritten Zustand, der durch die Ausgänge der Vergleicher 102 und 103 angegeben wird.
In dem Vergleichsvorgang der Vergleicher 102 und 103 gibt der Vergleicher 102 den hohen Pegel aus, wenn die Ausgabe der Arithmetikoperationsschaltung 101 größer als der obere Grenzwert 201 ist, und den niedrigen Pegel, wenn der Erstgenannte gleich oder kleiner als der Letztgenannte ist. Andererseits erzeugt der Vergleicher 103 die hochpegelige Ausgabe, wenn die Ausgabe der Arithmetikoperationsschaltung 101 kleiner als der untere Grenzwert 202 ist, und die niedrigpegelige Ausgabe, wenn der Erstgenannte gleich oder größer als der Letztgenannte ist.
Demgemäß wird der zweite Zustand durch den hohen Pegel des Vergleichers 102 und den niedrigen Pegel des Vergleichers 103 dargestellt. Der dritte Zustand wird durch den niedrigen Pegel des Vergleichers 102 und den hohen Pegel des Vergleichers 103 dargestellt. Der erste Zustand wird durch die niedrigen Pegel der Vergleicher 102 und 103 dargestellt.
Die derart aufgebaute Begrenzerschaltung kann auf eine digitale Signalverarbeitungsvorrichtung, eine Bildverarbeitungsvorrichtung und dergleichen angewandt werden. Eine solche Vorrichtung erfordert einen schnellen Verarbeitungsbetriebsablauf, wie im Stand der Technik gut bekannt ist. Die in einer solchen Vorrichtung eingesetzte Begrenzerschaltung muß folglich auch einen schnellen Begrenzungsvorgang durchführen. Die Begrenzerschaltung nach Fig. 1 arbeitet jedoch mit einer relativ geringen Geschwindigkeit.
Im Einzelnen führt jeder der Vergleicher 102 und 103 den Vergleichsvorgang mit digitalen Daten durch und muß folglich jedes Bit derselben der Reihe nach von dem niedrigstwertigen Bit zu dem höchstwertigen Bit vergleichen. Aus diesem Grund benötigt jeder Vergleicher eine verhältnismäßig lange Vergleichszeit. Außerdem hängt diese von dem Bitbereich der Daten ab.
Zum Beispiel erzeugt ein Vergleicher mit einem 16-Bit-Eingang eine Verzögerungszeit, die etwa viermal so groß ist wie die eines Vergleichers mit einem 4-Bit-Eingang, und erzeugt ein Vergleicher mit einem 32-Bit-Eingang eine Verzögerungszeit, die etwa sechsmal so groß ist wie die eines Vergleichers mit einem 5-Bit-Eingang. Daher ist es schwierig, eine schnelle Signalverarbeitung durch die in Fig. 1 gezeigte Begrenzerschaltung zu realisieren.

ZUSAMMENFASSUNG DER ERFINDUNG

Der Erfindung liegt daher als Aufgabe zugrunde, eine verbesserte Begrenzerschaltung für digitale Daten bereitzustellen.
Eine weitere Aufgabe der Erfindung besteht darin, eine Begrenzerschaltung bereitzustellen, die einen gewünschten Betriebsablauf mit hoher Geschwindigkeit durchführt.
Eine erfindungsgemäße Begrenzerschaltung wie in Anspruch 1 definiert wird dazu verwendet, den Wert eines Ausgangsdatums in Antwort auf ein Eingangsdatum auf einen Grenzwert zu begrenzen, und beinhaltet einen Codierer, der eine effektive Zahl des Eingangsdatums erfaßt und ein die effektive Stellenzahl des Eingangsdatums angebendes erstes Datum erzeugt, einen Satz von Anschlüssen, die ein eine effektive Stellenzahl des Grenzwerts angebendes zweites Datum empfangen, einen Vergleicher, der das erste Datum mit dem zweiten Datum vergleicht, einen Decodierer, der das zweite Datum decodiert, um ein den Grenzwert angebendes drittes Datum zu erzeugen, und einen Wähler, der das Eingangsdatum oder das dritte Datum in Antwort auf eine Vergleichsausgabe des Vergleichers auswählt.
Gemäß der beanspruchten Erfindung vergleicht daher der Vergleicher das Eingangsdatum mit dem Grenzwert in der effektiven Stellenzahl oder der Zahl effektiver Stellen und nicht in der Rohzahl oder dem Rohwert desselben. Die Bitlänge der effektiven Stellenzahl (der Zahl effektiver Stellen) ist kürzer als die des Eingangsdatums und des Grenzwerts. Folglich wird der Vergleichsvorgang mit einer hohen Geschwindigkeit durchgeführt.
Das Eingangsdatum muß häufig mit zwei Werten, d. h. dem oberen Grenzwert und dem unteren Grenzwert verglichen werden. Außerdem kann das Eingangsdatum sowohl einen positiven Wert als auch einen negativen Wert annehmen. Um diesen Fällen zu entsprechen, wird bevorzugt, einen zusätzlichen Codierer, der eine effektive Stellenzahl des Eingangsdatums mit einem negativen Wert erfaßt, um ein viertes Datum zu erzeugen, einen zusätzlichen Vergleicher, der das vierte Datum mit einem eine effektive Stellenzahl des unteren Grenzwerts angebenden fünften Datum vergleicht, und einen zusätzlichen Decodierer, der ein den unteren Grenzwert angebendes sechstes Datum erzeugt, bereitzustellen. Ferner wird der Wähler so aufgebaut, daß er zusätzlich zu dem Eingangsdatum und dem dritten Datum weiter das sechste Datum empfängt und eines derselben in Antwort auf Vergleichsausgaben der beiden Vergleicher auswählt.
Es ist anzumerken, daß der Begriff "die effektive Stellenzahl" oder "die Zahl signifikanter Stellen" die Zahl signifikanter Bit (oder Stellen) repräsentiert, bei welchen bedeutungsvolle Daten jeweils existieren, und ein binäres Datum bezeichnet. Außerdem repräsentiert das Eingangsdatum, dessen höchstwertiges Bit "0" ist, einen positiven Wert, wohingegen das Eingangsdatum, dessen höchstwertiges Bit "1" ist, einen negativen Wert repräsentiert.
Zum Beispiel ist in 16-Bit-Daten unter der Annahme, daß die Daten durch ein binäres Datum "0000000000000011(2)" repräsentiert werden, die effektive Stellenzahl derselben oder die Zahl effektiver Stellen "0010(2)". Für das Datum "0000000000000110(2)" ist die effektive Stellenzahl "0011(2)". Ferner ist die Zahl signifikanter Stellen für das Datum "0000000000001101(2)" "0100(2)". Es wird angemerkt, daß das Symbol "(2)" die binäre Schreibweise repräsentiert. Für die negativen Daten, wie beispielsweise "1111111111001111(2)", ist die Zahl signifikanter Stellen derselben "0110(2)". In der vorliegenden Erfindung wird jedoch ausnahmsweise die Zahl signifikanter Stellen für das negativwertige Datum "1111111111111111(2)" als "0001(2)" ausgedrückt. Das negativwertige Datum wird durch das Zweierkomplement dargestellt.
Wie vorstehend erwähnt wurde, wird der Datenvergleich in Form der effektiven Stellenzahl oder der Zahl effektiver Stellen durchgeführt. Demgemäß ist die Zahl signifikanter Stellen von "0100(2)" größer als beispielsweise die von "0011(2)". Auf vergleichbare Art und Weise ist die Stellenzahl von "0010(2)" kleiner als die von "0010(2)."
Andererseits ist die Zahl signifikanter Stellen von "0100(2)" größer als die von "0011(2)" für negativwertige Daten; in einem entsprechenden negativen 16-Bit-Datum jedoch ist die Letztgenannte größer als die Erstgenannte.
Weitere Ausführungsbeispiele der Erfindung sind in den angefügten abhängigen Ansprüchen angegeben.

KURZBESCHREIBUNG DER ZEICHNUNG

Die vorstehenden Aufgaben, Merkmale und Vorteile der Erfindung sind aus der nachfolgenden Beschreibung in Verbindung mit der beigefügten Zeichnung deutlicher ersichtlich. Es zeigen:
Fig. 1 ein Blockdiagramm, das eine bekannte Begrenzerschaltung darstellt;
Fig. 2 ein Blockdiagramm, das ein Ausführungsbeispiel der Erfindung darstellt;
Fig. 3 ein Schaltungsdiagramm eines in Fig. 2 gezeigten ersten Vergleichers 306;
Fig. 4 ein Schaltungsdiagramm eines in Fig. 2 gezeigten zweiten Vergleichers 307;
Fig. 5 ein Schaltungsdiagramm eines in Fig. 2 gezeigten ersten Prioritätscodierers 304;
Fig. 6 ein Schaltungsdiagramm eines in Fig. 2 gezeigten zweiten Prioritätscodierers 305;
Fig. 7 ein Schaltungsdiagramm eines in Fig. 5 gezeigten Codierers 740;
Fig. 8 ein Schaltungsdiagramm eines in Fig. 6 gezeigten Codierers 840;
Fig. 9 ein Schaltungsdiagramm jeder von in Fig. 5 gezeigten 4- Bit/1-Erfassungseinheiten 701, 702, 703 und 704;
Fig. 10 ein Schaltungsdiagramm jeder von in Fig. 6 gezeigten 4- Bit/1-Erfassungseinheiten 801, 802, 803 und 804;
Fig. 11 eine Tabelle, die eine Eingangs-/Ausgangsbeziehung des in Fig. 1 gezeigten ersten Prioritätscodierers 304 darstellt;
Fig. 12 eine Tabelle, die eine Eingangs-/Ausgangsbeziehung des in Fig. 1 gezeigten zweiten Prioritätscodierers 305 darstellt;
Fig. 13 eine Tabelle, die eine Eingangs-/Ausgangsbeziehung des in Fig. 1 gezeigten ersten Decodierers 302 darstellt;
Fig. 14 eine Tabelle, die eine Eingangs-/Ausgangsbeziehung des in Fig. 1 gezeigten zweiten Decodierers 303 darstellt;
Fig. 15 ein Blockdiagramm eines weiteren Ausführungsbeispiels der Erfindung; und
Fig. 16 eine Tabelle, die eine Eingangs-/Ausgangsbeziehung einer in Fig. 15 gezeigten Maskierschaltung 309 darstellt.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Nunmehr auf Fig. 2 Bezug nehmend, empfängt die Begrenzerschaltung gemäß dem Ausführungsbeispiel der Erfindung die resultierenden Arithmetikdaten mit ihrer Bitlänge von 16 Bits von einer Arithmetikoperationseinheit 301. Diese Schaltung empfängt weiter Daten 401, die die Zahl effektiver Stellen eines oberen Grenzwerts angeben, und Daten 402, die die Zahl effektiver Stellen eines unteren Grenzwerts angeben. Nachstehend wird die Zahl effektiver Stellen durch die effektive Stellenzahl ausgedrückt.
Die vorliegenden Begrenzerschaltungen beinhalten einen ersten Prioritätscodierer 304, der die resultierenden Arithmetikdaten in ein erstes Datum von 4 Bit, welche die effektive Stellenzahl derselben angeben, codiert und folglich umwandelt, und einen zweiten Prioritätscodierer 305, der ebenfalls die Arithmetikdaten in ein zweites Datum von 4 Bit, welche die effektive Stellenzahl derselben angeben, codiert und folglich umwandelt. Diese Schaltung beinhaltet ferner einen ersten Vergleicher 306, der das erste Datum aus dem ersten Prioritätscodierer 304 mit den effektive Stellenzahl-Daten 401 des oberen Grenzwerts vergleicht, und einen zweiten Vergleicher 307, der das zweite Datum aus dem zweiten Prioritätscodierer 305 mit den effektive Stellenzahl-Daten 402 des unteren Grenzwerts vergleicht. Die effektive Stellenzahl-Daten 401 und 402 werden ferner jeweils Decodierern 302 und 303 zugeführt. Der Decodierer 401 decodiert umwandelnd und wandelt folglich die effektive Steilenzahl-Daten 401 in ein den oberen Grenzwert angebendes Datum von 16 Bit um, und der Decodierer 303 decodiert und wandelt folglich die effektive Stellenzahl-Daten 402 in ein den unteren Grenzwert angebendes Datum von 16 Bit um. Die Arithmetikdaten und die Daten aus den Decodierern 302 und 303 werden dann einem Wähler 304 zugeführt, welcher eines derselben in Antwort auf Vergleichsausgabesignale 403 und 403 aus den Vergleichern 306 und 307 auswählt und folglich ausgibt.
Gemäß Fig. 5 beinhaltet der erste Prioritätscodierer 304 einen 1-Erfassungsabschnitt 730, der "1" aus Ausgabedaten der Arithmetikoperationseinheit 301 erfaßt, und einen Codiererabschnitt 740, der die entsprechende effektive Stellenzahl aus seinem erfaßten Ergebnis ausgibt. Der 1-Erfassungsabschnitt 730, welcher 16-Bit-Daten entgegennimmt, d. h. eine Ausgabe von der Arithmetikoperationsschaltung 301, umfaßt 4-Bit-1-Erfassungsabschnitte 701, 702, 703 und 704 zum Erfassen von "1" in Priorität aus Bits höherer Ordnung für die 4-Bit-Eingänge, 4-Eingang-NICHT-ODER- bzw. NOR-Tore 705, 706 und 707, 2-Eingang-UND-Tore 711 bis 719, und 2-Eingang-UND-Tore 721 bis 728. Die 4 Bits höherer Ordnung I15 bis I12 aus den von der Arithmetikoperationsschaltung 301 zugeführten 16-Bit-Daten werden zu Eingängen i3 bis i0 des 4- Bit-1-ErfassungsabSchnitts 701 und einem Eingang des 4-Eingang- NICHT-ODER-Tors 705 gemacht. Ein Ausgangssignal des 4-Eingang- NICHT-ODER-Tors 705 wird dann, wenn "1" durch 4 Bit der Eingangssignale I15 bis I12 erfaßt wird, zu Signalen zum Maskieren eines 1-Erfassungsergebnisses für Eingangssignale der 12 Bits I11 bis I0 niedrigerer Ordnung. Die 4 Bits von I11 bis I8 werden zu Eingängen i3 bis i0 des 4-Bit-1-Erfassungsabschnitts 702 und einem Eingang des 4-Eingang-NICHT-ODER-Tors 706 gemacht. Die Ausgangssignale der 4-Eingang-NICHT-ODER-Tore 705 und 706 werden durch das 2-Eingang-UND-Tor 715 in ein logisches Produkt abgebildet. Ein Ausgangssignal des 2-Eingang-UND-Tors 715 wird dann, wenn "1" in 8 Bits der Eingangssignale I15 und I8 erfaßt wird, zu Signalen zum Maskieren eines 1-Erfassungsergebnisses für eine Eingabe der 8 Bits I7 bis I0 niedrigerer Ordnung gemacht.
Auf vergleichbare Art und Weise werden 4 Bits von I7 bis I4 zu Eingängen i3 bis i0 des 4-Bit-1-Erfassungsabschnitts 703 und einem Eingang des 4-Eingang-NICHT-ODER-Tors 707 gemacht, und wird ein Ausgangssignal des 4-Eingang-NICHT-ODER-Tors 707 dann, wenn "1" in 4 Bits der Eingangssignale I7 bis I4 erfaßt wird, zu Signalen zum Maskieren eines 1-Erfassungsergebnisses für eine Eingabe der 4 Bits I3 bis I0 niedrigerer Ordnung gemacht. Die 4 Bits von I3 bis I0 werden zu Eingängen i3 bis i0 des 4-Bit-1-Erfassungsabschnitts 704 gemacht. Die 4 Ausgangssignalbits x3 bis x0 des 4-Bit-1-Erfassungsabschnitts 701 sind mit Eingängen I15' bis I12' des Codiererabschnitts 740 verbunden.
Der Ausgang des 4-Eingang-NICHT-ODER-Tors 705 wird jeweils in 2- Eingang-UND-Tore 711 bis 714 geleitet, und den anderseitigen Eingängen der 2-Eingang-UND-Tore 711 bis 714 werden jeweils die 4 Ausgangssignalbits x3 bis x0 des 4-Bit-1-Erfassungsabschnitts 702 zugeführt. Die Ausgänge der UND-Tore 711 bis 714 sind mit I11' bis I8' des Codiererabschnitts 740 verbunden.
Der Ausgang des 2-Eingang-UND-Tors 715 wird jeweils in 2-Eingang -UND -Toren 721 bis 724 geleitet, und den anderseitigen Eingängen der 2-Eingang-UND-Tore 721 bis 724 werden jeweils die 4 Ausgangssignalbits x3 bis x0 des 4-Bit-1-Erfassungsabschnitts 703 zugeführt. Die Ausgänge der UND-Tore 721 bis 724 sind mit I7' bis I4' des Codiererabschnitts 740 verbunden.
Der Ausgang des 4-Eingang-NICHT-ODER-Tors 707 wird jeweils in 2- Eingang-UND-Tore 716 bis 719 geleitet, und den anderseitigen Eingängen der 2-Eingang-UND-Tore 716 bis 719 werden jeweils die 4 Ausgangssignalbits x3 bis x0 des 1-Erfassungsabschnitts 704 zugeführt. Die Ausgänge der UND-Tore 716 bis 719 werden jeweils in 2-Eingang-UND-Tore 725 bis 728 geleitet, und den anderseitigen Eingängen der 2-Eingang-UND-Tore 725 bis 728 wird ein Ausgangssignal des 2-Eingang-UND-Tors 715 zugeführt. Die Ausgänge der UND-Tore 725 bis 728 sind mit I3' bis I0' des Codiererabschnitts 740 verbunden.
Gemäß Fig. 9 umfaßt jeder der in Fig. 5 gezeigten 4-Bit-1-Erfassungsabschnitte 701 bis 704 Inverter 751, 752 und 755 und 2-Eingang-UND-Tore 753, 754, 756, 757 und 758. Der 4-Bit-1-Erfassungsabschnitt 701 erhält 4-Bit-Ausgangssignale x3 bis x0 für 4- Bit-Eingänge i3 bis i0. Das Bezugszeichen i3 wird zu einem Eingangssignal des Inverters 751 gemacht und wird so wie es ist gleichzeitig als x3 ausgegeben, und i2 wird in den Inverter 752 und das UND-Tor 753 geleitet. Das Bezugszeichen i1 wird in das UND-Tor 756 und den Inverter 755 geleitet, und i0 wird in das UND-Tor 757 geleitet. Aus dem Ausgangssignal des Inverters 751 und i2 wird in dem UND-Tor 753 ein logisches Produkt gebildet und als x2 ausgegeben. Ein Ausgangssignal des Inverters 751 und ein Ausgangssignal des Inverters 752 werden in dem UND-Tor 754 in ein logisches Produkt abgebildet, und ein Ausgangssignal x1 ist ein Ausgangssignal, das an dem UND-Tor 756 als logisches Produkt des Ausgangssignals des UND-Tors 754 und i1 erzeugt wird. Ferner wird in dem UND-Tor 757 ein logisches Produkt des Ausgangssignals des Inverters 755 und i0 erhalten, und ist x0 ein Ausgangssignal, das an dem UND-Tor 758 als logisches Produkt des Ausgangssignals des UND-Tors 757 und des Ausgangssignals des UND-Tors 754 erzeugt wird.
Bezugnehmend auf Fig. 7 umfaßt der in Fig. 5 gezeigte Codiererabschnitt 740 sechs 4-Eingang-NICHT-ODER-Tore 901 bis 906 und vier 2-Eingang-NICHT-UND- bzw. NAND-Tore 911 bis 914. Dem NICHT-ODER Tor 901 werden I10' bis I7' zugeführt, dem NICHT- ODER-Tor 902 werden I14' und I11' zugeführt, dem NICHT-ODER-Tor 903 werden I6' bis I3' zugeführt, dem NICHT-ODER-Tor 904 werden I13', I9', I5' und I1' zugeführt, dem NICHT-ODER-Tor 905 werden I14', I10', I6' und I2' zugeführt, und dem NICHT-ODER-Tor 906 werden I12', I8', I4' und I0' zugeführt. Das Bezugszeichen I15' in Fig. 7 ist ein Codebit. Die Ausgänge der NICHT-ODER-Tore 901 und 902 werden in das NICHT-UND-Tor 911 geleitet und von diesem an A3 ausgegeben, und die Ausgänge der NICHT-ODER-Tore 902 und 903 werden in das NICHT-UND-Tor 912 geleitet und von diesem an A2 ausgegeben. Die Ausgänge der NICHT-ODER-Tore 904 und 905 werden in das NICHT-UND-Tor 913 geleitet und von diesem an A1 ausgegeben. Die Ausgänge der NICHT-ODER-Tore 905 und 906 werden in das NICHT-UND-Tor 914 geleitet und von diesem an A0 ausgegeben.
Bezugnehmend auf Fig. 3 ist dort die erste Vergleichsschaltung 306 gezeigt. Zwei Arten von 4-Bit-Daten A und B und das höchstwertige Bit (MSB) von Ausgangsdaten aus der Arithmetikoperationseinheit 301 werden in die erste Vergleichsschaltung 306 geleitet, und ein erstes Steuersignal 403 wird von der ersten Vergleichsschaltung 306 ausgegeben. Die 3- bis 0-ten Bits der signifikanten Stellenzahl 401 des oberen Grenzwerts werden in vier Bits B3 bis B0 geleitet. Die 3- bis 0-ten Bits, die die von dem ersten Prioritätscodierer 304 ausgegebene signifikante Stellenzahl repräsentieren, werden in 4 Bits A3 bis A0 geleitet.
Die erste Vergleichsschaltung 306 umfaßt einen 0-Bit-Vergleichsabschnitt 500, dem A0 und B0 zugeführt werden, einen 1- Bit-Vergleichsabschnitt 510, dem A1 und B1 zugeführt werden, einen 2-Bit-Vergleichsabschnitt 520, dem A2 und B2 zugeführt werden, einen 3-Bit-Vergleichsabschnitt 530, dem A3 und B3 zugeführt werden, und einen Ausgabesteuerabschnitt 540, dem das MSB und ein finales Stufenvergleichsergebnis zugeführt werden. Der 0-Bit-Vergleichsabschnitt 500 wird durch den Inverter 501 und ein UND-Tor 502 gebildet. B0 wird dem Inverter 501 zugeführt, und sein invertierter Ausgangswert und A0 werden in das UND-Tor 502 geleitet. Der 1-Bit-Vergleichsabschnitt 510 wird durch den Inverter 511, UND-Tore 512 und 514, und ODER-Tore 513 und 515 gebildet.
A1 wird in das UND-Tor 512 und das ODER-Tor 513 geleitet, B1 wird in den Inverter 511 geleitet, und sein invertierter Ausgangswert wird in das UND-Tor 512 und das ODER-Tor 513 geleitet. Ein Vergleichsergebnis eines Ausgangssignals des ODER-Tors 513 und eines gegenüber diesem um 1 verringerten Bits niedrigerer Ordnung werden in das UND-Tor 514 geleitet. Das Ausgangssignal des UND-Tors 514 und ein Ausgangssignal des UND-Tors 512 sind ein Eingangssignal des ODER-Tors 515, und ein Ausgangssignal des ODER-Tors 515 wird zu einem Ergebnis des 1-Bit-Vergleichsabschnitts 510.
Der 1-Bit-Vergleichsabschnitt 510, der 2-Bit-Vergleichsabschnitt 520 und der 3-Bit-Vergleichsabschnitt 530 haben den vollkommen gleichen Schaltungsaufbau.
Der 2-Bit-Vergleichsabschnitt 520 wird durch einen Inverter 521, UND-Tore 522, 524 und ODER-Tore 523, 525 gebildet. A2 wird in das UND-Tor 522 und das ODER-Tor 523 geleitet, B2 wird in den Inverter 521 geleitet, und sein invertierter Ausgangswert wird in das UND-Tor 522 und das ODER-Tor 523 geleitet.
Der 3-Bit-Vergleichsabschnitt 530 umfaßt einen Inverter 531, UND-Tore 532, 534 und ODER-Tore 533, 535. A3 wird in das UND-Tor 532 und das ODER-Tor 533 geleitet. B3 erlaubt nach seiner Leitung in den Inverter 531, daß sein invertierter Ausgangssignalwert in das UND-Tor 532 und das ODER-Tor 533 geleitet wird.
Der Ausgangssteuerabschnitt 540 wird durch einen Inverter 541 und ein UND-Tor 542 gebildet. Das höchstwertige Bit wird in den Inverter 541 geleitet, und dem UND-Tor 542 werden ein Ausgangssignal des Inverters 541 und ein von dem 3-Bit-Vergleichsabschnitt 530 ausgegebenes finales Vergleichsergebnis zugeführt.
Der Codierer 304 (Fig. 2) antwortet auf die ihm zugeführten Daten und erzeugt codierte Daten in Übereinstimmung mit der wie in Fig. 11 gezeigten Beziehung, wobei die linksseitigen Eingangsbits I15 bis I0 16 Bits entsprechen, die ein Ausgangssignal der Arithmetikoperationseinrichtung 301 sind, und die Ausgangsbits Q3 bis Q0 den Eingangssignalen A3 bis A0 der ersten Vergleichsschaltung 306 entsprechen. Jede von Markierungen x in den Zeichnungen gibt an, daß entweder "1" oder "0" verwendet werden können. Der erste Prioritätscodierer 304 übernimmt ein 16-Bit-Ausgangssignal der Arithmetikoperationsschaltung 301 und gibt, mit 4 Bits als signifikanter Stellenzahl, eine Bitposition aus, in der "1" von dem Bit höherer Ordnung aus gesehen als erstes erscheint.
Was den Decodierer 302 andererseits anbelangt, führt dieser den Decodiervorgang wie in Fig. 13 gezeigt durch, wobei die linksseitigen Eingangsbits I3 bis I0 4 Bits der signifikanten Stellenzahl 401 des oberen Grenzwerts entsprechen, und die rechtsseitigen Ausgangsbits Q15 bis Q0 16 Bits entsprechen, die in der Auswahlschaltung 308 ausgegeben werden. Der erste Decodierer 302 übernimmt 4 Bits der signifikanten Stellenzahl 401 des oberen Grenzwerts und gibt maximal positive 16 Bits aus, die durch eine solche Stellenzahl repräsentiert werden.
Nachstehend wird ein Fall beschrieben, in dem das Ausgangssignal der Arithmetikoperationsschaltung 301 die durch die effektive Stellenzahl-Daten 401 des oberen Grenzwerts ausgedrückten maximal positiven 16 Bit-Daten übersteigt. Um das Verständnis der Schaltung zu erleichtern ist in einem Beispiel das Ausgangssignal der Arithmetikoperationsschaltung 301 ein positiver Ganzzahlwert von "0010000001001001(2)" und ist sind die effektive Stellenzahl-Daten 401 des oberen Grenzwerts "0100(2)".
Das Ausgangssignal der Arithmetikoperationsschaltung 301 wird dem ersten Prioritätscodierer 304 zugeführt, in dem die signifikanteren Bits I15 bis I12 "0010(2)" in den 4-Bit-1-Erfassungsabschnitt 701 in dem 1-Erfassungsabschnitt 730 des in Fig. 5 gezeigten ersten Prioritätscodierers 304 geleitet werden. Auf vergleichbare Art und Weise wird "0000(2)" der Eingangsbits I11 bis I8 in einen 4-Bit-1-Erfassungsabschnitt 702 geleitet, wird "0100(2)" der Eingangsbits I7 bis I4 in den 4-Bit-1-Erfassungsabschnitt 703 geleitet, und wird "1001(2)" der Eingangsbits I3 bis I0 in den 4-Bit-1-Erfassungsabschnitt 704 geleitet.
Jeder der 4-Bit-1-Erfassungsabschnitte 701, 702, 703 und 704 hat denselben Schaltungsaufbau mit einem logischen Produkt eines invertierten Signals eines Bits höherer Ordnung und eines Bits der Seite niedrigerer Ordnung. Daher werden dann, wenn "1" in dem Bit höherer Ordnung bereitgestellt ist, die Bits niedrigerer Ordnung gleich oder kleiner als solche Bits höherer Ordnung alle auf "0" maskiert. Zu dieser Zeit gibt der 4-Bit-1-Erfassungsabschnitt 701 "0010(2)" aus; gibt der 4-Bit-1-Erfassungsabschnitt 702 "0000(2)" aus; gibt der 4-Bit-1-Erfassungsabschnitt 703 "0100(2)" aus; und gibt der 4-Bit-1-Erfassungsabschnitt 704 "1000(2)" aus.
Die Ausgänge der 4-Bit-1-Erfassungsabschnitte 702, 703 und 704 sind mit Eingängen einer Seite der UND-Tore 711 bis 714, 721 bis 724 und 716 bis 719 verbunden. Den Eingängen der anderen Seite dieser UND-Tore werden Ausgangswerte von NICHT-ODER-Toren 705 und 707, die "0" ausgeben, wenn "1" auf der Bitseite höherer Ordnung derselben erfaßt wird, und ferner der Ausgangswert des UND-Tors 715 zugeführt. Folglich wird dann, wenn "1" auf der Bitseite oberer Ordnung vorhanden ist, das erfaßte Ergebnis des 4-Bit-Erfassungsabschnitts der Bitseite niedrigerer Ordnung auf "0" maskiert, und wird das Ergebnis des 4-Bit-1-Erfassungsabschnitts auf der Bitseite höherer Ordnung mit Priorität ausgegeben.
Da die Eingänge I15 bis I0 des 1-Erfassungsabschnitts 730 "0010000001001001(2)" sind, ist das Ausgangssignal des 4-Bit-1- Erfassungsabschnitts 701 "0010(2)" und werden die Daten "0010000000000000(2)" als I15' bis I0' in einer Form der Maskierung von 12 Bits niedrigerer Ordnung in "0" ausgegeben.
Der 1-Erfassungsabschnitt 730 in der vorstehenden Anordnung gibt ein Bit aus, zunächst "1" als "1" und die anderen Bits als "0" erfassend, mit Priorität des Bits höherer Ordnung für die 16- Bit-Eingangssignale I15 bis I0.
Dem Codiererabschnitt 740 wird folglich "0010000000000000(2)" zugeführt. In dem Codiererabschnitt 740 in Fig. 1 ist nur der Eingang I13' "1", so daß die 4-Eingang-NICHT-ODER-Tore 902 und 904 "0" ausgeben und die anderen 4-Eingang-NICHT-ODER-Tore 901, 903, 905 und 906 "1" ausgeben. In dem Codiererabschnitt 740 wird das Ausgangssignal des NICHT-ODER-Tors 902 den NICHT-UND-Toren 911 und 912 zugeführt, von welchen "1" als jedes der Ausgangs- Signale A3 und A2 erzeugt wird. Das Ausgangssignal des NICHT- ODER-Tors 904 wird dem NICHT-UND-Tor 913 zugeführt, so daß "1" als das Ausgangssignal A1 abgeleitet wird. Da die Eingangssignale für das NICHT-UND-Tor 914 beide "1" sind, wird "0" als das Ausgangssignal A0 abgeleitet. Die Ausgangssignale A0 bis A4 des Codiererabschnitts 740 werden folglich zu Daten "1110(2)".
Der erste Prioritatscodierer 304 erfaßt somit "1" mit Priorität für das Bit höherer Ordnung und wandelt folglich dieses in 4 Bits um, die seine effektive Stellenzahl der zugeführten 16 Bit- Daten ausdrücken. Zusammenfassend gibt, da "1" zum ersten Mal an dem 14-ten Bit der Eingangsdaten "0010000001001001(2)" erscheint, der erste Prioritätscodierer 304 die effektive Stellenzahl-Daten "1110(2)" aus.
Diese Daten werden dann der ersten Vergleichsschaltung 306 (vgl. Fig. 3) als das erste Eingangssignal A zugeführt, welche darüber hinaus den zweiten Eingang B aufweist, der die 4 Bit-Daten "0100(2)" als die effektive Stellenzahl-Daten 401 des oberen Grenzwerts empfängt. Der 0-Bit-Vergleichsabschnitt 500 gibt "1" nur dann aus, wenn A0 "1" ist und BÖ "0" ist, d. h. A0 größer als B0 ist, so daß daher das Ausgangssignal des 0-Bit-Vergleichsabschnitts 500 "0" ist.
Der 1-Bit-Vergleichsabschnitt 510 vergleicht das Eingangssignal A1 mit dem Eingangssignal B1. In dem 1-Bit-Vergleichsabschnitt 510 ist dann, wenn A1 "1" ist und B1 "0" ist, oder wenn A1 größer als B1 ist, das Ausgangssignal des UND-Tors 512 "1", so daß das Ausgangssignal des 1-Bit-Vergleichsabschnitts 510 "1" ist.
Der 2-Bit-Vergleichsabschnitt 520 vergleicht das Eingangssignal A2 mit einem Eingangssignal B2. Wenn die EingangsSignale A2 und B2 zueinander gleich sind (in diesem Fall A2 = "1", B2 = "1"), ist ein Ausgangssignal des ODER-Tors 523 "1", und das Ausgangssignal des 1-Bit-Vergleichsabschnitts auf der Bitseite niedrigerer Ordnung ist das Ausgangssignal des 2-Bit-Vergleichsabschnitts 520, so wie es ist.
Der 3-Bit-Vergleichsabschnitt 530 vergleicht das Eingangssignal A3 mit dem Eingangssignal B3. Wenn A3 "1" ist und B3 "0" ist, oder wenn A3 größer als B3 ist, dann ist das Ausgangssignal des UND-Tors 532 "1", und das Ausgangssignal des 3-Bit-Vergleichsabschnitts 530 ist "1".
In dem Ausgabesteuerabschnitt 540 ist aufgrund des höchstwertigen Bits von "0" das Ausgangssignal des Inverters 541 "1", und wird "1" ausgegeben, ohne aus dem Ausgabeergebnis des 3-Bit- Vergleichsabschnitt 530 maskiert zu werden. Demzufolge gibt die erste VergleichsSchaltung 306 "1" als das erste Vergleichssignal 403 aus, welches angibt, daß das Ausgangssignal des ersten Prioritätscodierers 304 die signifikante Stellenzahl 401 des oberen Grenzwerts übersteigt. Das heißt, es wird dargestellt, daß die arithmetischen Ergebnisdaten größer als der obere Grenzwert sind.
In dem zweiten Vergleicher 307 ist das höchstwertige Bit des Ausgangssignals aus der Arithmetikoperationseinheit 301 "0", so daß dieser Vergleicher 307 maskiert wird, um "0" als sein Vergleichssignal 404 zu erzeugen (vgl. Fig. 4).
Andererseits gibt der erste Decodierer 302 die Daten "0000000000001111(2)" in Antwort auf die effektive Stellenzahl 401 von "0100(2)" aus, wie in Fig. 13 gezeigt ist.
Die Auswahlschaltung 308 wählt, weil das Signal 403 auf "1" liegt und das Signal 404 auf "0" liegt, das Ausgangssignal des ersten Decodierers 302 als ein Ausgangsdatum, das gleich "0000000000001111(2)" ist, aus. Folglich wird dann, wenn das Ausgangssignal der Arithmetikoperationseinheit 301 den oberen Grenzwert übersteigt, die Begrenzung in der wie vorstehend beschriebenen Art ausgeführt.
Auf diese Art und Weise dient das Begrenzersystem in Übereinstimmung mit dem Ausführungsbeispiel, in dem das positive Ausgangssignal der Arithmetikoperationsschaltung 301 durch den durch die signifikante Stellenzahl 401 des oberen Grenzwerts repräsentierten positiven Maximalwert begrenzt wird, dazu, den Begrenzungsvorgang in Übereinstimmung mit dem Vergleichsprozeß unter Verwendung der effektiven Stellenzahl zu erzielen, und ist daher das Begrenzersystem gemäß der Erfindung im Vergleich zu der konventionellen Vergleichsschaltung, die einen Größenvergleich sequentiell auf bitweiser Basis durchführt, zu einem schnellen Begrenzungsvorgang mit verkürzter Vergleichsprozeßzeit in dem der reduzierten Bitzahl entsprechenden Umfang in der Lage.
Andererseits gibt dann, wenn die effektive Stellenzahl der arithmetischen Ausgabe kleiner als die effektive Stellenzahl des oberen Grenzwerts ist, die Auswahlschaltung 308 das Ausgangssignal der Arithmetikoperationsschaltung 301 so aus, wie es ist.
Bezugnehmend auf Fig. 6 umfaßt der zweite Prioritätscodierer 305 einen 0-Erfassungsabschnitt 830 zum Erfassen von "0" aus einem Ausgangssignal der Arithmetikoperationseinheit 301, und einen Codiererabschnitt 840 zum Ausgeben der entsprechenden signifikanten Stellenzahl aus diesem erfaßten Ergebnis. Der 0-Erfassungsabschnitt 830, welcher 16-Bit-Daten von einem Ausgangssignal der Arithmetikoperationseinheit 301 übernimmt, umfaßt 4- Bit-0-Erfassungsabschnitte 801, 802, 803 und 804 zum Erfassen von "0" in Priorität aus dem Bit höherer Ordnung für jedes 4- Bit-Eingangssignal, 4-Eingang-UND-Tore 805, 806 und 807, 2-Eingang-UND-Tore 811 bis 819, und 2-Eingang-UND-Tore 821 bis 828.
Die 4 Bits I15 bis I12 höherer Ordnung aus den 16-Bit-Eingangsdaten werden zu Eingangssignalen j3 bis j0 des 4-Bit-0-Erfassungsabschnitts 801 und einem Eingangssignal des 4-Eingang-UND- Tors 805 gemacht. Das Ausgangssignal des 4-Eingang-UND-Tors 805 wird dann, wenn "0" in 4 Bits der EingangsSignale I15 bis I12 erfaßt wird, zu einem Signal zum Maskieren eines 0-Erfassungsergebnisses für Eingangssignale der I2 Bits I11 bis I0 niedrigerer Ordnung.
Die 4 Bits I11 bis I8 werden zu Eingangssignalen j2 bis j0 des 4-Bit-0-Erfassungsabschnitts 802 und zu Eingangssignalen des 4- Eingang-UND-Tors 806 gemacht.
Die Ausgangssignale der 4-Eingang-UND-Tore 805 und 806 werden an dem 2-Eingang-UND-Tor 815 zu einem logischen Produkt gemacht. Das Ausgangssignal des 2-Eingang-UND-Tors 815 wird dann, wenn "0" in 8 Bits der Eingangssignale I15 bis I8 erfaßt wird, zu einem Signal zum Maskieren eines 0-Erfassungsergebnisses für Eingangssignale der 8 Bits I7 bis I0 niedrigerer Ordnung.
Auf vergleichbare Art und Weise werden die 4 Bits I7 bis I4 zu Eingangssignalen j3 bis j0 des 4-Bit-Erfassungsabschnitts 803 und zu Eingangssignalen des 4-Eingang-UND-Tors 807 gemacht. Das Ausgangssignal des 4-Eingang-UND-Tors 807 ist dann, wenn "0" bei 4 Bits von Eingangssignalen I7 bis I4 erfaßt wird, ein Signal zum Maskieren eines 0-Erfassungsergebnisses für Eingangssignale der 4 Bits I3 bis I0 niedrigerer Ordnung. Die vier Bits I3 bis I0 werden zu Eingangssignalen j3 bis j0 des 4-Bit-0-Erfassungsabschnitts 804 gemacht.
4 Ausgänge y3 bis y0 des 4-Bit-0-Erfassungsabschnitts 801 sind mit Eingängen L15' bis L12' des Codiererabschnitts 804 verbunden. Ein Ausgangssignal des 4-Eingang-UND-Tors 805 wird in 2- Eingang-UND-Tore 811 bis 814 geleitet, und den anderseitigen Eingängen der 2-Eingang-UND-Tore 811 bis 814 werden jeweils 4 Ausgangsbits y3 bis y0 des 4-Bit-0-Erfassungsabschnitts 802 zugeführt.
Die Ausgänge der UND-Tore 811 bis 814 sind mit L11' bis L8' des Codiererabschnitts 840 verbunden. Ein Ausgangssignal des 2-Eingang-UND-Tors 815 wird jeweils in 2-Eingang-UND-Tore 821 bis 824 geleitet, und den anderseitigen Eingängen der 2-Eingang-UND-Tore 821 bis 824 werden jeweils 4 Ausgangsbits y3 bis y0 des 4 Bit-0- Erfassungsabschnitts 803 zugeführt.
Die Ausgänge der UND-Tore 821 bis 824 sind mit L7' bis L4' des Codiererabschnitts 840 verbunden. Ein Ausgangssignal des 4-Eingang-UND-Tors 807 wird jeweils in 2-Eingang-UND-Tore 817 bis 819 geleitet, und den anderseitigen Eingängen der 2-Eingang-UND-Tore 816 bis 819 werden jeweils 4 Ausgangsbits y3 bis y0 des 4 Bit-0- Erfassungsabschnitts 804 zugeführt. Ausgangssignale der UND-Tore 816 bis 819 werden jeweils in 2-Eingang-UND-Tore 825 bis 828 geleitet, und den anderseitigen Eingängen der 2-Eingang-UND-Tore 828 bis 828 wird ein Ausgangssignal des 2-Eingang-UND-Tors 815 zugeführt. Die Ausgänge der UND-Tore 825 bis 828 sind mit L3' bis L0' des Codierers 840 verbunden.
Gemäß Fig. 10 umfaßt jeder der 4-Bit-0-Erfassungsabschnitte 801 bis 804 Inverter 851, 852, 856 und 857, und 2-Eingang-UND-Tore 853, 854, 855, 858 und 859 geben 4 Bits y3 bis y0 für 4-Bit-Eingänge j3 bis j0 aus. j3 wird in den Inverter 851, das UND-Tor 853 und das UND-Tor 854 geleitet, und ein Ausgang des Inverters 851 ist mit y3 verbunden. j2 wird in den Inverter 852 und das UND-Tor 854 geleitet, j1 wird in den Inverter 856 und das UND- Tor 858 geleitet, und j0 wird in den Inverter 857 geleitet.
y2 ist ein Ausgangssignal des UND-Tors 853, welches ein logisches Produkt von j3 und einem Ausgangssignal des Inverters 852 ist. y1 ist ein Ausgangssignal des UND-Tors 855, welches ein logisches Produkt eines Ausgangssignals des UND-Tors 854 ist, welches weiter ein logisches Produkt von j3 und j2 und einem Ausgangssignal des Inverters 856 ist. y0 ist ein Ausgangssignal des UND-Tors 859, welches ein logisches Produkt eines Ausgangssignals des UND-Tors 858 ist, welches weiter ein logisches Produkt von j1 und einem Ausgangssignal des Inverters 857 und einem Ausgangssignal des UND-Tors 854 ist.
Bezugnehmend auf Fig. 8 umfaßt der in Fig. 6 gezeigte Codierer 840 4-Eingang-NICHT-ODER-Tore 921 bis 926, 2-Eingang-NICHT-UND- Tore 931 bis 933, ein 3-Eingang-NICHT-UND-Tor 934, und 4-Eingang-ODER-Tore 927, 928, 929, 930 und 935. Dem 4-Eingang-NICHT- ODER-Tor 921 werden L10' bis L7' zugeführt, dem 4-Eingang-NICHT- ODER-Tor 922 werden L14' bis L11' zugeführt, und dem 4-Eingang- NICHT-ODER-Tor 923 werden L6' bis L3' zugeführt. Dem 4-Eingang- NICHT-ODER-Tor 924 werden L13', L9', L5' und L1' zugeführt, dem 4-Eingang-NICHT-ODER-Tor 925 werden L14', L0', L6' und L2' zugeführt, und dem 4-Eingang-NICHT-ODER-Tor 926 werden L12', L8', L4' und L0' zugeführt.
Dem 4-Eingang-ODER-Tor 927 werden L15' bis L12' zugeführt, dem 4-Eingang-ODER-Tor 928 werden L11' bis L8' zugeführt, dem 4-Eingang-ODER-Tor 929 werden L7' bis L4' zugeführt, und dem 4-Eingang-ODER-Tor 930 werden L3' bis L0' zugeführt.
Die Ausgangssignale der 4-Eingang-ODER-Tore 927, 928, 929 und 930 werden weiter in das 4-Eingang-ODER-Tor 935 geleitet. Die Ausgangssignale der 4-Eingang-NICHT-ODER-Tore 921 und 922 werden in das 2-Eingang-NICHT-UND-Tor 931 geleitet, und das Ausgangssignal desselben in C3. Auf vergleichbare Art und Weise werden die Ausgangssignale der 4-Eingang-NICHT-ODER-Tore 922 und 923 in das 2-Eingang-NICHT-UND-Tor 932 geleitet und von dort an C2 ausgegeben.
Die Ausgangssignale der 4-Eingang-NICHT-ODER-Tore 924 und 925 werden in das 2-Eingang-NICHT-UND-Tor 933 geleitet und von dort an C1 ausgegeben. Die Ausgangssignale der 4-Eingang-NICHT-ODER- Tore 925 und 926 und des ODER-Tors 935 werden in das 3-Eingang- NICHT-UND-Tor 934 geleitet und von dort dann an C0 ausgegeben.
Ein Unterschied in der Schaltung zwischen dem Codiererabschnitt 840 und dem Codierer 740 besteht darin, daß die 4-Eingang-NICHT- ODER-Tore 927, 928, 929, 930 und 935 zum Erfassen der Zeitpunkte, an denen die Eingänge L15' bis L0' alle auf Null gehen, vorgesehen sind, während der Codierer 740 wie in dem ersten Ausführungsbeispiel beschrieben ausgebildet ist.
Bezugnehmend auf Fig. 4 ist dort der in Fig. 2 gezeigte zweite Vergleicher 307 gezeigt, welcher zwei Arten von 4-Bit-Daten C und D und ein höchstwertiges Ausgangsbit der Arithmetikoperationseinheit 301 übernimmt und das zweite Steuersignal 404 ausgibt. Vier Bits D3 bis D0 werden mit 3-ten bis 0-ten Bits der signifikanten Stellenzahl 402 des unteren Grenzwerts zugeführt.
Vier Bits C3 bis C0 werden mit 3-ten bis 0-ten Ausgangsbits des zweiten Prioritätscodierers 305 zugeführt.
Die zweite Vergleichsschaltung 307 umfaßt einen 0-Bit-Vergleichsabschnitt 600, dem C0 und D0 zugeführt werden, einen 1- Bit-Vergleichsabschnitt 610, dem C1 und D1 zugeführt werden, einen 2-Bit-Vergleichsabschnitt 620, dem C2 und D2 zugeführt werden, einen 3-Bit-Vergleichsabschnitt 630, dem C3 und D3 zugeführt werden, und einen Ausgabesteuerabschnitt 640, dem das höchstwertige Bit und ein finales Vergleichsergebnis zugeführt werden, vgl. Fig. 4.
Der Aufbau des 0-Bit-Vergleichsabschnitts 600, des 1 Bit-Vergleichsabschnitts 610, des 2-Bit-Vergleichsabschnitts 620 und des 3-Bit-Vergleichsabschnitts 630 ist ähnlich dem des 0-Bit-Vergleichsabschnitts 500, des 1-Bit-Vergleichsabschnitts 510, des 2- Bit-Vergleichsabschnitts 520 und des 3-Bit-Vergleichsabschnitts 530 in der ersten Vergleichsschaltung 306 in Fig. 3, so daß die Erklärungen hierfür durchweg weggelassen werden.
Der Ausgabesteuerabschnitt 640 besteht aus einem UND-Tor 641, dem das höchstwertige Bit und ein finales Vergleichsergebnis, ausgegeben von dem 3-Bit-Vergleichsabschnitt 630, zugeführt werden.
Für eine Eingangs-/Ausgangs-Beziehung des zweiten Prioritätscodierers 305 entsprechen in Fig. 12 Eingangsbits I15 bis I0 auf der linken Seite 16 Ausgangsbits der Arithmetikoperationsschaltung 301, und entsprechen Ausgangsbits Q3 bis Q0 auf der rechten Seite Eingängen C3 bis C0 der zweiten Vergleichsschaltung 307. X-Marken in den Zeichnungen können vorzugsweise 1 oder 0 sein.
Der zweite Prioritätscodierer 305 übernimmt 16 Ausgangsbits der Arithmetikoperationsschaltung 301 und gibt, in 4 Bits als signifikanter Stellenzahl, ein Bit aus, auf dem "0" von dem Bit höherer Ordnung aus gesehen das erste Mal erscheint.
Für eine Eingangs-/Ausgangs-Beziehung des zweiten Decodierers 303 entsprechen in Fig. 14 linksseitige Eingangsbits I3 bis I0 4 Bits der signifikanten Stellenzahl 402 des unteren Grenzwerts, und entsprechen rechtsseitige Ausgangsbits Q15 bis Q0 16 an die AuswahlSchaltung 308 ausgegebenen Bits.
Der zweite Decodierer 303 übernimmt 4 Bits der signifikanten Stellenzahl 402 des unteren Grenzwerts und gibt negative minimale 16 Bits aus, die in der Lage sind, eine solche Stellenzahl auszudrücken.
Nachstehend wird der Begrenzungsvorgang für die arithmetischen Ergebnisdaten mit einem negativen Wert beschrieben. Um das Verständnis des Schaltungsbetriebsablaufs zu erleichtern, wird angenommen, daß die arithmetischen Ergebnisdaten "1101000001001001(2)" sind und die negativen minimalen oder unteren Grenz-16-Bit-Daten "1111111111110000(2)" sind.
Die Daten "1101000001001001(2)" werden dem zweiten Prioritätscodierer 305 zugeführt. In dieser Schaltung wie in Fig. 6 gezeigt werden die Eingangsbits I15 bis I12 "1101(2)" dem 4-Bit-0-Erfassungsabschnitt 801 in Fig. 6 zugeführt, werden die Eingangsbits I11 bis I8 "0000(2)" in den 4-Bit-0-Erfassungsabschnitt 802 geleitet, werden die Eingangsbits I7 bis I4 "0100(2)" in den 4- Bit-0-Erfassungsabschnitt 803 geleitet, und werden die Eingangsbits I3 bis I0 "1001(2)" in den 4-Bit-0-Erfassungsabschnitt 804 geleitet. Jeder der 4-Bit-0-Erfassungsabschnitte 801, 802, 803 und 804 hat denselben Schaltungsaufbau und erhält ein logisches Produkt des Bits höherer Ordnung und des invertierten Signals von Bits der Seite niedrigerer Ordnung. Daher werden dann, wenn "0" auf dem Bit höherer Ordnung vorliegt, die Bits niedrigerer Ordnung gleich oder kleiner als ein solches Bit höherer Ordnung alle auf "0" maskiert. Folglich gibt der 4-Bit-0-Erfassungsabschnitt 801 "0010(2)" aus; gibt der 4-Bit-0-Erfassungsabschnitt 802 "1000(2)" aus; gibt der 4-Bit-0-Erfassungsabschnitt 803 "1000(2)" aus; und gibt der 4-Bit-0-Erfassungsabschnitt 804 "0100(2)" aus.
Die Ausgangssignale der 4-Bit-0-Erfassungsabschnitte 802, 803 und 804 werden jeweils in die UND-Tore 811 bis 814, 816 bis 819 und 821 bis 824 geleitet. Jedem Eingang einer Seite dieser UND- Tore werden Ausgangswerte der UND-Tore 805, 807 und 815 zugeführt, welche "0" ausgeben, wenn "0" in dem Bit höherer Ordnung erfaßt wird. Folglich wird dann, wenn "0" auf der Seite der Bits höherer Ordnung vorliegt, das erfaßte Ergebnis des 4-Bit-0-Erfassungsabschnitts auf der Seite der Bits niedrigerer Ordnung auf "0" maskiert und wird das Ergebnis des 4-Bit-0-Erfassungsabschnitts auf der Seite der Bits höherer Ordnung mit Priorität ausgegeben.
Wenn beispielsweise das Eingangssignal I15 bis I0 des 0-Erfassungsabschnitts 830 "1101000001001001(2)" ist, ist ein Ausgangssignal des 4-Bit-0-Er£assungsabschnitts 801 "0010(2)", und wird "0010000000000000(2)" in einer Form des Maskierens der 12 Bits niedrigerer Ordnung auf "0" ausgegeben. In der vorstehenden Anordnung gibt der 0-Erfassungsabschnitt 830 "1" nur für ein Bit aus, bei dem als Erstes "0" erfaßt wird, und gibt "0" für die anderen Bit aus, mit Priorität der Bits höherer Ordnung für die 16-Bit-Eingangssignale I15 bis I0.
Der Codierer 840' empfängt "0010000000000000(2)", wobei nur L13' "1" ist, so daß in Fig. 8 die 4-Eingang-NICHT-ODER-Tore 922 und 924 "0" ausgeben und die anderen 4-Eingang-NICHT-ODER-Tore 921, 923, 925 und 926 "1" ausgeben. Darüber hinaus gibt das 4-Eingang-ODER-Tor 927 "1" aus und geben die 4-Eingang-ODER-Tore 928, 929 und 930 "0" aus. Daher ist das Ausgangssignal des 4-Eingang- ODER-Tors 935 "1". Das Ausgangssignal des NICHT-ODER-Tors 922 wird in die NICHT-UND-Tore 931 und 932 geleitet, welche "1" an C3 bzw. C2 ausgeben. Das Ausgangssignal des NICHT-ÖDER-Tors 924 wird in das NICHT-UND-Tor 933 geleitet, welches "1" an C1 ausgibt. Die EingangsSignale des NICHT-UND-Tors 934 sind alle "1", so daß das NICHT-UND-Tor 934 "0" an C0 ausgibt. Daher sind die Ausgangssignale C3 bis C0 des Codiererabschnitts 820 "1110(2)".
Auf diese Art und Weise erfaßt der zweite Prioritätscodierer 305 "0" mit Priorität des Bits höherer Ordnung und wandelt dies in 4 Bits um, die die signifikante Stellenzahl für 16-Bit-Daten repräsentieren. Wenn beispielsweise die 16-Bit-Eingangsdaten I15 bis I0 "1101000001001001(2)" sind, befindet sich "0" auf dem 14- ten Bit, so daß dann der zweite Prioritätscodierer 305 "1110(2)" als die effektive Steilenzahl-Daten der Daten aus der Einheit 301 ausgibt.
Die zweite Vergleichsschaltung 307 führt den Vergleichsvorgang auf bitweiser Basis sequentiell von dem Bit niedrigerer Ordnung aus in Bezug auf sowohl 4-Bit-Ausgaben "1110(2)" des zweiten Prioritätscodierers 305, eingeleitet in C3 bis C0 in Fig. 4, und 4 Bits "0100(2)" der effektiven Stellenzahl 402 des unteren Grenzwerts, eingeleitet in D3 bis D0 in Fig. 4. Der 0-Bit-Vergleichsabschnitt 600 gibt "1" aus, wenn "1" auf C0 oder "0" auf D0 zugeführt wird, oder wenn C0 größer als D0 ist. In diesem Fall (C0 = "1", D0 = "0") ist das Ausgangssignal des 0-Bit-Vergleichsabschnitts 600 "0". Der 1-Bit-Vergleichsabschnitt 610 führt einen Vergleich des Eingangs C1 mit dem Eingang D1 durch, wobei das UND-Tor 612 "1" ist, wenn C1 "1" ist und D1 "0" ist oder wenn C1 größer als D1 ist. In diesem Fall ist das Ausgangssignal des 1-Bit-Vergleichsabschnitts 610 "1".
Der 2-Bit-Vergleichsabschnitt 620 führt einen Vergleich des Eingangs C2 mit dem Eingang D2 durch, wobei das Ausgangssignal des ODER-Tors 623 "1" ist, wenn die Eingänge C2 und D2 zueinander gleich sind, so daß das Ausgangssignal des 1-Bit-Vergleichsabschnitts 610, das ein Bit niedrigerer Ordnung ist, so wie es ist das Ausgangssignal des 2-Bit-Vergleichsabschnitts 620 ist. Daher ist das Ausgangssignal des 2 Bit-Vergleichsabschnitts 620 "1".
Der 3-Bit-Vergleichsabschnitt 630 führt einen Vergleich des Eingangs C3 mit dem Eingang D3 durch, wobei das UND-Tor 632 "1" ist, wenn C3 "1" ist und D3 "0" ist oder wenn C3 größer als D3 ist. Daher ist das Ausgangssignal des 3-Bit-Vergleichsabschnitts 630 "1".
In dem Ausgabesteuerabschnitt 640 ist der Ausgang des UND-Tors 641 aufgrund des MSB von "1" "1", so daß dann der 3-Bit-Vergleichsabschnitt 630 in der Ausgabe von "1" resultiert, ohne maskiert zu werden. Folglich gibt die zweite Vergleichsschaltung 307 "1" als das zweite Steuersignal 404 aus, welches anzeigt, daß ein Ausgangssignal des zweiten Prioritätscodierers 305 die signifikante Stellenzahl-Daten 402 des unteren Grenzwerts übersteigt. Das heißt, es wird angegeben, daß die arithmetischen Ergebnisdaten den unteren Grenzwert übersteigen.
Andererseits empfängt die erste Vergleichsschaltung 306 zu dieser Zeit das MSB der arithmetischen Daten, welches "1" ist, so daß dieser Vergleicher 306 das erste Steuersignal 403 "0" annehmend erzeugt.
Der zweite Decodierer 303 empfängt die effektive Stellenzahl-Daten 402 und gibt folglich "1111111111110000(2)" aus. Die signifikante Stellenzahl-Daten 402 sind "0100(2)". Vgl. Fig. 14.
Da das erste Signal 403 auf "0" liegt und das zweite Signal 404 auf "1" liegt, wählt der Wähler 308 das Ausgangssignal des zweiten Decodierers 303. Folglich gibt die Auswahlschaltung 308 "1111111111110000(2)" als ein Ausgangsdatum aus. Somit ist die Begrenzung eines Ausgangssignals der Arithmetikoperationsschaltung 301 auf den vorbestimmten unteren Grenzwert erreicht.
Wie vorstehend beschrieben wurde, dient das Begrenzersystem in Übereinstimmung mit dem Ausführungsbeispiel, in welchem ein negatives Ausgangssignal der Arithmetikoperationsschaltung 301 durch einen durch die signifikante Stellenzahl 402 des oberen Grenzwerts repräsentierten negativen maximalen Wert begrenzt wird, dazu, einen Begrenzungsvorgang in Übereinstimmung mit einem Größenvergleichsprozeß unter Verwendung der signifikanten Stellenzahl zu erreichen, so daß daher das Begrenzersystem gemäß der Erfindung zu einem schnellen Begrenzungsvorgang mit im Vergleich zu der konventionellen Vergleichsschaltung, die eine vergleichende Größenentscheidung auf bitweiser Basis sequentiell durchführt, verkürzter Vergleichsprozeßzeit mit dem der reduzierten Bitzahl entsprechenden Umfang in der Lage ist.
Wenn das arithmetische Ergebnisdatum größer als der untere Grenzwert ist, wird es ausgewählt und ausgegeben.
Bezugnehmend auf Fig. 15 ist dort ein drittes Ausführungsbeispiel der Erfindung gezeigt, in welchem dieselben Bestandteile wie die in Fig. 7 gezeigten zur weiteren Beschreibung derselben mit den denselben Bezugszeichen bezeichnet sind.
Die Begrenzerschaltung gemäß dem vorliegenden Ausführungsbeispiel empfängt weiter eine 0-Masken-Stellenzahl 405, die angibt, bis zu welcher Stellenzahl ein Ausgangssignal des ersten Decodierers 302 durch "0" maskiert werden muß, und schließt ferner eine Maskierschaltung 309 ein, in welcher ausgegebene 16 Bits des ersten Decodierers 302 bis zu einer durch die 0-Masken-Stellenzahl angegebenen bestimmten Stellenzahl 405 auf "0" maskiert sind. Der Wähler 308 wählt eines der Ausgangssignale der Arithmetikoperationsschaltung 301, der Maskierschaltung 309 und des zweiten Decodierers 303 aus.
In Zuwendung zu Fig. 16 ist dort eine Eingangs-/Ausgangsbeziehung der Maskierschaltung 309 gezeigt, in welcher die linksseitigen Eingangsbits I15 bis I0 von dem Decodierer 302 ausgegebenen 16-Bit-Daten entsprechen, I3' bis I0' 4 Bits der 0-Masken- Stellenzahl 405 entsprechen, und rechtsseitige Ausgangsbits Q15 bis Q0 16 an die Auswahlschaltung 308 ausgegebenen Bits entsprechen. Die Maskierschaltung 309 übernimmt von dem ersten Decodierer 302 ausgegebene 16-Bit-Daten und 4 Bits der 0-Masken- Stellenzahl 405, und gibt 16-Bit-Daten aus, deren Stellenzahlen gleich oder kleiner als diejenigen, die durch 4 Bits der 0-Masken-Stellenzahl 405 gezeigt sind, für eine 16-Bit-Ausgabe des ersten Decodierers 302 auf "0" maskiert worden sind.
Die nachfolgende Erklärung betrifft den Begrenzungsvorgang, bei dem ein positiver maximaler Wert des Ausgangssignals des ersten Decodierers 302 durch "0"-Maskieren eines Bits gleich oder kleiner als die durch die 0-Masken-Stellenzahl angegebene Stellenzahl ausgegeben wird, wenn ein Ausgangssignal der Arithmetikoperationsschaltung 301 die durch die signifikante Stellenzahl 401 des oberen Grenzwerts ausgedrückte positive maximale 16-Bit- Daten übersteigt.
Zur konkreten Erklärung ist ein Beispiel des Schaltungsbetriebsablaufs vorgesehen, in welchem die Auswahlschaltung 308 ein Ausgangssignal der Arithmetikoperationsschaltung 301 begrenzt, durch die signifikante Stellenzahl 401 des oberen Grenzwerts ausgedrückte positive maximale 16-Bit Daten "0000000000001111(2)" ausgegeben werden, und "0000000000001100(2)", maskiert auf "0" für ein Bit gleich oder kleiner als die durch die 0-Masken-Stellenzahl 405 angegebene Stellenzahl, ausgegeben wird, wobei ein Ausgangssignal der Arithmetikoperationsschaltung 301 eine positive 16-Bit-Ganzzahl "0010000001001001(2)" ist, die signifikante Stellenzahl 401 eines vorbestimmten oberen Grenzwerts "0100(2)" ist, und die 0- Masken-Stellenzahl 405 "0010(2)" ist.
Wenn ein Ausgangssignal der Arithmetikoperationseinheit 301 "0010000001001001(2)" ist, ähnlich zu dem ersten Ausführungsbeispiel, gibt der erste Prioritätscodierer 304 "1110(2)" als die signifikante Stellenzahl aus. Die erste Vergleichsschaltung 306 übernimmt ein Ausgangssignal "1110(2)" des ersten Prioritätscodierers 304 und 4 Bits "0100(2)" der signifikanten Stellenzahl 401 des oberen Grenzwerts und gibt "1" als ein Vergleichsergebnis als ein erstes Steuersignal 403 aus.
In der zweiten Vergleichsschaltung 307 wird ein Größenvergleichsergebnis auf "0" maskiert, weil ein Ausgangssignal der Arithmetikoperationsschaltung 301 das MSB "0" hat, und dann gibt die zweite Vergleichsschaltung 307 "0" als ein zweites Steuersignal 404 aus.
Der erste Decodierer 302 gibt "0000000000001111(2)" für die signifikante Stellenzahl 401 "0100(2)" des oberen Grenzwerts aus, vgl. Fig. 13.
Die Maskierschaltung 309 gibt dann, wenn die 0-Masken-Stellenzahl 405 "0010(2)" ist, "0000000000001100(2)" aus, worin diejenigen Bits, die gleich oder kleiner als das zweite Bit des Ausgangssignals "0000000000001111(2)" des ersten Decodierers 302 sind, auf "0" maskiert sind, vgl. Fig. 16.
Die Auswahlschaltung 308 wählt ein Ausgangssignal der Maskierschaltung 309 aus, weil das erste Steuersignal 403, das ein Auswahlsignal ist, "1" ist und das zweite Steuersignal 404 "0" ist. Folglich gibt die Auswahlschaltung 308 "0000000000001100(2)" aus und ist in der Lage, ein Ausgangssignal der Arithmetikoperationsschaltung 301 zu begrenzen.
Wie vorstehend beschrieben wurde, dient das Begrenzersystem in Übereinstimmung mit dem Ausführungsbeispiel, in welchem ein positives Ausgangssignal der Arithmetikoperationsschaltung 301 durch einen durch die signifikante Stellenzahl 401 des oberen Grenzwerts repräsentierten positiven maximalen Wert begrenzt wird, dazu, einen Begrenzungsvorgang in Übereinstimmung mit einem Größenvergleichsprozeß unter Verwendung der signifikanten Stellenzahl zu erreichen, so daß daher das Begrenzersystem gemäß der Erfindung zu einem schnellen Begrenzungsvorgang mit im Vergleich zu der konventionellen Vergleichsschaltung, die eine vergleichende Größenentscheidung auf bitweiser Basis sequentiell durchführt, verkürzter Vergleichsprozeßzeit in dem der reduzierten Bitzahl entsprechenden Umfang in der Lage ist. In diesem Ausführungsbeispiel wird eine "0"-Maske für diejenigen Bits bereitgestellt, die gleich oder kleiner sind als die Stellenzahl, die durch die 0-Masken-Steilenzahl 405 in Bezug auf ein Ausgangssignal des ersten Decodierers 302 angegeben wird, so daß auch dann, wenn eine Garantie für "0" für diejenigen Bits erforderlich ist, die gleich oder kleiner als ein bestimmtes Bit aus Ausgangssignalen der Arithmetikoperationsschaltung sind, der Begrenzungsvorgang erzielt wird.
In der konventionellen Begrenzervorrichtung wird die Vergleichsschaltung zum Bestimmen einer Größenentscheidung sequentiell auf bitweiser Basis von dem niedrigstwertigen Bit zu dem höchstwertigen Bit verwendet. Zum Beispiel ist bei Verwendung der 16-Bit- Vergleichsschaltung mit demselben Aufbau wie die 4-Bit-Vergleichsschaltung, welche in den Ausführungsbeispielen erklärt wurde, eine Verzögerungszeit im Ausmaß entsprechend 32 Toren (der 0-Bit-Vergleichsabschnitt-Torzahl · 16-Bit in Fig. 3) erforderlich, bevor das Vergleichsergebnis ausgegeben wird.
Demgegenüber erfordern die Ausführungsbeispiele der Erfindung nur beispielsweise eine Verzögerungszeit im Ausmaß entsprechend einer Gesamtmenge von 17 Toren, die sich aus 9 Toren in der ersten Vergleichsschaltung 306 mit dem 4-Bit-Eingangssignal (dem Inverter 501, dem UND-Tor 502, dem UND-Tor 514, dem ODER-Tor 515, dem UND-Tor 524, dem ODER-Tor 525, dem UND-Tor 534, dem ODER-Tor 535 und dem UND-Tor 542 in Fig. 3) und 8 Toren in dem Prioritätscodierer 304 (dem Inverter 857, dem UND-Tor 858 und dem UND-Tor 859 in Fig. 10, dem UND-Tor 819 und dem UND-Tor 828 in Fig. 6 sowie dem ODER-Tor 930, dem ODER-Tor 935 und dem NICHT-UND-Tor 934 in Fig. 8) zusammensetzen. Daher reduziert das Ausführungsbeispiel gemäß der Erfindung auf etwa 1/2 des konventionellen Beispiels.
Der Abnahmegradient der Verzögerungszeit ist bei einem größeren Bitbereich stärker bemerkbar. Zum Beispiel erfordert dann, wenn eine 32-Bit-Vergleichsschaltung zum Durchführen einer Größenentscheidung sequentiell auf bitweiser Basis von dem niedrigstwertigen Bit zu dem höchstwertigen Bit verwendet wird, das Ausführungsbeispiel gemäß der Erfindung nur eine Verzögerungszeit in dem Ausmaß entsprechend einer gesamten Menge von 21 Toren, die sich aus 11 Toren in der 5-Bit-Vergleichsschaltung und 10 Toren in dem Prioritätscodierer zusammensetzen, wodurch im Vergleich zu der konventionellen Vergleichsschaltung, die eine Verzögerungszeit im Ausmaß entsprechend 64 Toren erfordert, auf etwa 1/3 reduziert wird.
Die Erfindung wurde unter Bezugnahme auf Ausführungsbeispiele wie vorstehend beschrieben. Die Erfindung ist jedoch nicht auf solche bevorzugten Ausführungsbeispiele beschränkt, sondern es können verschiedene Modifikationen in Übereinstimmung mit dem Prinzip der Erfindung vorgenommen werden, ohne den Charakter der Erfindung zu verlassen. Zum Beispiel kann die Erfindung daher auf eine Anordnung angewandt werden, in welcher positive Werte für sowohl den oberen Grenzwert als auch den unteren Grenzwert verwendet werden, oder negative Werte für sowohl den oberen Grenzwert als auch den unteren Grenzwert verwendet werden. In den Ausführungsbeispielen sind die für solche Ausführungsbeispiele gezeigten Schaltungsdiagramme allein jeweilige Aufbaubeispiele. Da dem so ist, können bei der Erfindung die anderen äquivalenten Schaltungsanordnungen in diese übernommen werden, ohne den Rahmen der Erfindung zu verlassen.
Wirkungsvoll und vorteilhaft ist, wie vorstehend beschrieben wurde, das Begrenzersystem gemäß der Erfindung in der Lage, im Vergleich zu der konventionellen Vergleichsschaltung, die einen Größenvergleich sequentiell auf bitweiser Basis von dem niedrigstwertigen Bit zu dem höchstwertigen Bit durchführt, eine schnelle Signalverarbeitung unter Verwendung eines schnellen Datenabschneidevorgangs mit einem schnellen Ausgabevorgang von Daten innerhalb eines Bereichs zwischen dem oberen Grenzwert und dem unteren Grenzwert durch Verkürzen der Vergleichsverarbeitungszeit in dem Ausmaß im Verhältnis zu der reduzierten Bitzahl durch Vergleichen der signifikanten Stellenzahl der Daten mit der signifikanten Stellenzahl eines Grenzwerts zu erzielen.
Die Erfindung dient dazu, die Zunahme der Verzögerungszeit bei der Verarbeitung unter Verwendung eines vergrößerten Bitbereichs zu unterdrücken und zu reduzieren, im Gegensatz zu dem konventionellen Beispiel, bei dem die Verzögerungszeit mit zunehmendem Bitbereich ansteigt, weil die Vergleichsschaltung verwendet wird, welche einen Größenvergleich sequentiell auf bitweiser Basis von dem niedrigstwertigen Bit zu dem höchstwertigen Bit durchführt.
Quantitativer ausgedrückt ist in dem konventionellen Beispiel dann, wenn ein Größenvergleich sequentiell auf bitweiser Basis in der 16-Bit-Vergleichsschaltung durchgeführt wird, eine Verzögerungszeit in dem Ausmaß entsprechend 32 Toren (0-Bit Vergleichsabschnitt-Torzahl · 16 Bits in Fig. 3) erforderlich, bevor ein Vergleichsergebnis ausgegeben wird. In Übereinstimmung mit der Erfindung beispielsweise entspricht eine Verzögerungszeit einer Gesamtmenge von 17 Toren, die aus 9 Toren in der ersten Vergleichsschaltung 306 von 4-Bit-Eingangssignalen und 8 Toren in dem Prioritätscodierer 304 bestehen, wodurch somit die Erfindung die Verzögerungszeit auf etwa 1/2 des konventionellen Beispiels reduzieren kann.
In der konventionellen Vergleichsschaltung ist dann, wenn die 32-Bit-Vergleichsschaltung verwendet wird, die einen Größenvergleich sequentiell auf bitweiser Basis von dem niedrigstwertigen Bit zu dem höchstwertigen Bit durchführt, eine Verzögerungszeit in dem Ausmaß entsprechend 64 Bits erforderlich. Andererseits braucht in Übereinstimmung mit der Erfindung die erforderliche Verzögerungszeit nur einer Gesamtmenge von 21 Toren zu entsprechen, die aus 11 Toren in der 5-Bit-Vergleichsschaltung und 10 Toren in dem Prioritätscodierer bestehen, wodurch die Verzögerungszeit auf 1/3 der konventionellen Verzögerungszeit reduziert wird. Daher zeigt die Erfindung eine stärker bemerkenswerte Unterdrückungs- und Reduktionswirkung der Verzögerungszeit mit der Zunahme des Bitbereichs von Daten und erreicht eine große Verbesserung in der Verarbeitungsgeschwindigkeit eines schnellen Signalprozessors für den 16-Bit- oder den 32-Bit-Datenbereich.
Ferner werden erfindungsgemäß diejenigen Bits, die gleich oder kleiner als die Stellenzahl sind, die durch die 0-Masken-Stellenzahl für das Ausgangssignal des ersten Decodierers angegeben ist, auf "0" maskiert, so daß der Begrenzungsvorgang auch dann mit einer hohen Geschwindigkeit durchgeführt werden kann, wenn eine Realisierung von "0" für diejenigen Bits garantiert wird, die gleich oder kleiner als ein bestimmtes Bit in Bezug auf die Arithmetikoperationsschaltung sind.
Es ist ersichtlich, daß die Erfindung nicht auf die vorstehenden Ausführungsbeispiele beschränkt ist, sondern geändert und modifiziert werden kann, ohne den Rahmen und den Charakter der Erfindung zu verlassen. Beispielsweise kann sie dann, wenn die Arithmetikeinheit 301 nur ein positives Datum erzeugt und die folglich erzeugten Daten einem Begrenzungsvorgang mit einem bestimmten Bereich unterworfen werden müssen, derart angeordnet werden, daß der Vergleicher 307 das Ausgangssignal des Codierers 304 empfängt und die effektive Stellenzahl-Daten, die einen positiven unteren Grenzwert angeben, als die Daten 402 verwendet werden.

Claims

1. Begrenzerschaltung zum Begrenzen eines Werts eines Eingangsdatums auf einen ersten Grenzwert, wenn der Wert des Eingangsdatums den Grenzwert überschreitet, umfassend einen ersten Codierer (304), der auf das Eingangsdatum anspricht und ein erstes Datum erzeugt, das eine effektive Stellenzahl des Werts des Eingangsdatums angibt, wobei die effektive Stellenzahl einer Zahl signifikanter Bits oder Stellen, an welchen bedeutungsvolle Daten existieren, entspricht, eine erste Einrichtung zum Empfangen eines zweiten Datums (401), das eine effektive Stellenzahl des ersten Grenzwerts angibt, einen ersten Vergleicher (306), der das erste Datum mit dem zweiten Datum (401) vergleicht und ein erstes Vergleichsausgangssignal (403) erzeugt, einen ersten Decodierer (302), der das zweite Datum (401) decodiert und ein drittes Datum erzeugt, das den Grenzwert angibt, und einen Wähler (308), der das Eingangsdatum oder das dritte Datum in Antwort auf das erste Vergleichsausgangssignal (403) auswählt und ausgibt.

2. Begrenzerschaltung nach Anspruch 1, ferner umfassend eine zweite Einrichtung zum Empfangen eines vierten Datums (402), das eine effektive Stellenzahl eines zweiten Grenzwerts angibt, einen zweiten Vergleicher (307), der ein die effektive Stellenzahl des Werts des Eingangsdatums angebendes fünftes Datum mit dem vierten Datum vergleicht, um ein zweites Vergleichsausgangssignal (404) zu erzeugen, und einen zweiten Decodierer (303), der das vierte Datum decodiert und ein sechstes Datum erzeugt, das den zweiten Grenzwert angibt, wobei der Wähler (308) das Eingangsdatum, das dritte Datum oder das sechste Datum in Antwort auf das erste und das zweite Vergleichsausgangssignal (403, 404) auswählt.

3. Begrenzerschaltung nach Anspruch 2, bei der der erste Decodierer (304) das erste Datum erzeugt, wenn das Eingangsdatum einen positiven Wert hat, und die dritte Einrichtung einen zweiten Codierer (305) umfaßt, der das fünfte Datum erzeugt, wenn das Eingangsdatum einen negativen Wert hat.

4. Begrenzerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß sie zum Erzeugen eines Ausgangsdatums innerhalb eines Bereichs zwischen einem oberen Grenzwert und einem unteren Grenzwert dient, und daß:

der erste Codierer (304) ein erster Prioritätscodierer ist, der das die effektive Stellenzahl des Eingangsdatum angebende erste Datum ausgibt, wenn das Eingangsdatum einen positiven Wert hat;

der zweite Codierer (305) ein zweiter Prioritätscodierer ist, der das die effektive Stellenzahl des Eingangsdatums angebende zweite Datum ausgibt, wenn das Eingangsdatum einen negativen Wert hat;

der erste Vergleicher (306) das erste Datum mit dem die effektive Stellenzahl des oberen Grenzwerts angebenden dritten Datum vergleicht und ein erstes Steuersignal erzeugt;

der zweite Vergleicher (307) das zweite Datum (401) mit dem die effektive Stellenzahl des unteren Grenzwerts angebenden vierten Datum (402) vergleicht und ein zweites Steuersignal erzeugt;

der erste Decodierer (302) auf das dritte Datum anspricht und das den oberen Grenzwert angebende fünfte Datum erzeugt;

der zweite Decodierer (303) auf das vierte Datum (402) anspricht und das den unteren Grenzwert angebende sechste Datum erzeugt; und

der Wähler (308) das Eingangsdatum, das fünfte Datum oder das sechste Datum in Antwort auf das erste und das zweite Steuersignal auswählt und ausgibt.

5. Begrenzerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß sie zum Ausgeben von Daten innerhalb eines Bereichs zwischen einem oberen Grenzwert und einem unteren Grenzwert dient, und dadurch, daß

der erste Codierer (304) ein erster Prioritätscodierer ist, der das die effektive Stellenzahl von Eingangsdaten mit einem positiven Wert angebende erste Datum erzeugt;

der zweite Codierer (305) ein zweiter Prioritätscodierer ist, der das die effektive Stellenzahl von Eingangsdaten mit einem negativen Wert angebende zweite Datum (401) erzeugt;

ein erster Vergleicher (306) das erste Datum mit dem die effektive Stellenzahl des oberen Grenzwerts angebenden dritten Datum vergleicht;

ein zweiter Vergleicher (307) das zweite Datum (401) mit dem die effektive Stellenzahl des unteren Grenzwerts angebenden vierten Datum (402) vergleicht;

ein erster Decodierer (302) das den oberen Grenzwert angebende fünfte Datum in Antwort auf das dritte Datum erzeugt;

ein zweiter Decodierer (303) das den unteren Grenzwert angebende sechste Datum in Antwort auf das vierte Datum (402) erzeugt;

eine Maskierschaltung (309) das fünfte Datum und Maskendaten empfängt und ein siebtes Datum erzeugt, welches durch Maskieren eines durch die Maskendaten angegebenen Teils des fünften Datums abgeleitet wird; und

ein Wähler (308) das Eingangsdatum, das sechste Datum oder das siebte Datum in Antwort auf Ausgangssignale des ersten und des zweiten Vergleichers (306, 307) auswählt und ausgibt.