DE3835739C2

DE3835739C2 -

Info

Publication number: DE3835739C2
Application number: DE3835739A
Authority: DE
Inventors: Hiroyuki Kawai; Kazuya Itami Hyogo Jp Ishihara
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-01-21
Filing date: 1988-10-20
Publication date: 1991-08-08
Also published as: DE3835739A1; JPH01187630A; US4899127A

Description

Die Erfindung betrifft eine Größenvergleichsschaltung gemäß dem Oberbegriff von Anspruch 1.

Fig. 1 ist ein Blockdiagramm, welches ein Beispiel einer Größenvergleichsschaltung gemäß dem Stand der Technik nach "Principles of CMOS VLSI Design", Seite 333-335, von Neil H. E. Weste und Kameran Eshraghian zeigt.

In Fig. 1 sind durch die Bezugsziffern 53a, 53b, 53c, 53d und 53e jeweils Volladdierer bezeichnet, welche in einer Übertrag-Serienschaltung derart miteinander verbunden sind, daß ein Ausgang C₀ eines jeden Addierers mit einem Über trag-Eingang Ci der folgenden Stufe verbunden ist.

Des weiteren bezeichnen in Fig. 1 die Symbole A₃, A₂, A₁, A₀ und B₃, B₂, B₁, B₀ entsprechende Bits von Daten DA und DB einer natürlichen Binärzahl, deren MSB (hochwertigstes Bit) A₃ bzw. B₃ sind. Dann wird das LSB (niederwertigstes Bit) A₀ der Daten DA einem der Dateneingänge a₁ des ersten Volladdierers 53a eingegeben, und das LSB B₀ der Daten DB, welches mittels eines Inverters 52a invertiert wurde, wird dem anderen Dateneingang a₂ eingegeben.

Des weiteren werden die entsprechenden Bits A₁, A₂, A₃ und B₁, B₂, B₃ der beiden Daten DA und DB sequentiell den bei den Dateneingängen eines jeden der anderen Volladdierer 53b, 53c bzw. 53d eingegeben.

Zusätzlich wird eine Betriebsspannung, d. h. ein Binärcode "1" dem Übertrag-Eingang Ci des ersten Volladdierers 53a eingegeben, der erste Dateneingang a₁ des fünften Volladdie rers 53e wird geerdet, d. h., es wird ein Binärcode "0" ein gegeben, und die Betriebsspannung, d. h. der Binärcode "1" wird dem zweiten Dateneingang a₂ dieses fünften Volladdie rers eingegeben.

Des weiteren sind Ausgangssignale S₀, S₁, S₂, S₃ und S_s der entsprechenden Volladdierer 53a, 53b, 53c, 53d und 53e ent sprechende Bits eines addierten Ergebnissignals, wobei S_s ein Vorzeichen-Bit ist, welches "+" oder "-" darstellt.

Eine solche konventionelle Größenvergleichsschaltung wird wie folgt betrieben:

Um einen Größenvergleich zwischen natürlichen Binärzahlen zu machen, wird ein Vorzeichen-Bit jeder natürlichen Binär zahl hinzugefügt und eine Subtraktion wird auf der Basis der Zweierkomplement-Darstellung der Binärzahlen durchge führt, und es muß lediglich beurteilt werden, ob das Ergeb nis der Subtraktion positiv oder negativ ist. Desweiteren wird die Subtraktion der Binärzahlen in Zweierkomplement- Darstellung vom Volladdierer durch (A + + 1) gegeben, wobei A der Minuend und B der Subtrahend ist. Anzumerken ist, daß ein invertierter Wert von B ist, d. h., wenn B "1" ist, so ist "0", und wenn B "0" ist, so ist "1".

Fig. 1 stellt eine Schaltung zur Realisierung der vorste hend beschriebenen Verfahrensweise dar. Das Vorzeichen-Bit "0", welches der natürlichen Binärzahl DA (A₃ A₂ A₁ A₀) hinzugefügt werden muß, wird über einen "0"-Eingang dem ersten Dateneingang a₁ des fünften Volladdierers 53e einge geben, und die entsprechenden Bits B₀ bis B₃ der Daten DB werden mittels Invertern 52a bis 52d invertiert und werden als ₀ bis ₃ eingegeben. Auch wird das der natürlichen Binärzahl DB (B₃ B₂ B₁ B₀) hinzuzufügende Vorzeichen-Bit zu "1" invertiert und über einen "1"-Eingang dem zweiten Dateneingang a₂ des fünften Volladdierers 53e zugeführt.

Nachdem dem Übertrag-Eingang Ci des ersten Volladdierers 53a eine "1" eingegeben worden ist, wird die Subtraktion durchgeführt, indem die entsprechenden Bits A₃, A₂, A₁, A₀ und B₃, B₂, B₁, B₀ der natürlichen Bitzahlen DA und DB eingegeben werden, und hierdurch wird das Ergebnis als Bi närzahl (S_s S₃ S₂ S₁ S₀) in Zweierkomplement-Darstellung erhalten.

Zu diesem Zeitpunkt kann über das Vorzeichen-Bit S_s des fünften Volladdierers beurteilt werden, welche natürliche Bitzahl größer ist.

Das heißt:
wenn S_s = "0", DA(A₃ A₂ A₁ A₀)≧DB(B₃ B₂ B₁ B₀), und
wenn S_s = "1", DA(A₃ A₂ A₁ A₀)<DB(B₃ B₂ B₁ B₀).

Dementsprechend kann der Größenvergleich zwischen zwei na türlichen Binärzahlen in der in Fig. 1 dargestellten Schal tung durchgeführt werden.

In der oben beschriebenen, bekannten Größenvergleichsschaltung ist eine große Anzahl von Volladdierern erforderlich, wodurch ein komplizierter und umfangreicher Aufbau der Schaltung bedingt wird. Außerdem ist die Verarbeitungszeit relativ groß, da sämtliche Datenbits einer Verarbeitung unterzogen werden müssen, um das Ergebnis zu erhalten. Mit zunehmender Anzahl der Datenbits steigt demnach ungünstigerweise auch die Verarbeitungszeit an.

In der Schrift F. Dokter, J. Steinhauer: Digitale Elektronik in der Meßtechnik und Datenverarbeitung Band II, Philips Fachbücher, 1970, Seite 210 bis 214 wird eine Größenvergleichsschaltung beschrieben, die n Ein-Bit-Beurteilungseinrichtungen in Reihenfolge aufweist, denen jeweils das nte Bit eines ersten Binärwortes und das nte Bit eines zweiten Binärwortes, die verglichen werden sollen, zugeführt werden, um einen Vergleich bezüglich der jeweils zugeordneten Bitstelle durchzuführen. Die Vergleichsergebnisse werden dann einer Beurteilungseinrichtung bestehend aus zwei Oder-Gattern zugeführt, die daraus ein Größer-Ergebnis bzw. ein Kleiner-Ergebnis des Größenvergleichs erzeugen. Damit sind im wesentlichen die Merkmale des Oberbegriffs von Anspruch 1 aus der besagten Schrift bekannt. Die bekannte Schaltung hat aber den Nachteil, daß zumindest drei unterschiedlich konfigurierte Ein-Bit-Beurteilungseinrichtungen, nämlich für das höchstwertigste Bit, das niederwertigste Bit und die dazwischenliegenden Bits, notwendig sind, um eine Größenvergleichsschaltung für eine beliebige Bitanzahl zu bilden. Die bekannte Schaltung ist nicht dazu geeignet, direkt ein Gleichheitssignal bei Gleichheit der beiden Binärwörter zu liefern.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine schnellarbeitende Größenvergleichsschaltung anzugeben, die aufwandsparend auf eine beliebige Bitanzahl hin ausgelegt werden kann und die unmittelbar ein Signal bei Gleichheit der zu vergleichenden Binärwörter abgibt.

Diese Aufgabe wird erfindungsgemäß durch die Größenvergleichsschaltung nach Anspruch 1 gelöst.

Demnach werden bei der erfindungsgemäßen Schaltung die einander entsprechenden Bits von der MSB-Seite zweier zu verarbeitender Binärzahlen her nacheinander in einer Ein-Bit- Beurteilungseinrichtung verglichen. Wenn aufgrund des Ergebnisses dieses Vergleichs festgestellt wird, daß eines der Bits größer als das andere ist, wird diejenige Binärzahl, welche dieses Bit aufweist, als größere Binärzahl eingestuft. Bei der erfindungsgemäßen Größenvergleichsschaltung wird jedes Bit von der MSB-Seite her, also von der Seite des hochwertigsten Bits her, verglichen, wodurch das gewünschte Vergleichsergebnis sehr schnell bzw. sofort gefunden wird, sobald sich zwei Werte von einander entsprechenden Bits voneinander unterscheiden. Durch den kaskadenartigen Aufbau der erfindungsgemäßen Schaltung kann diese einfach für eine beliebige Anzahl von Bits aufwandsparend ausgelegt werden.

Vorteilhafte Weiterbildungen der Erfindung sind den Unteransprüchen zu entnehmen.

Nachfolgend werden mehrere Ausführungsbeispiele der Erfindung anhand der Zeichnung näher beschrieben werden. In der Zeichnung zeigt

Fig. 1 ein Blockdiagramm, welches den Stand der Technik zeigt,

Fig. 2 ein Schaltungsdiagramm, welches die Anordnung einer erfindungsgemäßen Größenvergleichsschaltung zeigt,

Fig. 3 eine Wahrheitstabelle, welche ein Arbeitsprinzip einer Ein-Bit-Beurteilungseinrichtung der erfindungsgemäßen Größenvergleichsschaltung zeigt, und

Fig. 4 ein Blockdiagramm, welches ein Beispiel einer weite ren Ausbildung einer erfindungsgemäßen Größenvergleichs schaltung zeigt.

Zur Erleichterung der Erläuterung wird bei den folgenden Ausführungsbeispielen davon ausgegangen, daß die zu verar beitenden Daten jeweils drei Bits aufweisen, und insbeson dere wird davon ausgegangen, daß erste zu verarbeitende Binärdaten bzw. eine erste Binärzahl DA (A₂ A₁ A₀) und zweite zu verarbeitende Binärdaten bzw. eine zweite Binär zahl DB (B₂ B₁ B₀) ist.

In Fig. 2 bezeichnen die Bezugsziffern 200a, 200b und 200c jeweils eine Ein-Bit-Beurteilungseinrichtung. Die jeweili gen Ein-Bit-Beurteilungseinrichtungen 200a, 200b und 200c weisen jeweils im wesentlichen die gleiche Konfiguration auf, wie sie im folgenden beschrieben wird.

Die Ein-Bit-Beurteilungseinrichtung 200 ist mit einem er sten und einem zweiten Dateneingangsanschluß Ai und Bi, einem ersten und einem zweiten externen Eingangsanschluß Ci₁ und Ci₂ und einem ersten und einem zweiten externen Ausgangsanschluß Co₁ und Co₂ versehen.

Die ersten und die zweiten Dateneingangsanschlüsse Ai und Bi sind mit einer ersten Vergleichseinrichtung 10 bzw. einer zweiten Vergleichseinrichtung 20 verbunden.

Die beiden Vergleichseinrichtungen 10 und 20 weisen grund sätzlich die gleiche Konfiguration auf, und die erste Ver gleichseinrichtung 10 umfaßt einen Inverter 11, ein Trans fer-Gate 12, einen N-Kanal-Transistor 13, und die zweite Vergleichseinrichtung 20 umfaßt einen Inver ter 21, ein Transfer-Gate 22, einen N-Kanal-Transistor 23.

In der ersten Vergleichseinrichtung 10 ist der erste Daten eingangsanschluß Ai mit dem Eingang des Transfer-Gates 12 verbunden und der zweite Dateneingangsanschluß Bi ist mit der Gate-Elektrode des N-Kanal-Transistors des Transfer-Ga tes 12 über den Inverter 11 verbunden und ist direkt mit der Gate-Elektrode des P-Kanal-Transistors des Transfer-Ga tes 12 verbunden und ist weiterhin mit der Gate-Elektrode des N-Kanal-Transistors 13 verbunden. Der Ausgang des Trans fer-Gates 12 und die Drain-Elektrode des N-Kanal-Transi stors 13 werden einer ersten Vergleichsergebnis-Ausgangsein richtung 15 zugeführt, und die Source-Elektrode des N-Kanal- Transistors 13 ist geerdet.

Andererseits ist in der zweiten Vergleichseinrichtung 20 der zweite Dateneingangsanschluß Bi mit dem Eingang des Transfer-Gates 22 verbunden, und der erste Dateneingangs anschluß Ai ist über den Inverter 21 mit der Gate-Elektrode des N-Kanal-Transistors des Transfer-Gates 22 verbunden und ist direkt mit der Gate-Elektrode des P-Kanal-Transi stors des Transfer-Gates 22 verbunden und ist weiterhin mit der Gate-Elektrode des N-Kanal-Transistors 23 verbunden. Des weiteren ist der Ausgang des Transfer-Gates 22 und die Drain-Elektrode des N-Kanal-Transistors 23 mit einer zwei ten Vergleichsergebnis-Ausgangseinrichtung 25 verbunden und die Source-Elektrode des N-Kanal-Transistors 23 ist geerdet.

Die erste Vergleichsergebnis-Ausgangseinrichtung (Vergleichsergebnis-Ausgabeeinrichtung) 15 und die zweite Vergleichsergebnis-Ausgangseinrichtung (Vergleichsergebnis-Ausgabeeinrichtung) 25 sind ebenfalls jeweils im wesentlichen gleich ausgebildet und umfassen jeweils Inverter 16 und 26, Transfer-Gates 17 und 27, P-Kanal-Transistoren 18 und 28.

Im einzelnen wird in der ersten Vergleichsergebnis-Ausgangs einrichtung 15 das Ausgangssignal der ersten Vergleichsein richtung 10 dem Eingang des Transfer-Gates 17 zugeführt und der externe Eingangsanschluß Ci₁ ist mit der Gate-Elek trode des N-Kanal-Transistors dieses Transfer-Gates 17 über den Inverter 16 verbunden und ist direkt mit der Gate-Elek trode des P-Kanal-Transistors des Transfer-Gates 17 verbun den. Der Ausgang dieses Transfer-Gates 17 ist mit dem er sten externen Ausgangsanschluß Co₁ verbunden. Des weiteren wird das Ausgangssignal des Inverters 16 der Gate-Elektrode des P-Kanal-Transistors 18 zugeführt. Sodann ist die Source-Elektrode des P-Kanal-Transistors 18 an das Betriebs spannungspotential gelegt und die Drain-Elektrode hiervon ist mit dem ersten externen Ausgangsanschluß Co₁ verbunden.

Andererseits wird in der zweiten Vergleichsergebnis-Aus gangseinrichtung 25 das Ausgangssignal der zweiten Ver gleichseinrichtung 20 dem Eingang des Transfer-Gates 27 zugeführt und der zweite externe Eingangsanschluß Ci₂ ist mit der Gate-Elektrode des N-Kanal-Transistors dieses Trans fer-Gates 27 über den Inverter 26 verbunden und ist direkt mit der Gate-Elektrode des P-Kanal-Transistors des Trans fer-Gates 27 verbunden. Der Ausgang dieses Transfer-Gates 27 ist mit dem zweiten externen Ausgangsanschluß Co₂ verbun den. Des weiteren wird der Ausgang des Inverters 26 der Ga te-Elektrode des P-Kanal-Transistors 28 zugeführt. Sodann ist die Source-Elektrode des P-Kanal-Transistors 28 an das Betriebsspannungspotential gelegt und die Drain-Elektrode hiervon ist mit dem zweiten externen Ausgangsanschluß Co₂ verbunden.

Wie in Fig. 2 gezeigt, sind die Ein-Bit-Beurteilungseinrich tungen 200, welche den vorbeschriebenen Aufbau aufweisen und die in einer Anzahl vorgesehen sind, die der Anzahl der Bits der zu verarbeitenden Binärdaten entspricht, kas kadenförmig miteinander verbunden, d. h., bei diesem Ausfüh rungsbeispiel sind drei Stück, nämlich die erste Ein-Bit-Be urteilungseinrichtung 200a bis dritte Ein-Bit-Beurteilungs einrichtung 200c sequentiell miteinander in einer solchen Weise miteinander verbunden, daß der erste externe Ausgangs anschluß Co₁ der ersten Ein-Bit-Beurteilungseinrichtung 200a mit einem Eingang eines ersten ODER-Gatters 201 und dem ersten externen Eingangsanschluß Ci₁ der zweiten Ein- Bit-Beurteilungseinrichtung 200b der folgenden Stufe verbun den ist, und daß der zweite Ausgangsanschluß Co₂ mit einem Eingang eines zweiten ODER-Gatters 202 und dem zweiten ex ternen Eingangsanschluß Ci₂ der zweiten Ein-Bit-Beurtei lungseinrichtung 200b der folgenden Stufe verbunden ist. Weiterhin ist der erste externe Ausgangsanschluß Co₁ der zweiten Ein-Bit-Beurteilungseinrichtung 200b mit einem wei teren Eingang des ersten ODER-Gatters 201 und dem ersten externen Eingangsanschluß Ci₁ der dritten Ein-Bit-Beurtei lungseinrichtung 200c der folgenden Stufe verbunden, und der zweite Ausgangsanschluß Co₂ ist mit einem weiteren Ein gang des zweiten ODER-Gatters 202 und dem zweiten externen Eingangsanschluß Ci₂ der dritten Ein-Bit-Beurteilungsein richtung 200c der folgenden Stufe verbunden.

Es ist anzumerken, daß das Erdpotential, d. h. der feste Wert "0" der Binärzahl sowohl dem ersten als auch dem zwei ten externen Eingangsanschluß Ci₁ bzw. Ci₂ eingegeben wird, und die externen Ausgangsanschlüsse Co₁ und Co₂ der Ein-Bit- Beurteilungseinrichtung 200c der letzten Stufe werden nur den ODER-Gattern 201 bzw. 202 zugeführt.

Dem ersten Dateneingangsanschluß Ai einer jeden der Ein-Bit- Beurteilungseinrichtungen 200a und 200c werden jedes der Bits (A₂ A₁ A₀) der ersten Binärdaten DA in dieser Reihen folge eingegeben und einem jeden zweiten Dateneingangsan schluß Bi werden sämtliche Bits der zweiten Binärdaten DB (B₂ B₁ B₀) in dieser Reihenfolge eingegeben.

In Fig. 2 bezeichnet die Bezugsziffer 300 eine Beurteilungs einrichtung, und sie umfaßt die oben erwähnten ODER-Gatter 201 und 202, zwei UND-Gatter 203 und 204, zwei Inverter 206 und 207, ein NOR-Gatter 208, wobei die Gatter 203, 204, 208 und die Inverter 206, 207 eine Beurteilungssignal-Ausgabeeinrichtung bilden.

Im einzelnen wird das Ausgangssignal des ersten ODER-Gat ters 201 dem einen Eingang des ersten UND-Gatters 203 mit drei Eingängen zugeführt, und das Ausgangssignal des zwei ten ODER-Gatters 202 wird einem Eingang des zweiten UND-Gat ters 204 mit drei Eingängen zugeführt.

Das Ausgangssignal des ersten UND-Gatters 203 wird als er stes Beurteilungssignal J₁ der Beurteilungseinrichtung 300 abgegeben und wird auch einem Eingang des UND-Gatters 204 über den Inverter 207 zugeführt, und das Ausgangssignal des zweiten UND-Gatters 204 wird als ein zweites Beurtei lungssignal J₂ der Beurteilungseinrichtung 300 ausgegeben und wird auch dem ersten UND-Gatter 203 über den Inverter 206 eingegeben. Sodann wird dem letzten Eingang eines jeden UND-Gatters 203 und 204 das low-aktive Rücksetzsignal eingegeben.

Die Ausgangssignale der beiden UND-Gatter 203 und 204 werden dem NOR-Gatter 208 zugeführt und das Ausgangssignal dieses NOR-Gatters 208 wird das dritte Beurteilungssignal J₃ der Beurteilungseinrichtung 300.

Im folgenden wird die Betriebsweise der im vorstehenden beschriebenen erfindungsgemäßen Größenvergleichsschaltung beschrieben.

Die Beziehungen zwischen Werten der beiden Dateneingangs anschlüsse Ai und Bi und den beiden externen Eingangsan schlüssen Ci₁ und Ci₂ und die Werte des Ausgangsanschlusses Co folgen den in Fig. 3 dargestellten Wahrheitstabellen.

Zuerst wird beim Durchführen eines Vergleichs zwischen den beiden Binärdaten DA (A₂ A₁ A₀) und DB (B₂ B₁ B₀) das low- aktive Rücksetzsignal den beiden UND-Gattern 203 und 204 zugeführt und die Ausgänge der beiden UND-Gatter 201 und 202 werden auf "0" gesetzt. Hierdurch gehen die ersten und zweiten Beurteilungssignale J₁ und J₂ auf "0" und das dritte Beurteilungssignal J₃ geht auf "1", das dritte Be urteilungssignal J₃ wird jedoch erst nach Beendigung der Verarbeitung sämtlicher Bits wirksam gemacht.

In der Ein-Bit-Beurteilungseinrichtung 200a der ersten Stu fe werden die MSB A₂ und B₂ der beiden Daten DA und DB dem ersten Dateneingangsanschluß Ai bzw. dem zweiten Datenein gangsanschluß Bi eingegeben und der feste Wert "0" wird sowohl dem ersten als auch dem zweiten externen Eingangs anschluß Ci₁ und Ci₂ eingegeben.

Aus Fig. 3 ergibt sich dementsprechend, daß, wenn A₂ = "1" und B₂ = "0", in anderen Worten, wenn die Daten DA größer sind als die Daten DB, der erste externe Ausgangsanschluß Co₁ der Ein-Bit-Beurteilungseinrichtung 200a der ersten Stufe auf "1" geht, und daher geht der Ausgang des ersten ODER-Gatters 201 unmittelbar auf "1". Hierdurch geht das erste Beurteilungssignal J₃ ebenfalls auf "1".

Wenn andererseits A₂ = "0" und B₂ = "1", in anderen Worten, wenn die Daten DB größer sind als die Daten DA, so geht der zweite externe Ausgangsanschluß Co₂ der Ein-Bit-Beurtei lungseinrichtung 200a der ersten Stufe auf "1" und daher geht der Ausgang des zweiten ODER-Gatters 202 unmittelbar auf "1". Hierdurch geht das Beurteilungssignal J₂ ebenfalls auf "1".

Dies bedeutet, daß beim vorstehend beschriebenen Beispiel lediglich durch Vergleich der MSB der beiden Daten DA und DB beurteilt werden kann, ob die Daten DA oder die Daten DB größer sind.

Im Falle, daß A₂ = B₂, d. h. A₂ = "1" und B₂ = "1" oder A₂ = "0" und B₂ = "0", so gehen beide externen Ausgangsanschlüsse Co₁ und Co₂ der ersten Ein-Bit-Beurteilungseinrichtung 200a der ersten Stufe auf "0". In diesem Fall behalten beide Beurteilungssignale J₁ und J₂ den Wert "0" bei. Desweiteren werden beide externen Eingangsanschlüsse Ci₁ und Ci₂ der Ein-Bit-Beurteilungseinrichtung 200b der zweiten Stufe "0" und daher werden die Werte der beiden externen Ausgangsan schlüsse Co₁ und Co₂ der zweiten Ein-Bit-Beurteilungsein richtung 200b entsprechend den Werten bestimmt, das heißt, es wird die Größenbestimmung zwischen den Bits A₁ und B₁ der beiden Daten DA und DB bestimmt.

Die Werte der beiden externen Ausgangsanschlüsse Co₁ und Co₂ dieser zweiten Ein-Bit-Beurteilungseinrichtung 200b werden in praktisch der gleichen Weise bestimmt wie im Fal le der oben erwähnten Ein-Bit-Vergleichsschaltung der er sten Stufe, und wenn daher A₁ = "1" und B₁ = "0", so ändert sich das erste Beurteilungssignal J₁ in "1" und wenn umge kehrt A₁ = "0" und B₁ = "1", so ändert sich das zweite Beur teilungssignal J₂ in "1".

In anderen Worten kann im Fall, daß die MSB beider Daten gleich sind, anhand des Vergleichs zwischen den Bits einer niedrigeren Stufe (der nächst niedrigeren Stufe) beurteilt werden, ob die Daten DA oder die Daten DB größer sind.

Im Fall, daß das Vergleichsergebnis der Ein-Bit-Beurtei lungseinrichtung 200b dieser zweiten Stufe gleich ist, das heißt, daß die Bits A₁ und B₁ beide "1" oder "0" sind, so gehen beide externe Ausgänge der Ein-Bit-Beurteilungsein richtung 200b der zweiten Stufe auf "0" und daher wird eines der beiden Beurteilungssignale J₁, J₂ "1", entspre chend dem Vergleichsergebnis der Ein-Bit-Beurteilungsein richtung 200c der dritten Stufe (entsprechend der in Zusam menhang mit den vorherigen Stufen beschriebenen Arbeitswei se). Im Falle, daß die Vergleichsergebnisse aller Bits durch weg gleich sind, so sind Daten DA und DB gleich und daher bleiben die Ausgänge der beiden UND-Gatter 201 und 202, in anderen Worten, die Beurteilungssignale J₁ und J₂ "0" und lediglich das Ausgangssignal des NOR-Gatters 208, dem diese zugeführt werden, das heißt, das dritte Beurteilungs signal J₃ wird "1".

Im Falle, daß einer der externen Ausgangsanschlüsse Co₁ und Co₂ jeder der Ein-Bit-Beurteilungseinrichtungen 200 auf "1" geht, so geht der externe Ausgangsanschluß Co₁ oder Co₂ einer jeden folgenden Ein-Bit-Beurteilungseinrichtung 200 jeweils auf "1".

Wie oben beschrieben ergibt sich folgendes:

1. wenn DA<DB, so ändert sich das erste Beurteilungssig nal J₁ in "1",
2. wenn DA<DB, so ändert sich das zweite Beurteilungs signal J₂ in "1", und
3. wenn DA = DB, so bleibt das dritte Beurteilungssignal J₃ auf "1".

Bei der erfindungsgemäßen Größenvergleichsschaltung werden somit die entsprechenden Bits der zu vergleichenden beiden Daten DA und DB sequentiell von der MSB-Seite her vergli chen und sobald entweder das erste Beurteilungssignal J₁ oder das zweite Beurteilungssignal J₂ auf "1" geht, ist das Ergebnis des Größenvergleichs unmittelbar gefunden.

Beim vorstehend beschriebenen Ausführungsbeispiel werden Transfer-Gates 12, 17, 22 und 27, bei denen ein P-Kanal- Transistor mit einem N-Kanal-Transistor kombiniert ist, verwendet, es kann jedoch auch eine Anordnung verwendet werden, bei der Transistoren eines einzigen Typs vorgesehen sind. Die Beurteilungseinrichtung 300 umfaßt ODER-Gatter 201 und 202, UND-Gatter 203 und 204, Inverter 206 und 207, das NOR-Gatter 208 und dergleichen, es ist jedoch auf eine solche Konfiguration nicht beschränkt.

Beim vorstehenden Ausführungsbeispiel kann nur ein Ver gleich zwischen natürlichen Binärzahlen durchgeführt wer den. Wie aus dem Blockdiagramm gemäß Fig. 4, welches ein weiteres Beispiel der vorliegenden Erfindung darstellt, ersichtlich ist, kann jedoch eine Ein-Bit-Beurteilungsein richtung 200s, welche den gleichen Aufbau hat wie jede Ein- Bit-Beurteilungseinrichtung 200, hinzugefügt werden, und aufgrund dieser Ein-Bit-Beurteilungseinrichtung 200s kann ein Vergleich zwischen den Vorzeichenbits der beiden Binär daten DA und DB durchgeführt werden, und hierdurch kann der Vergleich zwischen den absoluten Binärzahlen der Zweier komplement-Darstellung mit Vorzeichen durchgeführt werden.

Im Falle der Konfiguration gemäß Fig. 4 muß in der Beurtei lungseinrichtung 300 nur eine Umschalteinrichtung in der Weise hinzugefügt werden, daß entsprechend den Werten der beiden externen Ausgangsanschlüsse Co₁ und Co₂ der Ein-Bit- Beurteilungseinrichtung 200s zur Beurteilung des Vorzei chens dann, wenn das erste Beurteilungssignal J₁ = "1", DA<DB gehalten wird, und wenn das zweite Beurteilungssig nal J₂ = "1", DB<DA gehalten wird, oder umgekehrt, wenn das erste Beurteilungssignal J₁ = "1", DB<DA gehalten wird, und wenn das zweite Beurteilungssignal J₂ = "1", DA<DB gehalten wird.

Bei allen vorstehend beschriebenen Ausführungsbeispielen wird die Anzahl der Bits der zu bearbeitenden Daten mit drei angenommen, dies erfolgte jedoch ausschließlich zum Zwecke der einfachen Erläuterung, es ist jedoch klar, daß jedwede Datenbitzahl genommen werden kann und jedwede Bit zahl kann in einer Konfiguration bearbeitet werden, in der Ein-Bit-Beurteilungseinrichtungen der entsprechenden Anzahl einfach kaskadenförmig miteinander verbunden sind.

Wie sich aus dem vorstehenden ergibt, werden bei der erfin dungsgemäßen Größenvergleichsschaltung die entsprechenden Bits sequentiell von der MSB-Seite her verglichen und hier durch wird das Ergebnis des Größenvergleichs zwischen den beiden Daten (lediglich mit einer gewissen Schaltungsverzö gerung) unmittelbar zu dem Zeitpunkt erhalten, wenn nachge wiesen wird, daß die Werte entsprechender Bits der beiden Daten unterschiedlich sind, ohne daß sämtliche Bits verar beitet werden müssen. Auch kann die Schaltungskonfiguration im Vergleich mit konventionellen Vorrichtungen, welche Voll addierer in großer Zahl verwenden, vereinfacht und minia turisiert werden.

Claims

1. Größenvergleichsschaltung zum Vergleichen der Größe erster n-Bit-Binärdaten (DA) und zweiter n-Bit-Binärdaten, (DB), die aufweist:

a) n-Ein-Bit-Beurteilungseinrichtungen (200a, 200b, 200c),
- - von denen einer jeden jeweils ein Bit (A₂, A₁ oder A₀) der ersten Binärdaten (DA) als erste Daten und ein entsprechendes Bit (B₂, B₁ oder B₀) der zweiten Binärdaten (DB) als zweite Daten eingegeben werden,
- - die jeweils eine erste Vergleichseinrichtung (10) aufweisen, die das Signal "1" im Fall abgibt, daß die ersten Daten "1" und die zweiten Daten "0" sind, und die in den anderen Fällen das Signal "0" ausgibt,
- - die jeweils eine zweite Vergleichseinrichtung (20) aufweisen, die das Signal "1" im Fall abgibt, daß die zweiten Daten "1" und die ersten Daten "0" sind, und die in den anderen Fällen das Signal "0" ausgibt,
- - die jeweils ein erstes Ausgangssignal (Co₁) und jeweils ein zweites Ausgangssignal (Co₂) ausgeben, und
- - die hintereinanderfolgend gemäß der abnehmenden Wertigkeit der Bits der ersten Binärdaten (DA) und der zweiten Binärdaten (DB) angeordnet sind, und
b) eine Beurteilungseinrichtung (300) mit einer Beurteilungssignal-Ausgabeeinrichtung (203, 204, 206, 207, 208), welche ein erstes Beurteilungssignal (J₁) als Ergebnis der Beurteilung, daß die ersten Binärdaten (DA) größer sind als die zweiten Binärdaten (DB), abgibt und welche ein zweites Beurteilungssignal (J₂) als Ergebnis der Beurteilung, daß die zweiten Binärdaten (DB) größer sind als die ersten Binärdaten (DA), abgibt,

dadurch gekennzeichnet,
daß jeder der n Ein-Bit-Beurteilungseinrichtungen (200a, 200b, 200c) neben den ersten Daten und zweiten Daten ein erstes Eingangssignal und ein zweites Eingangssignal eingegeben werden,
daß der Ein-Bit-Beurteilungseinrichtung (200a), der die Bits mit der höchsten Wertigkeit zugeordnet sind, "0" als erstes Eingangssignal (C₁₁) und als zweites Eingangssignal (C₁₂) zugeführt ist und daß den nachfolgenden Ein-Bit- Beurteilungseinrichtungen (200b, 200c) jeweils das erste Ausgangssignal und das zweite Ausgangssignal der jeweils vorhergehenden höherwertigen Ein-Bit-Beurteilungseinrichtung als erstes Eingangssignal bzw. als zweites Eingangssignal zugeführt werden,
daß jede der zueinander gleichen n Ein-Bit- Beurteilungseinrichtungen (200a, 200b, 200c) aufweist:
eine erste Vergleichsergebnis-Ausgabeeinrichtung (15), die als erstes Ausgangssignal das Signal der ersten Vergleichseinrichtung (10) ausgibt, wenn das erste Eingangssignal "0" ist, und die als erstes Ausgangssignal "1" ausgibt, wenn das erste Eingangssignal "1" ist, und
eine zweite Vergleichsergebnis-Ausgabeeinrichtung (25), die als zweites Ausgangssignal das Signal der zweiten Vergleichseinrichtung (20) ausgibt, wenn das zweite Eingangssignal "0" ist, und die als zweites Ausgangssignal "1" ausgibt, wenn das zweite Eingangssignal "1" ist,
daß die Beurteilungseinrichtung (300) aufweist:
ein erstes Gatter (201), das als erstes Gatterausgangssignal "1" abgibt, wenn irgendeines der ersten Ausgangssignale "1" ist,
ein zweites Gatter (202), das als zweites Gatterausgangssignal "1" abgibt, wenn irgendeines der zweiten Ausgangssignale "1" ist, und
daß die Beurteilungssignal-Ausgabeeinrichtung (203, 204, 206, 207, 208) das erste Beurteilungssignal (J₁) ausgibt, wenn ihr beide Gatterausgangssignale eingegeben werden und nur das erste Gatterausgangssignal "1" ist, und das zweite Beurteilungssignal (J₂) ausgibt, wenn ihr beide Gatterausgangssignale eingegeben werden und nur das zweite Gatterausgangssignal "1" ist, und daß die Beurteilungssignal-Ausgabeeinrichtung ein drittes Beurteilungssignal (J₃) als Ergebnis der Beurteilung ausgibt, daß die beiden Binärdaten (DA, DB) gleich sind, wenn beide Gatterausgangssignale "0" sind.

2. Größenvergleichsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Vergleichseinrichtung (10) und die zweite Vergleichseinrichtung (20) jeweils ein Transfer- Gate (12; 22) aufweist, welches aus einem P-Kanal-Transistor und einem N-Ka nal-Transistor besteht, deren Source-Elektroden mitein ander verbunden sind und deren Drain-Elektroden eben falls jeweils miteinander verbunden sind.

3. Größenvergleichsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß einer der n Ein-Bit-Beurteilungseinrichtungen (200s) ein Vorzeichen-Bit (As) der ersten n-Bit-Binärdaten (DA) als erste Daten und ein Vorzeichen-Bit (Bs) der zweiten n-Bit-Binärdaten (DB) als zweite Daten eingegeben werden.