DE3835739A1 - Groessenvergleichsschaltung - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltung zum Durchfüh­ ren eines Vergleichs zwischen den Größen zweier numerischer Daten in einem Mikroprozessor oder dergleichen, und insbe­ sondere bezieht sich die Erfindung auf eine Größenver­ gleichsschaltung, welche in der Lage ist, das Vergleichsre­ sultat im Vergleich mit den konventionellen Schaltungen in einer kürzeren Verarbeitungszeit zu finden.

Fig. 1 ist ein Blockdiagramm, welches ein Beispiel einer Größenvergleichsschaltung gemäß dem Stand der Technik nach "Principles of CMOS VLSI Design", Seite 333-335, von Neil H. E. Weste und Kameran Eshraghian zeigt.

In Fig. 1 sind durch die Bezugsziffern 53 a, 53 b, 53 c, 53 d und 53 e jeweils Volladdierer bezeichnet, welche in einer Übertrag-Serienschaltung derart miteinander verbunden sind, daß ein Ausgang C ₀ eines jeden Addierers mit einem Über­ trag-Eingang Ci der folgenden Stufe verbunden ist.

Desweiteren bezeichnen in Fig. 1 die Symbole A ₃, A ₂, A ₁, A ₀ und B ₃, B ₂, B ₁, B ₀ entsprechende Bits von Daten DA und DB einer natürlichen Binärzahl, deren MSB (hochwertigstes Bit) A ₃ bzw. B ₃ sind. Dann wird das LSB (niederwertigstes Bit) A ₀ der Daten DA einem der Dateneingänge a ₁ des ersten Volladdierers 53 a eingegeben, und das LSB B ₀ der Daten DB, welches mittels eines Inverters 52 a invertiert wurde, wird dem anderen Dateneingang a ₂ eingegeben.

Desweiteren werden die entsprechenden Bits A ₁, A ₂, A ₃ und B ₁, B ₂, B ₃ der beiden Daten DA und DB sequentiell den bei­ den Dateneingängen eines jeden der anderen Volladdierer 53 b, 53 c bzw. 53 d eingegeben.

Zusätzlich wird eine Betriebsspannung, d. h. ein Binärcode "1" dem Übertrag-Eingang Ci des ersten Volladdierers 53 a eingegeben, der erste Dateneingang a ₁ des fünften Volladdie­ rers 53 e wird geerdet, d. h., es wird ein Binärcode "0" ein­ gegeben, und die Betriebsspannung, d. h. der Binärcode "1" wird dem zweiten Dateneingang a ₂ dieses fünften Volladdie­ rers eingegeben.

Desweiteren sind Ausgangssignale S ₀, S ₁, S ₂, S ₃ und S _s der entsprechenden Volladdierer 53 a, 53 b, 53 c, 53 d und 53 e ent­ sprechende Bits eines addierten Ergebnissignals, wobei S _s ein Vorzeichen-Bit ist, welches "+" oder "-" darstellt.

Eine solche konventionelle Größenvergleichsschaltung wird wie folgt betrieben:

Um einen Größenvergleich zwischen natürlichen Binärzahlen zu machen, wird ein Vorzeichen-Bit jeder natürlichen Binär­ zahl hinzugefügt und eine Subtraktion wird auf der Basis der Zweierkomplement-Darstellung der Binärzahlen durchge­ führt, und es muß lediglich beurteilt werden, ob das Ergeb­ nis der Subtraktion positiv oder negativ ist. Desweiteren wird die Subtraktion der Binärzahlen in Zweierkomplement- Darstellung vom Volladdierer durch (A + + 1) gegeben, wobei A der Minuend und B der Subtrahend ist. Anzumerken ist, daß ein invertierter Wert von B ist, d. h., wenn B "1" ist, so ist "0", und wenn B "0" ist, so ist "1".

Fig. 1 stellt eine Schaltung zur Realisierung der vorste­ hend beschriebenen Verfahrensweise dar. Das Vorzeichen-Bit "0", welches der natürlichen Binärzahl DA (A ₃ A ₂ A ₁ A ₀) hinzugefügt werden muß, wird über einen "0"-Eingang dem ersten Dateneingang a ₁ des fünften Volladdierers 53 e einge­ geben, und die entsprechenden Bits B ₀ bis B ₃ der Daten DB werden mittels Invertern 52 a bis 52 d invertiert und werden als ₀ bis ₃ eingegeben. Auch wird das der natürlichen Binärzahl DB (B ₃ B ₂ B ₁ B ₀) hinzuzufügende Vorzeichen-Bit zu "1" invertiert und über einen "1"-Eingang dem zweiten Dateneingang a ₂ des fünften Volladdierers 53 e zugeführt.

Nachdem dem Übertrag-Eingang Ci des ersten Volladdierers 53 a eine "1" eingegeben worden ist, wird die Subtraktion durchgeführt, indem die entsprechenden Bits A ₃, A ₂, A ₁, A ₀ und B ₃, B ₂, B ₁, B ₀ der natürlichen Bitzahlen DA und DB eingegeben werden, und hierdurch wird das Ergebnis als Bi­ närzahl (S _s S ₃ S ₂ S ₁ S ₀) in Zweierkomplement-Darstellung erhalten.

Zu diesem Zeitpunkt kann über das Vorzeichen-Bit S _s des fünften Volladdierers beurteilt werden, welche natürliche Bitzahl größer ist.

Das heißt:
wenn S _s = "0", DA(A ₃ A ₂ A ₁ A ₀)≧DBk(B ₃ B ₂ B ₁ B ₀), und
wenn S _s = "1", DA(A ₃ A ₂ A ₁ A ₀)<DB(B ₃ B ₂ B ₁ B ₀).

Dementsprechend kann der Größenvergleich zwischen zwei na­ türlichen Binärzahlen in der in Fig. 1 dargestellten Schal­ tung durchgeführt werden.

In der oben beschriebenen konventionellen Größenvergleichs­ schaltung ist eine große Anzahl von Volladdierern erforder­ lich, und es besteht daher der Nachteil, daß eine solche Schaltung kompliziert ist und die Schaltung groß ist und daß weiterhin die Verarbeitungszeit groß ist, nachdem sämt­ liche Datenbits einer Verarbeitung unterzogen werden müs­ sen, um das Ergebnis zu erhalten. Es versteht sich, daß das Problem der Verarbeitungszeit mit der Anzahl der Daten­ bits zunimmt.

Die vorliegende Erfindung soll die vorstehenden Nachteile beheben, und der Erfindung liegt daher in erster Linie die Aufgabe zugrunde, eine Größenvergleichsschaltung zu schaf­ fen, welche in der Lage ist, das Ergebnis des Größenver­ gleichs mittels einer einfacheren Schaltungsanordnung schnell zu erhalten, wobei die Schaltungsanordnung im Ver­ gleich zu den konventionellen Schaltungsanordnungen eine kleine Anzahl von Teilen bzw. Elementen enthalten soll.

Bei einer erfindungsgemäßen Größenvergleichsschaltung wer­ den die einander entsprechenden Bits von der MSB-Seite zwei­ er zu verarbeitender Binärzahlen her nacheinander in einer Ein-Bit-Beurteilungseinrichtung verglichen, und wenn auf­ grund des Ergebnisses dieses Vergleichs eines der Bits grö­ ßer als das andere beurteilt wird, so wird diejenige Binär­ zahl, welche dieses Bit enthält, als größere Binärzahl be­ urteilt bzw. eingestuft.

Aufgrund einer solchen Konfiguration wird bei der erfin­ dungsgemäßen Größenvergleichsschaltung jedes Bit von der MSB-Seite her, also von der Seite des hochwertigsten Bits her verglichen, und aus diesem Grunde findet man das ge­ wünschte Ergebnis sofort, sobald sich zwei Werte von einan­ der entsprechenden Bits voneinander unterscheiden.

Weitere vorteilhafte Merkmale der Erfindung ergeben sich aus der nachfolgenden Beschreibung, in der mehrere bevorzug­ te Ausführungsbeispiele der Erfindung anhand der Zeichnung näher beschrieben werden. In der Zeichnung zeigt

Fig. 1 ein Blockdiagramm, welches den Stand der Technik zeigt,

Fig. 2 ein Schaltungsdiagramm, welches die Anordnung einer erfindungsgemäßen Größenvergleichsschaltung zeigt,

Fig. 3 eine Wahrheitstabelle, welche ein Arbeitsprinzip einer Ein-Bit-Beurteilungseinrichtung der erfindungsgemäßen Größenvergleichsschaltung zeigt, und

Fig. 4 ein Blockdiagramm, welches ein Beispiel einer weite­ ren Ausbildung einer erfindungsgemäßen Größenvergleichs­ schaltung zeigt.

Zur Erleichterung der Erläuterung wird bei den folgenden Ausführungsbeispielen davon ausgegangen, daß die zu verar­ beitenden Daten jeweils drei Bits aufweisen, und insbeson­ dere wird davon ausgegangen, daß erste zu verarbeitende Binärdaten bzw. eine erste Binärzahl DA (A ₂ A ₁ A ₀) und zweite zu verarbeitende Binärdaten bzw. eine zweite Binär­ zahl DB (B ₂ B ₁ B ₀) ist.

In Fig. 2 bezeichnen die Bezugsziffern 200 a, 200 b und 200 c jeweils eine Ein-Bit-Beurteilungseinrichtung. Die jeweili­ gen Ein-Bit-Beurteilungseinrichtungen 200 a, 200 b und 200 c weisen jeweils im wesentlichen die gleiche Konfiguration auf, wie sie im folgenden beschrieben wird.

Die Ein-Bit-Beurteilungseinrichtung 200 ist mit einem er­ sten und einem zweiten Dateneingangsanschluß Ai und Bi, einem ersten und einem zweiten externen Eingangsanschluß Ci ₁ und Ci ₂ und einem ersten und einem zweiten externen Ausgangsanschluß Co ₁ und Co ₂ versehen.

Die ersten und die zweiten Dateneingangsanschlüsse Ai und Bi sind mit einer ersten Vergleichseinrichtung 10 bzw. einer zweiten Vergleichseinrichtung 20 verbunden.

Die beiden Vergleichseinrichtungen 10 und 20 weisen grund­ sätzlich die gleiche Konfiguration auf, und die erste Ver­ gleichseinrichtung 10 umfaßt einen Inverter 11, ein Trans­ fer-Gate 12, einen N-Kanal-Transistor 13 und dergleichen, und die zweite Vergleichseinrichtung 20 umfaßt einen Inver­ ter 21, ein Transfer-Gate 22, einen N-Kanal-Transistor 23 und dergleichen.

In der ersten Vergleichseinrichtung 10 ist der erste Daten­ eingangsanschluß Ai mit dem Eingang des Transfer-Gates 12 verbunden und der zweite Dateneingangsanschluß Bi ist mit der Gate-Elektrode des N-Kanal-Transistors des Transfer-Ga­ tes 12 über den Inverter 11 verbunden und ist direkt mit der Gate-Elektrode des P-Kanal-Transistors des Transfer-Ga­ tes 12 verbunden und ist weiterhin mit der Gate-Elektrode des N-Kanal-Transistors 13 verbunden. Der Ausgang des Trans­ fer-Gates 12 und die Drain-Elektrode des N-Kanal-Transi­ stors 13 werden einer ersten Vergleichsergebnis-Ausgangsein­ richtung 15 zugeführt, und die Source-Elektrode des N-Kanal- Transistors 13 ist geerdet.

Andererseits ist in der zweiten Vergleichseinrichtung 20 der zweite Dateneingangsanschluß Bi mit dem Eingang des Transfer-Gates 22 verbunden, und der erste Dateneingangs­ anschluß Ai ist über den Inverter 21 mit der Gate-Elektrode des N-Kanal-Transistors des Transfer-Gates 22 verbunden und ist direkt mit der Gate-Elektrode des P-Kanal-Transi­ stors des Transfer-Gates 22 verbunden und ist weiterhin mit der Gate-Elektrode des N-Kanal-Transistors 23 verbunden. Desweiteren ist der Ausgang des Transfer-Gates 22 und die Drain-Elektrode des N-Kanal-Transistors 23 mit einer zwei­ ten Vergleichsergebnis-Ausgangseinrichtung 25 verbunden und die Source-Elektrode des N-Kanal-Transistors 23 ist geerdet.

Die erste Vergleichsergebnis-Ausgangseinrichtung 15 und die zweite Vergleichsergebnis-Ausgangseinrichtung 25 sind ebenfalls jeweils im wesentlichen gleich ausgebildet und umfassen jeweils Inverter 16 und 26, Transfer-Gates 17 und 27, P-Kanal-Transistoren 18 und 28 und dergleichen.

Im einzelnen wird in der ersten Vergleichsergebnis-Ausgangs­ einrichtung 15 das Ausgangssignal der ersten Vergleichsein­ richtung 10 dem Eingang des Transfer-Gates 17 zugeführt und der externe Eingangsanschluß Ci ₁ ist mit der Gate-Elek­ trode des N-Kanal-Transistors dieses Transfer-Gates 17 über den Inverter 16 verbunden und ist direkt mit der Gate-Elek­ trode des P-Kanal-Transistors des Transfer-Gates 17 verbun­ den. Der Ausgang dieses Transfer-Gates 17 ist mit dem er­ sten externen Ausgangsanschluß Co ₁ verbunden. Desweiteren wird das Ausgangssignal des Inverters 16 der Gate-Elektrode des P-Kanal-Transistors 18 zugeführt. Sodann ist die Source-Elektrode des P-Kanal-Transistors 18 an das Betriebs­ spannungspotential gelegt und die Drain-Elektrode hiervon ist mit dem ersten externen Ausgangsanschluß Co ₁ verbunden.

Andererseits wird in der zweiten Vergleichsergebnis-Aus­ gangseinrichtung 25 das Ausgangssignal der zweiten Ver­ gleichseinrichtung 20 dem Eingang des Transfer-Gates 27 zugeführt und der zweite externe Eingangsanschluß Ci ₂ ist mit der Gate-Elektrode des N-Kanal-Transistors dieses Trans­ fer-Gates 27 über den Inverter 26 verbunden und ist direkt mit der Gate-Elektrode des P-Kanal-Transistors des Trans­ fer-Gates 27 verbunden. Der Ausgang dieses Transfer-Gates 27 ist mit dem zweiten externen Ausgangsanschluß Co ₂ verbun­ den. Desweiteren wird der Ausgang des Inverters 26 der Ga­ te-Elektrode des P-Kanal-Transistors 28 zugeführt. Sodann ist die Source-Elektrode des P-Kanal-Transistors 28 an das Betriebsspannungspotential gelegt und die Drain-Elektrode hiervon ist mit dem zweiten externen Ausgangsanschluß Co ₂ verbunden.

Wie in Fig. 2 gezeigt, sind die Ein-Bit-Beurteilungseinrich­ tungen 200, welche den vorbeschriebenen Aufbau aufweisen und die in einer Anzahl vorgesehen sind, die der Anzahl der Bits der zu verarbeitenden Binärdaten entspricht, kas­ kadenförmig miteinander verbunden, d. h., bei diesem Ausfüh­ rungsbeispiel sind drei Stück, nämlich die erste Ein-Bit-Be­ urteilungseinrichtung 200 a bis dritte Ein-Bit-Beurteilungs­ einrichtung 200 c sequentiell miteinander in einer solchen Weise miteinander verbunden, daß der erste externe Ausgangs­ anschluß Co ₁ der ersten Ein-Bit-Beurteilungseinrichtung 200 a mit einem Eingang eines ersten ODER-Gatters 201 und dem ersten externen Eingangsanschluß Ci ₁ der zweiten Ein- Bit-Beurteilungseinrichtung 200 b der folgenden Stufe verbun­ den ist, und daß der zweite Ausgangsanschluß Co ₂ mit einem Eingang eines zweiten ODER-Gatters 202 und dem zweiten ex­ ternen Eingangsanschluß Ci ₂ der zweiten Ein-Bit-Beurtei­ lungseinrichtung 200 b der folgenden Stufe verbunden ist. Weiterhin ist der erste externe Ausgangsanschluß Co ₁ der zweiten Ein-Bit-Beurteilungseinrichtung 200 b mit einem wei­ teren Eingang des ersten ODER-Gatters 201 und dem ersten externen Eingangsanschluß Ci ₁ der dritten Ein-Bit-Beurtei­ lungseinrichtung 200 c der folgenden Stufe verbunden, und der zweite Ausgangsanschluß Co ₂ ist mit einem weiteren Ein­ gang des zweiten ODER-Gatters 202 und dem zweiten externen Eingangsanschluß Ci ₂ der dritten Ein-Bit-Beurteilungsein­ richtung 200 c der folgenden Stufe verbunden.

Es ist anzumerken, daß das Erdpotential, d. h. der feste Wert "0" der Binärzahl sowohl dem ersten als auch dem zwei­ ten externen Eingangsanschluß Ci ₁ bzw. Ci ₂ eingegeben wird, und die externen Ausgangsanschlüsse Co ₁ und Co ₂ der Ein-Bit- Beurteilungseinrichtung 200 c der letzten Stufe werden nur den ODER-Gattern 201 bzw. 202 zugeführt.

Dem ersten Dateneingangsanschluß Ai einer jeden der Ein-Bit- Beurteilungseinrichtungen 200 a und 200 c werden jedes der Bits (A ₂ A ₁ A ₀) der ersten Binärdaten DA in dieser Reihen­ folge eingegeben und einem jeden zweiten Dateneingangsan­ schluß Bi werden sämtliche Bits der zweiten Binärdaten DB (B ₂ B ₁ B ₀) in dieser Reihenfolge eingegeben.

In Fig. 2 bezeichnet die Bezugsziffer 300 eine Beurteilungs­ einrichtung, und sie umfaßt die oben erwähnten ODER-Gatter 201 und 202, zwei UND-Gatter 203 und 204, zwei Inverter 206 und 207, ein NOR-Gatter 208 und dergleichen.

Im einzelnen wird das Ausgangssignal des ersten ODER-Gat­ ters 201 dem einen Eingang des ersten UND-Gatters 203 mit drei Eingängen zugeführt, und das Ausgangssignal des zwei­ ten ODER-Gatters 202 wird einem Eingang des zweiten UND-Gat­ ters 204 mit drei Eingängen zugeführt.

Das Ausgangssignal des ersten UND-Gatters 203 wird als er­ stes Beurteilungssignal J ₁ der Beurteilungseinrichtung 300 abgegeben und wird auch einem Eingang des UND-Gatters 204 über den Inverter 207 zugeführt, und das Ausgangssignal des zweiten UND-Gatters 204 wird als ein zweites Beurtei­ lungssignal J ₂ der Beurteilungseinrichtung 300 ausgegeben und wird auch dem ersten UND-Gatter 203 über den Inverter 206 eingegeben. Sodann wird dem letzten Eingang eines jeden UND-Gatters 203 und 204 das low-aktive Rücksetzsignal eingegeben.

Die Ausgangssignale der beiden UND-Gatter 203 und 204 werden dem NOR-Gatter 208 zugeführt und das Ausgangssignal dieses NOR-Gatters 208 wird das dritte Beurteilungssignal J ₃ der Beurteilungseinrichtung 300.

Im folgenden wird die Betriebsweise der im vorstehenden beschriebenen erfindungsgemäßen Größenvergleichsschaltung beschrieben.

Die Beziehungen zwischen Werten der beiden Dateneingangs­ anschlüsse Ai und Bi und den beiden externen Eingangsan­ schlüssen Ci ₁ und Ci ₂ und die Werte des Ausgangsanschlusses Co folgen den in Fig. 3 dargestellten Wahrheitstabellen.

Zuerst wird beim Durchführen eines Vergleichs zwischen den beiden Binärdaten DA (A ₂ A ₁ A ₀) und DB (B ₂ B ₁ B ₀) das low- aktive Rücksetzsignal den beiden UND-Gattern 203 und 204 zugeführt und die Ausgänge der beiden UND-Gatter 201 und 202 werden auf "0" gesetzt. Hierdurch gehen die ersten und zweiten Beurteilungssignale J ₁ und J ₂ auf "0" und das dritte Beurteilungssignal J ₃ geht auf "1", das dritte Be­ urteilungssignal J ₃ wird jedoch erst nach Beendigung der Verarbeitung sämtlicher Bits wirksam gemacht.

In der Ein-Bit-Beurteilungseinrichtung 200 a der ersten Stu­ fe werden die MSB A ₂ und B ₂ der beiden Daten DA und DB dem ersten Dateneingangsanschluß Ai bzw. dem zweiten Datenein­ gangsanschluß Bi eingegeben und der feste Wert "0" wird sowohl dem ersten als auch dem zweiten externen Eingangs­ anschluß Ci ₁ und Ci ₂ eingegeben.

Aus Fig. 3 ergibt sich dementsprechend, daß, wenn A ₂ = "1" und B ₂ = "0", in anderen Worten, wenn die Daten DA größer sind als die Daten DB, der erste externe Ausgangsanschluß Co ₁ der Ein-Bit-Beurteilungseinrichtung 200 a der ersten Stufe auf "1" geht, und daher geht der Ausgang des ersten ODER-Gatters 201 unmittelbar auf "1". Hierdurch geht das erste Beurteilungssignal J ₃ ebenfalls auf "1".

Wenn andererseits A ₂ = "0" und B ₂ = "1", in anderen Worten, wenn die Daten DB größer sind als die Daten DA, so geht der zweite externe Ausgangsanschluß Co ₂ der Ein-Bit-Beurtei­ lungseinrichtung 200 a der ersten Stufe auf "1" und daher geht der Ausgang des zweiten ODER-Gatters 202 unmittelbar auf "1". Hierdurch geht das Beurteilungssignal J₂ ebenfalls auf "1".

Dies bedeutet, daß beim vorstehend beschriebenen Beispiel lediglich durch Vergleich der MSB der beiden Daten DA und DB beurteilt werden kann, ob die Daten DA oder die Daten DB größer sind.

Im Falle, daß A ₂ = B ₂, d. h. A ₂ = "1" und B ₂ = "1" oder A ₂ = "0" und B ₂ = "0", so gehen beide externen Ausgangsanschlüsse Co ₁ und Co ₂ der ersten Ein-Bit-Beurteilungseinrichtung 200 a der ersten Stufe auf "0". In diesem Fall behalten beide Beurteilungssignale J ₁ und J ₂ den Wert "0" bei. Desweiteren werden beide externen Eingangsanschlüsse Ci ₁ und Ci ₂ der Ein-Bit-Beurteilungseinrichtung 200 b der zweiten Stufe "0" und daher werden die Werte der beiden externen Ausgangsan­ schlüsse Co ₁ und Co ₂ der zweiten Ein-Bit-Beurteilungsein­ richtung 200 b entsprechend den Werten bestimmt, das heißt, es wird die Größenbestimmung zwischen den Bits A ₁ und B ₁ der beiden Daten DA und DB bestimmt.

Die Werte der beiden externen Ausgangsanschlüsse Co ₁ und Co ₂ dieser zweiten Ein-Bit-Beurteilungseinrichtung 200 b werden in praktisch der gleichen Weise bestimmt wie im Fal­ le der oben erwähnten Ein-Bit-Vergleichsschaltung der er­ sten Stufe, und wenn daher A ₁ = "1" und B ₁ = "0", so ändert sich das erste Beurteilungssignal J ₁ in "1" und wenn umge­ kehrt A ₁ = "0" und B ₁ = "1", so ändert sich das zweite Beur­ teilungssignal J ₂ in "1".

In anderen Worten kann im Fall, daß die MSB beider Daten gleich sind, anhand des Vergleichs zwischen den Bits einer niedrigeren Stufe (der nächst niedrigeren Stufe) beurteilt werden, ob die Daten DA oder die Daten DB größer sind.

Im Fall, daß das Vergleichsergebnis der Ein-Bit-Beurtei­ lungseinrichtung 200 b dieser zweiten Stufe gleich ist, das heißt, daß die Bits A ₁ und B ₁ beide "1" oder "0" sind, so gehen beide externe Ausgänge der Ein-Bit-Beurteilungsein­ richtung 200 b der zweiten Stufe auf "0" und daher wird eines der beiden Beurteilungssignale J ₁, J ₂ "1", entspre­ chend dem Vergleichsergebnis der Ein-Bit-Beurteilungsein­ richtung 200 c der dritten Stufe (entsprechend der in Zusam­ menhang mit den vorherigen Stufen beschriebenen Arbeitswei­ se). Im Falle, daß die Vergleichsergebnisse aller Bits durch­ weg gleich sind, so sind Daten DA und DB gleich und daher bleiben die Ausgänge der beiden UND-Gatter 201 und 202, in anderen Worten, die Beurteilungssignale J ₁ und J ₂ "0" und lediglich das Ausgangssignal des NOR-Gatters 208, dem diese zugeführt werden, das heißt, das dritte Beurteilungs­ signal J ₃ wird "1".

Im Falle, daß einer der externen Ausgangsanschlüsse Co ₁ und Co ₂ jeder der Ein-Bit-Beurteilungseinrichtungen 200 auf "1" geht, so geht der externe Ausgangsanschluß Co ₁ oder Co ₂ einer jeden folgenden Ein-Bit-Beurteilungseinrichtung 200 jeweils auf "1".

Wie oben beschrieben ergibt sich folgendes:

• 1. wenn DA<DB, so ändert sich das erste Beurteilungssig­ nal J ₁ in "1",
• 2. wenn DA<DB, so ändert sich das zweite Beurteilungs­ signal J ₂ in "1", und
• 3. wenn DA = DB, so bleibt das dritte Beurteilungssignal J ₃ auf "1".

Bei der erfindungsgemäßen Größenvergleichsschaltung werden somit die entsprechenden Bits der zu vergleichenden beiden Daten DA und DB sequentiell von der MSB-Seite her vergli­ chen und sobald entweder das erste Beurteilungssignal J ₁ oder das zweite Beurteilungssignal J ₂ auf "1" geht, ist das Ergebnis des Größenvergleichs unmittelbar gefunden.

Beim vorstehend beschriebenen Ausführungsbeispiel werden Transfer-Gates 12, 17, 22 und 27, bei denen ein P-Kanal- Transistor mit einem N-Kanal-Transistor kombiniert ist, verwendet, es kann jedoch auch eine Anordnung verwendet werden, bei der Transistoren eines einzigen Typs vorgesehen sind. Die Beurteilungseinrichtung 300 umfaßt ODER-Gatter 201 und 202, UND-Gatter 203 und 204, Inverter 206 und 207, das NOR-Gatter 208 und dergleichen, es ist jedoch auf eine solche Konfiguration nicht beschränkt.

Beim vorstehenden Ausführungsbeispiel kann nur ein Ver­ gleich zwischen natürlichen Binärzahlen durchgeführt wer­ den, wie aus dem Blockdiagramm gemäß Fig. 4, welches ein weiteres Beispiel der vorliegenden Erfindung darstellt, ersichtlich ist, kann jedoch eine Ein-Bit-Beurteilungsein­ richtung 200 s, welche den gleichen Aufbau hat wie jede Ein- Bit-Beurteilungseinrichtung 200, hinzugefügt werden, und aufgrund dieser Ein-Bit-Beurteilungseinrichtung 200 s kann ein Vergleich zwischen den Vorzeichenbits der beiden Binär­ daten DA und DB durchgeführt werden, und hierdurch kann der Vergleich zwischen den absoluten Binärzahlen der Zweier­ komplement-Darstellung mit Vorzeichen durchgeführt werden.

Im Falle der Konfiguration gemäß Fig. 4 muß in der Beurtei­ lungseinrichtung 300 nur eine Umschalteinrichtung in der Weise hinzugefügt werden, daß entsprechend den Werten der beiden externen Ausgangsanschlüsse Co ₁ und Co ₂ der Ein-Bit- Beurteilungseinrichtung 200 s zur Beurteilung des Vorzei­ chens dann, wenn das erste Beurteilungssignal J ₁ = "1", DA<DB gehalten wird, und wenn das zweite Beurteilungssig­ nal J ₂ = "1", DB<DA gehalten wird, oder umgekehrt, wenn das erste Beurteilungssignal J ₁ = "1", DB<DA gehalten wird, und wenn das zweite Beurteilungssignal J ₂ = "1", DA<DB gehalten wird.

Bei allen vorstehend beschriebenen Ausführungsbeispielen wird die Anzahl der Bits der zu bearbeitenden Daten mit drei angenommen, dies erfolgte jedoch ausschließlich zum Zwecke der einfachen Erläuterung, es ist jedoch klar, daß jedwede Datenbitzahl genommen werden kann und jedwede Bit­ zahl kann in einer Konfiguration bearbeitet werden, in der Ein-Bit-Beurteilungseinrichtungen der entsprechenden Anzahl einfach kaskadenförmig miteinander verbunden sind.

Wie sich aus dem vorstehenden ergibt, werden bei der erfin­ dungsgemäßen Größenvergleichsschaltung die entsprechenden Bits sequentiell von der MSB-Seite her verglichen und hier­ durch wird das Ergebnis des Größenvergleichs zwischen den beiden Daten (lediglich mit einer gewissen Schaltungsverzö­ gerung) unmittelbar zu dem Zeitpunkt erhalten, wenn nachge­ wiesen wird, daß die Werte entsprechender Bits der beiden Daten unterschiedlich sind, ohne daß sämtliche Bits verar­ beitet werden müssen. Auch kann die Schaltungskonfiguration im Vergleich mit konventionellen Vorrichtungen, welche Voll­ addierer in großer Zahl verwenden, vereinfacht und minia­ turisiert werden.

Claims (3)

1. Größenvergleichsschaltung zum Vergleichen der Größe erster n-Bit-Binärdaten und zweiter n-Bit-Binärdaten, dadurch gekennzeichnet, daß sie folgendes enthält:

• a) n-Ein-Bit-Beurteilungseinrichtungen (200 a, 200 b, 200 c),
  • a1) von denen einer jeden jeweils ein Bit (A ₂, A ₁ oder A ₀) der ersten Binärdaten (DA) als erste Daten und ein entsprechendes Bit (B ₂, B ₁ oder B ₀) der zweiten Binärdaten (DB) als zweite Daten ein­ gegeben werden,
  • a2) von denen eine jede derart angeschlossen ist, daß bei dem höchstwertigen Bit "0" als ein erstes und ein zweites externes Eingangssignal einge­ geben wird und daß bei den anderen Bits ein erstes und ein zweites externes Ausgangssignal der höherwertigen Seite als das erste und das zweite externe Eingangssignal eingegeben wird,
  • a3) und die jeweils eine erste Vergleichseinrichtung (10) aufweisen, die das Ausgangssignal "1" im Fall abgibt, daß die ersten Daten "1" und die zweiten Daten "0" sind und die in anderen Fällen "0" ausgibt,
  • a4) eine zweite Vergleichseinrichtung (20), welche "1" abgibt im Fall, daß die zweiten Daten "1" und die ersten Daten "0" sind und die in den ande­ ren Fällen "0" ausgibt,
  • a5) eine erste Vergleichsergebnis-Ausgabeeinrichtung (15), welche als externes Ausgangssignal ein Aus­ gangssignal der ersten Vergleichseinrichtung (10) nimmt, wenn das erste externe Eingangssignal "0" ist, und welche ein Signal "1" abgibt, wenn das erste externe Eingangssignal "1" ist, und
  • a6) eine zweite Vergleichsergebnis-Ausgabeeinrichtung (25), welche als ein externes Ausgangssignal ein Ausgangssignal der zweiten Vergleichseinrichtung (20) nimmt, wenn das zweite externe Eingangs­ signal "0" ist, und welches ein Signal "1" ab­ gibt, wenn das zweite externe Eingangssignal "1" ist,
• b) sowie mit einer Beurteilungseinrichtung (300), welche folgendes aufweist:
  • b1) ein erstes Gatter (201), welches "1" abgibt, wenn irgendeines der Ausgangssignale der ersten Ver­ gleichsergebnis-Ausgabeeinrichtungen (15) der entsprechenden Ein-Bit-Beurteilungseinrichtungen (200 a, 200 b, 200 c) "1" ist,
  • b2) ein zweites Gatter (202), welches "1" abgibt, wenn irgendeines der Ausgangssignale der zweiten Vergleichsergebnis-Ausgabeeinrichtungen (25) der entsprechenden Ein-Bit-Beurteilungseinrichtungen (200 a, 200 b, 200 c) "1" ist, sowie
  • b3) eine Beurteilungssignal-Ausgabeeinrichtung, wel­ che ein erstes Beurteilungssignal (J ₁) als Er­ gebnis der Beurteilung, daß die ersten Binärdaten (DA) größer sind als die zweiten Binärdaten (DB), abgibt, wenn die beiden Gatter-Ausgangssignale eingegeben werden und nur das erste Gatter-Aus­ gangssignal "1" ist, und welches ein zweites Be­ urteilungssignal (J ₂) als Ergebnis der Beurtei­ lung abgibt, daß die zweiten Binärdaten (DB) größer sind als die ersten Binärdaten (DA), wenn nur das zweite Gatter-Ausgangssignal "1" ist, und welche ein drittes Beurteilungssignal (J ₃) als Ergebnis der Beurteilung abgibt, daß die beiden Binärdaten (DA, DB) gleich sind, wenn beide Gat­ ter-Ausgangssignale "0" sind.

2. Größenvergleichsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Gatter Transfer-Gates (12) sind, welche aus einem P-Kanal-Transistor und einem N-Ka­ nal-Transistor bestehen, deren Source-Elektroden mitein­ ander verbunden sind und deren Drain-Elektroden eben­ falls jeweils miteinander verbunden sind.

3. Größenvergleichsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß einer der n-Ein-Bit-Beurteilungseinrichtungen (200 s) ein Vorzeichen-Bit (As) der ersten Binärdaten (DA) als erste Daten und ein Vorzeichen-Bit (Bs) der zweiten Binärdaten (DB) als zweite Daten eingegeben werden.