DE3828290C2 - - Google Patents

Description

Die Erfindung betrifft einen Addierer nach dem Oberbegriff des Patentanspruchs 1 sowie eine Addierschaltung unter Verwendung solcher Addierer.

Zum leichteren Verständnis der Erfindung wird bereits an dieser Stelle auf die Figuren Bezug genommen. Fig. 1 zeigt einen herkömmlichen Addierer. Zwei Eingänge a und b der zu addierenden Objekte werden einer Exclusiv-ODER-Schaltung 1a zugeführt, deren Ausgang mit dem einen Eingang einer Exclusiv-ODER-Schaltung 1b und auch einem Inverter 2 zuge­ führt wird. Mit dem anderen Eingang der Exclusiv- ODER- Schaltung 1b ist ein Übertragseingang c verbunden.

Der Ausgang der Exclusiv-ODER-Schaltung 1b ist der Summen­ ausgang d.

Die Eingänge b und c sind auch mit den Drain-Elektroden der NMOS-Transistoren 5a und 5b verbunden, deren Source- Elektroden miteinander verbunden sind, um ein Ausgangssig­ nal e zu erhalten. Der Ausgang der Exclusiv-ODER-Schaltung 1a ist mit der Gate-Elektrode des Transistors 5b und der Ausgang des Inverters 2 mit der Gate-Elektrode des Transi­ stors 5a verbunden.

Die Transistoren 5a und 5b dienen als Selektor zum Aus­ gleich des Potentials am Übertragsausgang e an das am Ein­ gang b oder das am Eingang c.

Die Tabelle 1 zeigt die Wahrheitstabelle bzw. die Tabelle der Kombinationswerte des Addierers.

Tabelle 1

Fig. 2 zeigt eine Addierschaltung, die acht miteinander verbundene Addierer P gemäß Fig. 1 zeigt. Dabei sind mit den Bezugszeichen i0, i1, i2 . . . i7 die ersten Eingänge der acht Bits gekennzeichnet, die als Eingänge b der entspre­ chenden Addierer P dienen. Mit den Bezugszeichen j0, j1, j2 . . . j7 sind die zweiten Eingänge der acht Bits gekenn­ zeichnet, die als Eingänge a der entsprechenden Addierer P dienen.

Jeder Übertragsausgang e an der niederwertigen Bitseite wird als Eingang c an der höherwertigen Bitseite verwendet. Der Eingang c des Addierers P beim niederwertigsten Bit ist mit Erdpotential verbunden und der Übertragsausgang e am Addierer P beim höchstwertigsten Bit ist der Übertrags­ ausgang K8 der Addierschaltung. Die Summenausgänge d der Addierer P werden als Summen K0, K1, K2 . . . K7 der Addier­ schaltung ausgegeben.

Der in Fig. 1 dargestellte Addierer P kann die in einer Fast-Fourier-Transformation (FFT) verwendete Bitrückwärts- bzw. Bitumkehradressrechnung durchführen. In diesem Fall sind, wie aus Fig. 3 zu ersehen ist, die entsprechenden Funktionen des Übertragseingangs und des Übertragsausgangs umgekehrt zu den in der Schaltung gemäß Fig. 2. Die in Fig. 3 dargestellte Addierschaltung wird als Bitrückwärts- bzw. Bitumkehraddierschaltung bezeichnet. Dabei ist insbesondere der Übertragsausgang e der höherwertigen Bitseite mit dem Übertragseingang c der niederwertigen Bitseite, der Eingang c des höchstwertigen Bits mit Erdpotential und der Über­ tragsausgang e des niederwertigsten Bit mit dem Übertrags­ ausgang K8 verbunden.

Die miteinander zu addierenden Eingänge i0, i1, i2 . . . i7 und j0, j1, j2 . . . j7 werden als Basisadressen bezeichnet. Im Falle einer FFT mit acht Punkten an den Basisadressen i7 . . . i2, i1, i0 = (10000000)₂ werden die Basisadressen j7.. j2, j1, j0 = (00000100)₂ sequentiell addiert.

Die Summenausgänge im oben beschriebenen Fall ergeben sich wie folgt:

Zahl der Additionsvorgänge

Damit wird die Bitumkehradresse bei der FFT erhalten.

Da der herkömmliche Addierer den in Fig. 1 dargestellten Aufbau aufweist, wenn die Bitrückwärts- bzw. Bitumkehr­ adressrechnung durchgeführt wird, kann die in Fig. 2 darge­ stellte Schaltung die Bitumkehradressrechnung nicht meistern, so daß eine spezielle Schaltung, wie sie in Fig. 3 dargestellt ist, erforderlich wird.

Um das o.g. Problem zu lösen, wurde die vorliegende Erfin­ dung geschaffen.

Die Aufgabe der Erfindung besteht darin, einen Addierer zu schaffen, der ein Umschalten der entsprechenden Funktio­ nen der üblichen Addition und der Rückwärts- bzw. Umkehr­ übertragsaddition ermöglicht.

Die Lösung dieser Aufgabe ergibt sich im wesentlichen durch die kennzeichnenden Merkmale des Patentanspruchs 1.

Eine weitere wesentliche Aufgabe der Erfindung besteht da­ rin, eine Addierschaltung für eine Vielzahl von Bits zu schaffen, bei der die entsprechenden Funktionen der übli­ chen Addition und der Umkehrübertragsaddition umgeschaltet werden können, wodurch sich bezüglich der Hardware eine große Einsparung ergibt.

Die Lösung dieser Aufgabe ergibt sich im wesentlichen durch die kennzeichnenden Merkmale des Patentanspruchs 4.

Ausführungsformen der Erfindung werden anhand der Zeichnun­ gen näher beschrieben. Es zeigen:

Fig. 1 ein Schaltungsdiagramm des herkömmlichen Addierers;

Fig. 2 ein Schaltungsdiagramm einer Addierschaltung, bei der der in Fig. 1 dargestellte Addierer verwendet wird;

Fig. 3 ein Schaltungsdiagramm einer herkömmlichen Bitumkehr­ addierschaltung;

Fig. 4 ein Schaltungsdiagramm eines erfindungsgemäßen Addie­ rers;

Fig. 5 ein Schaltungsdiagramm einer erfindungsgemäßen Addierschaltung, bei der der in Fig. 4 dargestellte Addie­ rer verwendet wird;

Fig. 6 ein Schaltungsdiagramm einer Addierschaltung nach dem Look-ahead- bzw. Parallel-Übertrags-System.

Fig. 7 ein Schaltungsdiagramm einer weiteren Ausführungs­ form des erfindungsgemäßen Addierers.

Im nachfolgenden wird eine Ausführungsform eines Addierers sowie eine Addierschaltung zur Verwendung des Addierers anhand der Zeichnungen näher beschrieben.

Fig. 4 zeigt eine erste Ausführungsform des erfindungsge­ mäßen Addierers, bei dem mit dem Bezugszeichen 6 eine Schalteinrichtung für den Übertrags-Eingang/Ausgang gekenn­ zeichnet ist. Zwei Eingänge a und b der zu addierenden Objekte, in anderen Worten ein Addend und ein Augend werden in der üblichen Weise einer Exclusiv-ODER-Schaltung 1a so zugeführt, daß deren Ausgang dem einen Eingang einer Exclu­ siv-ODER-Schaltung 1b zugeführt wird und deren Ausgang der Summenausgang d ist. Mit dem Bezugszeichen h ist ein Be­ triebsart-Schaltsignal gekennzeichnet. Wenn h eine logische "0" ist, ist die Schaltung in der üblichen Additions-Be­ triebsart mit der Klemme c als Übertragseingangsklemme und der Klemme e als Übertragsausgangsklemme. Wenn h eine logi­ sche "1" ist, befindet sich die Schaltung in der Rückwärts- bzw. Umkehrübertrags-Betriebsart mit der Klemme c als Über­ tragsausgangsklemme und der Klemme e als Übertragseingangs­ klemme. In anderen Worten, zwischen den Klemmen c und e wird eine Reihenschaltung der NMOS-Transistoren 5x und 5y und eine Reihenschaltung der NMOS-Transistoren 5z und 5w parallel miteinander verbunden, wobei ein Zwischenpunkt der erstgenannten Reihenschaltung mit dem anderen Eingang der Exclusiv-ODER-Schaltung 1b und ein Zwischenpunkt der letzt­ genannten Reihenschaltung mit dem Eingang b der Exclusiv- ODER-Schaltung 1a verbunden ist. Eine aus einem ODER-Glied 3, einem UND-Glied 4 und Invertern 2a, 2b und 2c bestehende Schalteinrichtung steuert die Schaltung der Transistoren 5x, 5y, 5z und 5w. In anderen Worten, das Ausgangssignal der Exclusiv-ODER-Schaltung 1a und das Betriebsart-Schalt­ signal h werden den Eingängen des ODER-Glieds 3 zugeführt, dessen Ausgang direkt mit der Gate-Elektrode des Tran­ sistors 5y und über den Inverter 2a mit der Gate-Elektrode des Transistors 5w verbunden ist. Das Betriebsart-Schalt­ signal und das durch den Inverter 2c invertierte Ausgangs­ signal der Exclusiv-ODER-Schaltung 1a werden den Eingängen des UND-Glieds 4 zugeführt, dessen Ausgang direkt mit der Gate-Elektrode des Transistors 5z und über den Inverter 2b mit der Gate-Elektrode des Transistors 5x verbunden ist.

Im nachfolgenden wird der erfindungsgemäße Addierer näher beschrieben.

Wenn h = "0" (niedriger Pegel) ist, so liegt am Ausgang des UND-Glieds 4 mit Sicherheit eine logische "0", wodurch der Transistor 5z gesperrt und der Transistor 5x durchge­ schaltet ist. Damit ist die Klemme c mit der Eingangsklemme der Exclusiv-ODER-Schaltung 1b verbunden. Andererseits, da das Betriebsart-Schaltsignal h eine logische "0" ist und dieses am einen Eingang des ODER-Glieds 3 anliegt, wird der Ausgang des ODER-Glieds 3 durch den Ausgang der Exclu­ siv-ODER-Schaltung 1a bestimmt. Das Ausgangssignal des ODER-Glieds 3 bewirkt wiederum ein Durchschalten bzw. Sper­ ren der entsprechenden Transistoren 5w und 5y, je nachdem, ob eine logische "0" oder eine "1" anliegt.

In anderen Worten, die Transistoren 5w und 5y entsprechen den Transistoren 5a und 5b der in Fig. 1 dargestellten Schaltung. Damit ist die Klemme e die Übertragsausgangs­ klemme und die Klemme c die Übertragseingangsklemme. Im Falle von h = "0" ist die in Tabelle 2 dargestellte Wahr­ heitstabelle gleich wie die in Tabelle 1.

Tabelle 2

Dabei ist mit l das Ausgangssignal der Exclusiv-ODER-Schal­ tung 1a gekennzeichnet.

Wie oben beschrieben, wird bei h = "0" eine übliche Addi­ tion durchgeführt.

Wenn demgegenüber h = "1" (hoher Pegel) ist, so liegt am Ausgang des ODER-Glieds 3 immer eine logische "1", wobei der Transistor 5y durchgeschaltet und der Transistor 5w gesperrt ist, so daß die Klemme e mit der Eingangsklemme der Exclusiv-ODER-Schaltung 1b verbunden ist.

Andererseits wird, wenn das Betriebsart-Schaltsignal h eine logische "1" ist und dieses dem einen Eingang des UND- Glieds 4 zugeführt wird, der Ausgang durch das Ausgangssig­ nal der Exclusiv-ODER-Schaltung 1a bestimmt, wobei die ent­ sprechenden Transistoren 5z und 5x entsprechend dem am Aus­ gang der Exclusiv-ODER-Schaltung 1b anliegenden Signal ge­ sperrt bzw. durchgeschaltet, je nachdem, ob es sich um eine logische "0" oder eine "1" handelt.

Dabei entsprechen die Transistoren 5z bzw. 5x den Transi­ storen 5a bzw. 5b in Fig. 1. Wenn in diesem Fall der Tran­ sistor 5z durchgeschaltet ist, ist der Eingang b über den Transistor 5z mit der Klemme c verbunden, und wenn der Tran­ sistor 5x durchgeschaltet ist, sind die Klemmen c und e miteinander verbunden.

Kurz gesagt, es wird damit die Klemme c die Übertragsaus­ gangsklemme und die Klemme e Übertragseingangsklemme. Damit wird die Umkehrübertragsaddition dadurch durchgeführt, daß h = "1" ist. Für diesen Fall ergibt sich die Wahrheitsta­ belle aus der Tabelle 3.

Tabelle 3

Fig. 5 zeigt eine Bitumkehraddierschaltung, bei der acht erfindungsgemäße Addierer Q miteinander verbunden sind. Dabei sind mit i0, i1, i2 . . . i7 die ersten Eingangssignale der acht Bits gekennzeichnet, die als Eingänge b der ent­ sprechenden Addierer Q dienen. Mit j0, j1, j2 . . . j7 sind die zweiten Eingangssignale der acht Bits gekennzeichnet, die als zweite Eingänge a der entsprechenden Addierer Q dienen. Am Summenausgang d jedes Addierers Q liegt die Summe K0, K1, K2 . . . oder K7 der Addierschaltung.

Darüber hinaus ist die Klemme e der niederwertigen Bitseite mit der Klemme c der höherwertigen Bitseite und die Klemme e des Addierers Q für das höchstwertige Bit über einen Schalttransistor 8b mit Erdpotential verbunden. Die Klemme c des Addierers Q für das niederwertigste Bit ist über einen Schalttransistor 8a mit Erdpotential verbunden. Eine Eingangsklemme r für das Betriebsart-Schaltsignal ist mit der Eingangsklemme für das Betriebsart-Schaltsignal h bei jedem Addierer Q verbunden. Außerdem ist die Eingangsklemme r direkt mit der Gate-Elektrode des Schalttransistors 8b und über einen Inverter 7 mit der Gate-Elektrode des Schalt­ transistors 8a verbunden.

Wenn das der Klemme r zugeführte Signal eine logische "0" ist, wird einerseits der Schalttransistor 8a durchgeschal­ tet und liegt die Klemme c am Addierer Q für das niederwer­ tigste Bit auf Erdpotential und ist andererseits der Schalt­ transistor 8b gesperrt und die Klemme e am Addierer für das höchstwertige Bit bekommt eine hohe Impedanz. Außerdem wird, aufgrund von h = "0", bei jedem Addierer die Klemme c die Übertragseingangsklemme und die Klemme e die Übertrags­ ausgangsklemme. In diesem Fall funktioniert die erfindungs­ gemäße Schaltung in der gleichen Weise wie die übliche Addierschaltung nach Fig. 2.

Wenn im Gegensatz dazu das der Eingangsklemme r zugeführte Signal eine logische "1" ist, ist der Schalttransistor 8a gesperrt und der Schalttransistor 8b durchgeschaltet. Damit wird die Klemme c die Übertragsausgangsklemme und die Klemme e die Übertragseingangsklemme. Die Schaltung arbei­ tet damit gleich wie die Bitumkehraddierschaltung gemäß Fig. 3.

In Fig. 6 ist der erfindungsgemäße Addierer in seiner Ver­ wendung bei einer Addierschaltung (mit 3 Bits) mit Look­ ahead- bzw. Parallel-Übertragungs-System dargestellt, wobei das Exclusiv-ODER-Summensignal l der beiden Eingangssig­ nale a und b bei jedem Addierer den drei Eingängen eines NAND-Glieds 9 zugeführt wird, dessen Ausgang über einen Inverter 11b mit der Gate-Elektrode eines Transistors 12c verbunden ist. Der Ausgang des NAND-Glieds 9 ist außerdem jeweils mit einem Eingang von UND-Gliedern 10a bzw. 10b verbunden. Die Betriebsart-Schaltsignal-Eingangsklemme r ist mit der Eingangsklemme für das Betriebsart-Schaltsignal h bei jedem Addierer Q verbunden und sie ist außerdem mit der anderen Eingangsklemme des UND-Glieds 10a und über einen Inverter 11a mit der anderen Eingangsklemme des UND- Glieds 10b verbunden. Zwischen der Klemme c des Addierers Q für das niederwertigste Bit und einer Ausgangsklemme C der Schaltung ist ein Transistor 12a geschaltet, während ein Transistor 12b zwischen der Klemme e des Addierers Q für das höchstwertige Bit und der anderen Ausgangsklemme E der Schaltung geschaltet ist. Die Gate-Elektroden der beiden Transistoren 12a bzw. 12b sind mit den Ausgängen der UND- Glieder 10a bzw. 10b verbunden. Zusätzlich dazu ist zwischen die Ausgangsklemmen C und E der Transistor 12c ge­ schaltet.

Der Transistor 8a ist parallel zum Transistor 12a und der Transistor 8b parallel zum Transistor 12b geschaltet, wobei die Klemme r direkt mit der Gate-Elektrode des Transistors 8b und über einen Inverter 11c mit der Gate-Elektrode des Transistors 8a verbunden ist.

Wenn ein Signal "0" der Klemme r zugeführt wird, ermöglicht das Betriebsart-Schaltsignal h = "0", daß der Addierer die übliche Addition durchführt. Wenn ein Signal "1" der Klemme r zugeführt wird, so führt der Addierer die Bit-Umkehraddi­ tion durch. Wenn nun r = "0" ist, so ist der Transistor 8a durchgeschaltet und die Klemme c des Addierer Q für das niederwertigste Bit ist mit der Klemme C verbunden. Wenn am Ausgang des NAND-Glieds 9 eine logische "1" liegt, so schaltet das Ausgangssignal des UND-Glieds 10b den Transis­ tor 12b durch und die Klemme e des Addierer Q für das höchstwertige Bit wird mit der Klemme E verbunden. Wenn die Ausgangssignale l der Exklusiv-ODER-Glieder 1a der Ad­ dierer Q alle eine logische "1" aufweisen, so wird das Über­ tragsausgangssignal von der 3-Bit-Addierschaltung erhalten. Bei der erfindungsgemäßen Schaltung ist jedoch der Transis­ tor 12c durchgeschaltet, so daß das Übertragsausgangssig­ nal direkt an die Ausgangsklemmenseite E übertragen wird, ohne Laufzeitverzögerung durch jeden Addierer, so daß die Übertragsbildung mit hoher Geschwindigkeit der Addierschal­ tung an der höherwertigen oder niederwertigen Bitseite der Schaltungsanordnung übertragen wird.

Wenn andererseits das Betriebsart-Schaltsignal h = "1" ist, so wird das Übertrags-Ausgangssignal an die Klemme C über­ tragen.

In Fig. 7 ist eine zweite Ausführungsform des erfindungsge­ mäßen Addierers dargestellt. Dabei werden die entsprechen­ den Funktionen der Übertragseingangsklemme und der Über­ tragsausgangsklemme nicht bei der Betriebsart geändert wie bei der ersten Ausführungsform, sondern es ist eine aus­ schließliche Übertragseingangsklemme und eine ausschließli­ che Übertragsausgangsklemme entsprechend den beiden Be­ triebsarten vorgesehen.

Die Übertrags-Eingangs/Ausgangs-Schalteinrichtung 6 weist Schalttransistoren 21a, 21b . . ., Inverter 22a, 22b . . . und UND-Glieder 23a, 23b, 24a und 24b auf. Die Transistoren 21a und 21b sind zwischen den beiden Eingangsklemmen Ci1 und Ci2 in Reihe geschaltet. Zwischen den beiden Ausgangs­ klemmen Co1 und Co2 ist eine Brückenschaltung aus vier Tran­ sistoren 21c, 21d, 21e und 21f sowie zwei Invertern 22d und 22f geschaltet. Der Eingang b ist über den Inverter 22a mit dem Verbindungspunkt der Transistoren 21e und 21f verbunden. Zwischen dem Verbindungspunkt der Transistoren 21c und 21d und dem der Transistoren 21a und 21b ist ein Inverter 22e zwischengeschaltet, während der Verbindungs­ punkt der Transistoren 21a und 21b mit dem einen Eingang einer Exklusiv-ODER-Schaltung 1b verbunden ist. Das Aus­ gangssignal l einer Exklusiv-ODER-Schaltung 1b, die die Eingänge a und b hat, wird dem anderen Eingang der Exklusiv- ODER-Schaltung 1b sowie direkt den UND-Gliedern 23a und 24a und über den Inverter 22b den UND-Gliedern 23b und 24b zugeführt. Das Betriebsart-Schaltsignal h wird der Gate- Elektrode des Transistors 21b und den UND-Gliedern 23a und 23b direkt und den UND-Gliedern 24a und 24b sowie der Gate- Elektrode des Transistors 21a über den Inverter 22c zuge­ führt.

Wenn das Betriebsart-Schaltsignal eine logische "0" ist, so ist der Transistor 21a durchgeschaltet und die Transistoren 21b, 21c und 21e sind gesperrt. Damit funktioniert diese Schaltung so wie eine Schaltung, bei der Ci1 der Übertrags- Eingang und Co1 der Übertrags-Ausgang ist. In anderen Wor­ ten, die Klemme Ci1 ist über den Transistor 21a der Eingang der Exklusiv-ODER-Schaltung 1b.

Wenn das Ausgangssignal l der Exklusiv-ODER-Schaltung 1a eine logische "1" ist, schaltet das Ausgangssignal des UND- Glieds 24a den Transistor 21d durch. Damit wird das Über­ trags-Eingangssignal von der Klemme Ci1 über den Transistor 21a, den Inverter 22e, den Transistor 21d und den Inverter 22f der Klemme Co1 ausgegeben. Wenn das Ausgangssignal l der Exklusiv-ODER-Schaltung 1a eine logische "0" ist, so schaltet das Ausgangssignal des UND-Glieds 24b den Transis­ tor 21f durch und das Eingangssignal b wird über den Inver­ ter 22a, den Transistor 21f und den Inverter 22f an die Klemme Co1 ausgegeben.

Wenn andererseits das Betriebsart-Schaltsignal h eine logi­ sche "1" ist, so ist der Transistor 21b durchgeschaltet und die Transistoren 21a, 21d und 21f sind gesperrt, wobei Ci2 die Übertrags-Eingangsklemme und Co2 die Übertrags-Aus­ gangsklemme wird. In anderen Worten, das der Klemme Ci2 zugeführte Eingangssignal wird dem einen Eingang der Exklu­ siv-ODER-Schaltung 1b zugeführt. Wenn das Ausgangssignal l eine logische "1" ist, so schaltet das Ausgangssignal des UND-Glieds 23a den Transisotr 21c durch, wodurch das an Ci2 anliegende Eingangssignal über den Transistor 21b, den Inverter 22e, den Transistor 21c und den Inverter 22d zur Klemme Co2 übertragen wird. Wenn das Ausgangssignal l eine logische "0" ist, so schaltet das Ausgangssignal des UND- Glieds 23b den Transistor 21e durch, so daß das am Eingang b anliegende Signal über den Inverter 22a, den Transistor 21e und den Inverter 22d der Klemme Co2 zugeführt wird.

Aus der obigen Beschreibung ist ersichtlich, daß die zweite Ausführungsform der erfindungsgemäßen Addierschal­ tung insofern vorteilhaft ist, daß die Gesamtschaltung und deren Steuerung vereinfacht wird.

Änderungen und Ausgestaltungen der beschriebenen Ausfüh­ rungsformen sind für den Fachmann ohne weiteres möglich und fallen in den Rahmen der Erfindung.

Claims (6)

1. Addierer mit Klemmen für das Übertragseingangssignal und das Übertragsausgangssignal und zur Durchführung der Addi­ tion für ein Bit, dadurch gekennzeichnet, daß er eine Übertrags-Eingangs/Ausgangs-Schalteinrichtung (6) aufweist, die zwischen der Übertragssignaleingangsklem­ me (c) und der Übertragssignalausgangsklemme (e) dergestalt angeordnet ist, daß sie durch ein vorbestimmtes Steuersignal (h) die Funktion dieser Klemmen (c bzw. e) gegeneinander vertauscht.

2. Addierer nach Anspruch 1, gekennzeichnet durch eine erste Exklusiv-ODER-Schaltung (1a) mit zwei Eingängen (a, b) für einen Addenten und einen Augenden, eine zweite Exklusiv-ODER-Schaltung (1b), der das Ausgangssignal (l) der ersten Exklusiv-ODER-Schaltung (1a) als erstes Eingangs­ signal zugeführt wird und die das Summenausgangssignal (d) abgibt und eine Übertrags-Eingangs/Ausgangs-Schalteinrich­ tung (6) zum Umschalten einer Klemme (e) zur Abgabe eines Übertragsausgangssignals und einer Klemme (c), die das zuge­ führte Signal als Übertragseingangssignal behandelt, wobei die Übertrags-Eingangs/Ausgangs-Schalteinrichtung (6) aufweist:

• - eine Brückenschaltung mit vier Schaltelementen (5x, 5y, 5z, 5w), die in Brücke so miteinander verbunden sind, daß die beiden Klemmen (c, e) mit zwei einander gegenüberliegen­ den Verbindungspunkten verbunden sind,
• - ein Addend (a) oder ein Augend (b) dem einen Verbindungspunkt der anderen beiden gegenüberliegenden Verbindungspunkte zugeführt wird und der andere Verbindungspunkt davon mit dem anderen Eingang der zweiten Exklusiv-ODER-Schaltung (1b) verbunden ist,
• - sowie eine logische Schaltung (2a-c, 3, 4), die das Durch­ schalten oder Sperren der Schaltelemente durch ein Steuer­ signal (h) und das Ausgangssignal (l) der ersten Exklusiv- ODER-Schaltung (1a) steuert, wahlweise die beiden Klemmen (c, e) mit der anderen Eingangsklemme der zweiten Exklusiv- ODER-Schaltung (1b) verbindet, wahlweise den Addenden oder den Augenden (a, b) den zwei Klemmen (c, e) zuführt und die beiden Klemmen (c, e) miteinander verbindet bzw. vonein­ ander trennt.

3. Addierer nach Anspruch 1, gekennzeichnet durch eine erste Exklusiv-ODER-Schaltung (1a), der an den beiden Eingängen (a, b) ein Addend und ein Augend zugeführt wer­ den, eine zweite Exklusiv-ODER-Schaltung (1b), der das Aus­ gangssignal (l) der ersten Exklusiv-ODER-Schaltung (1a) als ein Eingangssignal zugeführt wird und die das Summenaus­ gangssignal (d) abgibt, eine Übertrags-Eingangs/Ausgangs- Schalteinrichtung (6), die eine erste und eine zweite Aus­ gangsklemme (Co1, Co2) zur Abgabe eines Übertragsausgangs­ signals und eine erste und zweite Eingangsklemme (Ci1, Ci2) aufweist, denen ein Übertragseingangssignal zugeführt wird, wobei ein vorbestimmtes Steuersignal (h) wahlweise die er­ ste Übertragsausgangsklemme (Co1) und erste Übertragsein­ gangsklemme (Ci1) oder die zweite Übertragsausgangsklemme (Co2) und die zweite Übertragseingangsklemme (Ci2) wirksam macht, wobei die Übertrags-Eingangs/Ausgangs-Schalteinrichtung (6) aufweist:
eine Brückenschaltung, die in Brückenschaltung vier Schalt­ elemente (21c-f) so verbindet, daß die ersten und zweiten Übertragsausgangsklemmen (Co1, Co2) mit zwei einander gegen­ überliegenden Verbindungspunkten verbunden sind und die Daten bezüglich des Addenden oder des Augenden (a, b) den einen Verbindungspunkt der anderen beiden, einander gegen­ überliegenden Verbindungspunkte und die an den ersten und zweiten Übertragseingangsklemmen (Ci1, Ci2) anliegenden Signale wahlweise dem anderen Verbindungspunkt zugeführt werden,
sowie eine logische Schaltung (21a-b; 22a-f; 23a, 23b; 24a 24b), die das Durchschalten bzw. Sperren der Schaltelemente durch das Steuersignal (h) und durch das Ausgangssignal (l) der ersten Exklusiv-ODER-Schaltung (1a) steuert, wahlweise den Addenden oder den Augenden der ersten oder zweiten Über­ tragsausgangsklemme (Co1, Co2) zuführt, wahlweise die erste oder zweite Übertragseingangsklemme (Ci1, Ci2) mit dem ande­ ren Eingang der zweiten Exklusiv-ODER-Schaltung (1b) verbin­ det und wahlweise die erste Übertragseingangsklemme (Ci1) mit der ersten Übertragsausgangsklemme (Co1) oder die zwei­ te Übertragseingangsklemme (Ci2) mit der zweiten Übertrags­ ausgangsklemme (Co2) verbindet.

4. Addierschaltung für eine Vielzahl von Bits, unter Verwendung von Addierern nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß sie aufweist:
eine Übertrags-Eingangs/Ausgangs-Schalteinrichtung mit einer ersten und zweiten Klemme zur Eingabe bzw. Abgabe eines Übertragssignals, die zwischen der ersten und zweiten Klemme angeordnet ist und durch ein vorbestimmtes Steuer­ signal die entsprechenden Funktionen einer ein Übertrags­ ausgangssignal abgebenden Klemme und einer Klemme umschal­ tet, der ein Übertragseingangssignal zugeführt wird, wobei die Addierschaltung eine Vielzahl von Addierern aufweist, die jeweils für ein Bit eine Addition so durchführen, daß die erste bzw. zweite Klemme von jedem Addierer mit der zweiten bzw. ersten Klemme von jedem Addierer verbunden ist, um benachbarte Bits zu addieren, und ein gemeinsames Steuersignal jedem Addierer zugeführt wird.

5. Addierschaltung nach Ansprüchen 3 und 4, dadurch gekennzeichnet, daß die Addierschaltung eine Vielzahl von Addierern auf­ weist, die jeweils den Additionsvorgang für ein Bit so durchführen, daß die ersten bzw. zweiten Klemmen bei jedem der Addierer mit den zweiten bzw. ersten Klemmen bei jedem Addierer verbunden sind, um benachbarte Bits aufzuaddieren, und ein gemeinsames Steuersignal jedem der Addierer zum Aufaddieren der Bits zugeführt wird.

6. Addierschaltung nach Anspruch 5, dadurch gekennzeichnet, daß eine Schaltung vorgesehen ist, die eine Übereinstimmung der Ausgangssignale der ersten Exklusiv-ODER-Schaltung mit denen der Addierer zur Durch­ führung des Addiervorgangs der Bits so überwacht, daß das übereinstimmende Ausgangssignal als Übertragsausgangssignal der Addierschaltung genommen wird.