DE1774771A1 - Anordnung,um wechselweise eine Addition oder eine aus einer Anzahl logischer Funktionen zwischen den Inhalten einer Stelle zweier Binaerworte durchzufuehren - Google Patents
Anordnung,um wechselweise eine Addition oder eine aus einer Anzahl logischer Funktionen zwischen den Inhalten einer Stelle zweier Binaerworte durchzufuehrenInfo
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Description
PA.-B019G6G-3.9.68
•β« ΛΛ
Anordnung, um wechselweise eine Addition oder eine aus einer Anzahl logischer funktionen zwischen den
Inhalten einer Stelle zweier Binärworte durchzuführen
In der arithmetischen Einheit eines Rechners ist es im allgemeinen notwendig, dass neben der Addition auch die Durchführung anderer logischer Operationen möglich ist, z.B. UHD-, ODSB- und EICLUSIV-ODER-Operationen zwischen den Inhalten in einer bestimmten
Stelle zweier Binärworte· Dies kann so durchgeführt werden, dass neben den Schaltungen für die Addition
eine Anzahl von Schaltungen vorhanden ist, die parallel
zu den Additionsechaltungen liegen und die anderen logischen Operationen durchführen. Die Gesamtzahl von
109853/U92 bad original
- 2 ~ I 978
Schaltungen in der arithmetischen Einheit ist dann jedoch verhältnismässig gross· Deshalb wurde auch
vorgeschlagen, die gleichen Schaltungen zu verwenden, die mit Hilfe eines Steuersignals umgeschaltet werden»
um verschiedene logische Punktionen einechlieselich
der Addition auszuführen. Ziel der vorliegenden Erfindung ist eine Anordnung der letztgenannten Art· Dabei
wird eine Anordnung geschaffen, die die kleinetm^ögliche
Anzahl aufeinander folgender Gruppen von Schaltungen
aufweist und in welcher demnach die gleichen Schaltungen verwendet werden können für die Addition sowie
für die anderen logischen Operationen, und die auszuführende Operation wird durch die Bingangsbedingungen
bei einer Anzahl von Steuer eingängen bestimmt, wobei diese Bedingungen für verschiedene Bits in den behandelten Binärwort en unterschiedlich gemacht werden können,
so dass verschiedene Operationen mit verschiedenen Abschnitten der Worte durchgeführt werden können·
Die Erfindung ist gekennzeichnet durch vier Operandeneingänge,
an welche der Binärinhalt bzw. dae Komplement
der Inhalte geliefert wird, durch vier Steuereingänge, deren Binärzustand eine^ aus maximal 16 logischen Operationen
bestimmt, durch einen Übertragsbiteingang und durch einen die Addition bestimmenden Eingang, darüber
hinaus durch eine erste Gruppe von vier UHIWIICHT-
Schaltungen
109853/1402
- 3 - T 978
Schaltungen ( d.h.· UND-Schaltungen mit Invertierenden
Ausgängen ), von denen jeweils ein Eingang einer der Steuereingänge ist und der andere Eingang ttber eine
NICHT-Schaltung mit dem die Addition bestimmenden Eingang verbunden ist» durch eine zweite Gruppe von vier
UND-HICHT-Schaltungen, die alle mit einem ihrer Eingänge
mit je einem Ausgang der UHD-HICHT-Schaitungen in der
ersten Gruppe verbunden sind und bei denen zwei Eingänge mit einer für jede Schaltung besonderen Kombination von zwei Operandeneingängen, und zwar einem von
jedem Wort, verbunden sind, wobei ein vierter Eingang der zwei UHD-HICHT-Schaltungen in der zweiten Gruppe,
an die nur die kompementären oder nur die nicht-komplementären Binärinhalte geliefert werden, mit dem die
Addition bestimmenden Eingang über eine erste weitere UND-HICHT-Schaltung verbunden ist, deren anderer Eingang an dem Übertragsbiteingang liegt, und ein vierter
Eingang der anderen zwei UHD-HICHT-Schaltungen in der
zweiten Gruppe mit dem Ausgang der zweiten weiteren UND-HICHT-Schaltung verbunden ist, von der ein Eingang
am die Addi-fon bestimmenden Eingang undder andere Eingang an dem Ausgang der weiteren UHD-HICHT-Schaltung
liegt, wodurch die Ausgänge der zweiten Gruppe von UHD-HICHT-Schaltungen die Eingänge einer UND-Schaltung
bilden, deren Ausgang der Ausgang der Anordnung ist.
Die 109853/U92
- 4 - S 978
Sie Erfindung wird in genaueren Einzelheiten
unter Bezugnahme auf die beiliegende Zeichnung beschrieben, in der die
Pig· 1 ein Blockdiagramm einer Anordnung für die
Addition zeigt und die
Fig· 2 darstellt, wie die in der Anordnung gemäes
mäss der Erfindung angeordnet sind*
^n+l 1^ "Pn+2 Scnal'tuneent» die die Addition in den
Stellen n, n+1 bzw. n+2 in den beiden Binärworten ausführen, und die Bezugszeichen Bn, B , und Bn+2 kennzeichnen die Schaltungen, die das Übertragsbit In der
entsprechenden Stelle berechnen· Der Inhalt der entsprechenden Stellen der Binärworte ist gekennzeichnet
mit Xn, Xn+1 und X11+2 bzw. Tn, Tn+1 und T^2
und wird auf die Eingänge in Fig« 1 gegeben, die Bit
den entsprechenden Bezeichnungen versehen sind· Aus
der Zeichnung geht hervor, dass der Inhalt in der Stelle der Worte entsprechend der Sohaltung sowie das Übertragsbit von der vorangegangenen Stelle auf j«de Schaltung
gegeben wird. Die Schaltungen F sind dann so angeordnet» dass sie ein Ausgangssignal erzeugen, wenn ein Eingangssignal bei einer ungeraden Zahl von Eingängen auftritt,
und
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- 5 - T 978
und die Schaltungen B erzeugen ein Ausgangssignal,
wenn ein Eingangssignal an mehr als einem Eingang anliegt, wodurch die Binärworte addiert werden.
Pig· 2 zeigt, wie eine Schaltung entsprechend irgendeiner der Schaltungen P , E-, oder Pn+? ^·η
Fig· 1 gemäss der Erfindung angeordnet ist. Z und Y kennzeichnen die Eingänge, an die der Inhalt in der
Stelle der beiden Binarworte entsprechend der Schaltung anlegt wird, und C kennzeichnet den Eingang, an welchen
das Übertragsbit von der vorangegangenen Stelle geliefert wird» Die Schaltung ist weiterhin mit zwei Eingängen
Ϊ und ¥ versehen, an welche das Komplement der Variablen X und T geliefert wird. Darüber hinaus besitzt
die Schaltung einen Eingang A, dessen Eingangsbedingung darüber entscheidet, ob die Schaltung eine
Addition durchführen soll oder gemäss den Eingangsbedingungen einer Anzahl von Eingängen a, b, c und d
arbeitet,wie unten genauer beschrieben wird. Die Schaltung besteht aus einer ersten Gruppe von TIHD-HICKP-G
at tern Gl - G4 und einer zweiten Gruppe von UKD-IICHT
-Gattern GIa, G2b, G3c und G4d, von denen jedes der
letztgenannten Gatter mit dem Ausgang an einem. Eingang des entsprechenden Gatters in der ersten Gruppe hängt.
Ein Eingang der Gatter, GIa1 G2b, G3c und G4d wird dann
mit den Eingängen a, b, c bzw. d verbunden, und der
andere 109853/U92
' - 6 - ϊ 978
andere Eingang dieser Gatter ist ait dem Eingang A
über eine NICHT-Schaltung G7 verbunden. Ton den Eingängen X, X und Y, 7 sind X und T mit den Gatter Gl1
X und 7 mit dem Gatter G2t T und T mit dem Gatter G3
und X* und Y mit dem Gatter G4 verbunden· Der vierte
Eingang der Gatter Gl und G4 ist mit dem Eingang eines
ersten weiteren UND-NICHT-Gatters G5 verbunden, von dem
ein Eingang mit dem Eingang A und der andere Eingang mit dem Übertragsbit-Eingang C verbunden ist, und der
vierte Eingang der Gatter G2 und G3 liegt am Ausgang eines zweiten weiteren UND-MICHT-Gattere 66» von dem
ein Eingang am Eingang A und der andere am Ausgang des Gatters G5 liegt·
Sie Funktion der oben beschriebenen Anordnung gen^t aus den folgenden Bereehnungen hervor, in
welchen die Variälen den Binärzustand an den entspre-
■in - _
chenden Eingängen angeben, und die Berechnungen werden gemäss den Gesetzen der Booleschen Algebra unter Anwendung der Formeln von Morgan in bekannter Weise
durchgeführt. Am Gatter G7 wird das Auegangesignal 1
erhalten, wobei diese Tariable den Komplema&twert der
Variablen A darstellt· An den anderen Gattern werden Ausgangssignale gemäss der folgenden Tabelle erhalten.
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- 7 - T 978
GIa X",a (a*A")«a+A
G2b 3,b (A*b)-A+b"
G3c A, c (a"*c)-A+c
G4d I,d (A
G5 C,A (C
G6 C+A,A (Ü+I) 'A-C+3
G2 Χ,Υ,Α+Έ,Ο+Ϊ X'T
G3 I,Y,A+c,C+A ϊ·γ
Dievier Ausgangssignale von den Gattern G1-G4 bilden
die Eingangesignale des ÜHD-Gatters G8, an dessen
Ausgang S das folgende Signal erhalten wird: S-(X + Y +aeÄ+G*A)(I+Y+b*A+ü-A)(X+Y+c'l+A#ü)(X+Y+d#I+A
Wenn in diesem Ausdruck A=I gemacht wird, d.h. eine binäre "Eins" auf den Eingang A gegeben wird,
dann wird ein Signal am Ausgang S entsprechend dem
folgenden
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■ - 8 - ϊ 978
folgenden Aue druck erhalten.: -
wobei dieser Ausdruck unabhängig von den Yarimblen
a, b, c und d ist und eine "Eine" am Ausgang ß ergibt,
wenn die Anzahl der "Binsen" an den Eingängen X, Y und
C ungerade ist, d.h. die Anordnung führt ein· Addition durch.
Wenn andererseits eine "Mull11 an den Eingang
A gegeben wird, dann wird der folgende Ausdruck für das Signal bei S erhalten» S= (I+?+a)(X+Y+fc)(X+¥+e)
(X+Y+d), wobei dieser Ausdruck unabhängig von Cist»
und es werden verschiedene logische Operationen «wischen den Tariablen X und Y erhalten. Venn β·Β· a*d=O
und b=c«l ist, dann wird S-(I+?) (X+Y)*5Ey+X? erhalten,
was einer EXKLUSIV-ODBH-Operation entspricht· Xn einer
entsprechenden Weise werden logische Operationen für verschiedene Werte der Tariablen a, b, c und d swisohen
den Tariablen X und Y entsprechend der folgenden Tabelle erhalten!
A | Ir | C | d | S |
1 | 1 | 1 | 1 | 1 |
1 | 1 | 1 | O | Ϊ+Υ |
1 | 1 | O | 1 | T+Y |
1 | 1 | O | O | I |
1. | O | 1 | 1 | Χ+Ϋ |
10 10 ?
iooi χ·γ+Χ·Τ
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- 9 - T 978
Mögliche logische Punktionen (Portsetzung)
a | b | C | 0 | d | S |
1 | 0 | 0 | 0 | I#Y | |
0 | 1 | 1 | I | X+Y | |
O | 1 | 1 | 0 | χ·Υ+ϊ·γ | |
0 | 1 | 0 | 1 | Y | |
0 | 1 | 0 | 0 | Σ·γ | |
0 | 0 | 1 | 1 | X | |
O | 0 | 1 | 0 | χ·Υ | |
0 | 0 | 0 | 1 | XY | |
0 | 0 | 0 | 0 |
Durch die Anordnung gemäee der Erfindung
ist es demnach möglich, mit Hilfe einer sehr kleinen
Zahl von Schaltungen sowohl die Addition von zwei Binärworten als auch eine aus einer Anzahl logischer
Operationen auszuführen, wobei die Operationen auf verschiedene Arten für verschiedene Stellen der Binärworte
durchgeführt werden können.
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Claims (1)
- - 10 - T 978Patentanspruch:Anordnung zur wechselweisen Durchführung einer Addition oder einer logischen Operation aus einer Anzahl solcher logischen Operationen «wischen den Inhalten einer Stelle zweier Binärworte, gekennzeichnet durch vier Operandeneingänge (Χ,Ϊ^Γ,Υ), an welche der Binär inhalt bzw. das Konplement der Inhalte geliefert wird, durch Tier Steuereingänge (a,b,c,d), deren Binärzustand eine aus maximal 16 logischen Operationen bestimmt, durch einen Übertragebiteingang (0) und durch einen die Addition bestimmenden Eingang (A), darüber hinaus durch eine erste Gruppe το» Tier UND-NICHT-Schaltungen (GIa, G2b, G3c, G4d), von denen jeweils ein Eingang einer der Steuereingänge ist und der andere Eingang über eine HICHT-Schaltung (Ö7) »it dem. die Addition bestimmenden Eingang (A) verbundenlsi*.109853/U92- 11 - T 978ist, durch eine zweite.Gruppe von vier UND-NICHT-Schaltungen (Gl, G2, S3» G4), die alle mit einem ihrer Eingänge mit je einem Aue gang der UND-NICHT-Schaltungen der ersten Gruppe verbunden sind und von denen zwei Eingänge mit einer für jede Schaltung bestimmten Kombination von zwei Operanden eingängen, einem von jedem Wort, verbunden sind, wobei ein vierter Eingang der zwei TIND-NICHT-Schaltungen (Gl ,(M) in der zweiten Gruppe, an die nur die komplementären bzw· nur die nicht-komplementären Binärinhalte geliefert werden, mit dem die Addition bestimmenden Eingang (A) über eine erste weitere UND-NICHT-Schaltung (G5) verbunden ist, deren anderer Eingang an dem Übertragsbiteingang (C) liegt, und ein vierter Eingang der anderen zwei UND-NICHT-Schaltungen (G2, G3) in der zweiten Gruppe mit dem Ausgang der zweiten weiteren UND-NICHT-Schaltung (g6) verbunden ist, von der ein Eingang am die Addition bestimmenden Eingang (A) und der andere Eingang am Ausgang der weiteren UND-NICHT-Schaltung (G5) liegt, wodurch die Ausgänge der zweiten Gruppe von UND-NICHT-Schaltungen die Eingänge einer UND-Schaltung (G8) bilden, deren Ausgang (S) der Ausgang der Anordnung ist.Heipa/Br.
T 978109853/U92
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DE1957302A1 (de) * | 1969-11-14 | 1971-05-19 | Telefunken Patent | Volladdierer |
US3700868A (en) * | 1970-12-16 | 1972-10-24 | Nasa | Logical function generator |
USH1970H1 (en) | 1971-07-19 | 2001-06-05 | Texas Instruments Incorporated | Variable function programmed system |
US4503511A (en) * | 1971-08-31 | 1985-03-05 | Texas Instruments Incorporated | Computing system with multifunctional arithmetic logic unit in single integrated circuit |
US4037094A (en) * | 1971-08-31 | 1977-07-19 | Texas Instruments Incorporated | Multi-functional arithmetic and logical unit |
US3749899A (en) * | 1972-06-15 | 1973-07-31 | Hewlett Packard Co | Binary/bcd arithmetic logic unit |
US4157589A (en) * | 1977-09-09 | 1979-06-05 | Gte Laboratories Incorporated | Arithmetic logic apparatus |
US4160290A (en) * | 1978-04-10 | 1979-07-03 | Ncr Corporation | One-bit multifunction arithmetic and logic circuit |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US3291973A (en) * | 1964-09-22 | 1966-12-13 | Sperry Rand Corp | Binary serial adders utilizing nor gates |
US3440413A (en) * | 1965-11-17 | 1969-04-22 | Ibm | Majority logic binary adder |
US3458240A (en) * | 1965-12-28 | 1969-07-29 | Sperry Rand Corp | Function generator for producing the possible boolean functions of eta independent variables |
US3465133A (en) * | 1966-06-07 | 1969-09-02 | North American Rockwell | Carry or borrow system for arithmetic computations |
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DK131406C (de) | 1975-12-01 |
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