DE1774771B2

DE1774771B2 - Anordnung, um wechselweise eine addition oder eine aus einer anzahl logischer funktionen zwischen den stellenwerten zweier binaerwoerter durchzufuehren

Info

Publication number: DE1774771B2
Application number: DE19681774771
Authority: DE
Inventors: Oleg Huddinge Hjalm Fritz Gustav Torsten Skarholmen Avsan, (Schweden)
Original assignee: Telefonaktiebolaget LM Ericsson AB
Current assignee: Telefonaktiebolaget LM Ericsson AB
Priority date: 1967-09-08
Filing date: 1968-09-03
Publication date: 1972-11-30
Also published as: FR1581830A; GB1171266A; NO120167B; US3584207A; DE1774771A1; NL6812751A; SE300065B; BE720342A; DK131406C; DK131406B

Description

i ■ ι

P_n+1 und P_n+2 Schaltungen, die die Addition in den Stellen η,η + I bzw. π + 2 in den beiden Binärwörtern ausführen, und die Bezugszeichen B_n, B_n+1 und B_n+2 kennzeichnen die Schaltungen, die das Ubertragbit in der entsprechenden Stelle berechnen. Der Inhalt der entsprechenden Stellen der Binärwörter ist gekennzeichnet mit X_n, X_n+. und AT_n+2 bzw. Y_n, Y_n+, und Y_{n + 2} und wird auf die Eingänge in Fig. 1 gegeben, die mit den entsprechenden Bezeichnungen versehen sind. Aus der Zeichnung geht hervor, daß der Inhalt jeder Wortstelle sowie das Ubertragbit von der vorangegangenen Stelle auf jede Schaltung gegeben wird. Die Schaltungen P sind dann so angeordnet, daß sie ein Ausgangssignal erzeugen, wenn eine ungerade Anzahl von »L«-EingangsKignalen auftritt, und die Schaltungen B erzeugen ein Ausgangssignal, wenn ein »/^-Eingangssignal an mehr als einem Eingang anliegt, wodurch die Binärwörter addiert werden.

F i g. 2 zeigt, wie eine Schaltung entsprechend irgendeiner der Schaltungen P_n, P_n., oder P_n„, in r i g. i aufgebaut ist. X und }' ken' zeichnen die I/ingänge. an die der Stellenwert der beiden Binärwörter eⁿ(sprechend der Schaltung angelegt wird, und C kennzeichnet den Eingang, an welchen das Ubertragbit von der vorangegangenen Stelle geliefert wird. Die Schaltung ist weiterhin mit zwei Eingängen A' und Y versehen, an welche das Komplement der Variablen A' und Y geliefert wird. Darüber hinaus besitzt die Schaltung einen Eingang A. dessen Eingangsbedingung darüber entscheidet, ob die Schaltung eine Addition durchführen soll oder gemäß den hingangsbedingungen einer Anzahl von Eingängen 0, b. £· und d arbeitet, wie unten genauer beschrieben wird.

Die Schaltung besteht aus einer ersten Gruppe von NAND-Gliedern Ol bis G4 und einer zweiten Gruppe von NAND-Gliedern GIa. Gib. G3c und GAd, von denen jedes der letztgenannten Verknüpfungsglieder mit dem Ausgang an einem Eingang des entsprechenden Verknüpfungsgliedes in der ersten Gruppe hängt. Ein Eingang der Verknüpfungsglieder GIa, Gib, G3c und GAd ist mit den Eingängen a, b, c bzw. d verbunden, und der andere Eingang dieser Verknüpfungsglieder ist mit dem Eingang A über ein NICHT-Glied Gl verbunden. Von den Eingängen A", X und Y, 7 sinc^X" und Y mit dem Verknüpfungsjlied Gl, X und Y mit dem Verknüpfungsglied Gl, X und Y mit dem Verknüpfungsglied G3 und X und 7 mit dem Verknüpfungsglied G4 verbunden. Der vierte Eingang der Verknüpfur.gsglieder G1 und G4 ist mit dem Eingang eines ersten weiteren NAND-Gliedes ΰ 5 verbunden, von dem ein Eingang mit dem Eingang A und der andere Eingang mit dem Ubertragbit-Eingang C verbunden ist, und der vierte Eingang der Verknüpfungsglieder GT. und G3 liegt am Ausgang eines zweiten weiteren NAND-Gliedes G 6, von dem ein Eingang am Eingang A und der andere am Ausgang des Verknüpfungsgliedes GS liegt.

Die Funktion der oben beschriebenen Anordnung geht aus den folgenden Berechnungen hervor, in welchen die Variablen den Binärzustand an den entsprechenden Eingängen angeben. Die Berechnungen werden gemäß den Gesetzen der Booleschen Algebra unter Anwendung der Formeln von Morgan in bekannter Weise durchgeführt. Am Verknüpfungsglied Gl wird das Ausgangssignal ~Ä erhalten, wobei diese Variable den Komplementwert der Variablen A darstellt. An den folgenden Verknüpfungsgliedern werden Ausgangssignale gemäß üer fo'r-enden Tabelle erhallen.

20

Vor- j
knup-

ulied

Gib

G3c

GAd

GS

G6

Gi

Gl
G3
G4

Eingangssignale

Ä.a

A.h

Ä,c

Ä~,d

CA

C + Ä,A

X, Y, A + a, C + Ä

X,Y,A+B,C + Ä X, Y, A + c, C + Ä X,7,A + 2,C + Ä

Ausgang^signale

(a'A) = a + A
(J⁷I)) = A + B

(A⁷C) = A + c

(C + ~ÄYÄ = C + Ä

= (X + 7+a'Ä+C'A)

X Ύ'(A+c)(C+ T)

ΧΎΊΑ+Έ)(Α~

Die vier Ausgangssignale von den Verknüpfungsgliedern Gl bis G4 bilden die Eingangssignale des UND-GliedesG8, an dessen Ausgangs das folgende Signal erhalten wird:

S = (Χ + 7 + a A + CA)(X + Y + /Γ A + C A)IX + 7 + cÄ~ + /Γ C)(X + Y + d'A + AC)

Wenn in diesem Ausdruck A = 1 gemacht wird, d. h. eine binäre »72ins« auf den Eingang 4 gegeben wird, dann wird ein Signal am Ausgang S entsprechend dem folgenden Ausdruck erhalten:

S = (χ+ 7+C)(X+ 1'+C)(A-+ 7+C)(A- + Y+ C) = X YC + X7C + X7C~ + XTC ,

wobei dieser Ausdruck unabhängig von den Variablen a. b, c und d ist und eine »Eins« am Ausgang S ergibt, wenn die Anzahl der »Einsen« an den Eingängen X. Y und C ungerade ist, d. h., die Anordnung ftihrt eino Addition durch.

Wenn andererseits eine »Null« an den Eingang A gegeben wird, dann wird der folgenden Ausdruck Tür das Signal bei S erhallen:

S = (X + 7+a)('X + Y + b)(X + 7+ c)(X + Y + d). wobei dieser Ausdruck unabhängig von C ist, und es

ho werden verschiedene logische Operationen zwischen den Variablen A" und Y erhalten. Wenn ?.. B. a = d = O und b = c = \ ist, dann wird

S =

7)(X+Y) = XY+X7

erhalten, was einer EXKLUSIV-ODER-Operation entspricht. In einer entsprechenden Weise werden logische Operationen für verschiedene Werte der .Variablen u, b, c und d zwischen den Variablen X und Y entsprechend der folgenden Tabelle erhalten:

Ί 774771

Mögliche logische Funktionen

X + Y X + Y X
X + Y

ΧΥ + ΧΎ

XY

X^-Y

χ-γ+χγ

b	C	d
1	1	1
1	1	0
1	0	1
1	0	0
0	1	1
0	1	0
0	0	1
0	0	0
1	1	1
1	1	0
1	0	1

	C	6	d
b	0	0
1	1	1
0	1	0
0	0	1
η	0	0
0

xY

XY 0

Durch diese Anordnung ist es demnach möglich, mit Hilfe einer sehr kleinen Anzahl von Schaltungen sowohl die Addition von zwei Binärwörtern als auch eine aus einer Anzahl logischer Operationen auszuführen, wobei die Operationen auf verschiedene Arten für verschiedene Stellen der Binärwörter durchgeführt werden können.

Hierzu 1 Blatt Zeichnungen

Claims

Patentanspruch:

Anordnung zur wechselweisen Durchführung einer Addition oder einer logischen Operation aus einer Anzahl möglicher logischer Operationen zwischen den Inhalten entsprechender Stellen zweier Binärwörter, welche Anordnung mit vier Operandeneingängen, an welche die Binärinhalte der einander entsprechenden Stellen der Binärwörter bzw. deren Komplemente geliefert werden, einem Ubertragbiteingang, einem die Addition bestimmenden Eingang und mit Steuereingängen versehen ist, deren Binärzustand eine der logischen Operationen bestimmt, dadurch gekennzeichnet, daß jeder der vier möglichen Kombinationen von zwei Operandeneingängen zwei Einaänee eines NAND-Gliedes einer ersten Gruppe" vor vier NAND-Gliedern (Gl, Gl. G 3. G4) zugeordnet sind, deren Ausgänge die Eingänge eines UN D-Gliedes (G8) bilden, dessen Ausgang (S) der Ausgang der Anordnung ist. aaß ein dritter Eingang derjenigen beiden NAND-Glieder (Gl. G4l der ersten Gruppe, an die nur die komplementären bzw. die nicht komnlementären Binärinhalte geliefert werden, mit dem die Addition bestimmenden Eingang über ein erstes weiteres NAND-Glied (G5) verbunden ist, dessen anderer Eingang an dem Hbertragbiteingang liegt, daß ein dritter Eingan^ der anderen beiden NAND-Glieder (Gl. G3) in der genannten ers^n Gruppe mit dem Ausgang eines zweiten weiteren NAND-Gliedes [G 6) verbunden ist. von dem ei-· Eingang am die Addition bestimmenden Eingang und ein anderer Eingang am Ausgang des ersten weiteren NAND-Gliedes (G5) liegt, und daß ein vierter Eingang eines jeden NAND-Gliedes in der genannten ersten Gruppe mit einem SttJereingang [a, b, c, d) über ein NAND-Glied einer zweiten Gruppe von vier NAND-Gliedern (GIa, Gib, G3c, G4d) verbunden ist, deren andere Eingänge über ein NICHT-Glied (Gl) mit dem die Addition bestimmender Eingang verbunden sind.

Die Erfindung betrifft eine Anordnung zur wechselweisen Durchführung einer Addition oder einer logischen Operation aus einer Anzahl möglicher logischer Operationen zwischen den Inhalten entsprechender Stellen zweier Binärwörter. Die Anordnung ist mit vier Operandeneingängen, an welche die Binärintialte der einander entsprechenden Stellen der Binärwörter bzw. deren. Komplemente geliefert werden, einem Ubertragbiteingang, einem die Addition bestimmenden Eingang und mit Steuereingängen versehen, deren Binäizustand eine der logischen Operationen bestimmt.

In der arithmetischen Einheit eines Rechners ist es im allgemeinen notwendig, daß neben der Addition auch die Durchführung anderer loeischer Operationen möglich ist. z. B. UND-, ODFR- und EXKLUSIV-ODER-Operationen zwischen den Inhalten in einer bestimmten Stelle zweier Binärwörter. Dies kann so durchgeführt werden, daß neben den Schaltungen für die Addition eine Anzahl von Schaltungen vorhanden ist, die parallel zu den Additionsschaltungen liegen und die anderen logischen Operationen durchführen. Die Gesamtzahl von Schaltungen in der arithmetischen Einheit ist dann jedoch verhältnismäßig groß. Deshalb wurde auch z. B. in den deutschen Auslegeschriften 1 193 278, 1 237 363 (vorveröffentlicht) und 1 524 197 (ältere Anmeldung) vorgeschlagen, für alle Operationen die gleichen Schaltungen zu verwenden, die mit Hilfe von Steuersignalen umgeschaltet werden.

Die Qualität von Anordnungen der letztgenannten Art hängt von der Schnelligkeit ab, mit der die Operanden bearbeitet werden, d. h. von der Anzahl der aufeinanderfolgenden Gruppen von Schaltangen zwisehen den Operandeneingängen und den Ausgängen der Anordnung, hängt von der Anzahl der logischen Funktionen ab, die zusätzlich zur Addition ausgeführt werden können, und hängt ferner von der Anzahl insgesamt benötigter Glieder ab, welche die Operandeneingänge. die Steuereingänge und die Ausgänge der Anordnung miteinander verknüpfen.

Ziel der vorliegenden Erfindung ist es, eine insbesondere die Additionen schnell ausführende Anordnung zu schaffen, die zusätzlich wahlweise eine große Anzahl von Funktionen mit einem kleinen Aufwand an Verknüpfungsgliedjrn erfüllt, wobei die auszuführende Operation durch die Eingangsbedingungen bei einer Anzahl von Steuereingängen bestimmt wird und wobei diese Bedingungen für verschiedene Bits in den zu verarbeitenden Binärwörtern unterschiedlich gemacht werden können, so daß verschiedene Operationen mit verschiedenen Abschnitten der Wörter durchgeführt werden können.

Diese Aufgabe wird bei einer Anordnung der e«ngangs genannten Art gelöst, indem jeder v^Jcr vier möglichen Kombinationen von zwei Operandeneingängen zwei Eingänge eines NAND-Gliedes einer ersten Gruppe von vier NAND-Gliedern zugeordnet sind, deren Ausgänge die Eingänge eines UND-Gliedes bilden, dessen Ausgang der Ausgang der Anordnung ist, indem ein dritter Eingang derjenigen beiden NAND-Glieder der eisten Gruppe, an die nur die komplementären bzw. die nicht komplementären Binärinhalte geliefert werden, mit dem die Addition bestimmenden Eingang über ein erstes weiteres NAND-Glied verbunden ist, dessen anderer Eingang an dem Ubertragbiteingang liegt, indem ein dritter Eingang der anderen beiden NAND-Glieder in der genannten ersten Gruppe mit dem Ausgang eines zweiten weiteren NAND-Gliedes verbunden ist, von dem ein Eingang am die Addition bestimmenden Eingang und ein anderer Eingang am Ausgang des ersten weiteren NAND-Gliedes liegt, und indem ein vierter Eingang eines jeden NAND-Gliedes in der genannten ersten Gruppe mit einem Steuereingang über ein NAND-Glied einer zweiten Gruppe von vier NAND-Gliedern verbunden ist, deren andere Eingänge über ein NICHT-Glied mit dem die Addition bestimmenden Eingang verbunden sind.

Ein Ausführungsbeispiel der Erfindung wird in genaueren Einzelheiten unter Bezugnahme auf die Zeichnung beschrieben, in der die

F i g. 1 ein Blockdiagramm einer Anordnung für die Addition zeigt und die

fts F i g. 2 darstellt, wie die in der Anordnung gemäß F i g. I enthaltenen Additionsschaltungen aufgebaut sind.

In Fig. 1 kennzeichnen die Bezugszeicher. P_n,