DE2913899C2 - Rechen- und Verknüpfungsschaltung - Google Patents

Description

Die Erfindung betrifft eine Schaltung zur Durchführung von Rechen- und Verknüpfungsoperationen der im Oberbegriff des Patentanspruchs 1 genannten Art.

Es sind eine größere Anzahl von Mehi'zweck-Verknüpfungsschaltungen einschließlich von Rechenschaltungen bekannt, welche selektiv die verschiedensten Rechenoperationen ausführen können; dazu gehören auch Rechen- und Verknüpfungsschaltungen, welche wahlweise eine Vielzahl von sowohl Verknüpfungs- als auch Rechenoperationen verarbeiten.

Die Ausführung der bekannten Rechen- und Verknüpfungsschaltungen in integrierter Form ist eine wesentliche Einsparung für die Rechenmaschinen-Her-

steller gebracht Die größten Einsparungen konnten dort realisiert werden, wo integrierte Schaltungen, insbesondere Speicherschaltungen, so weit an die Erfordernisse einer großen Anzahl von Verwendern angepaßt werden konnten, daß sie als Standard-Schaltungen von den Halbleiter-Herstellern in großen Mengen erzeugt werden konnten, so daß sich sehr niedrige Kosten pro Schaltung ergaben. Leider können Rechen- und Verknüpfungsschaltungen nicht so leicht wie Speicherschaltungen standardisiert werden. In verschiedener Weise spezialisierte Rechner verlangen die verschiedensten Ausführungsformen von Rechen- und Verknüpfungsschaltungen. Zwangsläufig ergaben sich somit hohe Entwicklungskosten für derartige

Rechen- und Verknüpfungsschaltungen. Verhältnismäßig geringe Mengen derartiger Schaltungen sind herzustellen, so daß auch die Kosten pro Schaltung hoch sind.
Eine Möglichkeit, die Entwicklungskosten pro Schal-

tung für die Entwicklung von nicht standardisierten integrierten Schaltungen zu reduzieren und die Herstellungs-Stückzahlen derartiger Schaltungen zu erhöhen, besteht in der Verwendung von sogenannten LSI-(Large scale integrated)-Gatteranordnungen. LSI-Gatteranordnungen sind integrierte Schaltungen mit einer großen Anzahl von nicht verbundenen »Bibliotheks-Funktionen« oder Verknüpfungs-Zellen auf einem Halbleiterplättchen. Derartige LSI-Gatteranordnungen werden in großen Mengen bis zu einem halbfertigen Zustand gefertigt, bei dem die verbindende Metallisierung zwischen vielen Zellen oder Bibliotheks-Funktionen zur Herstellung der verschiedensten Schaltkreise etwa Rechen- und Verknüpfungsschaltkreise noch nicht erfolgt ist Eine besondere spezifische Schaltung etwa die Rechen- und Verknüpfungsschaltung gemäß der vorliegenden Erfindung kann dann dadurch erzeugt werden, daß die erforderlichen Verbindungen zwischen den vorhandenen Standardzellen oder Bibliotheks-Funktionen in einer derartigen halbfertigen Gatteranordnung hergestellt werden, so daß sich die spezielle Schaltung ergibt. Die erforderlichen Verbindungen werden in der halbfertigen Gatteranordnung durch eine kundenspezifische Herstell-Operation erzielt; dieser Vorgang ist wesentlich billiger als die vollständige Entwicklung eines integrierten Schaltungsplättchens, welches die spezielle Schaltung einschließt. Zusammengefaßt bedeutet dies, daß erhebliche Einsparungen bei der LSI-Technologie durch die halbfertig hergestellten Gatteranordnungen erzielt wurden, wobei die Entwick-

lungskosten der speziellen Schaltung nur die Kosten des zuvor beschriebenen Verbindungsvorgangs umfassen.

Um eine maximale Einsparung zu erzielen, ist es erwünscht, bei der Herstellung der Rechen- und Verknüpfungsschaltung der vorliegenden Erfindung

möglichst wenig Standardzellen zu verwenden, so daß die übrigen nicht benötigten Zellen für andere im Rechner erforderliche Schaltkreise verwendet werden können.

Die Druckschrift »Semiconductor Data Library, Bd. 4. MECL Integrated Circuits, Reihe A, veröffentlicht durch Motorola Semiconductor Products Inc.«, zeigt eine am meisten fortentwickelte Rechen- und Verknüpfungsschaltung; diese verwendet Emitter-gekoppelte VerVnüpfungsglieder (nachstehend ECL-Glieder ge-

nannt), welche Ausgangssignale und deren Komplement erzeugen und zwar auf Leitungen, welche in einer verdrahteten ODER-Anordnung verbunden werden können. Eine große Anzahl von fCL-Gliedern, von

•. denen jedes zumindest drei Eingänge besitzt, werden in den bekannten Rechen- und Verknüpfungsschaltungen verwendet. Jeder Eingang eines derartigen ECL-Gliedes benötigt einen eigenen bipolaren Eingangstransistor. Ein derartiger Transistor nimmt aber eine unnötig große Fläche auf dem Halbleiterplättchen ein, wodurch sich die Kosten pro Verknüpfungs-Funktion erhöhen. Werden ferner komplizierte Schaltungen in LSl-Gliedertechnik ausgeführt, dann ist es unerwünscht, eine große Anzahl von standardisierten Gliedern oder Bibliotheks-Funktionen mit drei oder mehr Eingängen auf dem standardisierten halbfertigen Substrat zu haben, da die hohe Wahrscheinlichkeit besteht, daß einige der Eingänge für die auf dem halbfertigen Substrat aufzubringende spezielle Schaltung unbenutzt bleiben. Derartige nicht verwendete Eingänge stellen nicht verwendete, Fläche einnehmende Transistoren dar, welche die Wirtschaftlichkeit begrenzen, die mittels der LSI-Technologie von den Rechner-Herstellern erzielt werden könnte. Bekannte Rechen- und Verknüpfungseinheiten, die eine Vielzahl von Ein-Bit-Rcchen- und Verknüpfungsschaltungen beinhalten, werden sehr oft dazu verwendet, ein Ausgangssignal zu erzeugen, welches angibt, ob alle Rechensummen die Verknüpfung Null ergeben. Bei diesen Rechen- und Verknüpfungseinheiten ist ein zusätzliches Gatter erforderlich, welches für die einzelnen Summenbits eine ODER-Verknüpfung durchführen muß um ein Null-Ergebnis-Signal zu

Tabelle 1

erzeugen.

Es ist Aufgabe der. vorliegenden Erfindung, eine LSI-Technik verwendende Rechen- und Verknüpfungsschaltung mit gegenüber der bekannten Schaltung reduzierter Halbleiteroberfläche zu schaffen.

Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Maßnahmen gehört.

Eine Ausführungsform der Erfindung wird nun als Beispiel unter Bezugnahme auf die Zeichnungen beschrieben. Es zeigt

F i g. 1 ein detailliertes Verknüpfungs-Schaltbild für eine Rechen-und Verknüpfungsschaltung;

Fig.2A, 2B, 2C, 2E, 2F und 2G ein Schaltbild der Verknüpfungselemente, wie sie gemäß Fig. 1 verwendet werden; und

Fig.3 die Verbindung von vier Rechen- und Verknüpfungsschaltungen gemäß F i g. 1 zu einer Vier-Bit-Rechen- und Verknüpfungseinheit. Die Zeichnungen und insbesondere F i g. 1 zeigen eine integrierte Schaltung, welche durch die strichpunktierten Linien umrissen ist und eine Ein-Bit-Mehrfunktions-Rechen- und Verknüpfungsschaltung 10 umfaßt, die durch das gezeigte Verknüpfungsschaltbild dargestellt wird. Die Rechen- und Verknüpfungsschaltung 10 kann Rechenoperationen in der einen Betriebsart und Verknüpfungsoperationen in der anderen Betriebsart gemäß Tabelle 1 durchführen.

Operations-Auswahl

com

'C0N2

CÖN3

CON4 Verknüpfungs-Betriebsart
Rechnen= 1

Rechen-Betriebsart
Rechnen = 0

0
0
0

1
1

1
0
0

0
0

0
1
1

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ι ι η

1 1 1

1 1 1

e-Ausschließlich ODER".

1
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1
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1

Ä + B A ■ B A@B

\ ni<

nicht beachten

A plus A plus Übertrag-Aufnahme

XXX

XXX

A minus Übertrag Aufnahme

XXX
XXX
A plus S plus Übertrag-Aufnahme

XXX

XXX

A minus B minus Übertrag-Aufnahme

XXX
XXX

A plus Übertrag-Aufnahme

XXX

XXX

Übertrag-A ufnähme

Die Rechen- und Verknüpfungsschaltung 10 besitzt zwei Rechen-/Verknüpfungseingänge 40 und 42, vier mit 43, 44, 48 und 49 bezeichnete Steuereingänge. Ein Signal für eine Verknüpfungs-Variable ist mit Rechnen bezeichnet und wird am Eingang 47 angelegt; sie bestimmt, ob die ausgewählte Operation in der Rechenoder Verknüpfungs-Betriebsart erfolgen soll. Die Steuereingänge 48,49,44 und 43 führen Signale für die Verknüpfungs-Variablen CONl, CCW2, CON3 bzw. CONA; diese Steuer-Eingangssignale wählen eine der sechzehn Verknüpfungs-Betriebsart-Funktionen der Tabelle 1 aus, wenn das Rechen-Signzl auf »1« ist bzw. eine der fünf Rechenfunktionen der Tabelle 1, wenn das Rechen-S\gna\ gleich Null ist Die in der Tabelle 1 gezeigten Funktionen erzeugen die Rechen- oder Verknüpfungsergebnisse am Ausgang 62 und 63, welche Ergebnisse mit Sa bzw. 5s bezeichnet werden, und auf welche als Summenausgangssignale Bezug genommen wird. Die Rechen-Betriebsart-Funktionen, welche durch XXX in Tabelle 1 angezeigt sind, bezeichnen Zustände an 5U und Sa welche Nichtbeachtung bedeuten und den angegebenen Kombinationen von CON\, CON2,

CONZ und CON4 entsprechen. Die Rechen- und Verknüpfungsschaltung 10 besitzt auch Eingänge 47 und 46, welche die Verknüpfungssignale Rechen bzw. Übertrags-Übernahme führen.

Die Rechen- und Verknüpfungsschaltung tO erzeugt auch ein Ausgangssignal AP am Knotenpunkt 54, welches dazu verwendet wird, eine Vorausübertrags-Funktion durchzuführen, die nachstehend noch beschrieben wird.

Die zuvor verwendeten Ausdrücke SUMME, ÜBERTRAGS-ÜBERNAHME, ÜBERTRAGS-ABGABE, FORTSCHREITEN und ERZEUGEN sind übliche Ausdrücke für Rechen- und Verknüpfungsschaltungen. Im allgemeinen bedeutet Erzeugungs-Signal einer Rechen- und Verknüpfungsschaltung ein Signal, welches angibt, daß durch diese Bit-Position ein Übertrag erzeugt wurde. Dies geschieht dann, wenn beide Operanden A und B dieser Bit-Position beide den Verknüpfungswert 1 besitzen, so daß der Ausdruck für Erzeugen gegeben ist durch die Verknüpfungsgleichung G = A-A Ein Fortschreiten-Signal ist für eine Rechen- und Verknüpfungsschaltung ein Signal, welches angibt, daß ein Übertragsübernahme-Signal für das bearbeitete Bit angelegt wird und daß dieser Übertrag durch dieses Bit fortschreiten soll. Dies erfolgt immer dann, wenn einer der Operanden A oder B den Verknüpfungswert 1 besitzen, so daß die Fortschreite-Gleichung gegeben ist durch die Verknüpfungsgleichung P= A + B. Das Summenbit ergibt sich aus dem exklusiven ODER des Fortschreite-Ausdrucks und dem Übertragsübernahme-Ausdruck.

Der Rechen-/Verknüpfungseingang 40, an den eine Rechen-/Verknüpfungs-Variable A angelegt wird, ist mit dem Eingang eines Vier-Ausgangs-Inverters 12 verbunden, welcher zwei nicht invertierende Ausgänge 50 und 51 und zwei invertierende Ausgänge 52 und 53 besitzt, welche alle in einer verdrahteten ODER-Anordnung verbunden sind. Der Inverter 12 ist vorzugsweise ein Emitter-gekoppelter Verknüpfungsinverter gemäß Fig.2A.

Der Fachmann erkennt, daß alle Ausgänge der in den Fig.2A bis 2G gezeigten Emitter-gekoppelten Verknüpfungsschaltungen in einer verdrahteten ODER-Anordnung verbunden werden können. Dies bedeutet für Verknüpfungs-Variable, welche als positive Verknüpfungswerte an diesen Ausgängen definiert werden, daß die Ausgänge miteinander verbunden werden können und daß das Ergebnis-Verknüpfungs-Signal auf den verbundenen Leitern gleich der ODER-Verknüpfungs-Funktion der Verknüpfungs-Variablen dieser so verbundenen Ausgänge ist Für Verknüpfungs-Variable, die an diesen Ausgängen als negative Verknüpfung definiert sind, wird durch die Zusammenschaltung der Ausgänge eine verdrahtete UN D-Funktion erzielt.

Der Eingang 42, an den die Rechen-ZVerknüpfungseingangs-Variable B angelegt wird, ist mit dem Eingang des Inverters 14 verbunden, welcher ebenfalls vorzugsweise durch eine Schaltung gemäß Fig.2A realisiert wird. Die Ausgänge der Inverter 12 und 14 sind in einer verdrahteten ODER-Anordnung in den in der Zeichnung gezeigten vier Kombinationen verbunden.

Zwei-Eingangs-NODER-Glieder 16, 18, 20 und 22 können durch Emitter-gekoppelte Verknüpfungs-NO-DER-Glied gemäß Fig.2D realisiert werden. Es ist zu beachten, daß zwar die Zwei-Eingangs-NODER-Glieder 16, 18, 20 und 22 durch Verknüpfungsglieder realisiert werden, welche im allgemeinen als NODER-Glieder bezeichnet werden, daß jedoch in den Blöcken, die diese Glieder in Fig. 1 darstellen, das Symbol »&« eingesetzt ist, welches eine Verknüpfungsfunktion UND bedeutet. Hierdurch wird in F i g. 1 die Verknüpfungsfunktion UND veranschaulicht, welche durch diese NODER-Glieder bezüglich der »negativen« Verknüpfungssymbole erfolgt, welche an die Eingänge dieser Schaltungen angelegt werden. Die mit den Eingängen der Verknüpfungsgatter in den Zeichnungen verbundenen Pfeile geben an, daß an diesen Eingängen negative

ίο Verknüpfungs-Variable definiert werden.

Die Übereinkunft, welche für alle Glieder in F i g. 1 und in den F i g. 2A bis 2G gelten soll, besteht darin, daß ein Pfeil an einem Eingang, etwa an dem Λ-Eingang des Verknüpfungsgliedes 76 in Fig.2B die Definition einer

negativen Verknüpfung an diesem Eingang erstellt. Mit anderen Worten bedeutet dies, daß eine hohe Spannung am Eingang A einen Verknüpfungswert »0« am Eingang A entspricht und daß eine niedrige Spannung einem Verknüpfungswert »1« am Eingang A entspricht.

Umgekehrt heißt dies dann, daß ein Eingang ohne einen Pfeil, etwa der Λ-Eingang des Verknüpfungsgliedes 77 in Fig.2A die Definition einer positiven Verknüpfung an diesem Eingang ergibt. Mit anderen Worten entspricht eine hohe Spannung am Eingang A des

Gliedes 77 einen Verknüpfungswert »1« am Eingang A desselben und eine niedrige Spannung an diesem Eingang den Verknüpfungswert »0«. Die gleiche Übereinkunft und Terminologie gilt für die Ausgangsleiter für jedes der Verknüpfungssymbole. Beispielsweise

definieren für das Verknüpfungsglied 77 in F i g. 2A die B- und C-Ausgänge positive Verknüpfungs-Variable, während die D- und f-Ausgänge negative Verknüpfungs-Variable definiert haben. Die vorstehenden Definitionen sind in Einklang mit dem »De Morgan's«- Theorem, welches besagt, daß A +B=A ■ B oder A +B=A B und die Verknüpfungssymbole gemäß F i g. 1 und 2A bis 2G stimmen mit der üblichen Verwendung überein.

Die ersten Eingänge der Zwei-Eingangs-NODER-

Glieder 16, 18, 20 und 22 sind entsprechend mit den Steuerleitern 48, 49, 44 und 43 verbunden. Die zweiten Eingänge der Glieder 16, 18, 20 und 22 sind entsprechend mit den Leitern 50, 51, 52 und 53 verbunden, welche die Ausgangsleiter der Inverter 12 und 14 sind, die in verdrahteter ODER-Anordnung verbunden sind. Die Ausgänge der Zwei-Eingangs-NODER-Glieder 16 und 18 sind am Knotenpunkt 54 in einer verdrahteten ODER-Anordnung verbunden, um das Signal AP zu erzeugen. AP ist zur Erzeugung der

Summenausgangs-Signale S_A und 5& der Fortschreite-Signale Fund Tund des Ubertrags-Abgabe-Signak am Knotenpunkt 61 verwendet.

Die Ausgänge der Zwei-Eingangs-NODER-Güeder 20 und 22 sind miteinander in einer verdrahteten ODER-Anordnung am Knotenpunkt 55 verbunden, um

ein Verknüpfungssignal zu erzeugen, welches zur

Bildung des Summen-, Fortschreite- und Übertragsab-

gabe:-Signals verwendet wird.

Ein Eingang des Zwei-Eingangs-ODER/NODER-

Gliedes 24 ist mit dem Knotenpunkt 54 und der andere Eingang mit dem Knotenpunkt 55 verbunden; dieses ODER/NODER-Glied 24 erzeugt den Fortschreite-Wert P am Ausgang 56, welcher zur Erzeugung eines Voraus-Übertrags-Signals für ein halbes Byte verwen-

det wird. Der Fortschreite-Ausdruck oder -Wert P wird am invertierenden Ausgang 57 des ODER/NODER-Gliedes 24 erzeugt
Das Zwei-Eingangs-ODER/NODER-Glied 26, dessen

to

einer Eingang mit dem Knotenpunkt 55 verbunden ist, erzeugt die Erzeugungswerte C und G an den Ausgängen 58 bzw. 59. Der andere Eingang des ODER/NODER-Gliedes 26 ist mit dem Eingang 45 verbunden, der ein Ausgangs-Sperrsignal führt, welches mit OUTDIS bezeichnet ist. Dieses Eingangs-Signal dient dazu, Nullen an den Summenausgängen 62 und 63 zu erzwingen, um das Testen von Mehrbit-Rechen/Verknüpfungseinheiten zu erleichtern, welche mehrere Einbit-Rechen- und Verknüpfungsschaltungen, etwa gemäß Fig. 1, beinhalten. Die Zwei-Eingangs-ODER/ NODER-Glieder 24 und 26 können in der Art der Schaltung gemäß F i g. 2D realisiert werden.

Drei-Eingangs-, Zwei-Ausgangs-NODER-Glieder 32 und 34 arbeiten zusammen, um eine Ausschließlich-ODER-Funktion des Übertragssignals (nachstehend beschrieben) auf Leitung 68, des AFSignals am Knotenpunkt 54 des f-Signals (Fortschreite-Signal) auf Leitung 57 und des G-Signals (Erzeugungs-Signal) auf Leitung 58 zu bilden. Der erste, zweite und dritte Eingang des Drei-Eingangs-, Zwei-Ausgangs-NODER-Gliedes 32 ist entsprechend mit den Knoten 54 bzw. den Leitungen 58 und 67 verbunden. Die drei Eingänge des Drei-Eingangs-, Zwei-Ausgangs-NODER-Gliedes 34 sind entsprechend mit den Leitungen 57, 45 und 68 verbunden. Die zwei Ausgänge der beiden NODER-Glieder 32 und 34 sind miteinander in einer Ausschließlich-ODER-Anordnung an den Knotenpunkten 62 und 63 verbunden, um die Summenausgangswerte Sa und Sb zu erzeugen. Das Ausgangs-Sperrsignal OUTDIS am Eingang 45 dient dazu, die Ausgänge S_A und Sb dadurch zu sperren, daß Nullen an diesen Ausgängen erzeugt werden, sobald eine Eins am Eingang 45 erscheint. Leitungen 67 und 68 führen Signale, welche mit Übertrag und Übertrag bezeichnet sind und die von dem ODER/NODER-Glied 28 abhängig von dem Signal erzeugt werden, welches an den Eingang 152 angelegt wird, sowie abhängig von dem am Eingang 47 anliegenden Rechen-Signal Die Drei-Eingangs-, Zwei-Ausgangs-NODER-Glieder 32 und 34 können durch die Schaltung 70 gemäß F i g. 2C realisiert werden.

Die Vorausübertrags-Schaltung der Rechen- und Verknüpfungsschaltung 10 beinhaltet Zwei-Eingangs-ODER-Glieder 30, 36 und 38. Ein Eingang des ODER-Gliedes 30 ist mit dem Rechen-Eingang 47 und der andere mit dem Knotenpunkt 54 verbunden, an dem das oben beschriebene Vorausübertrags-Signal AP anliegt.

Wird ein Verknüpfungswert Null an den Eingang 47 angelegt, dann ist das /tecAen-Signal gleich Null und somit das ÄecAen-Signal gleich Eins, so daß die Rechen-Betriebsart in Tabelle 1 durch die Steuereingänge CON 1 bis CON 4 gemäß Tabelle 1 ausgewählt werden und die Ergebnisse an den Summenausgängen Sa und Sb auftreten. Wird umgekehrt an den Eingang 47 der Verknüpfungswert Eins angelegt, dann tritt die Betriebsart Verknüpfung gemäß Tabelle 1 durch die Steuereingangssignale CONi bis CONi in Wirkung, wobei die Ergebnisse an den Summenausgängen Sa und Sb erscheinen.

Werden mehrere Rechen- und Verknüpfungsschaltungen gemäß derjenigen nach Fig. 1 miteinander verbunden um eine Mehrbit-Rechen- und Verknüpfungseinheit gemäß Fig.3 zu bilden, dann können zusätzliche Zwei-Eingangs-ODER-Glieder, zum Beispiel 30' (in gestrichelten Linien in Fig. 1 angedeutet) verwendet und mit dem ODER-Glied 30 in einer verdrahteten ODER-Anordnung verbunden werden.

Die Schaltung gemäß F i g. 2B dient zur Realisierung der Glieder 30 und 30'.

Die ÄP-Eingänge aufeinanderfolgender Ein-Bit-Rechen- und Verknüpfungsschaltungen sind mit den zusätzlichen Eingängen, zum Beispiel 17 und 19 der zusätzlichen ODER-Glieder, zum Beispiel 30' verbunden. In diesem Falle stellen das Übertragsabgabe-Signal an Punkt 60 und das Übertragsabgabe-Signal an Punkt 61 die Vorausübertrags-Signale dar. Das Übertragsabgabe-Signal jeder Stufe wird an den Eingang 152 des Gliedes 28 der nachfolgenden Ein-Bit-Rechen- und Verknüpfungsschaltung angelegt. Fig.3 zeigt eine Verbindung von vier Rechen- und Verknüpfungsschaltungen 10 der F i g. 1, welche mit 1OA, 105, lOCund IOD bezeichnet sind, und derart verbunden sind, daß sie einen Vorausübertrag vorsehen. Zur Realisierung der vier Rechen- und Verknüpfungsschaltungen, die wie in FiR.3 gezeigt, miteinander verbunden sind, wird der Übertragsaufnahme-Eingang für die gesamte Gruppe von vier Schaltungen mit der Leitung 46 aller Rechen- und Verknüpfungsschaltungen 10/4 bis IOD der F i g. 3 verbunden. Für das erste Bit (Schaltung 10A^ werden die beiden Verknüpfungsglieder 36 und 38 dadurch realisiert, daß die Schaltung gemäß F i g. 2E verwendet wird, wobei am G-Ausgang eine verdrahtete UND-Funktion erzielt wird, wie dies durch das &-Symbol am G-Ausgang angezeigt wird. Für den Block lOß der F i g. 3 werden die Verknüpfungsglieder 36 und 38 der F i g. 1 zusammen verwirklicht durch die Schaltung gemäß F i g. 2F, wobei eine verdrahtete UND-Funktion am G-Ausgang durchgeführt wird. Für Block IOC der Fig.3 werden die Verknüpfungsglieder 36 und 38 gemeinsam mittels der Schaltung gemäß Fig.2G realisiert, wobei am /-Ausgang eine verdrahtete UND-Funktion vorgenommen wird. Für den Block D der F i g. 3 werden die Verknüpfungsglieder 36 und 38 durch Verwendung zweier Verknüpfungspegel realisiert, welche die Schaltung gemäß Fig.2G für den ersten Pegel und die Schaltung F i g. 2E für den zweiten Pegel umfaßt. Für den ersten Pegel wird der Λ-Eingang mit dem G 1-Ausgang verbunden, der wie in Block 1OA der F i g. 3 angegeben, der ^-Ausgang 59 der Rechen- und Verknüpfungsschaltung der F i g. 1 ist; der D- Ein -gang ist mit den Ausgängen AP2, AP3 und API verbunden: der C-Eingang ist mit dem G 2-Ausgang verbunden; der D-Eingang mit den Ausgängen ÄP3 und A/M, der ^-Eingang mit dem (J3-Ausgang, der F-Eingang mit dem Ausgang AP4, der G-Eingang mit dem (TS-Ausgang. Der /-Ausgang der Schaltung der F i g. 2G wird für den ersten Pegel verwendet, um ein Übertragsabgabe 4-Signal zu erzeugen, wie dies noch erläutert wird. (Der //-Eingang wird nicht verwendet) Der erwähnte zweite Verknüpfungspegel hat seinen Α-Eingang mit dem Übertragsabgabe 4-Signal belegt.

Sein C-Eingang ist mit den AAusgängen (Knotenpunkt 56) aller vier Rechen- und Verknüpfungsschaltungen der Fig.3 verbunden, welche in einer verdrahteten ODER-Anordnung geschaltet sind. Der D-Eingang (der zweiten Verknüpfungspegelschaltung) ist mit dem

•60 Üfcerfrags-Signal der Rechen- und Verknüpfungsschaltung 10Λ der Fig.3 belegt (Verbindung mit Knotenpunkt 68); am Ausgang £"wird ein Signal Übertragsab gabe 4 am Knotenpunkt 61 der Schaltung IOD erzeugt. Der F-Ausgang erzeugt das Signal Übertragsabgabe 4 am Knotenpunkt 60 der F i g. IOD. Diese beiden Signale stellen das Übertragsabgabe-Voraus-Signal für die gesamte Vier-Bit-Gruppe von Rechen- und Verknüpfungsschaltungen 1OA bis lODderFi g. 3 dar.

Die Rechen- und Verknüpfungsschaltung der F i g. 1 bringt gegenüber den bekannten Schaltungen verschiedene Vorteile mit sich. Erstens sind die NODER-Glieder 16,18, 20 und 22 Zwei-Eingangs-Glieder im Gegensatz zu den Drei-Eingangs-Verknüpfungsgliedern, wie sie zur Durchführung einer entsprechenden Funktion durch den Stand der Technik verwendet werden. Die Verwendung derartiger Zwei-Eingangs-NODER-Glieder bringen die Einsparung eines Eingangstransistors für jedes dieser Glieder, wie dies aus den Fig.2B und 2C ohne weiteres ersichtlich ist Dieser Vorteil wird auf Kosten des Erfordernisses erzielt, daß jeder Inverter 12 und 14 einen zusätzlichen nicht invertierenden Ausgang und einen zusätzlichen invertierenden Ausgang besitzt. Derartige zusätzliche Ausgänge werden jedoch durch einfaches Hinzufügen zusätzlicher Emitter an die Emitterfolger-AusgangstransLnoren erreicht, wie dies aus dem Schaltbild der Fig.2A ohne weiteres hervorgeht Der Fachmann erkennt, daß das Hinzufügen eines zusätzlichen Ausgangs-Emitters zu einem Transistor einer integrierten Schaltung wesentlich weniger Fläche auf dem Halbleitersubstrat erfordert als die Addition eines vollständigen Eingangstransistors, da ein zusätzlicher Emitter lediglich erfordert, daß der Basisbereich, der Kollektorbereich und der umgebende Isolationsbereich geringfügig vergrößert werden muß, um den zusätzlichen Emitter unterzubringen. Die Addition eines vollständigen Transistors erfordert das Vorsehen eines zusätzlichen Isolationsbereichs, eines zusätzlichen Kollektorbereichs, eines zusätzlichen Basisbereichs und eines zusätzlichen Emitterbereichs. Dies entspricht zumindest fünf- bis zehnmal der Halbleiterfläche als das ledigliche Hinzufügen eines zusätzlichen Ausgangsemitters zu einem bereits vorhandenen Ausgangstransistor.

Ein anderer Vorteil der Schaltung der F i g. 1 besteht darin, daß zwei Summenausgangs-Signale Sa und Sb erzeugt werden. Sa kann als Summenausgangs-Signal für die jeweilige Bitposition verwendet werden, während das Sß-Ausgangssignal, welches die gleiche Information wie Sa führt, mit anderen Sb-Ausgangssignalen in einer verdrahteten ODER-Anordnung verbunden werden kann, um ein Null-Ergebnis anzuzeigen, welches in einer Mehrbit-Rechen- und Verknüpfungseinheit gebraucht wird. Dieses Null-Ergebnis wird einfach mittels eines zusätzlichen Mehreingangs-ODER-Gliedes erzeugt, an das die von jeder Ein-Bit-Rechen- und Verknüpfungsschaltung erzeugten Signale angelegt werden. Ein weiterer Vorteil der Schaltung nach F i g. 1 besteht darin, daß »Erzeugungs«-Werte mittels eines einzigen Zwei-Eingangs-ODER/NODER-GIiedes erzeugt werden, während beim Stand der Technik hierfür zwei Drei-Eingangs-ODER/NODER-Glieder erforderlich sind.

Obwohl die Anzahl der Verzögerungen durch die Verknüpfungsglieder für die Rechen- und Verknüpfungsschaltung gemäß F i g. 1 die gleiche ist, wie für die bekannten Schaltungen, wird ferner dennoch die Geschwindigkeit erhöht, da jedes der Ausgangssignale der Inverter 14 und 12 nur einen Verknüpfungsglied-Eingang treibt, während jeder Ausgang der Eingangsinverter der bekannten Schaltungen mehrere Gatter-Eingänge treiben muß, da Drei-Eingangs-Verknüpfungsglieder anstelle von Zwei-Eingangs-Verknüpfungsgliedern 16,18,20 und 22 der F i g. 1 verwendet werden.

Zusammengefaßt ergibt sich somit, daß die Schaltung gemäß Fig. 1 sehr einfach in LSi-Verknüpfungsglieder-Technik realisiert werden kann, und daß weniger Verknüpfungsglieder als bei den bekannten Rechen- und Verknüpfungsschaltungen erforderlich sind; außerdem sind die erforderlichen Verknüpfungsglieder weniger komplex und sie nehmen weniger Platz auf der Halbleiterplättchenfläche ein. Schließlich wird eine höhere Geschwindigkeit dadurch erzielt, daß der sogenannte Ausgangslastfaktor (Fan-out) der Eingangsinverter bei der erfindungsgemäßen Rechen- und Verknüpfungsschaltung reduziert wird.

Hierzu 5 Blatt Zeichnungen

Claims (16)

Patentansprüche:

1. Rechen- und Verknüpfungsschaltung in LSI-Technik zur Verarbeitung von ersten und zweiten invertierten und nichtinvertierten Rechen-/Verknüpfungseingangssignalen in Abhängigkeit von mehreren Steuereingangssignalen, einem Übertragungssignal sowie einem den Rechen- oder Verknüpfungsbetrieb wählenden Eingangssignal, gekennzeichnet durch erste und zweite auf die RechenWerknüpfungseingangssignale ansprechende Invertierungsvorrichtungen (12, 14) zur Erzeugung mehrerer invertierter und nichtinvertierter Signale an ODER-verdrahteten Ausgängen (50 bis 53), durch erste, zweite, dritte und vierte 2-Eingangs-NODER-Glieder (16, 18, 20, 22) mit jeweils einem Ausgang, wobei diese Ausgänge paarweise ODER-verdrahtet sind, und mit jev-eils einem ersten Eingang, der auf ein entsprechendes der Steuereingangssignale (48, 49, 43, 44) anspricht, sowie mit jeweils einem zweiten Eingang, der auf ein - entsprechendes der Signale der ODER-verdrahteten Ausgänge (50 bis 53) der Invertierungsvorrichtungen (12,14) anspricht, erste Verknüpfungsglieder (24,26), die zum Erzeugen eines Fortschreitesignals (P) und eines Erzeugungssignals (G) auf Signale der ODER-verdrahteten Ausgänge der 2-Eingangs-NO-DER-Glieder (16,18,20,22) ansprechen und zweite Verknüpfungsglieder (32, 34), die zum Erzeugen eines Summenausgangssignals (SA, SB) auf Übertragssignale (67, 68), das Fortschreitesignal (P) das Erzeugungssignal (G) und auf das Ausgangssignal (AP) des ersten 2-Eingangs-NODER-Gliedes ansprechen.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Invertier-Vorrichtungen (12 und 14) jeweils einen Emitter-gekoppelten Verknüpfungsjnverter besitzen, welcher erste und zweite nicht invertierende Ausgangsleitungen (50, 51) und erste und zweite invertierende Ausgangsleitungen (52,53) umfaßt

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die ersten und zweiten nicht invertierenden Ausgangsleitungen (50, 51) und die -ersten und zweiten invertierenden Ausgangsleitungen (52, 53) des ersten Emitter-gekoppelten Verknüpfungsinverters (12) entsprechend mit der ersten nicht invertierenden Ausgangsleitung, der ersten invertierenden Ausgangsleitung, der zweiten nicht invertierenden Ausgangsleitung und der zweiten invertierenden Ausgangsleitung des zweiten Emitter-gekoppelten Verknüpfungsinverters (14) in verdrahteter ODER-Anordnung verbunden sind.

4. Schaltung nach einem der Ansprüche 1 —3, dadurch gekennzeichnet, daß die Ausgangsleitungen des ersten und zweiten Zwei-Eingangs-NODER-Gliedes (16 und 18) miteinander in verdrahteter ODER-Anordnung verbunden sind und daß die Ausgangsleitungen der dritten und vierten Zwei-Eingangs-NODER-Glitder (20 und 22) miteinander in verdrahteter ODER-Anordnung verbunden sind.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die ersten Verknüpfungsglieder ein erstes Zwei-Eingangs-ODER/NODER-Glied (24) umfassen, dessen erster Eingang mit den Ausgangsleitungen des ersten und zweiten Zwei-Eingangs-NODER-Gliedes (16 und 18) in verdrahteter ODER-Anordnung (54) verbunden ist und daß sein zweiter Eingang mit den Ausgangsleitungen des dritten und vierten Zwei-Eingangs-NODER-Gliedes (20 und 22) in verdrahteter ODER-Anordnung (55) zur Erzeugung des Fortschreite-Signals (P) verbunden ist

6. Schaltung nach Anspruch 4 oder 5, gekennzeichnet durch einen Ausgangs-Sperreingang (45) zur Erzeugung eines »Null«-Pegels am Summenausgang (SA), wobei die ersten Verknüpfungsglieder ein zweites Zwei-Eingangs-ODER/NODER-Glied (26) besitzen, dessen erster Eingang mit den Ausgangsleitungen des dritten und vierten Zwei-Eingangs-NODER-Gliedes (20 und 22) in verdrahteter ODER-Anordnung (55) verbunden ist und dessen zweiter Eingang mit dem genannten Ausgangs-Sperreingang (45) zur Erzeugung des genannten Erzeugungs-Signals (G) gekoppelt ist

7. Schaltung nach Anspruch 5 oder 6, gekennzeichnet durch einen Betriebsarten-Wähleingang (47), welcher bestimmt, ob die Schaltung eine Rechenfunktion oder eine Bool'sche Verknüpfungsfunktion durchführt und durch ein drittes Zwei-Eingangs-ODER/NODER-Glied (28), dessen einer Eingang mit dem Übertrags-Signaleingang (152) und dessen anderer Eingang mit dem Betriebsarten-Wähleingang (47) verbunden ist

8. Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die zweiten Vcrknüpfungsglieder (32, 34) ein zweites Summenausgangs-Signal (SB) erzeugen.

9. Schaltung nach Anspruch 8, dadurch gekennzeichnet daß die zweiten Verknüpfungsglieder ein erstes Drei-Eingangs-NODER-Glied (32) beinhalten, dessen Eingänge entsprechend mit den Ausgängen der ersten Zwei-Eingangs-NODER-Glieder (16, 18) und des zweiten und dritten Zwei-Eingangs-ODER/NODER-Glied (26 und 28) verbunden sind und das erste und zweite Ausgangsleitungen besitzt, von denen die eine mit einer ersten Summenausgangsieitung (62) und die andere mit einer zweiten Summenausgangsleitung (63) verbunden ist.

10. Schaltung nach Anspruch 9, dadurch gekennzeichnet, daß die zweiten Verknüpfungsglieder ferner ein zweites Drei-Eingangs-NODER-Glied (34) beinhalten, dessen Eingänge entsprechend mit dem Ausgangs-Sperreingang (45) und den Ausgängen des ersten und dritten Zwei-Eingangs-ODER/ NODER-Glied (24 und 28) verbunden sind und das erste und zweite Ausgangsleitungen besitzt die entsprechend mit der ersten Summenausgangsleitung (62) und der zweiten Summenausgangsleitung (63) gekoppelt sind.

11. Schaltung nach Anspruch 9 und 10, dadurch gekennzeichnet, daß die erste Ausgangsleitung (62) des ersten Drei-Eingangs-NODER-Gliedes (32) mit der ersten Ausgangsleitung des zweiten Drei-Eingangs-NODER-Gliedes (34) und die zweite Ausgangsleitung (63) des ersten Drei-Eingangs-NODER-Gliedes (32) mit der zweiten Ausgangsleitung des zweiten Drei-Eingangs-NODER-Gliedes (34) jeweils in einer verdrahteten ODER-Anordnung verbunden sind.

12. Schaltung nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die ersten, zweiten, dritten und vierten Zwei-Eingangs-NODER-Glieder (16, 18, 20 und 22), die ersten, zweiten und dritten Zwei-Eingangs-ODER/NODER-Glieder (24, 26 und 28) und die ersten und zweiten Drei-Eingangs-NODER-

Glieder (32 und 34) sämtlich Emitter-gekoppelte "Verknüpfungsglieder sind.

13. Schaltung nach einen der Ansprüche 7 bis 12, gekennzeichnet durch ein erstes Zwei-Eingangs-ODER-Glied_(30), dessen einer Eingang mit dem Ausgang (AP) des ersten Zwei-Eingangs-NODER-Gliedes (16) und dessen anderer Eingang mit dem genannten Betriebsarten-Wähleingang (47) verbunden sind.

14. Schaltung nach Anspruch 13, gekennzeichnet durch ein viertes Zwei-Eingangs-ODER/NODER-Glied (36), dessen einer Eingang mit einem Übertragsübernahme-Eingang (45) und dessen anderer Eingang mit dem Ausgang des ersten Zwei-Eingangs-ODER-GUedes (30) verbunden ist, und durch ein fünftes Zwei-Eingangs-ODER/NODER-GIied (38), dessen Eingang mit dem invertierten Ausgang (G) des zweiten Zwei-Eingangs-ODER/NODER-Gliedes (26) und dessen anderer Eingang mit dem Betriebsarten-Wähleingang (47) verbunden ist, wobei die nicht invertierenden Ausgänge (60) des vierten und fünften Zwei-Eingangs-ODER/NO-DER-GIiedes (36 und 38) und die invertierenden Ausgänge (61) des vierten und fünften Zwei-Eingangs-ODER/NODER-Gliedes (36 und 38) zur Erzeugung eines Übertragsabgabe-Signals (Über tragaus fand eines Übertragsabgabe-Komplementsignals (Übertrag aus) jeweils in verdrahteter ODER-Anordnung verbunden sind.

15. Schaltung nach einem der Ansprüche 13 oder 14, gekennzeichnet durch ein zweites Zwei-Eingangs-ODER-Glied (30'), dessen Ausgang mit dnm Ausgang des ersten Zwei-Eingangs-ODER-Gliedes (30) in verdrahteter O DER-Anordnung verbunden ist, so daß zusätzliche Vorausübertrags-Signale von anderen Rechen- oder Verknüpfungsschaltungen (iOA bis 10D^ an die Eingänge des zweiten Zwei-Eingangs-ODER-Gliedes (30') angelegt werden können, wenn eine Anzahl von Rechen- und Verknüpfungsschaltungen (1OA bis iOD) miteinander derart gekoppelt sind, daß sie eine Mehrbit-Rechen und Verknüpfungseinheit bilden.

16. Schaltung nach einem der Ansprüche 8 bis 15, dadurch gekennzeichnet, daß das zweite Summenausgangs-Signal (SB) auf einer Ausgangsleitung erzeugt wird, welche mit ähnlichen zweiten Summenausgangs-Leitungen anderer Rechen- und Verknüpfungsschaltungen (10Λ bis IOD; zu einer verdrahteten ODER-Anordnung verbunden sein können, um ein Null-Ergebnis-Anzeigesignal zu liefern.