DE3880825T2

DE3880825T2 - Anordnung zur schnellen addition von binärzahlen.

Info

Publication number: DE3880825T2
Application number: DE88907975T
Authority: DE
Inventors: Howard Baller; Randall Conilogue; Edwin Kelley
Original assignee: Hughes Aircraft Co
Current assignee: Raytheon Co
Priority date: 1987-08-25
Filing date: 1988-08-18
Publication date: 1993-11-11
Anticipated expiration: 2008-08-19
Also published as: US5132921A; WO1989002120A1; EP0344226B1; JPH02501242A; EP0344226A1; DE3880825D1

Description

Die vorliegende Erfindung betrifft ein digitales Rechensystem mit:
- einem ersten Binäraddierer, der eine Vielzahl von parallelen Stufen aufweist, deren Anzahl gleich der Zahl der Bits von Eingangssignalen ist, wobei jede Stufe je einen ersten, einen zweiten, einen dritten und einen vierten Eingang sowie je einen ersten und einen zweiten Ausgang umfaßt, wobei der erste Binäraddierer an seinem ersten Ausgang ein Binärsignal erzeugt, das unter Vernachlässigung des Übertrages die Summe der an seine Eingänge angelegten Binärsignale repräsentiert, und wobei der erste Binäraddierer an seinem zweiten Ausgang ein Binärsignal erzeugt, das den Übertrag der an seine Eingänge angelegten Binärsignale repräsentiert;
- einem zweiten Binäraddierer, der eine Vielzahl von parallelen Stufen aufweist, deren Anzahl gleich der Zahl der Bits der Eingangssignale ist, wobei jede Stufe je einen ersten, einen zweiten und einen dritten Eingang sowie einen ersten und einen zweiten Ausgang umfaßt, wobei der zweite Binäraddierer an seinem ersten Ausgang ein Binärsignal erzeugt, das unter Vernachlässigung des Übertrages die Summe der an seine Eingänge angelegten Binärsignale repräsentiert, und wobei der zweite Binäraddierer an seinem zweiten Ausgang ein Binärsignal erzeugt, das den Übertrag der an seine Eingänge angelegten Binärsignale repräsentiert;
- Verbindungsmitteln, um den ersten Ausgang des ersten Binäraddierers mit dem ersten Eingang des zweiten Binäraddierers zu verbinden;
- Verbindungsmitteln, um den zweiten Ausgang des ersten Binäraddierers mit dem dritten Eingang des zweiten Binäraddierers der Stufe nächsthöherer Ordnung zu verbinden, und
-Verbindungsmitteln, um den dritten Eingang des zweiten Binäraddierers mit dem zweiten Ausgang des ersten Binäraddierers der vorhergehenden Stufe zu verbinden,
-wobei der Ausgang einer jeden Stufe ein Zweikomponenten- Mehrbit-Summensignal liefert, das aus einem binären Summenwert und einem binären Übertragswert besteht, wobei der binäre Summenwert des Zweikomponenten-Mehrbit-Summensignales durch den ersten Ausgang des zweiten Binäraddierers geliefert wird.
Ein digitales Rechensystem dieser Art ist in dem Dokument DE-A- 35 24 797 offenbart. Das Addiersystem in diesem Dokument aus dem Stand der Technik ist als Akkumulator geschaltet; das Dokument beschäftigt sich vorrangig mit den Maßnahmen, die notwendig sind, um sicherzustellen, daß das Übertragsbit in dem Addierer nächst höherer Ordnung korrekt ist, ohne daß eine zusätzliche Addiererstufe notwendig ist.
Die Erfindung betrifft also das Feld von digitalem Rechnen und genauer gesagt ein digitales Großrechensystem, das dazu geeignet ist, Hochgeschwindigkeitsadditionen durchzuführen, ohne den Leistungsverbrauch übermäßig zu erhöhen.
Addition ist eine fundamentale Operation in der Arithmetikeinheit eines digitalen Rechensystemes, weil sie dazu verwendet wird, nicht nur die Additionsfunktion, sondern ebenfalls die Multiplikationsfunktion und die Akkumulationsfunktion zu erfüllen. In einem konventionellen Addierer steht die Verarbeitungszeit in direkter Beziehung zu der Anzahl der Bits in verarbeiteten Zahlen, weil die Notwendigkeit besteht, daß Überträge von Stufe zu Stufe weitergereicht werden, bevor das arithmetische Ergebnis generiert wird. Mit den Jahren sind eine Anzahl von Methoden entwickelt worden, so wie der sogenannte look ahead-Addierer, um arithmetische Ergebnisse ohne die Verzögerungen zu generieren, welche durch das Weiterreichen des Übertrages auftreten. Diese Verfahren erfordern eine große Menge von zusätzlicher elektronischer Schaltung und verbrauchen daher mehr Leistung als ein konventioneller Addierer.
Die vorliegende Erfindung stellt bei einem digitalen Rechensystem von der oben beschriebenen Art die folgenden Merkmale bereit:
- Verbindungsmittel, um eine erste Quelle eines aus einem binären Summenwert und einem binären Übertragswert bestehenden ersten Zweikomponenten-Mehrbit-Signales mit den ersten und zweiten Eingängen des ersten Binäraddierers zu verbinden;
- Verbindungsmittel, um eine zweite Quelle eines aus einem binären Summenwert und einem binären Übetragswert bestehenden zweiten Zweikomponenten-Mehrbit-Signales mit den dritten und vierten Eingängen des ersten Binäraddierers zu verbinden;
- Verbindungsmittel, um den zweiten Ausgang des zweiten Binäraddierers mit dem binären Übertragswert des Zweikomponenten-Mehrbit-Summensignales der Stufe nächst höherer Ordnung zu verbinden, und
- Verbindungsmittel, um den binären Übertragswert des Zweikomponenten-Mehrbit-Summensignales mit dem zweiten Ausgang des zweiten Binäraddierers der vorhergehenden Stufe zu verbinden.
Erfindungsgemäß werden die Berechnungen der Summe und des Übertrages während der Ausführung von einer Vielzahl von arithmetischen Operationen in tandemartig verbundenen Arithmetikeinheiten getrennt vorgenommen, so daß eine Verzögerung durch das Weiterreichen des Übertrages nur einmal geschieht, nämlich am Ende der viele Operationen umfassenden Berechnung. In dem bevorzugten Ausführungsbeispiel umfaßt ein digitales Rechensystem erste, zweite, dritte, vierte, fünfte und sechste Quellen von Mehrbit-Binärsignalen sowie erste und zweite Binäraddierer. Die Summe aus dem ersten und dem zweiten Signal repräsentiert eine erste zu addierende Binärzahl. Die Summe aus dem dritten und dem vierten Signal repräsentiert eine zu addierende zweite Binärzahl. Die Summe aus dem fünften und dem sechsten Signal repräsentiert eine dritte zu addierende Binärzahl. Jeder Binäraddierer hat eine Vielzahl von parallelen Stufen, deren Anzahl gleich der Zahl der Bits der Signale ist. Jede Stufe eines jeden Addierers umfaßt einen ersten Volladdierer und einen zweiten Volladdierer. Jeder Volladdierer hat einen Eingang für den zu addierenden 1. Summanden, einen Eingang für den 2. Summanden, zu dem addiert wird, einen Eingang für den Übertrag, einen Summenausgang und einen Übertragsausgang. In dem ersten Addierer ist die erste Quelle mit dem Eingang des ersten Volladdierers für den 1. Summanden verbunden, die zweite Quelle ist mit dem Eingang des ersten Volladdierers für den 2. Summanden verbunden, die dritte Quelle ist mit dem Übertragseingang des ersten Volladdierers verbunden, der Summenausgang des ersten Volladdierers ist mit dem Eingang des zweiten Volladdierers für den 1. Summanden verbunden, der Übertragsausgang des ersten Volladdierers ist mit dem Übertragseingang des zweiten Volladdierers der Stufe nächst höherer Ordnung verbunden, und die vierte Quelle ist mit dem Eingang des zweiten Volladdierers für den 2. Summanden verbunden.
Ein Merkmal des bevorzugten Ausführungsbeispieles liegt in der Implementierung der Volladdierer in bipolarer sättigungsfreier Differenziallogikschaltung mit geringem Pegel, was den Leistungsverbrauch bei hohen Datenverarbeitungsgeschwindigkeiten drastisch reduziert. Getrennte Verarbeitung der Summen- und Übertragsberechnungen sowie die Verwendung von zur Zeit verfügbaren lowlevel-Logikschaltungen erlaubt es, daß bei einem mittleren Leistungsverbrauch von nur ungefähr einem Watt von der Größenordnung her etwa 1 Milliarde arithmetische Operationen pro Sekunde durchgeführt werden.
Die vorstehenden Maßnahmen erhöhen die Zahl der Drahtverbindungen um das vierfache. Eine Verdoppelung der Drahtverbindungen ergibt sich aus der getrennten Verarbeitung der Übertrags- und Summensignalen und eine Verdopplung der Drahtverbindungen resultiert aus der Verwendung von bipolarer Logikschaltung. Um diese erhöhte Anzahl von Drahtverbindungen besser zu organisieren und zu verlegen, liegt ein Merkmal der Erfindung in dem physikalischen layout der Schaltung auf einem integrierten Schaltkreischip, die Stufen innerhalb eines Addierers grenzen in der Bitreihenfolge aneinander und/oder die entsprechenden Stufen von verschiedenen Addierern sind zueinander ausgerichtet.
Die Merkmale eines spezifischen Ausführungsbeispieles, das für die beste Art gehalten wird, die Erfindung auszuführen, sind in der Zeichnung dargestellt, in der:
Fig. 1 ein Blockdiagramm einer Stufe eines Volladdierers ist, welcher bipolare sättigungsfreie Differenziallogikschaltung mit geringem Pegel verwendet;
Fig. 2 ein schematisches Schaltdiagramm der Schaltung aus Fig. 1 ist;
Fig. 3 ein schematisches Blockdiagramm von drei Stufen eines Addierers ist, welcher die Prinzipien der Erfindung verwendet;
Fig. 4 ein schematisches Blockdiagramm eines digitalen Rechensystemes ist, das eine Anzahl von Addierern von dem in Fig. 3 dargestellten Typ umfaßt;
Fig. 5 ein schematisches Blockdiagramm ist, das auf einem integrierten Schaltungschip das layout von Stufen innerhalb eines Addierers und Stufen von benachbarten Addierern illustriert.
In Fig. 1 ist eine Stufe eines Volladdierers gezeigt, die mit bipolarer Differenziellogikschaltung mit geringem Pegel und ohne Sättigung implementiert ist. Solch eine Volladdiererstufe ist der grundlegende Baustein, mit dem das bevorzugte Ausführungsbeispiel der Erfindung implementiert wird. Einpolige Eingangsanschlüsse X, Y und Ci sind mit Registern 10, 12 und 14 verbunden, welche komplementäre Ausgänge aufweisen. Ein Bit eines zu addierenden ersten binären Summensignales wird dem Anschluß X zugeführt. Das entsprechende Bit eines zu addierenden zweiten binären Signales wird dem Anschluß Y zugeführt. Das Bit nächst niederer Ordnung eines binären Übertragssignales wird dem Anschluß Ci zugeführt. Die komplementären Ausgänge der Register 10, 12 und 14 sind mit einer Summenschaltung 16 und einer Übertragsschaltung 18 verbunden. Die Summenschaltung 16 und die Übertragsschaltung 18 führen die wohl bekannten logischen Funktionen aus, die erforderlich sind, um einen binären Summenwert und einen binären Übertragswert aus den Signalen zu erzeugen, die zu den Anschlüssen X, Y und Ci geführt sind. Diese logischen Funktionen sind zum Beispiel auf Seite 161 von Digital Computer Fundamentals, 2. Ausgabe, von Thomas C. Bartee, McGraw- Hill Book Company, 1966, beschrieben. Die komplementären Ausgänge der Summenschaltung 16 und der Übertragsschaltung 18 sind mit Registern 20 bzw. 22 verbunden, um sie in die einpolige Form (mit einseitiger Erdung) zu transformieren. Das Register 20 hat daher einen Ausgangsanschluß S, an dem ein Bit eines binären Summensignales erscheint, und das Register 22 hat einen Ausgangsanschluß C&sub0;, an dem ein Bit eines binären Übertragssignales erscheint.
Fig. 1 illustriert, wie die Verwendung von komplementären Signalen die Zahl der Drahtverbindungen gegenüber einpoligen Signalen verdoppelt. In dem bevorzugten Ausführungsbeispiel der Erfindung erfolgt die Datenübertragung in einem Addierer von Stufe zu Stufe und zwischen aufeinanderfolgenden Addierern durch komplementäre Signale innerhalb eines integrierten Schaltungschips. Wie in der US-A-4 941 153 mit dem Titel High- Speed Digital Data Communication System gelehrt, werden die komplementären Signale nur in einpolige Signale transformiert, um Verbindungen zwischen Chips herzustellen, oder am Ende der Berechnung.
In Fig. 2 ist die Summenschaltung 18 durch eine Hierarchie von Transistoren 24 bis 33 implementiert. Die Emitter der Transistoren 24 und 25 sind mit dem Kollektor eines Transistors 34 verbunden. Der Emitter des Transistors 34 ist über einen Widerstand 36 mit einer Quelle von negativem Vorspannungspotential VEE verbunden. Die Basis des Transistors 34 ist mit einer konventionellen Vorspannungsquelle verbunden, welche Änderungen in den Charakteristiken der Schaltung infolge sich ändernder Temperatur kompensiert, wie es in der oben genannten US-A-4 941 531 beschrieben ist. Der Inhalt dieser Anmeldung (dieses Patentes) wird hierdurch vollständig zum Inhalt dieses Patentes gemacht. Der Eingangsanschluß Ci ist mit der Basis des Transistors 24 verbunden und der komplementäre Eingangsanschluß Ci ist mit der Basis des Transistors 25 verbunden. Der Eingangsanschluß Y ist mit den Basen der Transistoren 26 und 27 verbunden. Der komplementäre Eingangsanschluß ist mit den Basen der Transistoren 28 und 29 verbunden. Die Emitter der Transistoren 26 und 28 sind mit dem Kollektor des Transistors 24 verbunden. Die Emitter der Transistoren 27 und 29 sind mit dem Kollektor des Transistors 25 verbunden. Der Eingangsanschluß X ist mit den Basen der Transistoren 30 und 31 verbunden. Der komplementäre Eingangsanschluß ist mit den Basen der Transistoren 32 und 33 verbunden. Die Emitter der Transistoren 30 und 32 sind mit den Kollektoren der Transistoren 27 und 28 verbunden. Die Emitter der Transistoren 31 und 33 sind mit den Kollektoren der Transistoren 26 und 29 verbunden. Die Kollektoren der Transistoren 30 und 33 sind mit der Basis eines Eingangstransistors 36 verbunden. Die Kollektoren der Transistoren 31 und 32 sind mit der Basis eines Ausgangstransistors 38 verbunden. Die Kollektoren der Transistoren 36 und 38 sowie die Basis und der Kollektor eines Transistors 40 sind mit Erde verbunden. Der Emitter des Transistors 40 ist über einen Widerstand 42 mit der Basis des Transistors 36 verbunden. Der Emitter des Transistors 40 ist ebenfalls über einen Widerstand 44 mit der Basis des Transistors 38 verbunden. Die Emitter der Transistoren 36 und 38 sind über Widerstände 46 bzw. 48 mit der Vorspannungsquelle VEE verbunden. Der Ausgangsanschluß S ist mit der Verbindung zwischen dem Emitter des Transistors 38 und dem Widerstand 48 verbunden. Der komplementäre Ausgangsanschluß S ist mit der Verbindung zwischen dem Emitter des Transistors 36 und dem Widerstand 46 verbunden.
Die Übertragsschaltung 18 ist durch eine Hierarchie von Transistoren 48 bis 55 implementiert. Die Emitter der Transistoren 48 und 49 sind mit dem Kollektor eines Transistors 56 verbunden. Der Emitter des Transistors 56 ist über einen Widerstand 48 mit der Quelle VEE verbunden. Die Basis des Transistors 56 ist mit einer konventionellen Vorspannungsquelle verbunden, welche Änderungen in den Charakteristiken der Schaltung infolge sich ändernder Temperatur kompensiert, wie dies in US-A-4 941 153 beschrieben ist. Der Eingangsanschluß Ci ist mit der Basis des Transistors 48 verbunden und der komplementäre Eingangsanschluß Ci ist mit der Basis des Transistors 49 verbunden. Der Eingangsanschluß Y ist mit den Basen der Transistoren 50 und 51 verbunden. Der komplementäre Eingangsanschluß ist mit den Basen der Transistoren 52 und 53 verbunden. Die Emitter der Transistoren 50 und 52 sind mit dem Kollektor des Transistors 48 verbunden. Die Emitter der Transistoren 51 und 53 sind mit dem Kollektor des Transistors 49 verbunden. Der Eingangsanschluß X ist mit der Basis des Transistors 54 verbunden. Der komplementäre Eingangsanschluß ist mit der Basis des Transistors 55 verbunden. Die Emitter der Transistoren 54 und 55 sind mit den Kollektoren der Transistoren 51 und 52 verbunden. Die Kollektoren der Transistoren 50 und 54 sind mit der Basis eines Ausgangstransistors 56 verbunden. Die Kollektoren der Transistoren 53 und 55 sind mit der Basis eines Ausgangstransistors 58 verbunden. Die Kollektoren der Transistoren 56 und 58 sowie die Basis und der Kollektor eines Transistors 60 sind mit Erde verbunden. Der Emitter des Transistors 60 ist über einen Widerstand 62 mit der Basis des Transistors 58 verbunden. Der Emitter des Transistors 60 ist über einen Widerstand 64 mit der Basis des Transistors 56 verbunden. Die Emitter der Transistoren 56 und 58 sind über Widerstände 66 bzw. 68 mit der Vorspannungsguelle VEE verbunden. Der Ausgangsanschluß C&sub0; ist mit der Verbindung zwischen dem Emitter des Transistors 58 und dem Widerstand 68 verbunden. Der komplementäre Ausgangsanschluß Ci ist mit der Verbindung zwischen dem Emitter des Transistors 56 und dem Widerstand 66 verbunden.
Die Transistoren 24 bis 33 und 48 bis 55 arbeiten vorzugsweise auf eine lineare nicht-sättigende Weise mit einem einen geringen Pegel aufweisenden Spannungshub in der Größenordnung von 130 - 200 Millivolt. Typischerweise können diese Transistoren vom FAST-Z FINELINE Transistortyp VN5H211 sein, wobei die übrigen Transistoren vom Typ VN5H111 sind.
In Fig. 3 sind drei Stufen eines Addierers gezeigt, welcher die Prinzipien der Erfindung verwendet. Diese Stufen, welche durch vertikale gestrichelte Linien 70 bis 76 getrennt sind, verarbeiten drei mit i-1, i sowie i+1 bezeichnete Bits eines ersten Summanden in Form eines Multibit-Binärsignales a und einen zu addierenden zweiten Summanden in Form eines Multibit- Binärsignales b (wobei i eine positive oder eine negative Zahl sein kann, welche die Ordnungszahl des jeweils in Rede stehenden Bits angibt). Jede Stufe umfaßt zwei Volladdierer (VA). Jeder Volladdierer ist vorzugsweise so implementiert wie in den Fig. 1 und 2 beschrieben. Das Signal a des ersten Summanden umfaßt zwei Komponenten-Binärsignale, ein Summensignal und ein Übertragssignal. Die Summe dieser Komponentensignale repräsentiert eine der zu addierenden binären Zahlen. Das Signal b des zweiten Summanden umfaßt ebenfalls zwei Komponenten-Binärsignale, ein Summensignal und ein Übertragssignal. Die Summe dieser beiden Komponentensignale repräsentiert die andere zu addierende Binärzahl.
Obwohl die Binärsignale einpolig repräsentiert sind, sind sie in der Praxis vorzugsweise bipolarer Natur, um so die oben beschriebene Logikschaltung zu verwenden. Jede Stufe des Addierers umfaßt erste und zweite Volladdierer, vorzugsweise von dem in Fig. 2 beschriebenen Typ, wobei jeder VA komplementäre Eingangsanschlüsse X, Y und Ci sowie Ausgangsanschlüsse C&sub0; und S aufweist. In jeder Stufe wird ein Bit des komplementären Summen- Komponentensignales a den komplemetären Eingangsanschlüssen X zugeführt, das entsprechende Bit des komplementären Übertrags- Komponentensignales a wird den komplementären Eingangsanschlüssen Y zugeführt, und das entsprechende Bit des komplementären Summen- Komponentensignales b wird den komplementären Eingangsanschlüssen Ci des ersten VA zugeführt. Die komplementären Signale an den Ausgangsanschlüssen C&sub0; für ein Bit aus dem ersten VA werden komplementären Eingangsanschlüssen Ci des zweiten VA in der Stufe für das Bit nächst höherer Ordnung zugeführt. Die komplementären Signale an Ausgangsanschlüssen S des ersten VA werden komplementären Eingangsanschlüssen X des zweiten VA der selben Stufe zugeführt. Das entsprechende Bit des komplementären Übertrags-Komponentensignales b wird komplementären Eingangsanschlüssen Y des zweiten VA zugeführt. (Alternativ könnte das Übertrags-Komponentensignal b einem Eingangsanschluß Ci des ersten VA und das Summen-Komponentensignal b dem Eingangsanschluß Y des zweiten VA zugeführt werden). Jedes Bit des von dem Addierer generierten resultierenden Signales R umfaßt eine Summenkomponente und eine Übertragskomponente, wie dies in Fig. 3 durch Ri-1, Ri, Ri+1 dargestellt ist. Für jede Stufe umfassen die komplementären Signale am Ausgangsanschluß S die Summenkomponente des resultierenden Signales für das Bit, z.B. das "i"-Bit, und die an dem Ausgangsanschluß C&sub0; der Stufe nächst niedrigerer Ordnung generierten komplementären Signale, z.B. das "i-1"-Bit, umfassen die Übertragskomponente des resultierenden Signales für das Bit.
Zusammengefaßt wird der gesamte Additionsprozeß ohne das Weiterreichen von Überträgen mit einer Ausführungszeit vervollständigt, die unabhängig von der Wortlänge der Signale für den ersten und den zweiten Summanden ist. Genauer gesagt ist die Ausführungszeit die Summe der Laufzeiten durch den ersten VA und den zweiten VA.
Die Erfindung betrachtet ein digitales Rechensystem, das eine Vielzahl der im Zusammenhang mit Fig. 3 beschriebenen Addierer umfaßt, die tandemartig zusammengeschaltet sind, um arithmetische Operationen so wie Addition, Multiplikation und Akkumulation durchzuführen. Fig. 4 illustriert ein typisches digitales Rechensystem, das die Addierer aus Fig. 3 verwendet. Ein erster Summand in Form eines Multibit-Binärsignales a und ein zweiter Summand in Form eines Multibit-Binärsignales b werden einer Arithmetikeinheit zugeführt, d.h. einem Addierer 80, der wie in Fig. 3 gezeigt, konstruiert ist. Gleichfalls werden ein erster Summand in Form eines Multibit-Binärsignales d und ein zweiter Summand in Form eines Multibit-Binärsignales e einer anderen Arithmetikeinheit zugeführt, d.h. einem Addierer 82, der wie in Fig. 3 gezeigt, konstruiert ist. Da die Binärsignale a, b, d und e Eingangssignale in das Rechensystem sind, werden sie typischerweise keine Übertragskomponente haben, obwohl sie es könnten. Unter der Annahme, daß sie keine Übertragskomponente haben, würden ein Eingang des ersten VA und ein Eingang des zweiten VA einer jeden Stufe, z.B. Eingangsanschluß Y in Fig. 3, nicht verwendet werden oder ein binäres Übertrags-Komponentensignal, das die Zahl 0 repräsentiert, würde diesen Eingangsanschlüssen zugeführt werden. Der Addierer 80 erzeugt ein Multibit- Binärkomponenten-Summensignal r&sub1; und ein Multibit-Binärkomponenten-Übertragssignal c&sub1;. Die Summe der Signale r&sub1; und c&sub1; repräsentiert die Summe der Zahlen, welche durch die Signale a und b repräsentiert werden. Der Addierer 82 generiert gleichfalls ein Multibit-Binärkomponenten-Summensignal r&sub2; und ein Multibit-Binärkomponenten-Übertragssignal c&sub2;.
Die Singale r&sub1;, c&sub1;, r&sub2; und c&sub2; werden einer anderen Arithmetikeinheit, d.h. einem Multiplizierer 84, zugeführt. Der Multiplizierer 84 kann aus einer Anzahl von Addierern des in Fig. 3 gezeigten Typs kontruiert werden, die als Bausteine dienen, wobei konventionelle Techniken für digitale Multiplikation verwendet werden, so wie z.B. der sogenannte Booth-Algorithmus. Allgemein würde der Multiplizierer 84 einer Anzahl von Addierern des in Fig. 3 gezeigten Typs umfassen, deren Zahl gleich der Zahl der Bits in den zu multiplizierenden Zahlen ist. Das Signal r&sub1; dient als ein Summenkomponenten-Multiplikantsignal, das Signal c&sub1; dient als ein Übertragskomponenten-Multiplikantsignal, das Signal r&sub2; dient als ein Summenkomponenten-Multiplikatorsignal und das Signal c&sub2; dient als ein Übertragskomponenten-Multiplikatorsignal. Der Multiplizierer 84 erzeugt ein Multibit- Binärkomponenten-Produktsignal r&sub3; und ein Multibit-Binärkomponenten-Übertragssignal c&sub3;. Jeder in dem Multiplizierer 84 verwendete Addierer addiert getrennt ein binäres Summenkomponentensignal und ein binäres Übertragskomponentensignal zu einem anderen Binärsignal (mit oder ohne Komponenten), um ein getrenntes Binärkomponenten-Summensignal und ein Binärkomponenten-Übertragssignal zu erzeugen. Als ein Ergebnis ist die Zeit, die erforderlich ist, um den Multiplikationsprozeß zu komplettieren, gegenüber einem konventionellen Multiplizierer dramatisch reduziert, weil die Übertragsbits nicht von Stufe zu Stufe weitergegeben werden müssen. Je mehr Bits in den zu verarbeitenden binären Signalen vorhanden sind, um so größer ist die Reduzierung der Verarbeitungszeit gegenüber einer konventionellen Arithmetikeinheit, weil die Verarbeitungszeit von der Anzahl der Bits in den zu verarbeitenden Binärsignalen unabhängig ist.
Das Binärsignal r&sub3; wird einem Addierer 85 als ein Summand- Komponentensignal zugeführt, das binäre Signal c&sub3; wird dem Addierer 85 als ein Summand-Komponentensignal zugeführt und ein zweiter Summand in Form eines binären Signales f wird dem Addierer 85 zugeführt, um mit den Summand-Komponentensignalen additiv kombiniert zu werden. In Abhängigkeit von der Quelle des Signales f, d.h. ob es Gegenstand einer vorhergehenden Verarbeitung in dem Rechensystem war oder nicht, kann es ebenfalls zwei Komponentensignale umfassen. In jedem Fall generiert der Addierer 85, der wie in Fig. 3 gezeigt konfiguriert ist, ein Multibit-Binärkomponenten-Summensignal r&sub4; und ein Multibit-Binärkomponenten-Übertragssignal c&sub4;. Die Summe der durch die Signale r&sub4; und c&sub4; repräsentierten Zahlen repräsentiert die Summe der durch die Signale r&sub3;, c&sub3; und f repräsentierten Zahlen.
Die binären Signale r&sub4; und c&sub4; werden einem Akkumulator 86 zugeführt. Der Akkumulator 86, welcher die in Fig. 3 gezeigten Addierer, ein Ausgangsregister, um Summen- und Übertragskomponenten eines solchen Addierers zu speichern, sowie Rückkopplungsverbindungen zu den Eingängen der Addierer umfaßt, führt die übliche Akkumulatorfunktion aus, nämlich wiederholtes Addieren der in dem Ausgangsregister gespeicherten Summe zu dem dem Akkumulator zugeführten Eingangssignal. Das Signal r&sub4; dient als eine Komponente des zu akkumulierenden Signales und das Signal c&sub4; dient als die andere Komponente des zu akkumulierenden Signales. Der Akkumulator 86 erzeugt ein Multibit-Binärkomponenten-Signal r&sub5;, was die Akkumulation der von dem Addierer erzeugten Komponenten-Summensignale ist, sowie ein Multibit- Binärkomponenten-Signal c&sub5;, was die Akkumulation der von dem Addierer generierten Komponenten-Übertragssignale ist. Als ein Ergebnis ist die Zeit, die erforderlich ist, um den Akkumulationsprozeß zu vervollständigen, gegenüber einem konventionellen Akkumulator dramatisch reduziert, weil die Übertragsbits nicht von Stufe zu Stufe weitergereicht werden. Je mehr Bit in den verarbeiteten Binärsignalen vorhanden sind, um so größer ist die Reduzierung der Verarbeitungszeit gegenüber einer konventionellen Arithmetikeinheit, weil die Verarbeitungszeit von der Zahl der Bits in den zu verarbeitenden Binärsignalen unabhängig ist.
Die Signale r&sub5; und c&sub5; werden einem konventionellen Addierer 88 zugeführt, welcher ein einziges Multibit-Binärsummensignal Rf erzeugt. Zusammengefaßt, obwohl das illustrierte Rechensystem zahlreiche Addierer zur Ausführung der arithmetischen Operationen wie Addition, Multiplikation und Akkumulation verwendet, bringt nur ein Addierer, nämlich der Addierer 88, die Verzögerung mit sich, welche durch das Weiterreichen von Überträgen durch dessen Stufen geschieht. Auf diese Weise ist die Verarbeitungszeit dramatisch reduziert.
Die Verwendung von komplementären Signalen sowie von Summen - und Übertragskomponenten erhöht die Drahtverbindungen bezogen auf einen konventionellen, in einpoliger Logikschaltung implementierten Addierer mit Übertrag um das Vierfache. Um die Komplexität der Drahtverbindungen zwischen Stufen zu minimieren, sind die Stufen eines jeden Addierers auf dem integrierten Schaltkreischip in physisch aneinanderhängender Beziehung zueinander in der Abfolge der Bits angeordnet, wobei in der selben Abfolge Stufen von tandemartig verbundenen Addierern auf dem integrierten Schaltkreischip physisch zueinander ausgerichtet sind. Dies ist in Fig. 5 illustriert, wo ein Addierer 90 mit einem benachbarten Addierer 92 tandemartig verbunden ist. Der Addierer 90 hat individuelle Addiererstufen, um ein "0"-Bit, ein "1"-Bit, ein "2"-Bit ... und ein "n"-Bit zu verarbeiten. Der Addierer 92 weist individuelle Addiererstufen auf, um ein "0"-Bit, ein "1"-Bit, ein "2"-Bit, ... sowie ein "n"-Bit zu verarbeiten. Jede Addiererstufe ist vorzugsweise wie in den Fig. 2 und 3 gezeigt konstruiert. Andere Schaltkreiskomponenten einer Arithmetikeinheit, so wie Register, einem Multiplizierer zugeordnete Logikschaltung und Rückkopplungsverbindungen eines Akkumulators, sind aus Gründen der Einfachheit weggelassen worden. Diese würden auf dem integrierten Schaltkreischip für jede Stufe individualisiert sein und daher in physisch aneinanderhängender Beziehung zueinander in der Abfolge der Bits und in physisch mit den anderen Schaltungskomponenten desselben Bit ausgerichteter Weise angeordnet sein. Mit anderen Worten sind die Schaltungskomponenten auf dem Chip in einem Gitter aus Reihen und Spalten angeordnet - die Reihen umfassen Bits verschiedener Schaltungskomponenten der selben Ordnung und die Spalten umfassen Bits der selben Schaltungskomponenten aber unterschiedlicher Ordnung.
Wie dargestellt, sind die Stufen des Addierers 90 bzw. die Stufen des Addierers 92 in der Abfolge der Bits physisch aneinanderhängend, z.B. grenzt die "0"-Bit-Stufe an die "1"-Bit-Stufe und die "1"-Bit-Stufe grenzt an die "2"-Bit-Stufe, etc.. Gleichfalls sind Stufen gleicher Ordnung von benachbarten, tandemartig verbundenen Addierern physisch zueinander ausgerichtet, z.B. ist die "0"-Bit-Stufe des Addierers 90 physisch zu der "0"-Bit-Stufe des Addierers 92 ausgerichtet, und die "1"-Bit- Stufe des Addierers 90 ist physisch zu der "1"-Bit-Stufe des Addierers 92 ausgerichtet, etc.. Der hier verwendete Begriff "ausgerichtet" bedeutet entweder direkt zueinander ausgerichtet oder mit einem konstanten Offset zueinander ausgerichtet.
Fig. 5 illustriert ebenfalls die Zahl der von den Stufen der Addierer 90 und 92 verarbeiteten Signale. Der Addierer 90 arbeitet auf ein binäres Multibit-Summandensignal a und ein binäres Multibit-Summandensignal b. Jedes Bit des Signales a und des Signales b umfaßt zwei bipolare, d.h. komplementäre Komponentensignale (z.B. Summe und Übertrag). Jedes Bit des Signales a und jedes Bit des Signales b wird der entsprechenden Bit-Stufe des Addierers 90 zugeführt, z.B. werden die Signale a&sub1; und b&sub1; der "1"-Bit-Stufe des Addierers 90 zugeführt. Auf diese Weise werden der "1"-Bit-Stufe des Addierers 90, wie bei a&sub1; und a&sub2; angedeutet, vier Summandensignale zugeführt. Mit anderen Worten werden jeder Stufe des Addierers acht Signale zugeführt. Der Addierer 90 generiert ein Multibit-Binärsignal x, das die Summe der ersten und zweiten Summandensignale repräsentiert. Jede Stufe generiert vier bipolare, d.h. komplementäre Komponentensignale (z.B. Summe und Übertrag). Das Komponenten-Summensignal einer jeden Stufe wird zusammen mit dem Komponenten-Übertragssignal der Stufe des nächst niedrigeren Bits verwendet, um die Eingabe in die Stufe gleicher Ordnung des benachbarten, tandemartig verbundenen Addierers zu bilden, z.B. bilden die Summenkomponente aus der "1"-Bit-Stufe und die Übertragskomponente aus der "0"-Bit-Stufe des Addierers 90 zusammen die vier mit x&sub1; bezeichnetne Signale, und die Summenkomponente aus der "2"-Bit- Stufe sowie die Übertragskomponente aus der "1"-Bit-Stufe des Addierers 92 bilden zusammen die vier mit y&sub2; bezeichneten Signale. Ein binäres Multibit-Summandensignal d wird mit dem Signal x in dem Addierer 92 verarbeitet. Wie illustriert, umfaßt jedes Bit des Signales d zwei bipolare, d.h. komplementäre Komponentensignale (z.B. Summe und Übertrag). Jedes Bit des Signales d und jedes Bit des Signales x wird der entsprechenden Bit-Stufe des Addierers 92 zugeführt, z.B. werden die Signale d&sub2; und x&sub2; der "2"-Bit-Stufe des Addierers 92 zugeführt.

Claims

1. Digitales Rechensystem mit:

(1.1) Einem ersten Binäraddierer, der eine Vielzahl von parallelen Stufen (70, 72, 74, 76) aufweist, deren Anzahl gleich der Zahl der Bits von Eingangssignalen ist, wobei jede Stufe je einen ersten, einen zweiten, einen dritten und einen vierten Eingang (X, Y, Ci) sowie je einen ersten und einen zweiten Ausgang (S, C&sub0;) umfaßt, wobei der erste Binäraddierer an seinem ersten Ausgang (S) ein Binärsignal erzeugt, das, unter Vernachlässigung des Übertrages die Summe der an seine Eingänge (X, Y, Ci) angelegten Binärsignale repräsentiert, und wobei der erste Binäraddierer an seinem zweiten Ausgang (C&sub0;) ein Binärsignal erzeugt, das den Übertrag der an seine Eingänge (X, Y, Ci) angelegten Binärsignale repräsentiert;

(1.2) einem zweiten Binäraddierer, der eine Vielzahl von parallelen Stufen (70, 72, 74, 76) aufweist, deren Anzahl gleich der Zahl der Bits der Eingangssignale ist, wobei jede Stufe je einen ersten, einen zweiten und einen dritten Eingang (X, Y, Ci) sowie einen ersten und einen zweiten Ausgang (S, C&sub0;) umfaßt, wobei der zweite Binäraddierer an seinem ersten Ausgang (S) ein Binärsignal erzeugt, das unter Vernachlässigung des Übertrages die Summe der an seine Eingänge (X, Y, Ci) angelegten Binärsignale repräsentiert, und wobei der zweite Binäraddierer an seinem zweiten Ausgang (C&sub0;) ein Binärsignal erzeugt, das den Übertrag der an seine Eingänge (X, Y, Ci) angelegten Binärsignale repräsentiert;

(1.3) Verarbeitungsmitteln, um den ersten Ausgang (S) des ersten Binäraddierers mit dem ersten Eingang (X) des zweiten Binäraddierers zu verbinden;

(1.4) Verbindungsmitteln, um den zweiten Ausgang (C&sub0;) des ersten Binäraddierers mit dem dritten Eingang (Ci) des zweiten Binäraddierers der Stufe nächsthöherer Ordnung zu verbinden, und

(1.5) Verbindungmitteln, um den dritten Eingang (Ci) des zweiten Binäraddierers mit dem zweiten Ausgang (C&sub0;) des ersten Binäraddierers der vorhergehenden Stufe zu verbinden,

(1.6) wobei der Ausgang einer jeden Stufe (70, 72, 74, 76) ein Zweikomponenten-Mehrbit-Summensignal (Ri-1, Ri, Ri+1) liefert, das aus einem binären Summenwert und einem binären Übertragswert besteht, wobei der binäre Summenwert des Zweikomponenten-Mehrbit-Summensignales (Ri-1, Ri, Ri+1) durch den ersten Ausgang (S) des zweiten Binäraddierers geliefert wird;

gekennzeichnet durch

(1.7) Verbindungsmittel, um eine erste Quelle eines aus einem binären Summenwert und einem binären Übertragungswert bestehenden ersten Zweikomponenten-Mehrbit-Signales (Ri-1, Ri, Ri+1) mit den ersten und zweiten Eingängen (X, Y) des ersten Binäraddierers zu verbinden;

(1.8) Verbindungsmittel, um eine zweite Quelle eines aus einem binären Summenwert und einem binären Übertragungswert bestehenden zweiten Zweikomponenten-Mehrbit-Signales (bi-1, bi, bi+1) mit den dritten und vierten Eingängen (Ci) des ersten Binäraddierers zu verbinden;

(1.9) Verbindungsmittel, um den zweiten Ausgang (C&sub0;) des zweiten Binäraddierers mit dem binären Übertragswert des Zweikomponenten-Mehrbit-Summensignales (Ri-1, Ri, Ri+1) der Stufe nächsthöherer Ordnung zu verbinden, und

(1.10) Verbindungsmittel, um den binären Übertragswert des Zweikomponenten-Mehrbit-Summensignales (Ri-1, Ri, Ri+1) mit dem zweiten Ausgang (C&sub0;) des zweiten Binäraddierers der vorhergehenden Stufe zu verbinden.

2. Digitales Rechensystem nach Anspruch 1, gekennzeichnet durch Verbindungsmittel, um den vierten Eingang des ersten Binäraddierers mit dem zweiten Eingang (Y) des zweiten Binäraddierers zu verbinden.

3. Digitales Rechensystem nach Anspruch 2, dadurch gekennzeichnet, daß der binäre Summenwert des ersten Zweikomponenten-Mehrbit-Signales (ai-1, ai, ai+1) dem ersten Eingang (X) des ersten Binäraddierers zugeführt wird, und daß der binäre Übertragswert des ersten Zweikomponenten-Mehrbit-Signales (ai-1, ai, ai+1) dem zweiten Eingang (Y) des ersten Binäraddierers zugeführt wird.

4. Digitales Rechensystem nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß der binäre Summenwert des zweiten Zweikomponenten-Mehrbit-Signales (bi-1, bi, bi+1) dem dritten Eingang des ersten Binäraddierers zugeführt wird, und daß der binäre Übertragswert des zweiten Zweikomponenten- Mehrbit-Signales (bi-1, bi, bi+1) dem vierten Eingang des ersten Binäraddierers zugeführt wird.

5. Digitales Rechensystem nach einem der Ansprüche 2 - 4, dadurch gekennzeichnet, daß der erste Binäraddierer und/oder der zweite Binäraddierer in jeder Stufe einen Eingang für den zu addierenden Summanden, einen Eingang für den Summanden, zu dem addiert wird, einen Eingang für den Übertrag, einen Summenausgang und einen Übertragsausgang umfaßt.

6. Digitales Rechensystem nach einem der vorhergehenden Ansprüche, gekennzeichnet durch

(6.1) einen dritten Addierer mit einer Vielzahl von parallelen Stufen, deren Anzahl gleich der Zahl der Bits der Eingangssignale ist, wobei jede Stufe je einen ersten und einen zweiten Eingang sowie einen Ausgang aufweist, wobei der dritte Addierer an seinen Ausgängen ein resultierendes Mehrbit-Binärsignal erzeugt, das der Summe der Zahlen entspricht, welche durch an seine Eingänge gelieferte Binärsignale repräsentiert werden, und

(6.2) Mittel, um den Ausgang einer Stufe mit den entsprechenden Eingängen der die entsprechende Ordnung aufweisenden Stufen des dritten Addierers zu verbinden, wobei

(6.3) der zweite Ausgang einer jeden Stufe mit einem Eingang der die nächsthöhere Ordnung aufweisenden Stufe des dritten Addierers verbunden ist.

7. Digitales Rechensystem nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Eingangs - und/oder Ausgangssignale komplementäre Signale sind.

8. Digitales Rechensystem nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die ersten und zweiten Binäraddierer Volladdierer (VA) sind.

9. Digitales Rechensystem nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Stufen des ersten und/oder zweiten Binäraddierers in der Abfolge der Bits jeweils physisch aneinanderhängen.

10. Digitales Rechensystem nach Anspruch 9, dadurch gekennzeichnet, daß die Stufen des zweiten Addierers in der Abfolge der Bits physisch zu den Stufen des ersten Addierers ausgerichtet sind.