JPS60205631A - 全加算回路 - Google Patents
全加算回路Info
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- JPS60205631A JPS60205631A JP59061347A JP6134784A JPS60205631A JP S60205631 A JPS60205631 A JP S60205631A JP 59061347 A JP59061347 A JP 59061347A JP 6134784 A JP6134784 A JP 6134784A JP S60205631 A JPS60205631 A JP S60205631A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、差動トランジスタ対を用いた多重論理レベル
で用いる全加算回路に関する。
で用いる全加算回路に関する。
従来、差動トランジスタ対を用いて１ビツトデータ３人
力、１ビツトデータ２出力構成とした全加算回路として
第１図に示すものが知られている０図中、 ■ｄｄ、Ｖ
ｓｓはそれぞｔ″Ｌ尚電位電源、低電位電源である。Ａ
、Ａ、Ｂ、Ｂ、Ｃ２Ｃは入力信号であり、Ｓ、Ｓは和出
力信号。
力、１ビツトデータ２出力構成とした全加算回路として
第１図に示すものが知られている０図中、 ■ｄｄ、Ｖ
ｓｓはそれぞｔ″Ｌ尚電位電源、低電位電源である。Ａ
、Ａ、Ｂ、Ｂ、Ｃ２Ｃは入力信号であり、Ｓ、Ｓは和出
力信号。
Ｃ／、 Ｃ／は桁上げ出力信号である。ＶＢ は電流源
のバイアス電源である。
のバイアス電源である。
この回路の真理値表を示すと下記のとおりである。
第１図の回路の特徴は、多重論理レベル回路の有利性の
結果として、和出力信号Ｓと桁上げ出力信号Ｃ′がはソ
同時に出力され、しかもその演算時間が大体ｌゲート遅
延時間程度という高速動作をすることにある。
結果として、和出力信号Ｓと桁上げ出力信号Ｃ′がはソ
同時に出力され、しかもその演算時間が大体ｌゲート遅
延時間程度という高速動作をすることにある。
しかしながらこの回路では、トランジスタを２６個用い
ており、これを用いて例えば多ビットの並列乗算器を構
成すると素子数が非常に多くなるという欠点がある。
ており、これを用いて例えば多ビットの並列乗算器を構
成すると素子数が非常に多くなるという欠点がある。
本発明は、従来の回路の高速性を保持しつ＼。
素子数の低減を図り１回路の簡略化を図った全加算回路
を提供することを目的とする。
を提供することを目的とする。
本発明は、基本論理回路を単純に組合せて得られる多重
論理レベルの全加算回路を、共用することのできるトラ
ンジスタを共用させて素子数の低減を図る。
論理レベルの全加算回路を、共用することのできるトラ
ンジスタを共用させて素子数の低減を図る。
全加算の演算は、和信号２桁上げ信号について各々。
Ｓ＝Ａ＄ＢｅＣ（１）
Ｃ’＝Ｂ−Ｃ＋Ｃ−Ａ−１−Ａ−Ｂ ’（２）と薔くこ
とができる。従ってこれらの式から。
とができる。従ってこれらの式から。
全加算回路は、排他的論理和回路、論理和回路および論
理回路を用いて構成することができる。
理回路を用いて構成することができる。
第２図はその基本構成を示す、第２図を構成する基本論
理回路要素が、第３図の排他的論理和回路、第４図０論
理和回路および第５図の論理積回路である。第３図〜第
５図の回路は周知であるので説明は省略する。第２図の
全加算回路のうち、トランジスタＱｌｌ１ｍ抵抗Ｒ，か
らなる電流源上に構成されているのは、第３図の排他曲
論゛理和回路ｔ−２段に積み上げたもので、（１）式を
８＝ （ＡｅＢ）ｅＣと考えて構成した回路に相当する
。一方、第２図のトランジスタＱｍａ抵抗Ｒ６からなる
電流源上に構成されているのは、第４図の論理和回路と
第５図の論理積回路を組合せたものである０例えば Ｃ
／が茜電位レベルになる場合を考えると、トランジスタ
Ｑ１□、Ｑ１？に同時に電流が流れるときか、トランジ
スタＱｓ ｚ Ｑｌｌ ａ Ｑｔｙに同時に電流が流れ
るときか、またはトランジスタＱｓ ＃ Ｑｓａ ａ
Ｑｘａに同時に電流が流れるときかのいずれかである。
理回路要素が、第３図の排他的論理和回路、第４図０論
理和回路および第５図の論理積回路である。第３図〜第
５図の回路は周知であるので説明は省略する。第２図の
全加算回路のうち、トランジスタＱｌｌ１ｍ抵抗Ｒ，か
らなる電流源上に構成されているのは、第３図の排他曲
論゛理和回路ｔ−２段に積み上げたもので、（１）式を
８＝ （ＡｅＢ）ｅＣと考えて構成した回路に相当する
。一方、第２図のトランジスタＱｍａ抵抗Ｒ６からなる
電流源上に構成されているのは、第４図の論理和回路と
第５図の論理積回路を組合せたものである０例えば Ｃ
／が茜電位レベルになる場合を考えると、トランジスタ
Ｑ１□、Ｑ１？に同時に電流が流れるときか、トランジ
スタＱｓ ｚ Ｑｌｌ ａ Ｑｔｙに同時に電流が流れ
るときか、またはトランジスタＱｓ ＃ Ｑｓａ ａ
Ｑｘａに同時に電流が流れるときかのいずれかである。
これを論理式で表わせば、
Ｃ＝Ａ−Ｂ−１−Ａ−Ｂ−Ｃ−）−Ａ−Ｂ−Ｃ＝Ａ−Ｂ
＋入・Ｃ−１−Ｂ−Ｃ となり、（２）式と等価であることがわかる。
＋入・Ｃ−１−Ｂ−Ｃ となり、（２）式と等価であることがわかる。
この第２図の全加算回路では、使用トランジスタ数は２
０個であり、第１図に比べると少なくなっている０本発
明においてはこの第２図の回路中、更に共用することの
できるトランジスタを共用させて素子数の低減を図る。
０個であり、第１図に比べると少なくなっている０本発
明においてはこの第２図の回路中、更に共用することの
できるトランジスタを共用させて素子数の低減を図る。
即ち第２図において、入力信号ム、Ａが接続さｎるトラ
ンジスタ対Ｑ□、Ｑ１６およびＱ ａｙ ｔ Ｑ ｔａ
より下の回路が同じ差動トランジスタ回路となっている
ため、本発明では、第２図中、トランジスタＱｓｇ 、
Ｑｔｙ ｋ一つのトランジスタで賄い、同様にトランジ
スタＱｓａ、Ｑｓａ’に一つのトランジスタで賄う。
ンジスタ対Ｑ□、Ｑ１６およびＱ ａｙ ｔ Ｑ ｔａ
より下の回路が同じ差動トランジスタ回路となっている
ため、本発明では、第２図中、トランジスタＱｓｇ 、
Ｑｔｙ ｋ一つのトランジスタで賄い、同様にトランジ
スタＱｓａ、Ｑｓａ’に一つのトランジスタで賄う。
本発明によれば、全加算回路の構成トランジスタ数を大
幅に減らすことができ、従って集積回路として構成した
場合にチップ占有面積の低減が図られる。また本発明に
よれば、素子数の低減により低コスト化、故障率の低減
および歩留り向上が図られる。
幅に減らすことができ、従って集積回路として構成した
場合にチップ占有面積の低減が図られる。また本発明に
よれば、素子数の低減により低コスト化、故障率の低減
および歩留り向上が図られる。
本発明の一実施例による全加算回路を第６図に°示す。
第２図と対応する部分には第２図と同一符号を付して、
トランジスタの共用関係を明らかにしである。
トランジスタの共用関係を明らかにしである。
エミッタが共通接続された第１．第２のトランジスタＱ
ｓ−Ｑｘはそれぞれのコレクタが第１、第２の抵抗Ｒ１
、Ｒ，を介してｍｌの電源である高電位電源Ｖ ｄｄに
接続されている。エミッタが共通接続さｎた第３．第４
のトランジスタＱａ−Ｑ＋はそれぞれのコレクタがやは
り第１．第２の抵抗Ｒｓ＊Ｒ＊ｔ−介してＶａｄｒｃｉ
続されてｈる。エミッタが共通接続された第５゜第６の
トランジスタＱＩｌ 、Ｑ・はそれぞれのコレクタが第
３．第４の抵抗ＲｓａＲ４を介してＶｄｄ に接続され
ている。第１〜第４の抵抗８１〜２番は同じ抵抗値をも
つ、第１．第４および第５のトランジスタＱｌ 、Ｑ４
およびＱｓのペースは共通に入力信号Ｃが入る第１の信
号入力端子に接続され、第２．第３および第６のトラン
ジスタＱｘ−ＱｓおよびＱ・のペースは、入力信号Ｃと
は補の入力信号Ｃが入る第２の信号入力端子に接続され
ている。エミッタが共通接続された第７．第８のトラン
ジスタＱｒ ａＱ１□はそれぞれのコレクタが第１．第
２のトランジスタＱｓ＝Ｑｉの共通エミッタと第５のト
ランジスタＱｓのコレクタに接続さｎている。
ｓ−Ｑｘはそれぞれのコレクタが第１、第２の抵抗Ｒ１
、Ｒ，を介してｍｌの電源である高電位電源Ｖ ｄｄに
接続されている。エミッタが共通接続さｎた第３．第４
のトランジスタＱａ−Ｑ＋はそれぞれのコレクタがやは
り第１．第２の抵抗Ｒｓ＊Ｒ＊ｔ−介してＶａｄｒｃｉ
続されてｈる。エミッタが共通接続された第５゜第６の
トランジスタＱＩｌ 、Ｑ・はそれぞれのコレクタが第
３．第４の抵抗ＲｓａＲ４を介してＶｄｄ に接続され
ている。第１〜第４の抵抗８１〜２番は同じ抵抗値をも
つ、第１．第４および第５のトランジスタＱｌ 、Ｑ４
およびＱｓのペースは共通に入力信号Ｃが入る第１の信
号入力端子に接続され、第２．第３および第６のトラン
ジスタＱｘ−ＱｓおよびＱ・のペースは、入力信号Ｃと
は補の入力信号Ｃが入る第２の信号入力端子に接続され
ている。エミッタが共通接続された第７．第８のトラン
ジスタＱｒ ａＱ１□はそれぞれのコレクタが第１．第
２のトランジスタＱｓ＝Ｑｉの共通エミッタと第５のト
ランジスタＱｓのコレクタに接続さｎている。
またこれら＄７．第８のトランジスタＱ７ ＃Ｑｓｒと
共にエミッタが共通接続された第９．第１Ｏのトランジ
スタＱｘｔ、Ｑａは、それぞれのコレクタが第５．第６
＋Ｚ））ランジスタＱｓ ａＱ６の共通エミッタと第３
．第４のトランジスタの共通エミッタに接続されている
。エミッタ諷共通接続された第１１．第１２のトランジ
スタＱ・ ＃Ｑ１４はそれぞれのコレクタが第１．第２
のトランジスタＱ１−Ｑ友の共通エミッタ、第６のトラ
ンジスタＱ６のコレクタに接続されている。またこれら
第１１．第１２のトランジスタＱｏ＝Ｑ□４と共にエミ
ッタが共通接続された第１３．第１４のトランジスタＱ
＞ｓ ｅ Ｑ ｔｏはそれぞれのコレクタが第５．第
６のトランジスタＱｓ 、−Ｑｓの共通エミッタ、第３
．第４のトランジスタＱｓ−Ｑ＋の共通エミッタに接続
されている。そして第７．第８．編１３および第１４の
トランジスタＱｙ ｐ Ｑｌｌ ＃ Ｑｔｓ ａ ＱＩ
Ｏのペースは、入力信号Ｂが入る第３の信号入力端子に
接続され、第９．第１０．第１１および第１２のトラン
ジスタＱｕ、Ｑ魯 ｅ Ｑｅ ｅ Ｑ１４のペースは入
力信号Ｂが入る第４の信号なカ端子に接続されている。
共にエミッタが共通接続された第９．第１Ｏのトランジ
スタＱｘｔ、Ｑａは、それぞれのコレクタが第５．第６
＋Ｚ））ランジスタＱｓ ａＱ６の共通エミッタと第３
．第４のトランジスタの共通エミッタに接続されている
。エミッタ諷共通接続された第１１．第１２のトランジ
スタＱ・ ＃Ｑ１４はそれぞれのコレクタが第１．第２
のトランジスタＱ１−Ｑ友の共通エミッタ、第６のトラ
ンジスタＱ６のコレクタに接続されている。またこれら
第１１．第１２のトランジスタＱｏ＝Ｑ□４と共にエミ
ッタが共通接続された第１３．第１４のトランジスタＱ
＞ｓ ｅ Ｑ ｔｏはそれぞれのコレクタが第５．第
６のトランジスタＱｓ 、−Ｑｓの共通エミッタ、第３
．第４のトランジスタＱｓ−Ｑ＋の共通エミッタに接続
されている。そして第７．第８．編１３および第１４の
トランジスタＱｙ ｐ Ｑｌｌ ＃ Ｑｔｓ ａ ＱＩ
Ｏのペースは、入力信号Ｂが入る第３の信号入力端子に
接続され、第９．第１０．第１１および第１２のトラン
ジスタＱｕ、Ｑ魯 ｅ Ｑｅ ｅ Ｑ１４のペースは入
力信号Ｂが入る第４の信号なカ端子に接続されている。
第１５．第１６のトランジスタＱ ｉｓ ａ １？ Ｉ
Ｑｔａ ｈ ｔｓはエミッタが共通にトランジスタＱ
１９ ｅ ｖと抵抗Ｒ１，６からなる電流源を介して
第２の電源である低電位電源Ｖｓｓに接続され。
Ｑｔａ ｈ ｔｓはエミッタが共通にトランジスタＱ
１９ ｅ ｖと抵抗Ｒ１，６からなる電流源を介して
第２の電源である低電位電源Ｖｓｓに接続され。
βれぞれのコレクタは第７〜第１０のトランジスタＱｙ
ｅ Ｑｌｌ ＃ Ｑｕ ａ Ｑａの共通エミッタ。
ｅ Ｑｌｌ ＃ Ｑｕ ａ Ｑａの共通エミッタ。
第１１〜第１４のトランジスタＱ・ ｅ Ｑｌ４ ｓＱ
ｕ＊Ｑｘｏの共通エミッタに接続されている。
ｕ＊Ｑｘｏの共通エミッタに接続されている。
そしてこれらトランジスタＱｔＩＩ＊ｓｔ ａＱｓｅａ
ｓｓのペースはそれぞれＡ、Ａが入る第５．第６の信号
入力端子に接続されている。
ｓｓのペースはそれぞれＡ、Ａが入る第５．第６の信号
入力端子に接続されている。
第６図の回路中、トランジスタＱ １５ ＃ １７は第
２図のトランジスタＱ ｓｓとＱｔｙｔ”ひとつにまと
めたものであり、同様にトランジスタＱ ｓｏ ＋ ｘ
ｉはトランジスタＱｓｓとＱ□、をひとつにまとめたも
のを示している。これに伴って電流源の部分も。
２図のトランジスタＱ ｓｓとＱｔｙｔ”ひとつにまと
めたものであり、同様にトランジスタＱ ｓｏ ＋ ｘ
ｉはトランジスタＱｓｓとＱ□、をひとつにまとめたも
のを示している。これに伴って電流源の部分も。
第２図のトランジスタＱ１ＧとＱ鵞ｏがひとつのトラン
ジスタＱ１．ゎに、また抵抗ＲＩＩとＲ６がひとつの抵
抗Ｒ６，・にまとめられている、そしてこれらのトラン
ジスタの共用に伴って第６図ではトランジスタＱｙ〜Ｑ
１４の部分の配置関係が第２図とは異なったものとして
示されている。
ジスタＱ１．ゎに、また抵抗ＲＩＩとＲ６がひとつの抵
抗Ｒ６，・にまとめられている、そしてこれらのトラン
ジスタの共用に伴って第６図ではトランジスタＱｙ〜Ｑ
１４の部分の配置関係が第２図とは異なったものとして
示されている。
この実施例による全加算回路の演算は、先に示し九真理
値表のとおりであり、また先に示した（１） 、 （２
）式で表わされる。
値表のとおりであり、また先に示した（１） 、 （２
）式で表わされる。
この実施例によれば、使用トランジスタ数は１７個であ
り、第２図に比べて３個少なく、第１図の従来回路に比
べると９個少なくなっている。しかも多重論理レベル回
路の利点である高速性は何ら損われていない。
り、第２図に比べて３個少なく、第１図の従来回路に比
べると９個少なくなっている。しかも多重論理レベル回
路の利点である高速性は何ら損われていない。
第６図の全加算回路のシンボルｔ−第７図のように表わ
し、これを応用した回路例を次に説明する。第８図は一
つのノアゲー）ｔ−付加した例である。その具体回路を
第９図に示す、これは第６図ＯＡ、Ａ入力のところに、
’ Ｘ 、 ＹのＮＯＲゲートを組込んだもので、トラ
ンジスタ対Ｑ□＃Ｑ１ｍが付加されている。
し、これを応用した回路例を次に説明する。第８図は一
つのノアゲー）ｔ−付加した例である。その具体回路を
第９図に示す、これは第６図ＯＡ、Ａ入力のところに、
’ Ｘ 、 ＹのＮＯＲゲートを組込んだもので、トラ
ンジスタ対Ｑ□＃Ｑ１ｍが付加されている。
この回路では、第６図と比べて更に１段多く積みあげら
れている。このためＹ、Ｙの入力論理レベルが第６図Ｏ
Ａ、Ａより更に低くなければならず、電源Ｖ、、、Ｖ、
、間の電圧が十分でない場合には動作しにくいことがあ
る。この点を改良した回路が第１θ図である。こ０回路
では。
れている。このためＹ、Ｙの入力論理レベルが第６図Ｏ
Ａ、Ａより更に低くなければならず、電源Ｖ、、、Ｖ、
、間の電圧が十分でない場合には動作しにくいことがあ
る。この点を改良した回路が第１θ図である。こ０回路
では。
第９図でのトランジスタＱ１１１＃１７とＱｕを並列接
続し、トランジスタＱ ｍ １１ｍのペースに固定の参
照電位Ｖｒｅｆｓ ｔ：与えてトランジスタＱｔｔｔ″
省いている。これにより、Ｘ、Ｘ入力のいずれか一方が
Ｖｒｅｆｔより大の場合に、トランジスタＱ。
続し、トランジスタＱ ｍ １１ｍのペースに固定の参
照電位Ｖｒｅｆｓ ｔ：与えてトランジスタＱｔｔｔ″
省いている。これにより、Ｘ、Ｘ入力のいずれか一方が
Ｖｒｅｆｔより大の場合に、トランジスタＱ。
＃Ｑ１１＃Ｑ□２．Ｑ、側が選択されることになり。
第９図と同じ論理動作が行われる。即ち第６図と同じ積
み重′ね段数で第６図より複雑な論理機能が実現される
。・ 第１１図は、第６図ＯＢ、Ｂの中間論理レベルにノアゲ
ートを組込んで第１０図と等価な回路を構成した例であ
る。この回路は第６図の回路に対し、トランジスタＱｙ
ｓＱｓｔにそれぞれ並列゛にトランジスタＱｍｓ−Ｑ口
を設け、トランジスタＱ１゜、Ｑｌにそれぞれ並列にト
ランジスタＱ＊ａ−Ｑ□を設け、トランジスタＱｔ＊
ａ ＱａｓＱｅｓＱｔ４のペースに固定の参照電位Ｖ
ｒｅｆ ｔを与え、Ｑｙ＝Ｑ墓１ ａ ＱｔｓおよびＱ
ｌ６のペースにＸ入力・Ｑｓｍ参Ｑｔ４ｅＱｓｏおよび
Ｑｌｍの−スにＸ入力を与えるようにしたものである０
ｍ１０図に比べて素子数は増えるが、回路の対称性がよ
く、特性の面で有利になる。
み重′ね段数で第６図より複雑な論理機能が実現される
。・ 第１１図は、第６図ＯＢ、Ｂの中間論理レベルにノアゲ
ートを組込んで第１０図と等価な回路を構成した例であ
る。この回路は第６図の回路に対し、トランジスタＱｙ
ｓＱｓｔにそれぞれ並列゛にトランジスタＱｍｓ−Ｑ口
を設け、トランジスタＱ１゜、Ｑｌにそれぞれ並列にト
ランジスタＱ＊ａ−Ｑ□を設け、トランジスタＱｔ＊
ａ ＱａｓＱｅｓＱｔ４のペースに固定の参照電位Ｖ
ｒｅｆ ｔを与え、Ｑｙ＝Ｑ墓１ ａ ＱｔｓおよびＱ
ｌ６のペースにＸ入力・Ｑｓｍ参Ｑｔ４ｅＱｓｏおよび
Ｑｌｍの−スにＸ入力を与えるようにしたものである０
ｍ１０図に比べて素子数は増えるが、回路の対称性がよ
く、特性の面で有利になる。
第１２図は本発明の全加算回路に二つのノアゲートｔｍ
込んだ例であり、その具体回路の一例を第１３図に示す
、これは第９図と第１１図の回路の組合せである。他の
例を第１４図に示す、これは第１０図と第１１図の回路
の組合せである。
込んだ例であり、その具体回路の一例を第１３図に示す
、これは第９図と第１１図の回路の組合せである。他の
例を第１４図に示す、これは第１０図と第１１図の回路
の組合せである。
以上においては専らｎｐｎ）？ンジスタを用いた場合に
つき説明したが、本発明はｐｎｐ ）ランジスタを用い
た場合は勿論％ＧａＡｓ かうなるＭＢＳＦＥＴ ｔ−
用いた場合にも同様に適用することができる。
つき説明したが、本発明はｐｎｐ ）ランジスタを用い
た場合は勿論％ＧａＡｓ かうなるＭＢＳＦＥＴ ｔ−
用いた場合にも同様に適用することができる。
第１図は従来の差動トランジスタ回路を用いた全加算回
路を示す図、第２図は本発明のもとになる全加算回路を
示す図、第３図はこの全加算回路の構成要素である排他
的論理和回路を示す図、第４図は同じく論理和回路を示
す図、第５図は同じく論理積回路を示す図、第６図は第
２図を改良した本発明に係る全加算回路の−例生示す図
、第７図はそのブロック表示を示す因。 第８図はこれにノアゲー）１一つ組込んだ全加算回路を
示す図、第９図〜第１１図はその具体的回路例を示す図
、第１２図は第７図に二つのノアゲートを組込んだ全加
算回路を示す図、第１３図および第１４図はその具体的
回路例を示す図である。 Ｑｌ・・・第１のトランジスタ、Ｑ、・・・第２のトラ
ンジスタ、Ｑｓ・・・第３のトランジスタＩＩＱ４・・
・第４のトランジスタ％Ｑ、・・・第５のトランジスｊ
ｉ、 Ｑ・・・・第６１Ｚ））ランジスタｂＱｙ・・・
第７のトランジスタｓＱｕ・・・第８のトランジスタ。 Ｑｌｔｏ・・第９のトランジスタ、Ｑ、・・・第１Ｏの
トランジスタ、Ｑ・・・・第１１のトランジスタ。 Ｑ １４・・・第１２のトランジスタ、Ｑ１８・・・第
１３のトランジスタ、ＱＩＧ・・・第１４のトランジス
タ。 Ｑｌｌｅ□、・・・第１５のトランジスタｂＱｓａ、□
畠・・・第１６のトランジスタｂＱｔｅ＊ｘ。・・・電
流源トランジスタ１１ Ｒ１１１・・・電流源抵抗、Ｒ
１・・・第１の抵抗、Ｒ，・・・第２の抵抗、Ｒｓ・・
・第３の抵抗。 Ｒ，・・・第４の抵抗、 Ｖａｄ・・・高電位電源（第
１の電源）％ＶＳＳ・・・低電位電源（第２の電源）。 出願人代理人弁理士 鈴江武彦 沖２（￥Ｉ ＶＳＳ 沖３図 ５ｓ ２１−４図 ５ｔ−５図
路を示す図、第２図は本発明のもとになる全加算回路を
示す図、第３図はこの全加算回路の構成要素である排他
的論理和回路を示す図、第４図は同じく論理和回路を示
す図、第５図は同じく論理積回路を示す図、第６図は第
２図を改良した本発明に係る全加算回路の−例生示す図
、第７図はそのブロック表示を示す因。 第８図はこれにノアゲー）１一つ組込んだ全加算回路を
示す図、第９図〜第１１図はその具体的回路例を示す図
、第１２図は第７図に二つのノアゲートを組込んだ全加
算回路を示す図、第１３図および第１４図はその具体的
回路例を示す図である。 Ｑｌ・・・第１のトランジスタ、Ｑ、・・・第２のトラ
ンジスタ、Ｑｓ・・・第３のトランジスタＩＩＱ４・・
・第４のトランジスタ％Ｑ、・・・第５のトランジスｊ
ｉ、 Ｑ・・・・第６１Ｚ））ランジスタｂＱｙ・・・
第７のトランジスタｓＱｕ・・・第８のトランジスタ。 Ｑｌｔｏ・・第９のトランジスタ、Ｑ、・・・第１Ｏの
トランジスタ、Ｑ・・・・第１１のトランジスタ。 Ｑ １４・・・第１２のトランジスタ、Ｑ１８・・・第
１３のトランジスタ、ＱＩＧ・・・第１４のトランジス
タ。 Ｑｌｌｅ□、・・・第１５のトランジスタｂＱｓａ、□
畠・・・第１６のトランジスタｂＱｔｅ＊ｘ。・・・電
流源トランジスタ１１ Ｒ１１１・・・電流源抵抗、Ｒ
１・・・第１の抵抗、Ｒ，・・・第２の抵抗、Ｒｓ・・
・第３の抵抗。 Ｒ，・・・第４の抵抗、 Ｖａｄ・・・高電位電源（第
１の電源）％ＶＳＳ・・・低電位電源（第２の電源）。 出願人代理人弁理士 鈴江武彦 沖２（￥Ｉ ＶＳＳ 沖３図 ５ｓ ２１−４図 ５ｔ−５図
Claims (1)
- エミッタが共通接続されコレクタがそれぞれ第１．第２
の抵抗を介して第１の電源に接続された第１および第２
のトランジスタと、エミッタが共通接続されコレクタが
それぞれ前彰第１、第２の抵抗を介して前記第１の電源
に接続された第３および第４のトランジスタと、エミッ
タが共通接続されコレクタがそれぞれ第３．第４の抵抗
を介して前記第１の電源に接続された第５および第６の
トランジスタと、前記第１゜第４および第５のトランジ
スタのベースに共通接続された第１の信号入力端子と、
ｌ５ｉＩ記第２゜第３および第６のトランジスタのベー
スに共通接続され第ｘｏイＨ号入力端子とは補の信号が
供給される第２の信号入力端子と、エミッタが共通接続
されコレクタがそれぞれ前記第１．第２のトランジスタ
の共通エミッタおよび前記第５Ｏトランジスタのコレク
タに接続された第７および第８のトランジスタと、エミ
ッタがこれら第７および第８のトランジスタと共通接続
されコレクタがそれぞれ前記第５．第６のトランジスタ
の共通エミッタおよび前記＃！３．第４のトランジスタ
の共通エミッタに接続された第９および第１Ｏのトラン
ジスタと、エミッタが共通接続されコレクタがそれぞれ
前記第７および第６のトランジスタのコレクタに接続さ
れた第１１および第５Ｏトランジスタと、エミッタ″が
これら第１１および第１２のトランジスタと共通接続さ
れコレクタがそれぞれ前記第９および第１０のコレクタ
に接続され九第１３および第１４のトランジスタと、前
記第７．第８．第１３および第１４のトランジスタのベ
ースに共通接続された第３の信号入力端子と、前記＠９
、第１Ｏ１第１１および第１２のベースに共通接続され
第３の信号入力端子とは補の信号が供給される第４の信
号入力端子と、エミッタが共通接続されコレクタがそれ
ぞれ第７〜第１０のトランジスタの共通エミッタおよび
第１１〜第１４のトランジスタの共通エミッタに接続さ
れた第１５および第１６のトランジスタと、これら第１
５および第１６のトランジスタのベースにそれぞれ接続
された第５および第６の信号入力端子と、前記第１５お
よび第１６の共通エミッタと第２の電源との間に設けら
れた電流源とを備えたことを特徴とする全加算回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59061347A JPS60205631A (ja) | 1984-03-29 | 1984-03-29 | 全加算回路 |
| US06/716,090 US4740907A (en) | 1984-03-29 | 1985-03-26 | Full adder circuit using differential transistor pairs |
| EP85302139A EP0157591A3 (en) | 1984-03-29 | 1985-03-27 | Full adder circuit using differential transistor pairs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59061347A JPS60205631A (ja) | 1984-03-29 | 1984-03-29 | 全加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60205631A true JPS60205631A (ja) | 1985-10-17 |
Family
ID=13168508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59061347A Pending JPS60205631A (ja) | 1984-03-29 | 1984-03-29 | 全加算回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4740907A (ja) |
| EP (1) | EP0157591A3 (ja) |
| JP (1) | JPS60205631A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2006012362A2 (en) * | 2004-07-06 | 2006-02-02 | Bae Systems Information And Electronic Systems Integration Inc | Single-level parallel-gated carry/majority circuits and systems therefrom |
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Family Cites Families (9)
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|---|---|---|---|---|
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| US4215418A (en) * | 1978-06-30 | 1980-07-29 | Trw Inc. | Integrated digital multiplier circuit using current mode logic |
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| JPS58158738A (ja) * | 1982-03-15 | 1983-09-21 | Matsushita Electric Ind Co Ltd | 論理回路 |
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| US4569032A (en) * | 1983-12-23 | 1986-02-04 | At&T Bell Laboratories | Dynamic CMOS logic circuits for implementing multiple AND-functions |
-
1984
- 1984-03-29 JP JP59061347A patent/JPS60205631A/ja active Pending
-
1985
- 1985-03-26 US US06/716,090 patent/US4740907A/en not_active Expired - Lifetime
- 1985-03-27 EP EP85302139A patent/EP0157591A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0157591A2 (en) | 1985-10-09 |
| EP0157591A3 (en) | 1988-10-26 |
| US4740907A (en) | 1988-04-26 |
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