JPS5884445A - 大規模集積回路 - Google Patents
大規模集積回路Info
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- JPS5884445A JPS5884445A JP56182268A JP18226881A JPS5884445A JP S5884445 A JPS5884445 A JP S5884445A JP 56182268 A JP56182268 A JP 56182268A JP 18226881 A JP18226881 A JP 18226881A JP S5884445 A JPS5884445 A JP S5884445A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4113—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access to base or collector of at least one of said transistors, e.g. via access diodes, access transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、論理ゲート回路およびメモリ回路を混在させ
たマスタスライス方式の大規模集積回路（ＬＳＩ）に関
し、特に高集積化とＬＳＩ設計に適したメモリセルの回
路構成に関する。
たマスタスライス方式の大規模集積回路（ＬＳＩ）に関
し、特に高集積化とＬＳＩ設計に適したメモリセルの回
路構成に関する。
従来よシ、チップ間やパッケージ間の信号伝送遅れを低
減し、メモリへの高速なアクセスを達成するため、メモ
リ集積回路（ＩＣ）と論理ＩＣを１チツプ化することが
行なわれている。このようなメモリと論理ゲートを混在
させたＬＳＩにおいても、論理ＬＳＩのようにマスタス
ライス方式によって、製造コストの低減、製造期間の短
縮を計ることが望まれヤいる。ここでマスタスライス方
式とは、トランジスタや抵抗などの素子をあらかじめ配
置し、゛配線などのいくつかのマスクだけを代えること
によってそれらの素子の結線などを変え、いろいろな種
類のＬＳＩを作る方式をいう。
減し、メモリへの高速なアクセスを達成するため、メモ
リ集積回路（ＩＣ）と論理ＩＣを１チツプ化することが
行なわれている。このようなメモリと論理ゲートを混在
させたＬＳＩにおいても、論理ＬＳＩのようにマスタス
ライス方式によって、製造コストの低減、製造期間の短
縮を計ることが望まれヤいる。ここでマスタスライス方
式とは、トランジスタや抵抗などの素子をあらかじめ配
置し、゛配線などのいくつかのマスクだけを代えること
によってそれらの素子の結線などを変え、いろいろな種
類のＬＳＩを作る方式をいう。
メモリ・論理ゲート混在のＬＳＩにおいて、論理ゲート
部をマスタスライス方式で構成し次ものが例えばＩ ５
８ＣＣＤｉｇｅｓｔ ｏｆ ’ｌ’ｅｃｈｎｉｃａ
ｌｐａｍ）ｅｒａ （１９７９）ｐ、 １０８に提案
されている。
部をマスタスライス方式で構成し次ものが例えばＩ ５
８ＣＣＤｉｇｅｓｔ ｏｆ ’ｌ’ｅｃｈｎｉｃａ
ｌｐａｍ）ｅｒａ （１９７９）ｐ、 １０８に提案
されている。
しかしながら、このようなＬ８Ｉでは、論理ゲート部は
マスタスライス方式で設計できるが、メモリ部は作シつ
けであるので、メモリ容量やビット構成などの自由度が
小さいという欠点がめる。また、メモリ部と論理ゲート
部、るるいはメモリ用素子と論理ゲート用素子が別個に
作られているので、回路素子の利用率やチップ面積の利
用率が低くなる可能性が大きい。したがって集積度の点
で難があった。
マスタスライス方式で設計できるが、メモリ部は作シつ
けであるので、メモリ容量やビット構成などの自由度が
小さいという欠点がめる。また、メモリ部と論理ゲート
部、るるいはメモリ用素子と論理ゲート用素子が別個に
作られているので、回路素子の利用率やチップ面積の利
用率が低くなる可能性が大きい。したがって集積度の点
で難があった。
本発明は、かかる欠点をことごとく除去することができ
、集積度の高い、しかもメモリ容量１ビツト構成、論理
ゲート構成などの自由度がきわめて高いメモリ・論理ゲ
ート混在の大規模集積回路を提供することを目的とする
。
、集積度の高い、しかもメモリ容量１ビツト構成、論理
ゲート構成などの自由度がきわめて高いメモリ・論理ゲ
ート混在の大規模集積回路を提供することを目的とする
。
上記目的の達成を可能にしたのは、メモリの回路構成の
改良である。本発明によるメモリの回路では、それを構
成する素子を用いて通常の論理ゲート回路をも構成する
ことができる。つまり、マスタとしては、メモリ用と論
理ゲート用で別の回路ブロック（いくつかのトランジス
タや抵抗などの回路素子を配置して、ある回路機能をも
たせられるように用意したマスクの中のくり返しの単位
）を用意することは必要でなく、同種の回路ブロックを
用いて、配線層などのいくつかの層を変えるだけでメモ
リセルでも論理ゲートでも構成できる。
改良である。本発明によるメモリの回路では、それを構
成する素子を用いて通常の論理ゲート回路をも構成する
ことができる。つまり、マスタとしては、メモリ用と論
理ゲート用で別の回路ブロック（いくつかのトランジス
タや抵抗などの回路素子を配置して、ある回路機能をも
たせられるように用意したマスクの中のくり返しの単位
）を用意することは必要でなく、同種の回路ブロックを
用いて、配線層などのいくつかの層を変えるだけでメモ
リセルでも論理ゲートでも構成できる。
本発明によれば、メモリ部と論理ゲート部を全く自由に
混在させて、マスタスライス方式でメモリ・論理ゲート
混在のＬＳＩを構成できるものであり、ＬＳＩ構成の自
由度が上がり、素子やチップ面積の利用率の向上にとも
なって集積度を上げることができる。
混在させて、マスタスライス方式でメモリ・論理ゲート
混在のＬＳＩを構成できるものであり、ＬＳＩ構成の自
由度が上がり、素子やチップ面積の利用率の向上にとも
なって集積度を上げることができる。
以下、図面を参照して、本発明や一実施例について詳細
に説明する。
に説明する。
ＩＥＩ図は本発明にもとづくメモリセルの回路構成を示
す図である。トランジスタ１．２はエミッタを共通に接
続され、エミッタはトラ／ジスタ３のコレクタに接続さ
れ、ベースは互いに逆位相の入力信号を入力するデータ
入力線ＤＩ、ＤＩに接続される。トランジスタ１のコレ
クタはトランジスタ４のコレクタに接続されると共に、
抵抗９を介して読み出しワード線Ｒに接続され、トラン
ジスタ２のコレクタはトランジスタ５のコレクタに接続
されると共に、抵抗ｌＯを介して読み出しワード線Ｒに
接続される。トランジスタ４．５はエミッタを共通に接
続され、ベースを一方のトランジスタのコレクタにそれ
ぞれ接続され、共通接続され几エミッタはトランジスタ
６のコレクタに接続される。トランジスタ３．６はエミ
ッタを共通に接続され、そのエミッタは抵抗１１を介し
て電源Ｖｍｍに接続され、ベースは互いに逆位相の書き
込みワード線Ｗ、Ｗに接続される。トランジスタ７．８
はベースをトランジスタ１（及び４）、トランジスタ２
（及び５）のコレクタにそれぞれ接続され、コレクタは
電源Ｖｃｃにそｎぞれ接続され、エミッタは互いに逆位
相のデータ出力線ＤＯ。
す図である。トランジスタ１．２はエミッタを共通に接
続され、エミッタはトラ／ジスタ３のコレクタに接続さ
れ、ベースは互いに逆位相の入力信号を入力するデータ
入力線ＤＩ、ＤＩに接続される。トランジスタ１のコレ
クタはトランジスタ４のコレクタに接続されると共に、
抵抗９を介して読み出しワード線Ｒに接続され、トラン
ジスタ２のコレクタはトランジスタ５のコレクタに接続
されると共に、抵抗ｌＯを介して読み出しワード線Ｒに
接続される。トランジスタ４．５はエミッタを共通に接
続され、ベースを一方のトランジスタのコレクタにそれ
ぞれ接続され、共通接続され几エミッタはトランジスタ
６のコレクタに接続される。トランジスタ３．６はエミ
ッタを共通に接続され、そのエミッタは抵抗１１を介し
て電源Ｖｍｍに接続され、ベースは互いに逆位相の書き
込みワード線Ｗ、Ｗに接続される。トランジスタ７．８
はベースをトランジスタ１（及び４）、トランジスタ２
（及び５）のコレクタにそれぞれ接続され、コレクタは
電源Ｖｃｃにそｎぞれ接続され、エミッタは互いに逆位
相のデータ出力線ＤＯ。
ＤＯに接続される。本図の回路構成で、１ビツトのデー
タを記憶する。電源Ｖｃｃ 、 Ｖｍ■の電圧は、Ｖｃ
ｃをＯｖとすればＶｍｗは約−３ｖで動作させることが
できる。
タを記憶する。電源Ｖｃｃ 、 Ｖｍ■の電圧は、Ｖｃ
ｃをＯｖとすればＶｍｗは約−３ｖで動作させることが
できる。
次に、回路動作について説明する。データ保持状態では
、読み出しワード線Ｒは低電位状１！（７’ｔとえば−
１，３Ｖ ）にロシ、書き込みワード線Ｗ。
、読み出しワード線Ｒは低電位状１！（７’ｔとえば−
１，３Ｖ ）にロシ、書き込みワード線Ｗ。
Ｗはそれぞれ、低電位（たとえば−ＺＩＶ）、高電位（
たとえｇ−１，７Ｖ）にある、したがって、ベースがそ
れぞれ書き込みワード線Ｖ、Ｗに接続され、エミッタが
共通接続された２個のトランジスタ３．６は、データ保
持状態ではトランジスタ６に電流が流され、さらに、デ
ータの内容によっテトランジスタ４．５のいずれかに電
流が流れる。
たとえｇ−１，７Ｖ）にある、したがって、ベースがそ
れぞれ書き込みワード線Ｖ、Ｗに接続され、エミッタが
共通接続された２個のトランジスタ３．６は、データ保
持状態ではトランジスタ６に電流が流され、さらに、デ
ータの内容によっテトランジスタ４．５のいずれかに電
流が流れる。
今、トランジスタ４が導通している状態を１１”とすれ
ば、このとき抵抗９、トランジスタ４を通して電流が流
れ、トランジスタ４のコレクタは低電位状態（たとえば
、−１，６Ｖ）で、トランジスタ５のベースに接続され
、トランジスタ５は非導通状態になるからそのコレクタ
は抵抗１０を通して読み出しワード線Ｒと同じ電位（た
とえば−１，３Ｖ ）まで上がっている。したがって、
データ保持状態では、抵抗９と１０の下端、すなわちト
ランジスタ４．５のコレクタが、たとえばそれぞれ−１
，６■と−１，３ｖの相補的な電位状態になっており、
それらの電位が互いに逆のトランジスタ５．４のベース
に加えられ、データを保持している。トランジスタ１．
２はトランジスタ３が非導通状態にあるので、データ保
持状態では全く動作していない。
ば、このとき抵抗９、トランジスタ４を通して電流が流
れ、トランジスタ４のコレクタは低電位状態（たとえば
、−１，６Ｖ）で、トランジスタ５のベースに接続され
、トランジスタ５は非導通状態になるからそのコレクタ
は抵抗１０を通して読み出しワード線Ｒと同じ電位（た
とえば−１，３Ｖ ）まで上がっている。したがって、
データ保持状態では、抵抗９と１０の下端、すなわちト
ランジスタ４．５のコレクタが、たとえばそれぞれ−１
，６■と−１，３ｖの相補的な電位状態になっており、
それらの電位が互いに逆のトランジスタ５．４のベース
に加えられ、データを保持している。トランジスタ１．
２はトランジスタ３が非導通状態にあるので、データ保
持状態では全く動作していない。
次に、読み出し動作を説明する。読み出し時には、読み
出しワード線Ｒは高電位状態（ｆＦ、、とえは−Ｏ，Ｓ
Ｖ ）へ引き上げられる。この結果、抵抗９と１０の
下端の電位は、たとえばデータ保持状態の−１，６ｖと
−１，３Ｖからそれぞれ−１，１ｖと一〇、 Ｓ Ｖへ
上がる。この電位は、それぞれエミッタフォロワ・トラ
ンジスタ７．８を通し、−１，９Ｖと−１，６ｖの電位
になってデータ中力線ＤｏとＤＯに現われる。データ出
力線は、ディジット方向のメモリセルのエミッタフォロ
ワ・トランジスタ７．８のエミッタをそれぞれ結線して
おシ、ワイアードオアの構成となっているので、選択さ
れたワード（読み出しワードＩＲが高電位状態）の電位
がデータ出力線Ｄｏ、ＤＯに現われる。データ出力線ｂ
ＯとＤＯには差動で信号が出力される。
出しワード線Ｒは高電位状態（ｆＦ、、とえは−Ｏ，Ｓ
Ｖ ）へ引き上げられる。この結果、抵抗９と１０の
下端の電位は、たとえばデータ保持状態の−１，６ｖと
−１，３Ｖからそれぞれ−１，１ｖと一〇、 Ｓ Ｖへ
上がる。この電位は、それぞれエミッタフォロワ・トラ
ンジスタ７．８を通し、−１，９Ｖと−１，６ｖの電位
になってデータ中力線ＤｏとＤＯに現われる。データ出
力線は、ディジット方向のメモリセルのエミッタフォロ
ワ・トランジスタ７．８のエミッタをそれぞれ結線して
おシ、ワイアードオアの構成となっているので、選択さ
れたワード（読み出しワードＩＲが高電位状態）の電位
がデータ出力線Ｄｏ、ＤＯに現われる。データ出力線ｂ
ＯとＤＯには差動で信号が出力される。
次に書き込み動作を説明する。データ保持状態では、書
き込みワード線Ｗ、Ｗはそれぞれ低電位（たとえば−２
，ＩＶ）、高電位（たとえば−１，７Ｖ）にあり、トラ
ンジスタ３．６はそれぞれ非導通、導通の状態にある。
き込みワード線Ｗ、Ｗはそれぞれ低電位（たとえば−２
，ＩＶ）、高電位（たとえば−１，７Ｖ）にあり、トラ
ンジスタ３．６はそれぞれ非導通、導通の状態にある。
書き込みをすると君は、書き込みワード線Ｗ、Ｗをそれ
ぞれ高電位（たとえば−１，７Ｖ ） ％低電位（たと
えば−２，Ｉ Ｖ） Ｋすることによって、電流をトラ
ンジスタ６からトランジスタ３へ切）換える。すると、
データ入力線ＤＩ、ＤＩがそれぞれトランジスタ１．２
のベースに接続されているので、入力データによってト
ランジスタ１．２のいずれかが導通し、その結果、抵抗
９．１０のいずれかに電流が流れる。前述したように、
抵抗９と１０の下ｇＩＡは、データ保持用のトランジス
タ・ペアでめる５と４のペースにそれぞれ接続されてい
るので、書き込みワード線かもとの状態（Ｗが低電位、
Ｗが高電位）に戻ってもトランジスタ１．２の導通ある
いは非導通の状態がそれぞれトランジスタ４，５へ移り
、データが保持される。
ぞれ高電位（たとえば−１，７Ｖ ） ％低電位（たと
えば−２，Ｉ Ｖ） Ｋすることによって、電流をトラ
ンジスタ６からトランジスタ３へ切）換える。すると、
データ入力線ＤＩ、ＤＩがそれぞれトランジスタ１．２
のベースに接続されているので、入力データによってト
ランジスタ１．２のいずれかが導通し、その結果、抵抗
９．１０のいずれかに電流が流れる。前述したように、
抵抗９と１０の下ｇＩＡは、データ保持用のトランジス
タ・ペアでめる５と４のペースにそれぞれ接続されてい
るので、書き込みワード線かもとの状態（Ｗが低電位、
Ｗが高電位）に戻ってもトランジスタ１．２の導通ある
いは非導通の状態がそれぞれトランジスタ４，５へ移り
、データが保持される。
第２図は読み出しワードＭＲｔｊｌ動する定めの回路の
一例を示す図である。トランジスタ２１゜２２はエミッ
タを共通に接続され、そのエミッタはトランジスタ２３
のコレクタに接続され、コレクタはそれぞれ抵抗２５．
２６を介して電源Ｖｃｃに接続される。トランジスタ２
１のベースには読み出し信号Ｒ′が印加され、トランジ
スタ２２のベースには基準電圧Ｖｉａが印加されておシ
、トランジスタ２２のコレクタからの出力をコレクタが
電源Ｖｃｃに接続されたエミッタフォロワ・トランジス
タ２４のベースに入力し、そのエミッタから取り出す。
一例を示す図である。トランジスタ２１゜２２はエミッ
タを共通に接続され、そのエミッタはトランジスタ２３
のコレクタに接続され、コレクタはそれぞれ抵抗２５．
２６を介して電源Ｖｃｃに接続される。トランジスタ２
１のベースには読み出し信号Ｒ′が印加され、トランジ
スタ２２のベースには基準電圧Ｖｉａが印加されておシ
、トランジスタ２２のコレクタからの出力をコレクタが
電源Ｖｃｃに接続されたエミッタフォロワ・トランジス
タ２４のベースに入力し、そのエミッタから取り出す。
トランジスタ２３はベースに一定電圧Ｖｃｇｔ印加され
ると共にエミッタ抵抗２７を通して電源Ｖｍｍに接続さ
ｎ、定電流源回路を構成する。エミッタフォロワートラ
ンジスタ２４のエミッタには、第１図に示し比構成のメ
モリセル２８〜３０の読み出しワード線Ｒが接続される
。
ると共にエミッタ抵抗２７を通して電源Ｖｍｍに接続さ
ｎ、定電流源回路を構成する。エミッタフォロワートラ
ンジスタ２４のエミッタには、第１図に示し比構成のメ
モリセル２８〜３０の読み出しワード線Ｒが接続される
。
読み出し信号Ｒ′が低電位から高電位になる（たとえば
−１，３ｖから一〇、８ｖへ上がる）と、トランジスタ
２１は導通し、電流は抵抗２５を流れてトランジスタ２
２は非導通となシ、そのコレクタ電位は低電位から高電
位に上がり、その結果、エミッタフォロア・トランジス
タ２４のエミッタを通して、読み出しワード線Ｒも低電
位から高電位（たとえば−１，３ｖから−Ｏ，Ｓ Ｖ
）へ上がり、上述したように読み出し動作が行なわれる
。
−１，３ｖから一〇、８ｖへ上がる）と、トランジスタ
２１は導通し、電流は抵抗２５を流れてトランジスタ２
２は非導通となシ、そのコレクタ電位は低電位から高電
位に上がり、その結果、エミッタフォロア・トランジス
タ２４のエミッタを通して、読み出しワード線Ｒも低電
位から高電位（たとえば−１，３ｖから−Ｏ，Ｓ Ｖ
）へ上がり、上述したように読み出し動作が行なわれる
。
第３図は、データ出力のセンス回路の一例である。ディ
ジット方向のメモリセル４０．４１の中のエミッタフォ
ロワートランジスタ３７と４７（第１図のトランジスタ
７に箱当する。）および３８と４８（第１図のトランジ
スタ８に相当する。）はそｎぞれワイアードオアされて
、差動信号でトランジスタ３１，３２のベースへ印加さ
れる。
ジット方向のメモリセル４０．４１の中のエミッタフォ
ロワートランジスタ３７と４７（第１図のトランジスタ
７に箱当する。）および３８と４８（第１図のトランジ
スタ８に相当する。）はそｎぞれワイアードオアされて
、差動信号でトランジスタ３１，３２のベースへ印加さ
れる。
なおトランジスタ３１．３２はエミッタを共通に接続さ
れ、そのエミッタはトランジスタ３３のコレクタに接続
される。そして、トランジスタ３１のコレクタにはトラ
ンジスタ５０のベースが接続されていて、メモリセルか
らの差動信号ＤＯ９ＤＯＦｉ増幅され、トランジスタ５
０のエミッタを抵抗５１によシミ源Ｖｙｔに接続して形
成したエミッタフォロワを通して出力信号ＤＯ′として
出力される。なお、トランジスタ３３はエミッタを抵抗
３６を通じて電源Ｖｍｍに接続され、定電流源回路を構
成する。
れ、そのエミッタはトランジスタ３３のコレクタに接続
される。そして、トランジスタ３１のコレクタにはトラ
ンジスタ５０のベースが接続されていて、メモリセルか
らの差動信号ＤＯ９ＤＯＦｉ増幅され、トランジスタ５
０のエミッタを抵抗５１によシミ源Ｖｙｔに接続して形
成したエミッタフォロワを通して出力信号ＤＯ′として
出力される。なお、トランジスタ３３はエミッタを抵抗
３６を通じて電源Ｖｍｍに接続され、定電流源回路を構
成する。
第４図、第５図は、本発明によるメモリセルでめれば１
一種類の回路ブロックで、配線を変えるだけでメモリセ
ル、あるいは論理ゲートを構成できることを示す几めの
図である。第４．５図で、実線で示し九結線は、メモリ
セルを作るときも論理ゲートを構成するときも共通して
必要なものである。破線による結線は、メモリセルを作
るか論理ゲートを作るかで選択的に行う配線である。第
４図は本発明によるメモリセルを構成したときの結線を
示し、第５図は４人力のＯＲ／ＮＯＲのＥＣＬ（エミッ
タ結合論理）ゲートを構成したときの結線を示している
。図では、抵抗９１ 、１０１゜１１２に中間タップを
設け、メモリセルの場合と論理ゲートの場合で回路電流
を変えられるようにしている。エミッタフォロアの抵抗
１２．１３Ｆｉ、論理ゲート用であり、メモリセルの場
合は、ワイアード・オアするため、ディジット方向の１
セルにのみ抵抗１２．１３を使用するようになる。
一種類の回路ブロックで、配線を変えるだけでメモリセ
ル、あるいは論理ゲートを構成できることを示す几めの
図である。第４．５図で、実線で示し九結線は、メモリ
セルを作るときも論理ゲートを構成するときも共通して
必要なものである。破線による結線は、メモリセルを作
るか論理ゲートを作るかで選択的に行う配線である。第
４図は本発明によるメモリセルを構成したときの結線を
示し、第５図は４人力のＯＲ／ＮＯＲのＥＣＬ（エミッ
タ結合論理）ゲートを構成したときの結線を示している
。図では、抵抗９１ 、１０１゜１１２に中間タップを
設け、メモリセルの場合と論理ゲートの場合で回路電流
を変えられるようにしている。エミッタフォロアの抵抗
１２．１３Ｆｉ、論理ゲート用であり、メモリセルの場
合は、ワイアード・オアするため、ディジット方向の１
セルにのみ抵抗１２．１３を使用するようになる。
ここで、第５図のＥＣＬ回路について簡単に説明する。
トランジスタ１〜４はエミッタとコレクタをそれぞれ共
通に接続され、エミッタはトランジスタ５のエミッタと
共にトランジスタ６のコレクタに接続され、ベースには
各入力信号ｖ■が印加されると共に抵抗９２を通じて電
源Ｖｃｃに接続してＮＯＲ出力が得られる。トランジス
タ５はベースに基準電圧ｖ■が印加され、コレクタは抵
抗１０２を通じて電源Ｖｃｃに接続してＯＲ出力が得ら
れる。なお、トランジスタ６はベースに一定電圧ｖｃＩ
ヲ印加されると共にエミッタを抵抗１１１を通じて電源
Ｖｍｍに接続され、定電流源回路を構成する。上記ＮＯ
Ｒ及びＯＲ出力を、それぞれトランジスタフ、８のペー
スに入力し、そのエミッタをそれぞれ抵抗１２．１３に
よシミ源Ｖ？？に接続してエミッタ７オロワを形成し−
それぞれ出力信号Ｖｗｏｍ 、 Ｖｏ鳳を出力する。
通に接続され、エミッタはトランジスタ５のエミッタと
共にトランジスタ６のコレクタに接続され、ベースには
各入力信号ｖ■が印加されると共に抵抗９２を通じて電
源Ｖｃｃに接続してＮＯＲ出力が得られる。トランジス
タ５はベースに基準電圧ｖ■が印加され、コレクタは抵
抗１０２を通じて電源Ｖｃｃに接続してＯＲ出力が得ら
れる。なお、トランジスタ６はベースに一定電圧ｖｃＩ
ヲ印加されると共にエミッタを抵抗１１１を通じて電源
Ｖｍｍに接続され、定電流源回路を構成する。上記ＮＯ
Ｒ及びＯＲ出力を、それぞれトランジスタフ、８のペー
スに入力し、そのエミッタをそれぞれ抵抗１２．１３に
よシミ源Ｖ？？に接続してエミッタ７オロワを形成し−
それぞれ出力信号Ｖｗｏｍ 、 Ｖｏ鳳を出力する。
第４．５図から分るように、本発明によるメモリセルは
、通常の論理ゲートと同じ回路ブロックを使って、はと
んど余分な回路素子の追加を必要とせず、はとんどの素
子を共通に利用して、構成できる。また、第２図、第３
図及び第５図から分るように本発明にかかるメモリセル
を駆動する九めの読み出しワード線ドライバ、書き込み
ワード線ドライバ、データ入力用ディジット線ドライバ
、センス回路のいずれも一理ゲートを、らるいは論理ゲ
ートを若干変形したものを使って構成できるので、ＬＳ
Ｉの内部回路としては、メモリと論理ゲートを混在させ
るにもかかわらず一種類の回路ブロックを使って、しか
もメモリの容量、ワード□ ｅビット構成、論理ゲートの構成などを全く自由に、メ
モリ・論理ゲート混在のＬＳＩがマスメス２イス方式で
作ることができる。また、メモリの場合と論理ゲートの
場合とで、＃１とんどの素子を共通に利用できるので、
Ｌ８Ｉ全体として素子の利用率あるいはチップ面積の利
用率が高い特長がある。
、通常の論理ゲートと同じ回路ブロックを使って、はと
んど余分な回路素子の追加を必要とせず、はとんどの素
子を共通に利用して、構成できる。また、第２図、第３
図及び第５図から分るように本発明にかかるメモリセル
を駆動する九めの読み出しワード線ドライバ、書き込み
ワード線ドライバ、データ入力用ディジット線ドライバ
、センス回路のいずれも一理ゲートを、らるいは論理ゲ
ートを若干変形したものを使って構成できるので、ＬＳ
Ｉの内部回路としては、メモリと論理ゲートを混在させ
るにもかかわらず一種類の回路ブロックを使って、しか
もメモリの容量、ワード□ ｅビット構成、論理ゲートの構成などを全く自由に、メ
モリ・論理ゲート混在のＬＳＩがマスメス２イス方式で
作ることができる。また、メモリの場合と論理ゲートの
場合とで、＃１とんどの素子を共通に利用できるので、
Ｌ８Ｉ全体として素子の利用率あるいはチップ面積の利
用率が高い特長がある。
第６図は、本発明による他の実施例を示す図でＴｏ！り
、第１図に示したメモリ回路に連想機能を付加した吃の
でるる。７１は第１図のメモリセルと全く同じ構成であ
り、７２が連想機能用の排他的０Ｒ（ＥＸＯＲ）回路で
るる。回路７２の基本的な構成はメモリセルフ１と同じ
く２段のシリーズゲートであり、メモリセルフ１で書き
込み用ワード線Ｗ、Ｗをゲートに接続していた下段のト
ランジスタ３．６に関して、排他的ＯＲ回路７２ではそ
れぞれ連想データ線ＤＡ、ＤＡを接続する。ｔた、上段
のトランジスタ６１，６２，６４．６５には、メモリセ
ルフ１のトランジスタ４．５のコレクタ（この電位をそ
れぞれＤｏ’ 、ＤＯ’とする）を接続し、ＤＯ′とＤ
Ａの間でＥＸＯＲをとって、エミッタフォロワ・トラン
ジスタ６８を通し、一致出力ＣＯを出力する。遅ｍａ能
用の回路７２ −は、回路素子の構成がメモリセルフ
１とほとんど同じであるから、第４図、第５図で同じ回
路ブロックを使って配線を変えるだけでメモリセル、あ
、るいは論理ゲートを構成で′ｓ九のと同じように、配
線を変えて容易に連想機能用回路７２が構成できる。
、第１図に示したメモリ回路に連想機能を付加した吃の
でるる。７１は第１図のメモリセルと全く同じ構成であ
り、７２が連想機能用の排他的０Ｒ（ＥＸＯＲ）回路で
るる。回路７２の基本的な構成はメモリセルフ１と同じ
く２段のシリーズゲートであり、メモリセルフ１で書き
込み用ワード線Ｗ、Ｗをゲートに接続していた下段のト
ランジスタ３．６に関して、排他的ＯＲ回路７２ではそ
れぞれ連想データ線ＤＡ、ＤＡを接続する。ｔた、上段
のトランジスタ６１，６２，６４．６５には、メモリセ
ルフ１のトランジスタ４．５のコレクタ（この電位をそ
れぞれＤｏ’ 、ＤＯ’とする）を接続し、ＤＯ′とＤ
Ａの間でＥＸＯＲをとって、エミッタフォロワ・トラン
ジスタ６８を通し、一致出力ＣＯを出力する。遅ｍａ能
用の回路７２ −は、回路素子の構成がメモリセルフ
１とほとんど同じであるから、第４図、第５図で同じ回
路ブロックを使って配線を変えるだけでメモリセル、あ
、るいは論理ゲートを構成で′ｓ九のと同じように、配
線を変えて容易に連想機能用回路７２が構成できる。
以上説明したように本発明によれば、集積度の高い、し
かもメモリ容量、ビット構成、°論理ゲートの構成など
の自由度がきわめて高いメモリ・論理混在マスタスライ
スＬＳＩが実現できる。
かもメモリ容量、ビット構成、°論理ゲートの構成など
の自由度がきわめて高いメモリ・論理混在マスタスライ
スＬＳＩが実現できる。
第１図は本発明の一実施例を示すメモリセルの回路図、
第２図、第３図は、それぞれ第１図に示し九メモリセル
を駆動する几めの読み出しワード線ドライバとセンス回
路の構成を示す図、第４図。 第５図は、それぞれ同じ回路ブロックを用い結線を代え
て作られたメモリセルと論理ゲート示す図、第６図は本
発明の他の実施例を示す連想機能付きのメモリセルの回
路図である。 １．２，３，４，５，６，７，８・・・ひとつの回路ブ
ロックであらかじめ用意されたトランジスタ、９．１０
，１１，１２，１３，９１，９２゜１０１．１０２，１
１１，１１２，２５，２６゜３４．３５，３６，４２，
４３．５１・・・抵抗、２８．２９，３０，４０．４１
・・・メモリセル、２１．２２．２３・・・読み出しワ
ード線ドツイパを構成したときのトランジスタ、３１，
３２．３３・・ｒセンス回路を構成したときのトランジ
スタ、３７．３８，４７．４８・・・メモ・リセルのエ
ミッタフォロワ・トランジスタ、５１・・・センス回路
のエミッタフォロワ・トランジスタ、７１・・・連想機
能付きメモリ回路のメモリセル、７２・・・連想機能用
排他的ＯＲ回路、６１，６２．’６３，６４，６５゜６
６．６８・・・連想機能用排他的ＯＲ回路を構成し￥Ｊ
ｊ図 １ｒ ′ｙｌｚ図 １℃ ￥Ｊ ３ 図 第 ４ 図 ％５図 １！ｉ ６ 図 １′［
第２図、第３図は、それぞれ第１図に示し九メモリセル
を駆動する几めの読み出しワード線ドライバとセンス回
路の構成を示す図、第４図。 第５図は、それぞれ同じ回路ブロックを用い結線を代え
て作られたメモリセルと論理ゲート示す図、第６図は本
発明の他の実施例を示す連想機能付きのメモリセルの回
路図である。 １．２，３，４，５，６，７，８・・・ひとつの回路ブ
ロックであらかじめ用意されたトランジスタ、９．１０
，１１，１２，１３，９１，９２゜１０１．１０２，１
１１，１１２，２５，２６゜３４．３５，３６，４２，
４３．５１・・・抵抗、２８．２９，３０，４０．４１
・・・メモリセル、２１．２２．２３・・・読み出しワ
ード線ドツイパを構成したときのトランジスタ、３１，
３２．３３・・ｒセンス回路を構成したときのトランジ
スタ、３７．３８，４７．４８・・・メモ・リセルのエ
ミッタフォロワ・トランジスタ、５１・・・センス回路
のエミッタフォロワ・トランジスタ、７１・・・連想機
能付きメモリ回路のメモリセル、７２・・・連想機能用
排他的ＯＲ回路、６１，６２．’６３，６４，６５゜６
６．６８・・・連想機能用排他的ＯＲ回路を構成し￥Ｊ
ｊ図 １ｒ ′ｙｌｚ図 １℃ ￥Ｊ ３ 図 第 ４ 図 ％５図 １！ｉ ６ 図 １′［
Claims (1)
- 【特許請求の範囲】 １、大規模集積回路を構成する論理ゲート回路とメモリ
回路とを具備し、上記両回路が複数の回路゛素子からな
る同一の回路素子群から構成されると共に、上記両回路
の一方が、上記回路素子間の選択的配線によって構成さ
れることを特徴とする集積回路。
、２、上記回路素子群が、４人力のエミ
ッタ結合論理ゲート回路を構成するのに必要な複数の回
路素子からなることを特徴とする特許請求の範囲第１項
記載の大規模集積回路。 ３、上記回路素子群が、エミッタを互いに接続した第１
及び第２のトランジスタよりなる第１のトランジスタ群
と、エミッタを互いに接続した第３及び第４のトランジ
スタよりなり、第３のトランジスタのコレクタを、上記
第１のトランジスタ群を構成する第１のトランジスタの
コレクタに接続シテなる第２のトランジスタ群と、上記
第１のトランジスタ群のエミッタにコレクタを接続した
第５のトランジスタと、エミッタが上記第２のトランジ
スタ群のエミッタ及び上記第５のトランジスタのエミッ
タに選択的に接続されると共にコレクタが上記第２のト
ランジスタ群のコレクタ及びエミッタに選択的に接続さ
れる第６のトランジスタと、上記第１のトランジスタ群
を構成する第１及び第２トランジスタのコレクタに一端
をそれぞれ接続し、他゛端を共通に接続した第１及び第
２の抵抗よりなる第１の抵抗群と、上記第５のトランジ
スタのエミッタに一端を接続し、他端を負側電源に接続
した第３の抵抗と、上記第１の一トランジスタ群を構成
する第１及び第２のトランジスタの”コレクタにベース
をそれぞれ接続し、コレクタを正側電源に接続した第７
及び第８のトランジスタよシなる第３のトランジスタ群
と、上記第３のトランジスタ群を構成する第７及び第８
のトランジスタのエミッタに選択的にそれぞれ接続され
る第４及び第５の抵抗よシなる第２の抵抗群とからなる
ことを特徴とする特許請求の範囲１８１項記載の大規模
集積回路。 ４．上記第１のトランジスタのコレクタ及びベースを上
記第２のトランジスタのベース及びコレクタにそれぞれ
接続し、上記第４のトランジスタのコレクタを上記第２
のトランジスタのコレクタに接続し、上記第３及び第４
のトランジスタのベースに互いに逆位相のデータ入力線
をそれぞれ接続し、上記第６のトランジスタのエミッタ
及びコレクタを上記第５のトランジスタのエミッタ及び
上記第２のトランジスタ群のエミッタにそれぞれ接続し
、上記第５及び第６のトランジスタのベースに互いに逆
位相の書き込みワード線をそれぞれ接続し、上記第７及
び第８のトランジスタのエミッタに互いに逆位相のデー
タ出力線をそれぞれ接続し、上記第１の抵抗群の他端に
読み出しワード線を接続してメモリ回路を構成したこと
を特徴とする特許請求の範囲第３項記載の大規模集積回
路。 ５、上記回路素子群を用い、回路素子間を選択的に配線
して排他的ＯＲ論理回路を構成すると共に、上記メモリ
回路と排他的ＯＲ論理回路を結合して連想機能付きメモ
リ回路を構成したことを特徴とする特許請求の範囲第１
項記載の大規模集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56182268A JPS5884445A (ja) | 1981-11-16 | 1981-11-16 | 大規模集積回路 |
| US06/440,723 US4586169A (en) | 1981-11-16 | 1982-11-10 | Semiconductor memory circuit and large scale integrated circuit using the same |
| DE19823242234 DE3242234A1 (de) | 1981-11-16 | 1982-11-15 | Hochintegrierte halbleiterspeicherschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56182268A JPS5884445A (ja) | 1981-11-16 | 1981-11-16 | 大規模集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5884445A true JPS5884445A (ja) | 1983-05-20 |
Family
ID=16115280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56182268A Pending JPS5884445A (ja) | 1981-11-16 | 1981-11-16 | 大規模集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4586169A (ja) |
| JP (1) | JPS5884445A (ja) |
| DE (1) | DE3242234A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172249A (ja) * | 1983-03-18 | 1984-09-28 | Nec Corp | モノリシツク集積回路 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145491A (ja) * | 1984-08-10 | 1986-03-05 | Fujitsu Ltd | 半導体記憶装置 |
| US4733372A (en) * | 1985-08-23 | 1988-03-22 | Hitachi, Ltd. | Semiconductor memory having redundancy |
| US4999519A (en) * | 1987-12-04 | 1991-03-12 | Hitachi Vlsi Engineering Corporation | Semiconductor circuit with low power consumption having emitter-coupled logic or differential amplifier |
| US5023838A (en) * | 1988-12-02 | 1991-06-11 | Ncr Corporation | Random access memory device with integral logic capability |
| EP0421016A1 (de) * | 1989-10-06 | 1991-04-10 | Siemens Aktiengesellschaft | ECL-TTL-Signalpegelwandler |
| US5196742A (en) * | 1992-06-26 | 1993-03-23 | National Semiconductor Corporation | Low voltage differential circuit |
| JPH0677426A (ja) * | 1992-08-26 | 1994-03-18 | Sunao Shibata | 半導体集積回路 |
| US20150009747A1 (en) * | 2013-07-02 | 2015-01-08 | Akbar Ghazinour | Phase switchable bistable memory device, a frequency divider and a radio frequency transceiver |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3365707A (en) * | 1967-06-23 | 1968-01-23 | Rca Corp | Lsi array and standard cells |
| US3538348A (en) * | 1967-07-10 | 1970-11-03 | Motorola Inc | Sense-write circuits for coupling current mode logic circuits to saturating type memory cells |
| US3573488A (en) * | 1967-09-05 | 1971-04-06 | Rca Corp | Electrical system and lsi standard cells |
| US3705390A (en) * | 1971-05-26 | 1972-12-05 | Gen Electric | Content addressed memory cell with selective bit writing |
| US3808475A (en) * | 1972-07-10 | 1974-04-30 | Amdahl Corp | Lsi chip construction and method |
| US4009472A (en) * | 1975-05-16 | 1977-02-22 | Ibm Corporation | Dynamic associative cell |
| US4070657A (en) * | 1977-01-03 | 1978-01-24 | Honeywell Information Systems Inc. | Current mode simultaneous dual-read/single-write memory device |
| US4249193A (en) * | 1978-05-25 | 1981-02-03 | International Business Machines Corporation | LSI Semiconductor device and fabrication thereof |
| US4278897A (en) * | 1978-12-28 | 1981-07-14 | Fujitsu Limited | Large scale semiconductor integrated circuit device |
| JPS55142487A (en) * | 1979-04-25 | 1980-11-07 | Hitachi Ltd | Bipolar memory circuit |
| US4408134A (en) * | 1981-01-19 | 1983-10-04 | Advanced Micro Devices, Inc. | Unitary exclusive or-and logic circuit |
-
1981
- 1981-11-16 JP JP56182268A patent/JPS5884445A/ja active Pending
-
1982
- 1982-11-10 US US06/440,723 patent/US4586169A/en not_active Expired - Fee Related
- 1982-11-15 DE DE19823242234 patent/DE3242234A1/de active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172249A (ja) * | 1983-03-18 | 1984-09-28 | Nec Corp | モノリシツク集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3242234C2 (ja) | 1989-07-13 |
| US4586169A (en) | 1986-04-29 |
| DE3242234A1 (de) | 1983-05-26 |
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