JPH08306890A - 予め画定された接続パターンを備えたゲートアレイセル - Google Patents

予め画定された接続パターンを備えたゲートアレイセル

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JPH08306890A
JPH08306890A JP8003410A JP341096A JPH08306890A JP H08306890 A JPH08306890 A JP H08306890A JP 8003410 A JP8003410 A JP 8003410A JP 341096 A JP341096 A JP 341096A JP H08306890 A JPH08306890 A JP H08306890A
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transistor
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channel transistors
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JP8003410A
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Robert J Landers
ジェイ．ランダーズ ロバート
Shivaling S Mahant-Shetti
エス．マハント − シェッティ シバリング
R Krishman
アール．クリシュナン
C Mutukrishnan
シー．ムタクリシュナン
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Texas Instruments Inc
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Texas Instruments Inc
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    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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    • H03K3/356104—Bistable circuits using complementary field-effect transistors
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays

Abstract

(57)【要約】 【課題】 ゲートアレイセルの配線の不効率の問題を解
決する。 【解決手段】 ＣＭＯＳゲートアレイ用ベースセルは全
て直列に接続された複数個のＮ−チャンネルトランジス
タ１０、１２、１４を備えている。複数個のＰ−チャン
ネルトランジスタ１６、１８が直列に接続される。これ
らのトランジスタは一部接続済みの回路を形成するため
にトランジスタレベルで相互接続される。特に、２つの
Ｎ−チャンネルトランジスタ１２、１４のゲートがポリ
シリコンリード線２８によってトランジスタ１６のゲー
トに接続される。この形状により、プログラム可能なア
レイ素子中のベースセルとして使用するに良く適した回
路原理を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は広くはゲートアレイ
分野に関し、特にマルチプレクサ機能を有する単一また
は複合論理回路の双方を作り出すための主要建築ブロッ
クとしての複数個の一部配線済み回路を有するセルの使
用に基づくアーキテクチャを持ったゲートアレイに関す
る。
【０００２】
【従来の技術】伝統的なゲートアレイベースセルはトラ
ンジスタアレイの効率的レイアウトと共に発展してき
た。これは、一部にアレイ中に形成されるゲートの数に
起因し、そして一部にはアレイの有する入出力ピンの数
に起因している。回路が小形化して単一チップ上により
多くのゲートを収められることになると、プログラム可
能な金属層を使用した機能の開発要求が重要となった。
この方法は、記憶回路、デジタル信号処理回路、加算器
等の論理回路の開発に使用され、そしてＮＡＮＤゲー
ト、ＡＯＩセル、インバータ、メモリセル等を形成する
ことの可能なトランジスタを有することに基づいてい
る。
【０００３】
【発明が解決しようとする課題】所望の機能を得るため
に使用されるプログラム可能な金属は、かなりのスペー
スを必要とし、特に非常に高密度のチップにおいて、得
られた機能の密度の減少を発生させる。結果として、所
定のアレイの典型的配線不効率により、チップ上４０％
のベースセルが最終的な回路形状中で使用できないこと
となる。単一ゲートアレイ中に所望の機能を作り上げる
ことができないため、その機能を得るために必要な範囲
を増加させることとなり、この技術を利用するためのコ
ストが増加し、配線できるはずのコンポーネントを捨て
ることとなる。
【０００４】ゲートアレイセルの配線を不効率にするも
う１つの因子は、セル自身が、しばしば、きわめて自由
度のあると従来考えられていた２入力ＮＡＮＤ回路を形
成することのできるトランジスタを有することに基づい
ているという事実である。しかしながら、逐次論理機能
およびデータ信号処理機能の調査により、そのような論
理においては高周波マルチプレクサ回路が存在し、そし
て配線経路チャンネルがすぐに使用され尽くしてしまう
ために、そのマルチプレクサは設計者の望む数だけ作る
ことがいくらか困難である事が分かっている。
【０００５】
【課題を解決するための手段】本発明は、上記の問題お
よび先行技術のベースセルに係わる他の問題を解決し、
そして複数のＮ−型およびＰ−型トランジスタを使用す
るＣＭＯＳアレイベースセルである。少なくとも２つの
Ｐ−型トランジスタが、プログラム可能な配線による接
続に対してアクセス可能な接続点に相互に直列接続され
る。さらに、少なくとも３つのＮ−型トランジスタが、
プログラム可能な配線による接続に対してアクセス可能
な第２および第３のＮ−型トランジスタ間の接続点に相
互に直列接続される。１つのＰ−型トランジスタのゲー
トがポリシリコン中で第２および第３のＮ−型トランジ
スタのゲートに配線される。これらの相互接続トランジ
スタは、本発明のアレイセルを用いて形成できる論理機
能用の基本建築ブロックを形成する。トランジスタおよ
びそれらの相互接続の総数により、フリップフロップ回
路を含む種々の機能を作るために非常に有用な本発明の
ベースセルが形成される。
【０００６】
【発明の実施の形態】図１を参照すると、本発明のベー
スセルの回路図が示されている。図１の回路は、複数個
の直列接続Ｎ−チャンネルトランジスタ１０、１２、１
４を含んでいる。図１の回路はまた、複数個の直列接続
Ｐ−チャンネルトランジスタ１６、１８を含んでいる。
トランジスタ１０、１２、１４は２０、２２、２４で示
すようにシリコン中で直列に接続されている。トランジ
スタ１６、１８は２５、２６で示すようにシリコン中で
直列に接続されている。２５、２６間の接続点は、代表
的にＶCCとして示される外部電源に接続される回路位置
を構成する。また２２、２４間の接続点は、代表的にＶ
SSとして示される外部電源に接続される。さらに、図１
のベースセルはトランジスタのゲート１６、１４、１２
を接続するポリシリコンリード線２８を含んでいる。
【０００７】図２を参照すると、２つのベースセルが並
んで示されており、１つのベースセルは線Ａ−Ａの左側
に配置され、第２のセルはその線の右側に配置されてい
る。これらのセルは非常に形状が似ており、多くの態様
において対称形となっている。これら２つのベースセル
は第１レベルの配線を用いてフリップフロップ形状に配
線される。第１レベルの配線は、トランジスタＴ５のゲ
ートをトランジスタＴ４のゲートに接続する線１００の
シェーディングを有する。さらに、第１レベルの配線１
０２はトランジスタＴ４ａのゲートをトランジスタＴ５
ａのゲートに接続するために設けられている。第１レベ
ルの配線１０４は、トランジスタＴ４とＴ５間の接合点
をトランジスタＴ４ａとＴ５ａ間の接合点に接続するた
めに設けられる。この線１０４はトランジスタＴ４、Ｔ
５、Ｔ４ａおよびＴ５ａを供給電源ＶCCに接続する機構
を提供する。別の第１レベルの配線１０６はトランジス
タＴ２、Ｔ３、Ｔ２ａおよびＴ３ａを供給電源ＶSSに接
続する。
【０００８】第１レベルの配線１０８はトランジスタＴ
５のソース／ドレーンをポリシリコンリード線１１０に
結合するために設けられている。このリード線１１０は
第１レベルの配線１１２によってトランジスタＴ１とＴ
２間の接合点に接続される。類似の形状の第１レベルの
配線１１４はトランジスタＴ５ａのソース／ドレーンを
ポリシリコンリード線１１６に結合するために設けられ
ている。このリード線１１６は第１レベルの配線１１８
によってトランジスタＴ１ａとＴ２ａ間の接合点に接続
される。
【０００９】もう１つの第１レベルの配線１２０はトラ
ンジスタＴ５とＴ４間の接合点とトランジスタＴ１のソ
ース／ドレーン間の接続を提供する。類似の形状の第１
レベルの配線１２２はトランジスタＴ５ａとＴ４ａ間の
接合点とトランジスタＴ１ａのソース／ドレーン間の接
続を提供する。第１レベルの配線１２４は、トランジス
タＴ４のソース／ドレーン、トランジスタＴ３のソース
／ドレーン、トランジスタＴ１のゲート、およびトラン
ジスタＴ２ａ，Ｔ３ａ，Ｔ４ａのゲートを共に接続する
ポリシリコンリード線１２６の接続を提供する。第１レ
ベルの配線１２８は、トランジスタＴ４ａのソース／ド
レーン、トランジスタＴ３ａのソース／ドレーン、トラ
ンジスタＴ１ａのゲート、およびトランジスタＴ２，Ｔ
３，Ｔ４のゲートを共に接続するポリシリコンリード線
１３０の接続を提供する。
【００１０】図２に示すベースセルの形状は、ポリシリ
コンリード線が線幅約０．６乃至０．８ミクロンの範囲
である実際のサイズに比べて何倍も大きく拡大されてい
る。この大きさの形から、Ｐ−型トランジスタＴ４，Ｔ
５の幅が大体Ｎ−型トランジスタＴ１の幅に等しいと決
定できる。Ｐ−型トランジスタはＮ−型トランジスタと
同様に機能しないが、トランジスタＴ４，Ｔ５の電流ス
イッチング容量がそれぞれトランジスタＴ１の電流スイ
ッチング容量の約１／２であることが理解できよう。さ
らに、トランジスタＴ２は、最も高い電流搬送能力を有
するＨ−チャンネルトランジスタＴ１の約６０％の電流
搬送容量を有することに注目できる。Ｔ３はさらにＴ２
よりも幅が小さく、Ｔ１の幅の約２０％とＴ２の幅の約
３５％である。したがって、Ｔ３はトランジスタＴ１の
約２０％の電流搬送容量を有する。上に述べたトランジ
スタ間の特別なサイズ関係は図２の特定の設計のための
ものであって、設計の自由度は十分にある。当業者はト
ランジスタ間の他のサイズ関係も利用できることを認識
できるであろう。実際、全てのトランジスタの電流搬送
容量が同一であったらどうであろうか。しかしそれは、
トランジスタの電流搬送容量が上述の説明から変化する
とセルの物理的レイアウトが変更されねばならず、セル
の有用性に影響し、本発明のセルが配線される所望の形
状の数の中にセルを配線することが困難になる。
【００１１】図３は２つのベースセルと図２の第１レベ
ルの配線によって形成される回路図を示す。
【００１２】図４は図２のフリップフロップ用回路図を
構成する。第１レベルの配線が第１レベルの配線１００
の幅を有する線で示されている。ポリシリコン配線が、
ポリシリコンリード線１３０の幅を有する線で示されて
いる。図４および図２の対応する数のリード線は、物理
的位置を示す図２および回路図中の位置を示す図４中の
リード線と同一である。
【００１３】図５は図４の回路の代替回路図を示す。本
発明のベースセルのいくつかの利点が図５の動作を述べ
ることで容易に理解できる。特に、入力における入力電
圧が低いと仮定する。これにより、点２００と２０２の
電圧がそれぞれ高および低となる。この状態はトランジ
スタＴ１ａ，Ｔ５ａがオフであり、トランジスタＴ２ａ
がオンとなる。この状態で、出力電圧は低い。入力電圧
が低から高に変わると、点２００の電圧は高くなり、そ
の後にいくらか２０２の電圧が低下する。これにより、
トランジスタＴ１ａ，Ｔ５ａがオンとなり、トランジス
タＴ２ａがオフとなる。トランジスタＴ１ａがＮ−チャ
ンネル素子であり、Ｐ−チャンネルトランジスタＴ５ａ
とおおよそ等しい物理的サイズであるので、それは出力
における電圧をＶCCすなわちＶCC−１ボルトに近いレベ
ルまで急激に上げることを可能とする。それ故、トラン
ジスタＴ５ａは出力電圧をＶCCに上げる。Ｎ−チャンネ
ルおよびＰ−チャンネルトランジスタ双方とも並列に動
作するので、出力電圧は、Ｎ−チャンネルトランジスタ
によって、急激に低レベルからその高レベル近くまで上
げられ、そしてＰ−チャンネルがより遅い速度で最終の
高レベルへの遷移を完了させる。この性能は、低から高
レベル電圧に遷移するときに出力における電圧を引き上
げるためにＰ−チャンネルトランジスタのみを使用する
よりもはるかに良い。
【００１４】図５の回路は、入力が高から低電圧に遷移
する時以下のように動作する。これが起こると、点２０
０の電圧は高から低に行き、その後、点２０２の電圧が
幾分低から高に行く。これにより、トランジスタＴ１
ａ，Ｔ５ａがオフとなり、トランジスタＴ２ａがオンと
なる。これが起こると、トランジスタＴａ２は出力電圧
をほぼゼロボルトに落とす。トランジスタＴ２ａがＮ−
チャンネル素子であり、Ｎ−チャンネル素子がこの仕事
に非常に適しているので、この電圧低下は急激であろ
う。
【００１５】本発明は、２つのベースセルがともに結合
されフリップフロップを形成する作用について特別に説
明されたが、図１のベースセルの形状ははるかに自由度
を持っており、例えばＮＡＮＤ，ＮＯＲ，ＡＮＤ，ミキ
サおよびバッファを含むいくつかの他のタイプの回路を
作るために利用できる。実際、図１の示すベースセル形
状が非常に大きな数の論理機能を達成するために容易に
形成でき、ベースセルを非常に有用なものにしているこ
とが示唆される。
【００１６】上記の説明が図に示す本発明の実施例につ
いて特になされたが、当業者は、以上の実施例に加えて
本発明の精神から離れる事なく多くの変更が可能である
ことを容易に理解するであろう。
【００１７】以上の説明に関して以下の項を開示する。 （１）ゲートアレイ中で使用される複数個の一部配線さ
れたトランジスタを含むＣＭＯＳベースセルにおいて、
第１のノードが第１および第２のＮ−チャンネルトラン
ジスタ間に形成され、第２のノードが第２および第３の
Ｎ−チャンネルトランジスタ間に形成されている３つの
直列接続Ｎ−チャンネルトランジスタから成る第１の複
数個のＮ−チャンネルトランジスタ、第３のノードが第
１および第２のＰ−チャンネルトランジスタ間に形成さ
れた、２つの直列接続Ｐ−チャンネルトランジスタから
成る第１の複数個のＰ−チャンネルトランジスタ、およ
び１つの前記直列接続Ｐ−チャンネルトランジスタのゲ
ートを前記第２および第３のＰ−チャンネルトランジス
タのゲートに接続する第１の接続装置を有するＣＭＯＳ
ベースセル。 （２）各々の前記Ｎ−チャンネルトランジスタが、セル
中の各々の他のＮ−チャンネルトランジスタの電流搬送
容量と異なる電流搬送容量を有する１項記載のＣＭＯＳ
セル。 （３）前記Ｐ−チャンネルトランジスタが、最も大きい
電流搬送容量を有するＮ−チャンネルトランジスタの約
１／３の電流搬送容量を有する２項記載のＣＭＯＳセ
ル。
【００１８】（４）１つの前記直列接続Ｎ−チャンネル
トランジスタが、前記Ｎ−チャンネルトランジスタの最
も大きいものの電流搬送容量の約６０％の電流搬送容量
を有する２項記載のＣＭＯＳセル。 （５）１つの前記直列接続Ｎ−チャンネルトランジスタ
が、前記Ｎ−チャンネルトランジスタの最も大きいもの
の電流搬送容量の約２０％の電流搬送容量を有する２項
記載のＣＭＯＳセル。 （６）ゲートアレイ中で使用される複数個の一部配線さ
れたトランジスタを含むＣＭＯＳベースセルにおいて、
第１のノードが第１および第２のＮ−チャンネルトラン
ジスタ間に形成され、第２のノードが第２および第３の
Ｎ−チャンネルトランジスタ間に形成され、各々の前記
Ｎ−チャンネルトランジスタの電流搬送容量が各々の他
のＮ−チャンネルトランジスタの電流搬送容量と異なっ
ている、３つの直列接続Ｎ−チャンネルトランジスタか
ら成る第１の複数個のＮ−チャンネルトランジスタ、第
３のノードが第１および第２のＰ−チャンネルトランジ
スタ間に形成され、前記Ｐ−チャンネルトランジスタの
電流搬送容量が実質的に等しい、２つの直列接続Ｐ−チ
ャンネルトランジスタから成る第１の複数個のＰ−チャ
ンネルトランジスタ、および１つの前記直列接続Ｐ−チ
ャンネルトランジスタのゲートを前記第２および第３の
Ｐ−チャンネルトランジスタのゲートに接続する第１の
接続装置を有するＣＭＯＳベースセル。
【００１９】（７）１つの前記Ｎ−チャンネルトランジ
スタの電流搬送容量が、最も高い電流搬送容量を備えた
前記Ｎ−チャンネルトランジスタの電流搬送容量の約２
０％である６項記載のＣＭＯＳセル。 （８）１つの前記Ｎ−チャンネルトランジスタの電流搬
送容量が、最も高い電流搬送容量を備えた前記Ｎ−チャ
ンネルトランジスタの電流搬送容量の約６０％である６
項記載のＣＭＯＳセル。 （９）前記Ｐ−チャンネルトランジスタの電流搬送容量
が、最も高い電流搬送容量を有する前記Ｎ−チャンネル
トランジスタの電流搬送容量の約１／３である６項記載
のＣＭＯＳセル。
【００２０】（１０）フリップフロップを形成するため
に第２の１項記載のＣＭＯＳセルと、前記第１および第
２のＣＭＯＳセルを相互接続する複数個の配線をさらに
有する１項記載のＣＭＯＳセル。 （１１）ＣＭＯＳゲートアレイ用ベースセルは全て直列
に接続された複数個のＮ−チャンネルトランジスタ１
０、１２、１４を備えている。複数個のＰ−チャンネル
トランジスタ１６、１８が直列に接続される。これらの
トランジスタは一部接続済みの回路を形成するためにト
ランジスタレベルで相互接続される。特に、２つのＮ−
チャンネルトランジスタ１２、１４のゲートがポリシリ
コンリード線２８によってトランジスタ１６のゲートに
接続される。この形状により、プログラム可能なアレイ
素子中のベースセルとして使用するに良く適した回路原
理を形成する。
【図面の簡単な説明】
【図１】本発明の一部配線済みベースセルの概略図。
【図２】フリップフロップを形成するために２つのベー
スセルが共にどのように第１レベルの配線に接続される
かを示す図。
【図３】どこにプログラム可能な（第１レベル）配線が
位置するかを象徴的に示すとともに図２のフリップフロ
ップ用回路図を示す図。
【図４】図２に示す構造の完全な回路図。
【図５】図２に示す構造の他の回路図。
【符号の説明】
１０、１２、１４ Ｎ−チャンネルトランジスタ １６、１８ Ｐ−チャンネルトランジスタ ２８ ポリシリコンリード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シバリング エス．マハント − シェッ ティ アメリカ合衆国テキサス州ダラス，オウデ リア ロード 13302，アパートメント ナンバー 221 (72)発明者 アール．クリシュナン インド国バンガロアー，ガンガナガー，フ ィフス メイン，ナンバー ７ (72)発明者 シー．ムタクリシュナン インド国バンガロアー，ガンガナガー，フ ォース メイン，ナンバー 15

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 ゲートアレイ中で使用される複数個の一
    部配線されたトランジスタを含むＣＭＯＳベースセルに
    おいて、 第１のノードが第１および第２のＮ−チャンネルトラン
    ジスタ間に形成され、第２のノードが第２および第３の
    Ｎ−チャンネルトランジスタ間に形成されている３つの
    直列接続Ｎ−チャンネルトランジスタから成る第１の複
    数個のＮ−チャンネルトランジスタ、 第３のノードが第１および第２のＰ−チャンネルトラン
    ジスタ間に形成された、２つの直列接続Ｐ−チャンネル
    トランジスタから成る第１の複数個のＰ−チャンネルト
    ランジスタ、および１つの前記直列接続Ｐ−チャンネル
    トランジスタのゲートを前記第２および第３のＰ−チャ
    ンネルトランジスタのゲートに接続する第１の接続装置
    を有するＣＭＯＳベースセル。
JP8003410A 1995-04-28 1996-01-11 予め画定された接続パターンを備えたゲートアレイセル Pending JPH08306890A (ja)

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US08/431,233 US5502404A (en) 1995-04-28 1995-04-28 Gate array cell with predefined connection patterns

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