JP2727978B2 - ビットスライスレイアウトセル - Google Patents
ビットスライスレイアウトセルInfo
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Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ集積回路の、複
数の論理ゲートで構成される機能ブロックのレイアウト
セルに関し、特にレイアウトセルを連続して配置するこ
とにより出力信号の駆動能力を変化させることを可能と
するレイアウトセルに関する。
数の論理ゲートで構成される機能ブロックのレイアウト
セルに関し、特にレイアウトセルを連続して配置するこ
とにより出力信号の駆動能力を変化させることを可能と
するレイアウトセルに関する。
【０００２】
【従来の技術】従来、この種のレイアウトセルは図５、
図６、図７、図８に示すような構成となっていた。
図６、図７、図８に示すような構成となっていた。
【０００３】先ず、２入力マルチプレクサを例に、図面
を参照して説明する。
を参照して説明する。
【０００４】図５は、従来の２入力マルチプレクサを説
明する図であり、より詳細には、出力信号の駆動能力が
比較的小さい場合の２入力マルチプレクサ回路の具体的
な例である。
明する図であり、より詳細には、出力信号の駆動能力が
比較的小さい場合の２入力マルチプレクサ回路の具体的
な例である。
【０００５】図５を参照して、従来の２入力マルチプレ
クサ回路は、制御信号Ｃの反転論理を生成するインバー
タＳＩ１と、入力データＩ１を入力とし制御信号Ｃとイ
ンバータＳＩ１の出力信号とが制御端子に接続されたク
ロックド・インバータＳＣ１と、入力データＩ２を入力
とし制御信号ＣとインバータＳＩ１の出力信号とが制御
端子に接続されたクロックド・インバータＳＣ２と、ク
ロックド・インバータＳＣ１の出力とクロックド・イン
バータＳＣ２の出力との接続点を入力とし出力端子ＳＴ
Ｏに出力データＯを出力するインバータＳＩ２と、から
構成されている。
クサ回路は、制御信号Ｃの反転論理を生成するインバー
タＳＩ１と、入力データＩ１を入力とし制御信号Ｃとイ
ンバータＳＩ１の出力信号とが制御端子に接続されたク
ロックド・インバータＳＣ１と、入力データＩ２を入力
とし制御信号ＣとインバータＳＩ１の出力信号とが制御
端子に接続されたクロックド・インバータＳＣ２と、ク
ロックド・インバータＳＣ１の出力とクロックド・イン
バータＳＣ２の出力との接続点を入力とし出力端子ＳＴ
Ｏに出力データＯを出力するインバータＳＩ２と、から
構成されている。
【０００６】図５の２入力マルチプレクサ回路におい
て、制御信号Ｃが高レベルの時は、クロックド・インバ
ータＳＣ１がアクティブ状態とされ、クロックド・イン
バータＳＣ２の出力は高インピーダンス状態とされ、入
力データＩ１が出力データＯに出力され、逆に制御信号
Ｃが低レベルの時には入力データＩ２が出力データＯに
出力される。
て、制御信号Ｃが高レベルの時は、クロックド・インバ
ータＳＣ１がアクティブ状態とされ、クロックド・イン
バータＳＣ２の出力は高インピーダンス状態とされ、入
力データＩ１が出力データＯに出力され、逆に制御信号
Ｃが低レベルの時には入力データＩ２が出力データＯに
出力される。
【０００７】図５において、インバータＳＩ１について
は、例えば、該ＣＭＯＳインバータを形成するｐチャネ
ルＭＯＳトランジスタ（「ｐＭＯＳトランジスタ」とい
う）のゲート幅（「ＰＷ」という）は２０μｍ、該ｐＭ
ＯＳトランジスタのゲート長（「ＰＬ」という）は２．
５μｍ、ｎチャネルＭＯＳトランジスタ（「ｎＭＯＳト
ランジスタ」いう）のゲート幅（「ＮＷ」という）は１
０μｍ、該ｎＭＯＳトランジスタのゲート長（「ＮＬ」
という）は２μｍ、で構成されている。
は、例えば、該ＣＭＯＳインバータを形成するｐチャネ
ルＭＯＳトランジスタ（「ｐＭＯＳトランジスタ」とい
う）のゲート幅（「ＰＷ」という）は２０μｍ、該ｐＭ
ＯＳトランジスタのゲート長（「ＰＬ」という）は２．
５μｍ、ｎチャネルＭＯＳトランジスタ（「ｎＭＯＳト
ランジスタ」いう）のゲート幅（「ＮＷ」という）は１
０μｍ、該ｎＭＯＳトランジスタのゲート長（「ＮＬ」
という）は２μｍ、で構成されている。
【０００８】インバータＳＩ２のｐＭＯＳトランジスタ
のゲート幅ＰＷは４０μｍ、ゲート長ＰＬは２．５μ
ｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは２０μｍ、
ゲート長ＮＬは２μｍ、で構成されている。
のゲート幅ＰＷは４０μｍ、ゲート長ＰＬは２．５μ
ｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは２０μｍ、
ゲート長ＮＬは２μｍ、で構成されている。
【０００９】クロックド・インバータＳＣＩとクロック
ド・インバータＳＣ２はともに、ｐＭＯＳトランジスタ
のゲート幅ＰＷは４０μｍ、ゲート長ＰＬは２．５μ
ｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは２０μｍ、
ゲート長ＮＬは２μｍ、で構成されている。
ド・インバータＳＣ２はともに、ｐＭＯＳトランジスタ
のゲート幅ＰＷは４０μｍ、ゲート長ＰＬは２．５μ
ｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは２０μｍ、
ゲート長ＮＬは２μｍ、で構成されている。
【００１０】端子は、入力データＩ１用の端子ＳＴＩ１
と、入力データＩ２用の端子ＳＴＩ２と、制御信号Ｃの
入力端子ＳＴＣと出力データＯの出力端子ＳＴＯが各々
１端子ずつで構成されている。
と、入力データＩ２用の端子ＳＴＩ２と、制御信号Ｃの
入力端子ＳＴＣと出力データＯの出力端子ＳＴＯが各々
１端子ずつで構成されている。
【００１１】図６は、出力信号の駆動能力が比較的大き
い場合の２入力マルチプレクサ回路の具体的な例を示す
図である。
い場合の２入力マルチプレクサ回路の具体的な例を示す
図である。
【００１２】出力信号の駆動能力を上げるためには、２
入力マルチプレクサ回路を構成するトランジスタゲート
のゲート幅を大きくする必要がある。
入力マルチプレクサ回路を構成するトランジスタゲート
のゲート幅を大きくする必要がある。
【００１３】図６を参照して、２入力マルチプレクサ回
路は、制御信号の反転論理を生成するインバータＬＩ１
と、入力データＩ１を入力とし制御信号Ｃとインバータ
ＬＩ１の出力信号とが制御端子に接続されたクロックド
・インバータＬＣ１と、入力データＩ２を入力とし制御
信号ＣとインバータＬＩ１の出力信号とが制御端子に接
続されたクロックド・インバータＬＣ２と、クロックド
・インバータＬＣ１の出力とクロックド・インバータＬ
Ｃ２の出力との共通接続点を入力とし出力端子ＬＴＯか
ら出力データＯを出力するインバータＬＩ２と、から構
成されている。
路は、制御信号の反転論理を生成するインバータＬＩ１
と、入力データＩ１を入力とし制御信号Ｃとインバータ
ＬＩ１の出力信号とが制御端子に接続されたクロックド
・インバータＬＣ１と、入力データＩ２を入力とし制御
信号ＣとインバータＬＩ１の出力信号とが制御端子に接
続されたクロックド・インバータＬＣ２と、クロックド
・インバータＬＣ１の出力とクロックド・インバータＬ
Ｃ２の出力との共通接続点を入力とし出力端子ＬＴＯか
ら出力データＯを出力するインバータＬＩ２と、から構
成されている。
【００１４】図６において、インバータＬＩ１につい
て、例えば、ｐＭＯＳトランジスタのゲート幅ＰＷは２
０μｍ、ゲート長ＰＬは２．５μｍ、ｎＭＯＳトランジ
スタのゲート幅ＮＷは１０μｍ、ゲート長ＮＬは２μ
ｍ、で構成されている。
て、例えば、ｐＭＯＳトランジスタのゲート幅ＰＷは２
０μｍ、ゲート長ＰＬは２．５μｍ、ｎＭＯＳトランジ
スタのゲート幅ＮＷは１０μｍ、ゲート長ＮＬは２μ
ｍ、で構成されている。
【００１５】インバータＬＩ２のｐＭＯＳトランジスタ
のゲート幅ＰＷは４０μｍ、ゲート長ＰＬは２．５μ
ｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは２０μｍ、
ゲート長ＮＬは２μｍ、で構成されている。
のゲート幅ＰＷは４０μｍ、ゲート長ＰＬは２．５μ
ｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは２０μｍ、
ゲート長ＮＬは２μｍ、で構成されている。
【００１６】クロックド・インバータＬＣＩとクロック
ド・インバータＬＣ２はともに、ｐＭＯＳトランジスタ
のゲート幅ＰＷは４０μｍ、ゲート長ＰＬは２．５μ
ｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは２０μｍ、
ゲート長ＮＬは２μｍ、で構成されている。
ド・インバータＬＣ２はともに、ｐＭＯＳトランジスタ
のゲート幅ＰＷは４０μｍ、ゲート長ＰＬは２．５μ
ｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは２０μｍ、
ゲート長ＮＬは２μｍ、で構成されている。
【００１７】端子は、入力データＩ１用端子ＳＴＩ１
と、入力データＩ２用端子ＳＴＩ２と、制御信号Ｃの入
力端子と出力データＯの出力端子ＳＴＯが各々１端子ず
つで構成されている。
と、入力データＩ２用端子ＳＴＩ２と、制御信号Ｃの入
力端子と出力データＯの出力端子ＳＴＯが各々１端子ず
つで構成されている。
【００１８】上記の如く、図６の２入力マルチプレクサ
回路は、図５の２入力マルチプレクサ回路に比べ、２入
力マルチプレクサ回路を構成する各トランジスタのゲー
ト幅は２倍で構成され、出力信号の駆動能力が向上され
ている。
回路は、図５の２入力マルチプレクサ回路に比べ、２入
力マルチプレクサ回路を構成する各トランジスタのゲー
ト幅は２倍で構成され、出力信号の駆動能力が向上され
ている。
【００１９】次に、３値状態バッファ回路を例に、図面
を参照して説明する。
を参照して説明する。
【００２０】図７は、３値状態バッファ回路の従来例の
説明図であり、より詳細には、出力信号の駆動能力が比
較的小さい場合の３値状態バッファ回路の具体的な例で
ある。
説明図であり、より詳細には、出力信号の駆動能力が比
較的小さい場合の３値状態バッファ回路の具体的な例で
ある。
【００２１】図７を参照して、３値状態バッファ回路
は、制御信号Ｅの反転論理を生成するインバータＳＩ３
と、入力データＩ１とインバータＳＩ３の出力信号とを
入力とするＮＯＲゲートＳＯ１と、入力データＩ１と制
御信号Ｅとを入力とするＮＡＮＤゲートＳＡ１と、ＮＯ
ＲゲートＳＯ１の出力端にゲート電極が接続され、ソー
ス電極がＧＮＤ（接地）に接続されたｎＭＯＳトランジ
スタＳＮ１と、ＮＡＮＤゲートＳＡ１の出力端にゲート
電極が接続され、ソース電極が電源に接続されたｐＭＯ
ＳトランジスタＳＰ１と、から構成され、ｎＭＯＳトラ
ンジスタＳＮ１のドレイン電極とｐＭＯＳトランジスタ
ＳＰ１のドレイン電極は共通接続され、該接続点は出力
端子ＳＴＯに接続され出力端子ＳＴＯから出力データＯ
が出力される。
は、制御信号Ｅの反転論理を生成するインバータＳＩ３
と、入力データＩ１とインバータＳＩ３の出力信号とを
入力とするＮＯＲゲートＳＯ１と、入力データＩ１と制
御信号Ｅとを入力とするＮＡＮＤゲートＳＡ１と、ＮＯ
ＲゲートＳＯ１の出力端にゲート電極が接続され、ソー
ス電極がＧＮＤ（接地）に接続されたｎＭＯＳトランジ
スタＳＮ１と、ＮＡＮＤゲートＳＡ１の出力端にゲート
電極が接続され、ソース電極が電源に接続されたｐＭＯ
ＳトランジスタＳＰ１と、から構成され、ｎＭＯＳトラ
ンジスタＳＮ１のドレイン電極とｐＭＯＳトランジスタ
ＳＰ１のドレイン電極は共通接続され、該接続点は出力
端子ＳＴＯに接続され出力端子ＳＴＯから出力データＯ
が出力される。
【００２２】図７の３値状態バッファ回路は、制御信号
Ｅが高レベルの場合は、出力データＯに入力データＩ１
を伝播し、制御信号Ｅが低レベルの場合は、出力データ
Ｏは電気的に遮断された状態になる。
Ｅが高レベルの場合は、出力データＯに入力データＩ１
を伝播し、制御信号Ｅが低レベルの場合は、出力データ
Ｏは電気的に遮断された状態になる。
【００２３】インバータＳＩ３については、例えば、ｐ
ＭＯＳトランジスタのゲート幅ＰＷは１０μｍ、ゲート
長ＰＬは２．５μｍ、ｎＭＯＳトランジスタのゲート幅
ＮＷは７．５μｍ、ゲート長ＮＬは２．０μｍ、で構成
されている。
ＭＯＳトランジスタのゲート幅ＰＷは１０μｍ、ゲート
長ＰＬは２．５μｍ、ｎＭＯＳトランジスタのゲート幅
ＮＷは７．５μｍ、ゲート長ＮＬは２．０μｍ、で構成
されている。
【００２４】ＮＯＲゲートＳＯ１のｐＭＯＳトランジス
タのゲート幅ＰＷは４０μｍ、ゲート長ＰＬは２．５μ
ｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは１０μｍ、
ゲート長ＮＬは２μｍ、で構成されている。
タのゲート幅ＰＷは４０μｍ、ゲート長ＰＬは２．５μ
ｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは１０μｍ、
ゲート長ＮＬは２μｍ、で構成されている。
【００２５】ＮＡＮＤゲートＳＡ１のｐＭＯＳトランジ
スタのゲート幅ＰＷは２０μｍ、ゲート長ＰＬは２．５
μｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは２０μ
ｍ、ゲート長ＮＬは２μｍ、で構成されている。
スタのゲート幅ＰＷは２０μｍ、ゲート長ＰＬは２．５
μｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは２０μ
ｍ、ゲート長ＮＬは２μｍ、で構成されている。
【００２６】ｎＭＯＳトランジスタＳＮ１のゲート幅Ｎ
Ｗは２０μｍ、ゲート長ＮＬは２μｍ、で構成されてい
る。
Ｗは２０μｍ、ゲート長ＮＬは２μｍ、で構成されてい
る。
【００２７】ｐＭＯＳトランジスタＳＰ１のゲート幅Ｐ
Ｗは４０μｍ、ゲート長ＰＬは２．５μｍ、で構成され
ている。
Ｗは４０μｍ、ゲート長ＰＬは２．５μｍ、で構成され
ている。
【００２８】端子は、入力データＩ１用端子ＳＴＩ１
と、制御信号Ｅの入力端子ＳＴＥと出力データＯの出力
端子ＳＴＯが各々１端子ずつで構成されている。
と、制御信号Ｅの入力端子ＳＴＥと出力データＯの出力
端子ＳＴＯが各々１端子ずつで構成されている。
【００２９】図８は、出力信号の駆動能力が比較的大き
い場合の３値状態バッファ回路の具体的な例を示す図で
ある。
い場合の３値状態バッファ回路の具体的な例を示す図で
ある。
【００３０】出力信号の駆動能力を上げるためには、３
値状態バッファ回路を構成するトランジスタゲートのゲ
ート幅を大きくする必要がある。
値状態バッファ回路を構成するトランジスタゲートのゲ
ート幅を大きくする必要がある。
【００３１】図８を参照して、３値状態バッファ回路
は、制御信号Ｅの反転論理を生成するインバータＬＩ３
と、入力データＩ１とインバータＬＩ３の出力信号とを
入力とするＮＯＲゲートＬＯ１と、入力データＩ１と制
御信号Ｅとを入力とするＮＡＮＤゲートＬＡ１と、ＮＯ
ＲゲートＬＯ１の出力端にゲート電極が接続され、ソー
ス電極がＧＮＤ（接地）に接続されたｎＭＯＳトランジ
スタＬＮ１と、ＮＡＮＤゲートＬＡ１の出力端にゲート
電極が接続され、ソース電極が電源に接続されたｐＭＯ
ＳトランジスタＬＰ１と、から構成され、ｎＭＯＳトラ
ンジスタＬＮ１のドレイン電極とｐＭＯＳトランジスタ
ＬＰ１のドレイン電極は共通接続され、該接続点と出力
端子ＬＴＯとが接続され出力端子ＬＴＯから出力データ
Ｏが出力される。
は、制御信号Ｅの反転論理を生成するインバータＬＩ３
と、入力データＩ１とインバータＬＩ３の出力信号とを
入力とするＮＯＲゲートＬＯ１と、入力データＩ１と制
御信号Ｅとを入力とするＮＡＮＤゲートＬＡ１と、ＮＯ
ＲゲートＬＯ１の出力端にゲート電極が接続され、ソー
ス電極がＧＮＤ（接地）に接続されたｎＭＯＳトランジ
スタＬＮ１と、ＮＡＮＤゲートＬＡ１の出力端にゲート
電極が接続され、ソース電極が電源に接続されたｐＭＯ
ＳトランジスタＬＰ１と、から構成され、ｎＭＯＳトラ
ンジスタＬＮ１のドレイン電極とｐＭＯＳトランジスタ
ＬＰ１のドレイン電極は共通接続され、該接続点と出力
端子ＬＴＯとが接続され出力端子ＬＴＯから出力データ
Ｏが出力される。
【００３２】図８において、インバータＬＩ３のｐＭＯ
Ｓトランジスタのゲート幅ＰＷは２０μｍ、ゲート長Ｐ
Ｌは２．５μｍ、ｎＭＯＳトランジスタのゲート幅ＮＷ
は１５μｍ、ゲート長ＮＬは２．０μｍ、で構成されて
いる。
Ｓトランジスタのゲート幅ＰＷは２０μｍ、ゲート長Ｐ
Ｌは２．５μｍ、ｎＭＯＳトランジスタのゲート幅ＮＷ
は１５μｍ、ゲート長ＮＬは２．０μｍ、で構成されて
いる。
【００３３】ＮＯＲゲートＬＯ１のｐＭＯＳトランジス
タのゲート幅ＰＷは８０μｍ、ゲート長ＰＬは２．５μ
ｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは２０μｍ、
ゲート長ＮＬは２μｍ、で構成されている。
タのゲート幅ＰＷは８０μｍ、ゲート長ＰＬは２．５μ
ｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは２０μｍ、
ゲート長ＮＬは２μｍ、で構成されている。
【００３４】ＮＡＮＤゲートＬＡ１のｐＭＯＳトランジ
スタのゲート幅ＰＷは４０μｍ、ゲート長ＰＬは２．５
μｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは４０μ
ｍ、ゲート長ＮＬは２μｍ、で構成されている。
スタのゲート幅ＰＷは４０μｍ、ゲート長ＰＬは２．５
μｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは４０μ
ｍ、ゲート長ＮＬは２μｍ、で構成されている。
【００３５】ｎＭＯＳトランジスタＬＮ１のゲート幅Ｎ
Ｗは４０μｍ、ゲート長ＮＬは２μｍ、で構成されてい
る。
Ｗは４０μｍ、ゲート長ＮＬは２μｍ、で構成されてい
る。
【００３６】ｐＭＯＳトランジスタＬＰ１のゲート幅Ｐ
Ｗは８０μｍ、ゲート長ＰＬは２．５μｍ、で構成され
ている。
Ｗは８０μｍ、ゲート長ＰＬは２．５μｍ、で構成され
ている。
【００３７】端子は、入力データＩ１用端子ＳＴＩ１
と、制御信号Ｅの入力端子ＳＴＥと出力データＯの出力
端子ＳＴＯが各々１端子ずつで構成されている。
と、制御信号Ｅの入力端子ＳＴＥと出力データＯの出力
端子ＳＴＯが各々１端子ずつで構成されている。
【００３８】図８の３値状態バッファ回路は、図７の３
値状態バッファ回路に比べ、３値状態バッファ回路を構
成するＭＯＳトランジスタのゲート幅は２倍で構成さ
れ、出力信号の駆動能力が向上する。
値状態バッファ回路に比べ、３値状態バッファ回路を構
成するＭＯＳトランジスタのゲート幅は２倍で構成さ
れ、出力信号の駆動能力が向上する。
【００３９】
【発明が解決しようとする課題】図５及び図６からわか
るように、２入力マルチプレクサ回路の駆動能力を変え
たい場合、２入力マルチプレクサ回路を構成する各ゲー
トのｐＭＯＳ、ｎＭＯＳトランジスタのゲート幅ＰＷ、
ＮＷを駆動能力に対応して変えることが必要とされ、駆
動能力毎にレイアウトセルが必要とされている。
るように、２入力マルチプレクサ回路の駆動能力を変え
たい場合、２入力マルチプレクサ回路を構成する各ゲー
トのｐＭＯＳ、ｎＭＯＳトランジスタのゲート幅ＰＷ、
ＮＷを駆動能力に対応して変えることが必要とされ、駆
動能力毎にレイアウトセルが必要とされている。
【００４０】また、図７及び図８を参照して、複数の論
理ゲートで構成される回路の出力信号の駆動能力を変え
たい場合、回路を構成する各ゲートのｐＭＯＳ、ｎＭＯ
Ｓトランジスタのゲート幅ＰＷ、ＮＷを駆動能力に対応
して変えることが必要とされ、駆動能力毎にレイアウト
セルが必要とされていた。
理ゲートで構成される回路の出力信号の駆動能力を変え
たい場合、回路を構成する各ゲートのｐＭＯＳ、ｎＭＯ
Ｓトランジスタのゲート幅ＰＷ、ＮＷを駆動能力に対応
して変えることが必要とされ、駆動能力毎にレイアウト
セルが必要とされていた。
【００４１】すなわち、上述した従来の複数の論理ゲー
トで構成される機能ブロックのレイアウトセルは、出力
信号の駆動能力を変更するためには、駆動能力に対応し
たトランジスタサイズで構成されたレイアウトセルが駆
動能力毎に必要とされることになり、セル作成工程を増
大させる。
トで構成される機能ブロックのレイアウトセルは、出力
信号の駆動能力を変更するためには、駆動能力に対応し
たトランジスタサイズで構成されたレイアウトセルが駆
動能力毎に必要とされることになり、セル作成工程を増
大させる。
【００４２】なお、例えば特開平1-238037号公報には、
１種類の出力段素子とその駆動回路を準備するだけで、
用途に応じた新設計を不要とすると共に、電流容量の異
なる用途にも適用可能な半導体装置を提供することを目
的として、出力段素子と該出力段素子を駆動する駆動回
路とから成るＭ（Ｍ≧２）の単位セルを備え、Ｍ個の単
位セルのうち負荷に応じて所望のＮ個（２≦Ｎ≦Ｍ）の
単位セルの一対の主端子間の電流路を並列に接続し、こ
れらＮ個の単位セルの入力端子が共通に接続する接続手
段を備えた半導体装置が提案されている。
１種類の出力段素子とその駆動回路を準備するだけで、
用途に応じた新設計を不要とすると共に、電流容量の異
なる用途にも適用可能な半導体装置を提供することを目
的として、出力段素子と該出力段素子を駆動する駆動回
路とから成るＭ（Ｍ≧２）の単位セルを備え、Ｍ個の単
位セルのうち負荷に応じて所望のＮ個（２≦Ｎ≦Ｍ）の
単位セルの一対の主端子間の電流路を並列に接続し、こ
れらＮ個の単位セルの入力端子が共通に接続する接続手
段を備えた半導体装置が提案されている。
【００４３】しかしながら、前記特開平1-238037号公報
に開示された半導体装置は、出力段素子と該出力段素子
を駆動する駆動回路から成る単位セルを予め複数個（Ｍ
個）備えており、これらのうちのＮ個を配線手段で並列
に配線するというものであり、単位セルの個数Ｍに比べ
て所望の数Ｎが小さい場合、極めて冗長で無駄な構成を
含む回路となる。一方、所望の駆動能力から必要とされ
る単位セルの個数Ｎが予め設けられた単位セルの個数Ｍ
を越える場合、単位セルを更に含んだ半導体集積回路を
再度設計しなければならない。また、前記公報に開示さ
れた半導体装置は、配線手段により、Ｎ個のトランジス
タのコレクタ・エミッタ電流路を並列に接続し、Ｎ個の
単位セルの入力端子を共通に信号回路の出力に接続する
という工程が必要とされる。
に開示された半導体装置は、出力段素子と該出力段素子
を駆動する駆動回路から成る単位セルを予め複数個（Ｍ
個）備えており、これらのうちのＮ個を配線手段で並列
に配線するというものであり、単位セルの個数Ｍに比べ
て所望の数Ｎが小さい場合、極めて冗長で無駄な構成を
含む回路となる。一方、所望の駆動能力から必要とされ
る単位セルの個数Ｎが予め設けられた単位セルの個数Ｍ
を越える場合、単位セルを更に含んだ半導体集積回路を
再度設計しなければならない。また、前記公報に開示さ
れた半導体装置は、配線手段により、Ｎ個のトランジス
タのコレクタ・エミッタ電流路を並列に接続し、Ｎ個の
単位セルの入力端子を共通に信号回路の出力に接続する
という工程が必要とされる。
【００４４】従って、本発明は前記問題点を解消し、ビ
ットスライス型の回路において、レイアウト後に駆動能
力を変更する場合に、同一セルを並べる（あるいは削除
する）だけで、駆動能力の変更を容易に実現するレイア
ウトセルを提供することを目的とする。また、本発明
は、駆動能力に対応したレイアウトセルを不要とし、レ
イアウトセル作成工程を削減するレイアウトセルを提供
することを目的とする。
ットスライス型の回路において、レイアウト後に駆動能
力を変更する場合に、同一セルを並べる（あるいは削除
する）だけで、駆動能力の変更を容易に実現するレイア
ウトセルを提供することを目的とする。また、本発明
は、駆動能力に対応したレイアウトセルを不要とし、レ
イアウトセル作成工程を削減するレイアウトセルを提供
することを目的とする。
【００４５】
【課題を解決するための手段】前記目的を達成するため
本発明は、半導体集積回路の、複数の論理ゲートを含む
機能ブロックのレイアウトセルにおいて、前記機能ブロ
ックのレイアウトセルが、入力信号に接続され前記レイ
アウトセル両端の境界線上に夫々配置された端子対と、
出力信号に接続され前記レイアウトセル両端の境界線上
に夫々配置された端子対と、前記機能ブロックに含まれ
る論理ゲート間の信号に接続され前記レイアウトセル両
端の境界線上に夫々配置された端子対と、を含むことを
特徴とするレイアウトセルを提供する。
本発明は、半導体集積回路の、複数の論理ゲートを含む
機能ブロックのレイアウトセルにおいて、前記機能ブロ
ックのレイアウトセルが、入力信号に接続され前記レイ
アウトセル両端の境界線上に夫々配置された端子対と、
出力信号に接続され前記レイアウトセル両端の境界線上
に夫々配置された端子対と、前記機能ブロックに含まれ
る論理ゲート間の信号に接続され前記レイアウトセル両
端の境界線上に夫々配置された端子対と、を含むことを
特徴とするレイアウトセルを提供する。
【００４６】また、本発明は、半導体集積回路の、複数
の論理ゲートを含む機能ブロックのレイアウトセルが、
入力信号に接続され前記レイアウトセル両端の境界線上
に夫々配置された端子対と、出力信号に接続され前記レ
イアウトセル両端の境界線上に夫々配置された端子対
と、前記機能ブロックに含まれる論理ゲート間の信号に
接続されレイアウトセル両端の境界線上に夫々配置され
た端子対と、を含み、前記機能ブロックの一のレイアウ
トセルの一側端の境界線と前記機能ブロックと同一の機
能ブロックの他のレイアウトセルの他側端の境界線とを
当接させ、前記一のレイアウトセルの一側端の端子と前
記他のレイアウトセルの対応する他側端の端子とがそれ
ぞれ互いに接続され、前記機能ブロックの駆動能力を高
めるように構成されることを特徴とするレイアウトセル
を提供する。
の論理ゲートを含む機能ブロックのレイアウトセルが、
入力信号に接続され前記レイアウトセル両端の境界線上
に夫々配置された端子対と、出力信号に接続され前記レ
イアウトセル両端の境界線上に夫々配置された端子対
と、前記機能ブロックに含まれる論理ゲート間の信号に
接続されレイアウトセル両端の境界線上に夫々配置され
た端子対と、を含み、前記機能ブロックの一のレイアウ
トセルの一側端の境界線と前記機能ブロックと同一の機
能ブロックの他のレイアウトセルの他側端の境界線とを
当接させ、前記一のレイアウトセルの一側端の端子と前
記他のレイアウトセルの対応する他側端の端子とがそれ
ぞれ互いに接続され、前記機能ブロックの駆動能力を高
めるように構成されることを特徴とするレイアウトセル
を提供する。
【００４７】さらに、本発明においては、前記機能ブロ
ックのレイアウトセルの他に前記機能ブロックと同一の
機能ブロックのレイアウトセルをｎ（ｎは所定の整数）
個備え、一のレイアウトセルの一側端の境界線と、他の
レイアウトセルの他側端の境界線とを交互に当接させ、
出力信号がもとの機能ブロックの（ｎ＋１）倍の駆動能
力を有することを特徴とする。
ックのレイアウトセルの他に前記機能ブロックと同一の
機能ブロックのレイアウトセルをｎ（ｎは所定の整数）
個備え、一のレイアウトセルの一側端の境界線と、他の
レイアウトセルの他側端の境界線とを交互に当接させ、
出力信号がもとの機能ブロックの（ｎ＋１）倍の駆動能
力を有することを特徴とする。
【００４８】そして、本発明においては、好ましくは、
前記機能ブロックが、ビットスライス型回路であること
を特徴とする。
前記機能ブロックが、ビットスライス型回路であること
を特徴とする。
【００４９】
【作用】本発明によれば、出力信号の駆動能力を変えた
い場合、レイアウトセルを縦積みに連続して並べるだけ
で容易に出力信号の駆動能力を変えることができ、ま
た、レイアウトセルの縦積みの個数に対応して出力信号
の駆動能力を変えることができる。
い場合、レイアウトセルを縦積みに連続して並べるだけ
で容易に出力信号の駆動能力を変えることができ、ま
た、レイアウトセルの縦積みの個数に対応して出力信号
の駆動能力を変えることができる。
【００５０】
【実施例】図面を参照して本発明の実施例を以下に説明
する。
する。
【００５１】
【実施例１】図１及び図２は、本発明の第１の実施例の
レイアウトセルを説明する図であり、より詳細には、２
入力マルチプレクサ回路に本発明を適用した場合の具体
的な構成例を示している。
レイアウトセルを説明する図であり、より詳細には、２
入力マルチプレクサ回路に本発明を適用した場合の具体
的な構成例を示している。
【００５２】本実施例では、２入力マルチプレクサ回路
のレイアウトセルを縦積みに連続して配置することによ
り、出力信号の駆動能力をレイアウトセルの縦積みの個
数に対応して変化させることができる。
のレイアウトセルを縦積みに連続して配置することによ
り、出力信号の駆動能力をレイアウトセルの縦積みの個
数に対応して変化させることができる。
【００５３】図１の２入力マルチプレクサ回路は、駆動
能力が比較的小さい場合の例であり、従来例の駆動能力
が比較的小さい場合の２入力マルチプレクサ回路と同様
の論理ゲートで構成され、論理ゲート間の接続も同様に
構成されている。
能力が比較的小さい場合の例であり、従来例の駆動能力
が比較的小さい場合の２入力マルチプレクサ回路と同様
の論理ゲートで構成され、論理ゲート間の接続も同様に
構成されている。
【００５４】図１を参照して、２入力マルチプレクサ回
路は、制御信号の反転論理を生成するインバータＳＩ１
と、入力データ１を入力とし制御信号ＣとインバータＳ
Ｉ１の出力信号とが制御端子に接続されたクロックド・
インバータＳＣ１と、入力データ２を入力とし制御信号
ＣとインバータＳＩ１の出力信号とが制御端子に接続さ
れたクロックド・インバータＳＣ２と、クロックド・イ
ンバータＳＣ１の出力信号とクロックド・インバータＳ
Ｃ２の出力信号との接続点に入力端が接続され出力デー
タＯにデータを出力するインバータＳＩ２と、から構成
されている。
路は、制御信号の反転論理を生成するインバータＳＩ１
と、入力データ１を入力とし制御信号ＣとインバータＳ
Ｉ１の出力信号とが制御端子に接続されたクロックド・
インバータＳＣ１と、入力データ２を入力とし制御信号
ＣとインバータＳＩ１の出力信号とが制御端子に接続さ
れたクロックド・インバータＳＣ２と、クロックド・イ
ンバータＳＣ１の出力信号とクロックド・インバータＳ
Ｃ２の出力信号との接続点に入力端が接続され出力デー
タＯにデータを出力するインバータＳＩ２と、から構成
されている。
【００５５】図１において、インバータＳＩ１のｐＭＯ
Ｓトランジスタのゲート幅ＰＷは２０μｍ、ゲート長Ｐ
Ｌは２．５μｍ、ｎＭＯＳトランジスタのゲート幅ＮＷ
は１０μｍ、ゲート長ＮＬは２μｍ、で構成されてい
る。
Ｓトランジスタのゲート幅ＰＷは２０μｍ、ゲート長Ｐ
Ｌは２．５μｍ、ｎＭＯＳトランジスタのゲート幅ＮＷ
は１０μｍ、ゲート長ＮＬは２μｍ、で構成されてい
る。
【００５６】インバータＳＩ２のｐＭＯＳトランジスタ
のゲート幅ＰＷは４０μｍ、ゲート長ＰＬは２．５μ
ｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは２０μｍ、
ゲート長ＮＬは２μｍ、で構成されている。
のゲート幅ＰＷは４０μｍ、ゲート長ＰＬは２．５μ
ｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは２０μｍ、
ゲート長ＮＬは２μｍ、で構成されている。
【００５７】クロックド・インバータＳＣ１とクロック
ド・インバータＳＣ２のｐＭＯＳトランジスタのゲート
幅ＰＷは４０μｍ、ゲート長ＰＬは２．５μｍ、ｎＭＯ
Ｓトランジスタのゲート幅ＮＷは２０μｍ、ゲート長Ｎ
Ｌは２μｍ、で構成されている。
ド・インバータＳＣ２のｐＭＯＳトランジスタのゲート
幅ＰＷは４０μｍ、ゲート長ＰＬは２．５μｍ、ｎＭＯ
Ｓトランジスタのゲート幅ＮＷは２０μｍ、ゲート長Ｎ
Ｌは２μｍ、で構成されている。
【００５８】図１に示すように、入力データ１の入力端
子は、図示破線で示す上下の境界線上にそれぞれ端子Ｓ
ＴＩ１Ｔと端子ＳＴＩ１Ｂの２端子が設けられている。
子は、図示破線で示す上下の境界線上にそれぞれ端子Ｓ
ＴＩ１Ｔと端子ＳＴＩ１Ｂの２端子が設けられている。
【００５９】レイアウトセルを２個縦積みに結合する場
合、端子ＳＴＩ１Ｔと端子ＳＴＩ１Ｂが結合する位置に
おいて、端子ＳＴＩ１Ｔと端子ＳＴＩ１Ｂは、それぞれ
レイアウトセルの上辺と下辺に位置し、レイアウトセル
内部で導通している。
合、端子ＳＴＩ１Ｔと端子ＳＴＩ１Ｂが結合する位置に
おいて、端子ＳＴＩ１Ｔと端子ＳＴＩ１Ｂは、それぞれ
レイアウトセルの上辺と下辺に位置し、レイアウトセル
内部で導通している。
【００６０】同様に、図１を参照して、入力データ２の
入力端子は、端子ＳＴＩ２Ｔと端子ＳＴＩ２Ｂの２端子
があり、制御信号Ｃの入力端子は、端子ＳＴＣＴと端子
ＳＴＣＢの２端子があり、出力データＯの出力端子は、
端子ＳＴＯＴと端子ＳＴＯＢの２端子があり、インバー
タＳＩ１の出力に接続された端子は、端子ＳＴＭ１Ｔと
端子ＳＴＭ１Ｂの２端子があり、インバータＳＩ２の入
力に接続された端子は、端子ＳＴＭ２Ｔと端子ＳＴＭ２
Ｂの２端子があり、レイアウトセルを２個縦積みに結合
した場合、それぞれの端子が結合する位置において、そ
れぞれの端子はレイアウトセルの上辺と下辺に位置し、
レイアウトセル内部で導通している。
入力端子は、端子ＳＴＩ２Ｔと端子ＳＴＩ２Ｂの２端子
があり、制御信号Ｃの入力端子は、端子ＳＴＣＴと端子
ＳＴＣＢの２端子があり、出力データＯの出力端子は、
端子ＳＴＯＴと端子ＳＴＯＢの２端子があり、インバー
タＳＩ１の出力に接続された端子は、端子ＳＴＭ１Ｔと
端子ＳＴＭ１Ｂの２端子があり、インバータＳＩ２の入
力に接続された端子は、端子ＳＴＭ２Ｔと端子ＳＴＭ２
Ｂの２端子があり、レイアウトセルを２個縦積みに結合
した場合、それぞれの端子が結合する位置において、そ
れぞれの端子はレイアウトセルの上辺と下辺に位置し、
レイアウトセル内部で導通している。
【００６１】入力データＩ１と入力データＩ２は、それ
ぞれ端子ＳＴＩ１Ｔと端子ＳＴＩ２Ｔから入力され、端
子ＳＴＣＴから入力される制御信号Ｃにより一方を選択
し、端子ＳＴＯＴから選択されたデータが出力データＯ
として出力される。
ぞれ端子ＳＴＩ１Ｔと端子ＳＴＩ２Ｔから入力され、端
子ＳＴＣＴから入力される制御信号Ｃにより一方を選択
し、端子ＳＴＯＴから選択されたデータが出力データＯ
として出力される。
【００６２】次に、駆動能力を変化する手段について、
図２を参照して説明する。
図２を参照して説明する。
【００６３】図２は、図１の２入力マルチプレクサ回路
の出力信号の駆動能力を２倍にした場合の例を示す図で
ある。
の出力信号の駆動能力を２倍にした場合の例を示す図で
ある。
【００６４】本実施例によれば、図１に示した駆動能力
が比較的小さい場合のレイアウトセルを２個、縦積みに
配置して構成される。
が比較的小さい場合のレイアウトセルを２個、縦積みに
配置して構成される。
【００６５】図２を参照して、図示上側に配置されるレ
イアウトセル１の端子ＳＴＩ１Ｂ、端子ＳＴＩ２Ｂ、端
子ＳＴＣＢ、端子ＳＴＯＢ、端子ＳＴＭ１Ｂ、及び端子
ＳＴＭ２Ｂは、図示下側に配置されるレイアウトセル２
の対応する端子、即ち端子ＳＴＩ１Ｔ、端子ＳＴＩ２
Ｔ、端子ＳＴＣＴ、端子ＳＴＯＴ、端子ＳＴＭ１Ｔ、及
び端子ＳＴＭ２Ｔにそれぞれ接続されている。
イアウトセル１の端子ＳＴＩ１Ｂ、端子ＳＴＩ２Ｂ、端
子ＳＴＣＢ、端子ＳＴＯＢ、端子ＳＴＭ１Ｂ、及び端子
ＳＴＭ２Ｂは、図示下側に配置されるレイアウトセル２
の対応する端子、即ち端子ＳＴＩ１Ｔ、端子ＳＴＩ２
Ｔ、端子ＳＴＣＴ、端子ＳＴＯＴ、端子ＳＴＭ１Ｔ、及
び端子ＳＴＭ２Ｔにそれぞれ接続されている。
【００６６】レイアウトセル１とレイアウトセル２の各
論理ゲートの入力信号と出力信号は、それぞれ互いに接
続されている。これにより、レイアウトセル１とレイア
ウトセル２の各論理ゲートは、対応するゲートがそれぞ
れ並列に接続され、それぞれのゲートの出力信号の駆動
能力が２倍になる。
論理ゲートの入力信号と出力信号は、それぞれ互いに接
続されている。これにより、レイアウトセル１とレイア
ウトセル２の各論理ゲートは、対応するゲートがそれぞ
れ並列に接続され、それぞれのゲートの出力信号の駆動
能力が２倍になる。
【００６７】以上の構成により、本実施例によれば、例
えば２入力マルチプレクサ回路の出力信号の駆動能力を
変えたい場合、２入力マルチプレクサ回路のレイアウト
セルを縦積みに連続して並べるだけで容易に出力信号の
駆動能力を変えることができ、レイアウトセルの縦積み
の個数に対応して出力信号の駆動能力を変えることがで
きる。
えば２入力マルチプレクサ回路の出力信号の駆動能力を
変えたい場合、２入力マルチプレクサ回路のレイアウト
セルを縦積みに連続して並べるだけで容易に出力信号の
駆動能力を変えることができ、レイアウトセルの縦積み
の個数に対応して出力信号の駆動能力を変えることがで
きる。
【００６８】
【実施例２】次に本発明の第２の実施例を説明する。図
３及び図４は、本発明の第２の実施例を説明するための
図であり、より詳細には、本発明を３値状態バッファ回
路に適応した場合の具体的な構成例を示している。
３及び図４は、本発明の第２の実施例を説明するための
図であり、より詳細には、本発明を３値状態バッファ回
路に適応した場合の具体的な構成例を示している。
【００６９】本実施例では、３値状態バッファ回路のレ
イアウトセルを縦積みに連続して配置することにより出
力信号の駆動能力をレイアウトセルの縦積みの個数に対
応して変化させることができる。
イアウトセルを縦積みに連続して配置することにより出
力信号の駆動能力をレイアウトセルの縦積みの個数に対
応して変化させることができる。
【００７０】図３の３値状態バッファ回路は、駆動能力
が比較的小さい場合の例であり、従来例の駆動能力が比
較的小さい場合の３値状態バッファ回路と同様の論理ゲ
ートで構成され、論理ゲート間の接続も同様に構成され
ている。
が比較的小さい場合の例であり、従来例の駆動能力が比
較的小さい場合の３値状態バッファ回路と同様の論理ゲ
ートで構成され、論理ゲート間の接続も同様に構成され
ている。
【００７１】図３を参照して、３値状態バッファ回路
は、制御信号Ｅの反転論理を生成するインバータＳＩ３
と、入力データＩ１とインバータＳＩ３の出力信号とを
入力とするＮＯＲゲートＳＯ１と、入力データＩ１と制
御信号Ｅとを入力とするＮＡＮＤゲートＳＡ１と、ＮＯ
ＲゲートＳＯ１の出力端にゲート電極が接続され、ソー
ス電極がＧＮＤ（接地）に接続されたｎＭＯＳトランジ
スタＳＮ１と、ＮＡＮＤゲートＳＡ１の出力にゲート電
極が接続され、ソース電極が電源に接続されたｐＭＯＳ
トランジスタＳＰ１と、から構成され、ｎＭＯＳトラン
ジスタＳＮ１のドレイン電極とｐＭＯＳトランジスタＳ
Ｐ１のドレイン電極は共通接続され、該接続点と出力端
子ＳＴＯとが接続され出力端子ＳＴＯから出力データＯ
が出力される。
は、制御信号Ｅの反転論理を生成するインバータＳＩ３
と、入力データＩ１とインバータＳＩ３の出力信号とを
入力とするＮＯＲゲートＳＯ１と、入力データＩ１と制
御信号Ｅとを入力とするＮＡＮＤゲートＳＡ１と、ＮＯ
ＲゲートＳＯ１の出力端にゲート電極が接続され、ソー
ス電極がＧＮＤ（接地）に接続されたｎＭＯＳトランジ
スタＳＮ１と、ＮＡＮＤゲートＳＡ１の出力にゲート電
極が接続され、ソース電極が電源に接続されたｐＭＯＳ
トランジスタＳＰ１と、から構成され、ｎＭＯＳトラン
ジスタＳＮ１のドレイン電極とｐＭＯＳトランジスタＳ
Ｐ１のドレイン電極は共通接続され、該接続点と出力端
子ＳＴＯとが接続され出力端子ＳＴＯから出力データＯ
が出力される。
【００７２】図３において、インバータＳＩ３のｐＭＯ
Ｓトランジスタのゲート幅ＰＷは１０μｍ、ゲート長Ｐ
Ｌは２．５μｍ、ｎＭＯＳトランジスタのゲート幅ＮＷ
は７．５μｍ、ゲート長ＮＬは２．０μｍ、で構成され
ている。
Ｓトランジスタのゲート幅ＰＷは１０μｍ、ゲート長Ｐ
Ｌは２．５μｍ、ｎＭＯＳトランジスタのゲート幅ＮＷ
は７．５μｍ、ゲート長ＮＬは２．０μｍ、で構成され
ている。
【００７３】ＮＯＲゲートＳＯ１のｐＭＯＳトランジス
タのゲート幅ＰＷは４０μｍ、ゲート長ＰＬは２．５μ
ｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは２０μｍ、
ゲート長ＮＬは２μｍ、で構成されている。
タのゲート幅ＰＷは４０μｍ、ゲート長ＰＬは２．５μ
ｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは２０μｍ、
ゲート長ＮＬは２μｍ、で構成されている。
【００７４】ＮＡＮＤゲートＳＡ１のｐＭＯＳトランジ
スタのゲート幅ＰＷは２０μｍ、ゲート長ＰＬは２．５
μｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは２０μ
ｍ、ゲート長ＮＬは２μｍ、で構成されている。
スタのゲート幅ＰＷは２０μｍ、ゲート長ＰＬは２．５
μｍ、ｎＭＯＳトランジスタのゲート幅ＮＷは２０μ
ｍ、ゲート長ＮＬは２μｍ、で構成されている。
【００７５】ｎＭＯＳトランジスタＳＮ１のゲート幅Ｎ
Ｗは２０μｍ、ゲート長ＮＬは２μｍ、で構成されてい
る。
Ｗは２０μｍ、ゲート長ＮＬは２μｍ、で構成されてい
る。
【００７６】ｐＭＯＳトランジスタＳＰ１のゲート幅Ｐ
Ｗは４０μｍ、ゲート長ＰＬは２．５μｍ、で構成され
ている。
Ｗは４０μｍ、ゲート長ＰＬは２．５μｍ、で構成され
ている。
【００７７】図３に示すように、入力データ１の入力端
子は、破線で示す上下の境界線上にそれぞれ端子ＳＴＩ
１Ｔと端子ＳＴＩ１Ｂの２端子が設けられている。
子は、破線で示す上下の境界線上にそれぞれ端子ＳＴＩ
１Ｔと端子ＳＴＩ１Ｂの２端子が設けられている。
【００７８】レイアウトセルを２個縦積みに結合した場
合、端子ＳＴＩ１Ｔと端子ＳＴＩ１Ｂが結合する位置に
端子ＳＴＩ１Ｔと端子ＳＴＩ１Ｂは、それぞれレイアウ
トセルの上辺と下辺に位置し、レイアウトセル内部で導
通している。
合、端子ＳＴＩ１Ｔと端子ＳＴＩ１Ｂが結合する位置に
端子ＳＴＩ１Ｔと端子ＳＴＩ１Ｂは、それぞれレイアウ
トセルの上辺と下辺に位置し、レイアウトセル内部で導
通している。
【００７９】図３を参照して、同様に、制御信号Ｅの入
力端子は、端子ＳＴＥＴと端子ＳＴＥＢの２端子があ
り、データの出力端子は、端子ＳＴＯＴと端子ＳＴＯＢ
の２端子があり、インバータＳＩ３の出力に接続された
端子は、端子ＳＴＭ３Ｔと端子ＳＴＭ３Ｂの２端子があ
り、ＮＯＲゲートＳＯ１の出力に接続された端子は、端
子ＳＴＭ４Ｔと端子ＳＴＭ４Ｂの２端子があり、ＮＡＮ
ＤゲートＳＡ１の出力に接続された端子は、端子ＳＴＭ
５Ｔと端子ＳＴＭ５Ｂの２端子があり、レイアウトセル
を２個縦積みに結合した場合、それぞれの端子が結合す
る位置において、それぞれの端子はレイアウトセルの上
辺と下辺に位置し、レイアウトセル内部で導通してい
る。
力端子は、端子ＳＴＥＴと端子ＳＴＥＢの２端子があ
り、データの出力端子は、端子ＳＴＯＴと端子ＳＴＯＢ
の２端子があり、インバータＳＩ３の出力に接続された
端子は、端子ＳＴＭ３Ｔと端子ＳＴＭ３Ｂの２端子があ
り、ＮＯＲゲートＳＯ１の出力に接続された端子は、端
子ＳＴＭ４Ｔと端子ＳＴＭ４Ｂの２端子があり、ＮＡＮ
ＤゲートＳＡ１の出力に接続された端子は、端子ＳＴＭ
５Ｔと端子ＳＴＭ５Ｂの２端子があり、レイアウトセル
を２個縦積みに結合した場合、それぞれの端子が結合す
る位置において、それぞれの端子はレイアウトセルの上
辺と下辺に位置し、レイアウトセル内部で導通してい
る。
【００８０】入力データＩ１は、端子ＳＴＩ１Ｔから入
力し、端子ＳＴＥから入力する制御信号Ｅの値に応じて
端子ＳＴＯＴからデータを出力する。すなわち、制御信
号Ｅが高レベルの場合は、出力データＯに入力データＩ
１を伝播し、制御信号Ｅが低レベルの場合は、出力デー
タＯは電気的に遮断された状態になる。
力し、端子ＳＴＥから入力する制御信号Ｅの値に応じて
端子ＳＴＯＴからデータを出力する。すなわち、制御信
号Ｅが高レベルの場合は、出力データＯに入力データＩ
１を伝播し、制御信号Ｅが低レベルの場合は、出力デー
タＯは電気的に遮断された状態になる。
【００８１】次に、駆動能力を変化する手段について、
図４を参照して説明する。
図４を参照して説明する。
【００８２】図４は、図３の３値状態バッファ回路の出
力信号の駆動能力を２倍にした場合の例である。
力信号の駆動能力を２倍にした場合の例である。
【００８３】上述した駆動能力が比較的小さい場合のレ
イアウトセルを２個、縦積みに配置して構成される。
イアウトセルを２個、縦積みに配置して構成される。
【００８４】図４を参照して、図示上側に配置されるレ
イアウトセル３の端子ＳＴＩ１Ｂ、端子ＳＴＥＢ、端子
ＳＴＯＢ、端子ＳＴＭ３Ｂ、端子ＳＴＭ４Ｂ、及び端子
ＳＴＭ５Ｂは、下側に配置されるレイアウトセル４の対
応する端子、即ち、端子ＳＴＩ１Ｔ、端子ＳＴＥＴ、端
子ＳＴＯＴ、端子ＳＴＭ３Ｔ、端子ＳＴＭ４Ｔ、及び端
子ＳＴＭ５Ｔにそれぞれ接続されている。
イアウトセル３の端子ＳＴＩ１Ｂ、端子ＳＴＥＢ、端子
ＳＴＯＢ、端子ＳＴＭ３Ｂ、端子ＳＴＭ４Ｂ、及び端子
ＳＴＭ５Ｂは、下側に配置されるレイアウトセル４の対
応する端子、即ち、端子ＳＴＩ１Ｔ、端子ＳＴＥＴ、端
子ＳＴＯＴ、端子ＳＴＭ３Ｔ、端子ＳＴＭ４Ｔ、及び端
子ＳＴＭ５Ｔにそれぞれ接続されている。
【００８５】レイアウトセル３とレイアウトセル４の各
論理ゲートの入力信号と出力信号は、それぞれ接続され
ている。
論理ゲートの入力信号と出力信号は、それぞれ接続され
ている。
【００８６】これにより、レイアウトセル３とレイアウ
トセル４の各論理ゲートは、対応するゲートがそれぞれ
並列に接続され、それぞれのゲートの出力信号の駆動能
力が２倍になる。
トセル４の各論理ゲートは、対応するゲートがそれぞれ
並列に接続され、それぞれのゲートの出力信号の駆動能
力が２倍になる。
【００８７】以上の構成により、例えば３値状態バッフ
ァ回路の出力信号の駆動能力を変えたい場合、３値状態
バッファ回路のレイアウトセルを縦積みに連続して並べ
るだけで容易に出力信号の駆動能力を変えることがで
き、レイアウトセルの縦積みの個数に対応して出力信号
の駆動能力を変えることができる。
ァ回路の出力信号の駆動能力を変えたい場合、３値状態
バッファ回路のレイアウトセルを縦積みに連続して並べ
るだけで容易に出力信号の駆動能力を変えることがで
き、レイアウトセルの縦積みの個数に対応して出力信号
の駆動能力を変えることができる。
【００８８】上記実施例で説明した、３値状態バッファ
回路等は、これらの回路を並列に複数個配置することに
よって例えば８、１６ビット等の並列データを処理する
回路ブロックを構成することが可能なビットスライス型
の回路の一例である。すなわち、本発明は、上記各実施
例で具体的に扱った２入力マルチプレクサ回路、及び３
値状態バッファ回路のみならず、ビットスライス型の回
路に適用可能とされ、ビットスライス型回路のレイアウ
トセルを縦積みに連続して並べるだけで容易に出力信号
の駆動能力を変えることができ、レイアウトセルの縦積
みの個数に対応して出力信号の駆動能力を変えることが
できる。
回路等は、これらの回路を並列に複数個配置することに
よって例えば８、１６ビット等の並列データを処理する
回路ブロックを構成することが可能なビットスライス型
の回路の一例である。すなわち、本発明は、上記各実施
例で具体的に扱った２入力マルチプレクサ回路、及び３
値状態バッファ回路のみならず、ビットスライス型の回
路に適用可能とされ、ビットスライス型回路のレイアウ
トセルを縦積みに連続して並べるだけで容易に出力信号
の駆動能力を変えることができ、レイアウトセルの縦積
みの個数に対応して出力信号の駆動能力を変えることが
できる。
【００８９】
【発明の効果】以上説明したように本発明は、ＣＭＯＳ
集積回路の、複数の論理ゲートで構成される機能ブロッ
クにおいて、１個の機能ブロックのレイアウトセルが、
入力信号に接続され上下の境界線上にそれぞれ配置され
た端子と、出力信号に接続され上下の境界線上にそれぞ
れ配置された端子と、各論理ゲートの間の信号に接続さ
れ上下の境界線上にそれぞれ配置された端子と、を有す
ることを特徴としており、駆動能力が低くて済む場合に
はレイアウトセル一個で足り、駆動能力を変える場合に
は、レイアウトセルを縦積みに連続して並べるだけで容
易に出力信号の駆動能力を変えることができる。
集積回路の、複数の論理ゲートで構成される機能ブロッ
クにおいて、１個の機能ブロックのレイアウトセルが、
入力信号に接続され上下の境界線上にそれぞれ配置され
た端子と、出力信号に接続され上下の境界線上にそれぞ
れ配置された端子と、各論理ゲートの間の信号に接続さ
れ上下の境界線上にそれぞれ配置された端子と、を有す
ることを特徴としており、駆動能力が低くて済む場合に
はレイアウトセル一個で足り、駆動能力を変える場合に
は、レイアウトセルを縦積みに連続して並べるだけで容
易に出力信号の駆動能力を変えることができる。
【００９０】本発明によれば、第１の機能ブロックのレ
イアウトセルの下側境界線と第１のレイアウトセルと同
一の機能を有する第２の機能ブロックのレイアウトセル
の上側境界線とを互いに接続することにより、第１の機
能ブロックのレイアウトセルの端子と同一の第２の機能
ブロックのレイアウトセルの端子がそれぞれ接続される
構成とすることにより、容易に出力信号の駆動能力を変
えることができる。
イアウトセルの下側境界線と第１のレイアウトセルと同
一の機能を有する第２の機能ブロックのレイアウトセル
の上側境界線とを互いに接続することにより、第１の機
能ブロックのレイアウトセルの端子と同一の第２の機能
ブロックのレイアウトセルの端子がそれぞれ接続される
構成とすることにより、容易に出力信号の駆動能力を変
えることができる。
【００９１】さらに、本発明によれば、レイアウトセル
の縦積みの個数に対応して出力信号の駆動能力を変える
ことができるため、駆動能力を可変させる場合に、他に
特別な配線や駆動能力毎に異なる回路及びレイアウトセ
ルを必要としないという効果を有する。このため、本発
明によれば、複数の論理ゲートで構成される機能ブロッ
クの出力信号の駆動能力を変えたい場合に、駆動能力毎
に駆動能力に対応したレイアウトセルを設計することが
不要とされ、設計工数を大幅に削減し、設計工程を効率
化するものである。
の縦積みの個数に対応して出力信号の駆動能力を変える
ことができるため、駆動能力を可変させる場合に、他に
特別な配線や駆動能力毎に異なる回路及びレイアウトセ
ルを必要としないという効果を有する。このため、本発
明によれば、複数の論理ゲートで構成される機能ブロッ
クの出力信号の駆動能力を変えたい場合に、駆動能力毎
に駆動能力に対応したレイアウトセルを設計することが
不要とされ、設計工数を大幅に削減し、設計工程を効率
化するものである。
【図１】本発明の第１の実施例を示す回路図であり、駆
動能力が比較的小さい場合の２入力マルチプレクサ回路
の回路図である。
動能力が比較的小さい場合の２入力マルチプレクサ回路
の回路図である。
【図２】本発明の第１の実施例を示す回路図であり、駆
動能力が比較的大きい場合の２入力マルチプレクサ回路
の回路図である。
動能力が比較的大きい場合の２入力マルチプレクサ回路
の回路図である。
【図３】本発明の第２の実施例を示す回路図であり、駆
動能力が比較的小さい場合の３値状態バッファ回路の回
路図である。
動能力が比較的小さい場合の３値状態バッファ回路の回
路図である。
【図４】本発明の第２の実施例を示す回路図であり、駆
動能力が比較的大きい場合の３値状態バッファ回路の回
路図である。
動能力が比較的大きい場合の３値状態バッファ回路の回
路図である。
【図５】第１の従来例を示す回路図であり、駆動能力が
比較的小さい場合の２入力マルチプレクサ回路の回路図
である。
比較的小さい場合の２入力マルチプレクサ回路の回路図
である。
【図６】第１の従来例を示す回路図であり、駆動能力が
比較的大きい場合の２入力マルチプレクサ回路の回路図
である。
比較的大きい場合の２入力マルチプレクサ回路の回路図
である。
【図７】第２の従来例を示す回路図であり、駆動能力が
比較的小さい場合の３値状態バッファ回路の回路図であ
る。
比較的小さい場合の３値状態バッファ回路の回路図であ
る。
【図８】第２の従来例を示す回路図であり、駆動能力が
比較的大きい場合の３値状態バッファ回路の回路図であ
る。
比較的大きい場合の３値状態バッファ回路の回路図であ
る。
ＳＩ１、ＳＩ２、ＳＩ３、ＬＩ１、ＬＩ２、ＬＩ３ イ
ンバータ ＳＣ１、ＳＣ２、ＬＣ１、ＬＣ２ クロックド・インバ
ータ ＳＡ１、ＬＡ１ ＮＡＮＤゲート ＳＯ１、ＬＯ１ ＮＯＲゲート ＳＰ１、ＬＰ１ ｎチャネルＭＯＳトランジスタ ＳＮ１、ＬＮ１ ｐチャネルＭＯＳトランジスタ ＳＴＣＴ、ＳＴＣＢ、ＳＴＣ、ＳＴＥＴ、ＳＴＥＢ、Ｓ
ＴＥ、ＬＴＣ、ＬＴＥ制御信号用端子 ＳＴＩ１Ｔ、ＳＴＩ１Ｂ、ＳＴＩ２Ｔ、ＳＴＩ２Ｂ、Ｓ
ＴＩ１、ＳＴＩ２、ＬＴＩ１、ＬＴＩ２ 入力データ用
端子 ＳＴＯＴ、ＳＴＯＢ、ＳＴＯ、ＬＴＯ 出力データ用端
子 ＳＴＭ１Ｔ、ＳＴＭ１Ｂ、ＳＴＭ２Ｔ、ＳＴＭ２Ｂ、Ｓ
ＴＭ３Ｔ、ＳＴＭ４Ｔ、ＳＴＭ４Ｂ、ＳＴＭ５Ｔ、ＳＴ
Ｍ４Ｂ 中間ノード用端子 Ｃ、Ｅ 制御信号 Ｉ１、Ｉ２ 入力データ Ｏ 出力データ
ンバータ ＳＣ１、ＳＣ２、ＬＣ１、ＬＣ２ クロックド・インバ
ータ ＳＡ１、ＬＡ１ ＮＡＮＤゲート ＳＯ１、ＬＯ１ ＮＯＲゲート ＳＰ１、ＬＰ１ ｎチャネルＭＯＳトランジスタ ＳＮ１、ＬＮ１ ｐチャネルＭＯＳトランジスタ ＳＴＣＴ、ＳＴＣＢ、ＳＴＣ、ＳＴＥＴ、ＳＴＥＢ、Ｓ
ＴＥ、ＬＴＣ、ＬＴＥ制御信号用端子 ＳＴＩ１Ｔ、ＳＴＩ１Ｂ、ＳＴＩ２Ｔ、ＳＴＩ２Ｂ、Ｓ
ＴＩ１、ＳＴＩ２、ＬＴＩ１、ＬＴＩ２ 入力データ用
端子 ＳＴＯＴ、ＳＴＯＢ、ＳＴＯ、ＬＴＯ 出力データ用端
子 ＳＴＭ１Ｔ、ＳＴＭ１Ｂ、ＳＴＭ２Ｔ、ＳＴＭ２Ｂ、Ｓ
ＴＭ３Ｔ、ＳＴＭ４Ｔ、ＳＴＭ４Ｂ、ＳＴＭ５Ｔ、ＳＴ
Ｍ４Ｂ 中間ノード用端子 Ｃ、Ｅ 制御信号 Ｉ１、Ｉ２ 入力データ Ｏ 出力データ
Claims (4)
- 【請求項１】半導体集積回路の、複数の論理ゲートを含
む機能ブロックのレイアウトセルにおいて、 前記機能ブロックのレイアウトセルが、 入力信号に接続され前記レイアウトセル両端の境界線上
に夫々配置された端子対と、 出力信号に接続され前記レイアウトセル両端の境界線上
に夫々配置された端子対と、 前記機能ブロックに含まれる論理ゲート間の信号に接続
され前記レイアウトセル両端の境界線上に夫々配置され
た端子対と、 を含むことを特徴とするレイアウトセル。 - 【請求項２】半導体集積回路の、複数の論理ゲートを含
む機能ブロックのレイアウトセルが、 入力信号に接続され前記レイアウトセル両端の境界線上
に夫々配置された端子対と、 出力信号に接続され前記レイアウトセル両端の境界線上
に夫々配置された端子対と、 前記機能ブロックに含まれる論理ゲート間の信号に接続
されレイアウトセル両端の境界線上に夫々配置された端
子対と、を含み、 前記機能ブロックの一のレイアウトセルの一側端の境界
線と前記機能ブロックの同一の機能ブロックの他のレイ
アウトセルの他側端の境界線とを当接させ、前記一のレ
イアウトセルの一側端の端子と前記他のレイアウトセル
の対応する他側端の端子とがそれぞれ互いに接続され、
前記機能ブロックの駆動能力を高めるように構成される
ことを特徴とするレイアウトセル。 - 【請求項３】前記機能ブロックのレイアウトセルの他に
前記機能ブロックと同一の機能ブロックのレイアウトセ
ルをｎ（ｎは所定の整数）個備え、一のレイアウトセル
の一側端の境界線と、他のレイアウトセルの他側端の境
界線とを交互に当接させて配置し、出力信号がもとの機
能ブロックの（ｎ＋１）倍の駆動能力を有することを特
徴とする請求項１記載のレイアウトセル。 - 【請求項４】前記機能ブロックが、ビットスライス型回
路であることを特徴とする請求項１〜３のいずれか一に
記載のレイアウトセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6220876A JP2727978B2 (ja) | 1994-08-24 | 1994-08-24 | ビットスライスレイアウトセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6220876A JP2727978B2 (ja) | 1994-08-24 | 1994-08-24 | ビットスライスレイアウトセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0863514A JPH0863514A (ja) | 1996-03-08 |
| JP2727978B2 true JP2727978B2 (ja) | 1998-03-18 |
Family
ID=16757927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6220876A Expired - Lifetime JP2727978B2 (ja) | 1994-08-24 | 1994-08-24 | ビットスライスレイアウトセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2727978B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004265523A (ja) * | 2003-03-03 | 2004-09-24 | Renesas Technology Corp | 半導体装置 |
-
1994
- 1994-08-24 JP JP6220876A patent/JP2727978B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0863514A (ja) | 1996-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971111 |