JP3209399B2 - ゲートアレイ集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のトランジス
タからなる基本セルの繰り返しパターンを予め形成して
あるベースアレイに、内部の配線接続を設定すること
で、所望のユーザ論理回路を定義できるようにしたゲー
トアレイに係り、特に、備えられているトランジスタな
どの諸素子の使用効率を向上させて、より規模が大きな
ユーザ論理回路を定義できるようにすると共に、パスト
ランジスタのみで構成される論理回路の論理演算系統の
トランジスタ段数をより抑えることで、動作速度を向上
させると共に、容量が大きな配線をドライブする場合
や、ファンアウトが大きい場合にも動作速度を維持ない
し向上しながら、貫通電流が多くなる傾向のあるプルア
ップトランジスタを使用せずに消費電力を抑え、低電源
電圧においても正常動作し、更に、比較的複雑な論理も
実現可能とし、特に従来のパストランジスタのみで構成
される論理回路では苦手な論理も、より容易に実現可能
とすることができるゲートアレイ集積回路に関する。

【０００２】

【従来の技術】従来から、用いる素子の数を低減するこ
とや、動作速度を向上させることを目的とし、パストラ
ンジスタ論理回路と称するものが提供されている。この
パストランジスタ論理回路は、ＮチャネルＭＯＳトラン
ジスタやＰチャネルＭＯＳトランジスタ等、入力の論理
値に応じて出力がオンオフするパストランジスタを、複
数、直列あるいは並列に接続することで、論理積演算や
論理和演算等を行う回路を構成し、所望の論理回路を得
るようにしたものである。

【０００３】このようなパストランジスタ論理回路に
は、ＣＶＳＬ（cascode voltage switch logic）として
知られるパストランジスタ論理回路や、ＣＰＬ（comple
mentary pass-transistor logic ）として知られるパス
トランジスタ論理回路、又、ＳＲＰＬ（swing restored
pass-transistor logic）として知られるパストランジ
スタ論理回路がある。更に、このようなパストランジス
タ論理回路には、ＤＳＬ（differential split-level C
MOS logic ）として知られるパストランジスタ論理回路
や、ＤＰＬ（double pass-transistor logic）として知
られるパストランジスタ論理回路、又、ＤＣＶＳＰＧ
（differential cascode voltage switch with the pas
s-gate）として知られるパストランジスタ論理回路があ
る。

【０００４】例えば、「Lean Integration:Achieving a
Quantum Leap in Performance andCost of Logic LSIs
」（IEEE 1994 CUSTOM INTEGRATED CIRCUITS CONFEREN
CE26.5）では、１段ないし２段の３種のパストランジス
タ論理回路と、ドライブ能力の異なる４種の出力インバ
ータを基本セルとしている。又、それぞれのパストラン
ジスタ論理回路の出力を小さなインバータを用いてフィ
ードバックし、小さなＰチャネルＭＯＳトランジスタを
用いて入力側をプルアップするようにしている。

【０００５】又このテクニカルペーパのＦＩＧ．１は、
図１及び図２に示す通りである。まず図１では、互いに
構成する論理が異なる、パストランジスタ論理回路のセ
ルＹ１〜Ｙ３のいずれにおいても、ＮチャネルＭＯＳト
ランジスタＭ１〜Ｍ６によって、パストランジスタ論理
回路が構成され、これに対してインバータＩが接続され
ている。ここで、該インバータＩは、図２に示される如
く、ＮチャネルＭＯＳトランジスタＭ１及びＭ２と、Ｐ
チャネルＭＯＳトランジスタＭ３〜Ｍ５によって構成さ
れている。

【０００６】ここで従来から、ベースアレイに内部の配
線接続を設定することで、所望のユーザ論理回路を定義
できるようにしたゲートアレイ集積回路が広く用いられ
ている。このゲートアレイ集積回路の典型的なものは、
配線工程以前で加工される行列上に配置されたトランジ
スタからなる基本セル群を共通化し、集積回路に組み込
むユーザ論理回路に従ってトランジスタ間を接続する配
線を決定し、これ以降の配線工程を行うというものであ
る。このようなゲートアレイ集積回路によれば、設計や
生産に要するＴＡＴ（turn around time）の低減やコス
トの低減を図ることができ、ユーザに合わせた論理回路
を作り込んだ集積回路を能率良く提供することができ
る。

【０００７】又、このようなゲートアレイ集積回路にお
いても、パストランジスタ論理回路の基本セルを用いた
ものが知られている。例えば「Pass Transistor Based
GateArray Architecture 」（1995 Symposium on VLSI
Circuit Digest of Technical Papers 16-1）では、３
ペアのＮチャネルＭＯＳトランジスタで構成するパスト
ランジスタ論理回路で、相補型の信号の出力ＯＵＴ及び
（ＯＵＴバー）の両極を形成し、パストランジスタ論理
回路の出力をカスコード接続した小さなＰチャネルＭＯ
Ｓトランジスタでラッチ（あるいはプルアップ）し、外
部回路との干渉を避け、外部回路をドライブするために
パストランジスタ論理回路の出力にそれぞれインバータ
を付けるようにしている。又、このようなものを２個組
にしたものを基本セルとし、ゲートアレイ集積回路を構
成するようにしている。

【０００８】このテクニカルペーパのＦｉｇ．１は図３
に示す通りである。この技術ではこの図３に示すよう
に、基本セルに入力される相補的な信号は、まずパスト
ランジスタツリー（Pass Transistor Tree）で受けてい
る。ＮチャネルＭＯＳトランジスタで構成されるこのパ
ストランジスタツリーの論理回路による演算結果は、相
補的な出力ＯＵＴ及び（ＯＵＴバー）から出力される。
又、この出力ＯＵＴ及び（ＯＵＴバー）には、２つのＰ
チャネルＭＯＳトランジスタで構成されるラッチ（Latc
h ）が構成されている。

【０００９】又、このテクニカルペーパのＦｉｇ．５は
図４に示す通りである。この技術では図４に示す通り、
ＳＲＡＭ（static random access memory ）を形成する
ことができるようにされている。この図４において、Ｐ
チャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳ
トランジスタＮ１で構成されるインバータの入力及び出
力は、ＰチャネルＭＯＳトランジスタＰ２及びＮチャネ
ルＭＯＳトランジスタＮ３で構成されるインバータの出
力及び入力と相互に接続され、このようにしてラッチ回
路が構成されている。又、このようなラッチ回路は、ゲ
ートがワード線に接続されるＮチャネルＭＯＳトランジ
スタＮ２及びＮ４によって、相補的な１対のビット線に
接続されている。このようなＳＲＡＭのセルは、この図
４の左側に示されるように、ゲートアレイ集積回路とし
て予め用意された基本セルに対して、カスタム配線をほ
どこすことによって実現できるようになっている。

【００１０】

【発明が解決しようとする課題】しかしながら、図１及
び図２を用いて前述した技術等、一般的なパストランジ
スタ論理回路では、変数（入力信号）の関連が弱いプリ
ミティブな積和演算や多変数の多積項演算に多くのトラ
ンジスタを必要としてしまい、信号のパス段数も深くな
ってしまう。このために、チップ面積が大きくなってし
まい、又、動作速度が遅くなってしまい、消費電力も増
大してしまう。例えば（ａ・ｂ＋ｃ・ｄ）等の積和演算
ではこのような傾向が見られる。現在主流のＣＭＯＳ
（complementary metal oxide semiconductor ）論理回
路に対する優位性が弱いという問題が生じる。更に、パ
ストランジスタ論理回路を構成する際には、Ｎチャネル
ＭＯＳトランジスタの使用数に比べてＰチャネルＭＯＳ
トランジスタの使用数が少ないために、未使用のＰチャ
ネルＭＯＳトランジスタが多く発生したり、ＳＲＡＭや
Ｄ型フリップフロップ等の順序回路を構成する場合にト
ランジスタの使用効率が悪化してしまうという問題もあ
る。

【００１１】又、図３及び図４を用いて前述した技術等
では、相補型の信号の出力ＯＵＴと（ＯＵＴバー）の両
極を必要とするため、トランジスタ数が多くなる。又、
次段の回路へ両極の信号を渡さなければならないため、
片極の約２倍の配線数を必要とする。このため、チップ
面積が増大してしまう。かといって片極のパストランジ
スタ論理回路では、１Ｖより低い電源電圧の場合にフィ
ードバック用ないし受けのインバータがオンになりにく
い、またはならないため、遅延時間の増大または動作不
良となってしまう。又、ファンアウトが大きい場合に、
出力インバータのＮチャネルＭＯＳトランジスタが多数
のプルアップ用ＰチャネルＭＯＳトランジスタをドライ
ブするのに時間がかかる、またはドライブできないた
め、遅延時間の増大ないし動作不良となってしまうとい
う問題がある。

【００１２】本発明は、前記従来の問題点を解決するべ
くなされたもので、備えられているトランジスタなどの
諸素子の使用効率を向上させて、より規模が大きなユー
ザ論理回路を定義できるようにすると共に、パストラン
ジスタのみで構成される論理回路の論理演算系統のトラ
ンジスタ段数をより抑えることで、動作速度を向上させ
ると共に、容量が大きな配線をドライブする場合や、フ
ァンアウトが大きい場合にも動作速度を維持ないし向上
しながら、貫通電流が多くなる傾向のあるプルアップト
ランジスタを使用せずに消費電力を抑え、低電源電圧に
おいても正常動作し、更に、比較的複雑な論理も実現可
能とし、特に従来のパストランジスタのみで構成される
論理回路では苦手な論理も、より容易に実現可能とする
ことができるゲートアレイ集積回路を提供することを目
的とする。

【００１３】

【課題を解決するための手段】まず、本願発明のゲート
アレイ集積回路は、ベースアレイに内部の配線接続を設
定することで、所望のユーザ論理回路を定義できるよう
にしたゲートアレイ集積回路において、いずれもパスト
ランジスタとして用いる、ソース／ドレインのチャネル
を形成する拡散領域が共有されている２つのＮチャネル
ＭＯＳトランジスタと、該ＮチャネルＭＯＳトランジス
タより小さな、いずれもパストランジスタとして用い
る、ソース／ドレインのチャネルを形成する拡散領域が
共有されている２つのＰチャネルＭＯＳトランジスタ
と、インバータとを備え、前記ＮチャネルＭＯＳトラン
ジスタの１つ、及び前記ＰチャネルＭＯＳトランジスタ
の１つがソース／ドレインで並列接続されて、第１単位
パスゲートを構成し、別の前記ＮチャネルＭＯＳトラン
ジスタ及び別の前記ＰチャネルＭＯＳトランジスタがソ
ース／ドレインで並列接続されて、第２単位パスゲート
を構成し、前記第１単位パスゲートのソース／ドレイン
の一方には、入力信号Ａが入力され、前記第２単位パス
ゲートのソース／ドレインの一方には、入力信号Ｂが入
力され、前記第１単位パスゲートの他方のソース／ドレ
イン及び前記第２単位パスゲートの他方のソース／ドレ
インが相互に接続されて、出力信号Ｕを出力し、入力信
号Ｐを前記インバータへ入力することで、該インバータ
の出力から信号Ｑを得、同一信号で正論理又は負論理と
なる２つの入力信号Ｐ及び信号Ｑ（＝Ｐバー）につい
て、前記第１単位パスゲートのＮチャネルＭＯＳトラン
ジスタのゲート及び前記第２単位パスゲートのＰチャネ
ルＭＯＳトランジスタのゲートには、前記入力信号Ｐが
入力され、前記第１単位パスゲートのＰチャネルＭＯＳ
トランジスタのゲート及び前記第２単位パスゲートのＮ
チャネルＭＯＳトランジスタのゲートには、前記信号Ｑ
が入力され、このように接続された前記第１単位パスゲ
ート及び前記第２単位パスゲートで構成されたペアパス
ゲート回路を形成することができるレイアウトパターン
を２組以上有し、入力の論理値に応じて動作する該ペア
パスゲート回路を直列接続し、あるいは並列接続して形
成される、論理積演算や論理和演算等を行なってある論
理値を出力するまでの経路となる論理演算系統を複数形
成することができ、更に、これら論理演算系統それぞれ
から得られる、複数の出力をそれぞれ個別に、直接入力
する多入力ＣＭＯＳ論理回路を形成することができるレ
イアウトパターンを有して構成される基本セルが、複数
備えられたことにより、前記課題を解決したものであ
る。

【００１４】又、前記ゲートアレイ集積回路において、
１つのインバータを、前記信号Ｑを得るための前記イン
バータとして、隣接する複数の前記ペアパスゲート回路
間で共用することもできるように、該インバータを形成
することができるレイアウトパターンが、隣接するこれ
らペアパスゲート間にあることにより、前記課題を解決
するとともに、ゲートアレイ集積回路としてその基本セ
ル内に予め用意されているインバータを形成することが
できるレイアウトパターンの数を減少したり、あるい
は、上記のように共用することで未使用となる前記イン
バータに用いるトランジスタ等を他の回路構成に流用す
ることで、ゲートアレイ集積回路内のトランジスタ等の
諸素子の使用効率を向上させたものである。

【００１５】又、前記ゲートアレイ集積回路において、
複数の前記論理演算系統に対して、前記多入力ＣＭＯＳ
論理回路を形成することができるレイアウトパターン
を、複数備えるようにし、これら論理演算系統の内で少
なくとも一部のものの出力が、複数の前記多入力ＣＭＯ
Ｓ論理回路の、いずれの入力にも接続できるようにされ
ていることにより、前記課題を解決するとともに、基本
セル内に構成する前記多入力ＣＭＯＳ論理回路に入力す
る前記論理演算系統の回路が比較的単純で用いる単位パ
スゲートが少ない場合に、当該基本セル内の未使用の単
位パスゲート及び他の多入力ＣＭＯＳ論理回路を用いて
別の論理回路をも更に作り込めるようにし、結果として
基本セル内のトランジスタ等の諸素子の使用効率を更に
向上させたものである。

【００１６】前記ゲートアレイ集積回路において、前記
多入力ＣＭＯＳ論理回路を形成することができるレイア
ウトパターンが、多入力ＮＡＮＤ論理ゲート、多入力Ｎ
ＯＲ論理ゲート及びインバータの内の、任意の少なくと
も一つを形成することができるようになっていることに
より、前記課題を解決するとともに、前記多入力ＣＭＯ
Ｓ論理回路で形成することができる論理のバリエーショ
ンの増加によって、より多様な論理回路を能率良く基本
セル内に構成することができるようにしたものである。

【００１７】又前記ゲートアレイ集積回路において、前
記基本セルが、前記多入力ＣＭＯＳ論理回路よりも出力
駆動能力が大きなインバータとされる出力インバータ要
素を形成することができるレイアウトパターンを有して
いることにより、前記課題を解決するとともに、容量が
大きくなる傾向のある、セル間を接続する長い配線に対
する信号ドライブを行うことで、動作速度の向上等を図
ったものである。

【００１８】前記ゲートアレイ集積回路において、前記
基本セルが、前記ペアパスゲート回路に入力する信号を
反転するためのインバータとされる入力インバータ要素
を形成することができるレイアウトパターンを有し、該
入力インバータ要素に用いるＭＯＳトランジスタのゲー
トアレイには独立したものがあると共に、これら入力イ
ンバータ要素のレイアウトパターンの数が、前記ペアパ
スゲート回路を形成することができるレイアウトパター
ンの数の２倍以上とされていることにより、前記課題を
解決するとともに、前記ペアパスゲート回路の２対のＮ
チャネルＭＯＳトランジスタとＰチャネルＭＯＳトラン
ジスタで２個のインバータを構成し、一方のインバータ
の入力及び出力を他方のインバータの出力及び入力に対
してたすきがけ状に接続してラッチ回路を構成し、前記
入力インバータ要素の独立したゲートをワード線に接続
した２個のＮチャネルＭＯＳトランジスタによってラッ
チ回路を相補的な１対のビット線に接続できるように
し、１つの基本セルでより多ビットで高密度のＳＲＡＭ
を実現できるようにしたものである。あるいはＤ型フリ
ップフロップ等も、当該基本セルでより容易に実現でき
るようにしたものである。このようなＤ型フリップフロ
ップのクロック信号には、出力インバータ要素の一部
を、クロックドライバとして用いると良い。

【００１９】又、前記ゲートアレイ集積回路において、
前記単位パスゲートのＰチャネルＭＯＳトランジスタの
大きさが、同じ単位パスゲートで共に用いられるＮチャ
ネルＭＯＳトランジスタの大きさの（１／２）〜（１／
１０）とされていることにより、前記課題を解決すると
ともに、前記単位パスゲートのＰチャネルＭＯＳトラン
ジスタの大きさをより適正とすることで、当該単位パス
ゲートの動作性能向上と当該単位パスゲートのレイアウ
ト面積の縮小との両立をより向上させたものである。

【００２０】前記ゲートアレイ集積回路において、前記
第１単位パスゲート及び前記第２単位パスゲートの対で
なる単位パスゲート要素を形成することができるレイア
ウトパターンを６つ、当該基本セル内で分散して配置す
ると共に、前記第１単位パスゲートあるいは前記第２単
位パスゲートに入力する信号を反転するためのインバー
タとされる入力インバータ要素の形成に、あるいは、前
記ペアパスゲート回路が備える前記信号Ｑを得るための
前記インバータの形成に用いることができるレイアウト
パターンが、相互に隣接する前記単位パスゲート要素の
間に設けられ、前記多入力ＣＭＯＳ論理回路を形成する
ことができるレイアウトパターンを２つ、当該基本セル
のそれぞれ相対する周辺部付近に有すると共に、前記多
入力ＣＭＯＳ論理回路よりも出力駆動能力が大きなイン
バータとされる出力インバータ要素を形成することがで
きるレイアウトパターンを、前記多入力ＣＭＯＳ論理回
路を形成することができるレイアウトパターンの付近に
有することにより、前記課題を解決するとともに、前記
単位パスゲート要素、前記入力インバータ要素や前記信
号Ｑを得るための前記インバータを形成するもの、前記
多入力ＣＭＯＳ論理回路、及び前記出力インバータ要素
をそれぞれ形成することができるレイアウトパターンの
それぞれの数を適正なバランスとし、又ユーザ論理回路
を定義する際に能率良く用いることができる基本セルを
有するゲートアレイ集積回路を提供したものである。

【００２１】以下、本発明の作用について、簡単に説明
する。

【００２２】従来、例えば図１及び図２を用いて前述し
た技術等では、インバータとプルアップ用ＰチャネルＭ
ＯＳトランジスタを必要としていた。又、従来、例えば
図３及び図４を用いて前述した技術等では、伝達するＬ
レベルを十分下げるとともに、伝達するＨレベルを十分
上昇させるために、相補的な１対の信号を用いる必要が
あった。しかしながら本発明によれば、単位パスゲート
が前述のようにＮチャネルＭＯＳトランジスタ及びＰチ
ャネルＭＯＳトランジスタによって構成されているた
め、片極であって、従って相補的な１対の信号を用いな
いものであっても、伝達するＬレベルを十分下げること
ができるとともに、伝達するＨレベルを十分に上昇さ
せ、例えば電源ＶＤＤの電圧まで十分上昇させることが
可能となっている。

【００２３】例えば、本発明で単位パスゲートに用いら
れるＰチャネルＭＯＳトランジスタの大きさは、共に用
いるＮチャネルＭＯＳトランジスタの大きさの（１／
５）程度とすることもできる。従って、同一トランジス
タサイズで換算したトランジスタ数は全体として少なく
なり、又配線数も少なくなるので、これによって半導体
集積回路のチップ面積を縮小することができ、集積度の
向上等をも図ることができる。又、ファンアウトが大き
くなってもプルアップ用のＰチャネルＭＯＳトランジス
タが必要ではないので、オーバドライブは不要であり、
低い電源電圧でも動作することができる。

【００２４】例えば、１段ないし多段の多系統のパスト
ランジスタ論理回路の出力を、ＣＭＯＳ論理の多入力Ｎ
ＡＮＤ論理ゲートないしは多入力ＮＯＲ論理ゲートに入
力する構造によって、プリミティブな積和演算や、多変
数の多積項演算を、少ないトランジスタ数と浅いパス段
数で実現することができる。これによって、半導体集積
回路チップに搭載することができる論理回路の高密度
化、高速動作化、及び低消費電力化を図ることが可能と
なる。又、本願発明においては、パストランジスタとし
て第１パスゲートや第２パスゲートに用いる２つのＮチ
ャネルＭＯＳトランジスタは、ソース／ドレインのチャ
ネルを形成する拡散領域が共有されているので、集積回
路レイアウトを有効に活用できる。更に、該Ｎチャネル
ＭＯＳトランジスタより小さな、パストランジスタとし
て第１パスゲートや第２パスゲートに用いる２つのＰチ
ャネルＭＯＳトランジスタは、ソース／ドレインのチャ
ネルを形成する拡散領域が共有されているので、集積回
路レイアウトを有効に活用できる。

【００２５】なお、バランス良く構成され、論理回路を
設計する際に有用な基本セルとするためには、適正数の
単位パスゲート要素や多入力ＣＭＯＳ論理回路を基本セ
ルが備えることが好ましい。例えばこのようにバランス
の取れた基本セルとしては、本発明の実施形態として詳
しく後述するように、２つの単位パスゲートの対でなる
ペアパスゲート要素を合計６つ、多入力ＣＭＯＳ論理回
路を２つ、出力インバータ要素を１つないしは多入力Ｃ
ＭＯＳ論理回路と同数、入力インバータ要素を例えば６
つ備えたものを見出している。又、６つの前述のペアパ
スゲート要素は、３つ単位で２組としてもよく、このよ
うにすればより容易に２段のパストランジスタ論理回路
を構成することができる。

【００２６】ここで、単位パスゲート、該単位パスゲー
トの対でなる上記のペアパスゲート要素、出力インバー
タ要素及び入力インバータ要素については、本発明の実
施形態として具体的にはより詳細に後述する。

【００２７】なお、本発明の基本セルにおいては、未使
用のＮチャネルＭＯＳトランジスタ要素やＰチャネルＭ
ＯＳトランジスタ要素、又未使用のインバータ要素を適
宜用いることができるため、比較的簡単にＳＲＡＭセル
を構成することができる。あるいは、比較的簡単にＤ型
フリップフロップを構成することができる。後述する実
施形態では、１つの基本セル内で６ビットのＳＲＡＭを
構成することができ、高密度ＳＲＡＭが可能である。
又、該実施形態では、１つの基本セルでＤ型フリップフ
ロップを合計６個構成することもできる。又、このよう
なＤ型フリップフロップのクロック信号には、出力イン
バータ要素の一部をクロックドライバとして用いると良
い。

【００２８】なお、本発明のペアパスゲート回路につい
ては、これを構成する第１単位パスゲート及び第２単位
パスゲート又出力Ｑを得るためのインバータとについ
て、第１単位パスゲート及び第２単位パスゲートの対で
なるペアパスゲート要素の構成と、信号Ｑを得るための
インバータの構成とに分けて考えるようにしてもよい。
即ち、ペアパスゲート回路が有する該インバータを、そ
れぞれのペアパスゲート回路毎に固定的に結び付けて用
意しなくてもよい。このようにすれば、１つのインバー
タを信号Ｑを得るためのインバータとして、隣接する複
数のペアパスゲート回路間で共用することもでき、この
場合不要となったインバータを他の目的に流用すること
もできる。あるいは、実現するユーザ論理回路の論理に
よっては、第１単位パスゲート及び第２単位パスゲート
の対でなるペアパスゲート要素を必ずしもインバータと
共に用いてペアパスゲート回路として構成せずに用い、
即ち単なるペアパスゲート要素のみで用いることも可能
であり、この場合にも不要となったインバータを他の目
的に流用することができ、集積度向上等の面で好まし
い。

【００２９】なお、前述の多入力ＣＭＯＳ論理回路を構
成するために、ゲートを共有するＮチャネルＭＯＳトラ
ンジスタ及びＰチャネルＭＯＳトランジスタの２組以上
が、それぞれ少なくとも一方のソース／ドレインを共有
していてもよい。又、該多入力ＣＭＯＳ論理回路のパタ
ーンで、インバータを構成できるようにしてもよい。

【００３０】なお、容量が大きくなる傾向のあるセル間
を接続する長い配線等、より大きな負荷を前記多入力Ｃ
ＭＯＳ論理回路の出力で駆動する必要がある場合が生じ
ることがある。このようなことを想定し、基本セルにお
いて、多入力ＣＭＯＳ論理回路よりも出力駆動能力が大
きなインバータとされる、出力インバータ要素を形成す
ることができるレイアウトパターンを備えるようにして
もよい。この出力インバータ要素は、前記多入力ＣＭＯ
Ｓ論理回路の各トランジスタより大きい、ゲートを共有
するＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯ
Ｓトランジスタを基本セルに少なくとも１つずつ備えて
用いる。このような出力インバータ要素によれば、容量
が大きな配線等をも十分に駆動することができ、又、フ
ァンアウトが大きい場合にも十分に駆動することがで
き、動作速度の維持ないし向上を図ることができる。

【００３１】なお、本発明の基本セルにおいて、ペアパ
スゲート要素やペアパスゲート回路に入力する信号を反
転するためのインバータとされる入力インバータ要素を
形成することができるレイアウトパターンを備えるよう
にしてもよい。ある信号を受ける複数の基本セルにおい
て、逆位相の関係にある２つの信号が必要な場合、信号
送信側からこれら２つの信号を別々に送ると、受信側ま
での外部配線要素を２系統占有してしまう。これに対し
て、ペアパスゲート要素やペアパスゲート回路に入力す
る信号を反転するためのインバータを容易に基本セル内
で構成できるようにしておけば、必要に応じて受信側の
基本セルで入力信号を反転することが容易にでき、これ
によって外部配線要素の使用を節約することができる。
このような入力インバータ要素は、ペアパスゲート回路
の２倍備えれば完全であるが半数程度で良い。不足した
ら隣接する基本セルの入力インバータ要素等を使う。
又、このような入力インバータ要素は、ゲートが独立し
た単体のＮチャネルＭＯＳトランジスタ及びＰチャネル
ＭＯＳトランジスタによる。なお、単体といっても、Ｎ
チャネルＭＯＳトランジスタ同志、あるいはＰチャネル
ＭＯＳトランジスタ同志で、一方のソース／ドレインを
共有するものであってもよい。このようなトランジスタ
は、例えばＳＲＡＭセルのワード選択ゲートにも用いる
ことができる。

【００３２】以下、本発明の作用についてより詳細に説
明する。

【００３３】ここで、１つ以上の入力の論理値に基づい
た論理演算を、パストランジスタを直列あるいは並列に
接続した論理回路を用いて行なって、ある論理値を出力
するまでの経路を論理演算系統と定義する。本発明にお
いては、このような論理演算系統を複数形成すると共
に、これら論理演算系統から得られる、複数の出力をそ
れぞれ個別に入力する多入力ＣＭＯＳ論理回路を備える
ようにしている。この多入力ＣＭＯＳ論理回路を本発明
は具体的に限定するものではないが、例えば、該多入力
ＣＭＯＳ論理回路は多入力のＮＡＮＤ論理回路やＮＯＲ
論理回路等を用いることができる。

【００３４】このように、本発明では、より前段側にパ
ストランジスタを主とした論理回路を備えると共に、こ
の出力を後段の多入力ＣＭＯＳ論理回路で受けるという
ものである。即ち、本発明では、パストランジスタ論理
回路とＣＭＯＳ論理回路との複合的な構成の特徴を有し
ている。

【００３５】このような構成によれば、パストランジス
タ論理回路でより有利に実現できる論理は前段側でパス
トランジスタを用いながら構成し、一方、多変数の多論
理積項演算という、パストランジスタ論理回路では苦手
な論理は後段の多入力ＣＭＯＳ論理回路で構成すること
ができる。又、後段（最終段）にはこのような多入力Ｃ
ＭＯＳ論理回路が備えられているため、本発明のパスト
ランジスタ論理回路より更に後段（多入力ＣＭＯＳ論理
回路よりも更に後段）に対する信号の立ち上がり速度や
立ち下がり速度が改善され、該信号の論理値判定閾値付
近となる時間が短縮されるため、本発明の多入力ＣＭＯ
Ｓ論理回路における貫通電流をより低減することができ
る。

【００３６】更に、本発明では、以下のような単位パス
ゲートの作用も有する。

【００３７】即ち、本発明は、パストランジスタ論理回
路の上述のようなパストランジスタとして、単位パスゲ
ートを用いている。

【００３８】この単位パスゲートは、ＮチャネルＭＯＳ
トランジスタ、及び該ＮチャネルＭＯＳトランジスタよ
りも小さなＰチャネルＭＯＳトランジスタがソース／ド
レインで並列接続されている。又、該単位パスゲートで
は、同一信号で正論理又は負論理となる２つの入力信号
Ｐ及びＱ（＝Ｐバー）が、それぞれ、これらＮチャネル
ＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタ
のゲートに入力されて、これらＮチャネルＭＯＳトラン
ジスタ及びＰチャネルＭＯＳトランジスタが同時にオン
オフするようにされている。

【００３９】このような単位パスゲートでは、Ｈレベル
を伝達する場合も、Ｌレベルを伝達する場合も、基本的
にはＮチャネルＭＯＳトランジスタがドライブする。従
って、まず、このような単位パスゲートでは、Ｌレベル
を伝達する際には、該ＬレベルをグランドＧＮＤ（Ｖｓ
ｓ）まで十分下げることができる。一方、Ｈレベルを伝
達する場合にも、ＰチャネルＭＯＳトランジスタが作動
するため、該Ｈレベルが電源ＶＤＤの電圧まで十分上昇
される。

【００４０】なお、本発明で用いられる単位パスゲート
においては、用いられるＮチャネルＭＯＳトランジスタ
の大きさに比べＰチャネルＭＯＳトランジスタの大きさ
が小さくされていることが特徴である。例えば、このよ
うな単位パスゲートに用いられるＰチャネルＭＯＳトラ
ンジスタのトランジスタサイズは、共に用いられるＮチ
ャネルＭＯＳトランジスタの（１／２）〜（１／１０）
程度である。

【００４１】通常、このような単位パスゲートの出力
は、隣接して設けられている次段のパストランジスタや
単位パスゲートあるいはＣＭＯＳ論理回路に接続され
る。又、単位パスゲートに用いられるＰチャネルＭＯＳ
トランジスタは、共に用いられるＮチャネルＭＯＳトラ
ンジスタの動作を若干補うことが主な目的である。従っ
て、単位パスゲートに用いられるＰチャネルＭＯＳトラ
ンジスタのトランジスタサイズがこのように小さくされ
ていても、前述のようなＨレベルの上昇の作用や、Ｌレ
ベルの下降の作用を十分得ることができる。

【００４２】更に、本発明では、以下のようなペアパス
ゲート回路の作用も有する。

【００４３】従来のパストランジスタ論理回路におい
て、パストランジスタは、図５に示されるような形態で
利用されることが比較的多い。本発明では、このような
点に着目している。

【００４４】この図５において、ＮチャネルＭＯＳトラ
ンジスタＭ１及びＭ２の、２つのパストランジスタが示
される。これらのパストランジスタには、それぞれ異な
る入力信号ＡあるいはＢが入力され、一方、共通の出力
信号Ｕを出力する。又、同一信号で正論理又は負論理と
なる２つの入力信号Ｐ及びＱ（＝Ｐバー）が、それぞ
れ、これらパストランジスタ１つずつのゲートに入力さ
れている。ここで、この図５の１点鎖線内にあるこのよ
うな回路を、以降、ペアパスゲート回路ＴＵＡと称す
る。

【００４５】このような図５のペアパスゲート回路ＴＵ
Ａと同等の論理機能を有するよう、前述の単位パスゲー
トを用いて構成すると、図６の１点鎖線内に示されるよ
うな回路（以降、ペアパスゲート回路ＴＵと称する）と
なる。ここで、この図６のＮチャネルＭＯＳトランジス
タＭ１及びＰチャネルＭＯＳトランジスタＭ３の単位パ
スゲートは、図５のＮチャネルＭＯＳトランジスタＭ１
に相当する。図６のＮチャネルＭＯＳトランジスタＭ２
及びＰチャネルＭＯＳトランジスタＭ４の単位パスゲー
トは、図５のＮチャネルＭＯＳトランジスタＭ２に相当
する。

【００４６】本発明で用いる単位パスゲートに用いるＮ
チャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトラ
ンジスタのオンオフを同時に行うためには、同一信号で
正論理又は負論理となる一対の信号を要する。ここで、
相互に相補的に動作する、このような単位パスゲートを
一対有する、利用頻度の高い図５に示されるようなペア
パスゲート回路ＴＵＡに着目し、このようなものに対し
て本発明のペアパスゲート回路ＴＵを用いれば、このよ
うな相補的な動作に必要な、同一信号で正論理又は負論
理となる２つの信号等に関して、回路構成を有機的に成
すことができる。即ち、元々必要となっていた、同一信
号で正論理又は負論理となる一対の信号を一つのインバ
ータを用いて入力信号Ｐから効果的に生成することがで
きるだけでなく、回路構成を有機的に成すことができ
る。

【００４７】従って、本発明によれば、まず単位パスゲ
ートを用いることで、プルアップ回路を利用せずともＨ
レベルを改善し、あるいは、プルダウン回路を利用せず
ともＬレベルを改善することができる。又、このように
出力側のＨレベルやＬレベルを改善しながらも、プルア
ップ回路やプルダウン回路が用いられていないため、前
段の出力回路の負荷を軽減することができる。従って、
本発明によれば、パストランジスタ論理回路全体の小型
化や、同一出力駆動能力での動作速度の向上を図ること
ができる。

【００４８】又、本発明のペアパスゲート回路ＴＵは、
利用頻度が高いだけでなく、このように集積回路パター
ン化という点でも有利である。即ち、比較的単純な集積
回路パターンで構成することができる。

【００４９】以上説明したとおり、本発明によれば、備
えられているトランジスタやスイッチ素子などの諸素子
の使用効率を向上させて、より規模が大きなユーザ論理
回路を定義できるようにすると共に、パストランジスタ
のみで構成される論理回路の論理演算系統のトランジス
タ段数をより抑えることで、動作速度を向上させると共
に、容量が大きな配線をドライブする場合や、ファンア
ウトが大きい場合にも動作速度を維持ないし向上しなが
ら消費電力を抑えるようにすることができ、低電源電圧
においても正常動作し、更に、比較的複雑な論理も実現
可能とし、特に従来のパストランジスタのみで構成され
る論理回路では苦手な論理も、より容易に実現可能とす
ることができるパストランジスタ論理回路を提供するこ
とを目的とする。

【００５０】なお、本発明においては、原理的には、単
位パスゲートはパスゲート（トランスファゲート）と類
似している。しかしながら、本発明はあくまでＮチャネ
ルＭＯＳトランジスタで構成するパストランジスタ論理
回路を前提としている。従って、単位パスゲートに用い
るＰチャネルＭＯＳトランジスタは、出力のＨレベルの
上昇を補うことが目的であり、本発明においては該Ｐチ
ャネルＭＯＳトランジスタの大きさが小さくされている
ことが特徴となっている。

【００５１】

【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。

【００５２】図７は、本発明が適用される基本セルのゲ
ートアレイ集積回路の実施形態例のブロック図である。

【００５３】本実施形態の基本セルでは、ペアパスゲー
ト回路等の構成を自由に設定できる。この図７では、ペ
アパスゲート回路等の全ての要素を用いた場合の構成例
が示される。

【００５４】なお、本発明におけるペアパスゲート回路
は、本実施形態の各図中では基本ＰＴＬと称している。
本発明の多入力ＣＭＯＳ論理回路は、本実施形態ではＣ
ＭＯＳ要素と称している。又、ペアパスゲート要素は、
ＰＴＬ要素と称している。

【００５５】隣接する複数の基本セルを利用すれば、よ
り大きな多変数の多積項演算を実現するユーザ論理回路
を定義することができる。しかしながら、ゲートアレイ
集積回路が対象とするユーザ論理回路はこのような論理
回路ばかりではない。概して、４〜５変数の関数が多
く、又ＳＲＡＭや順序回路も高密度で集積できる必要が
ある。このようなことを考え、本実施形態の１つの基本
セルで実現することができる最大のパストランジスタ論
理回路の構成例は、この図７に示すとおりである。この
基本セルでは、合計６個のペアパスゲート回路ＴＵ１〜
ＴＵ６と、合計２個のＣＭＯＳ要素ＣＭ１及びＣＭ２を
中心として構成されている。

【００５６】図８は、本実施形態に用いられる基本セル
の集積回路レイアウト図である。

【００５７】この図８においては、図７に示した基本セ
ルの集積回路レイアウトが示されている。この基本セル
の集積回路レイアウトは、合計６個の「ＰＴＬ要素その
他領域」と、合計３個の「ゲートインバータ要素その他
領域」と、合計２個の「ＣＭＯＳ要素その他領域」と、
合計１個の「出力インバータ要素その他領域」とによっ
て構成されている。又、本実施形態の基本セル全体で
は、多用途の合計６個のＮチャネルＭＯＳトランジスタ
を含んでいる。又、これらそれぞれの領域は、Ｐチャネ
ルＭＯＳトランジスタが作り込まれる領域と、Ｎチャネ
ルＭＯＳトランジスタが造り込まれる領域とを有してい
る。

【００５８】なお、本発明のペアパスゲート回路を形成
することができるレイアウトパターンは、本実施形態で
はＰＴＬ要素その他領域及びゲートインバータ要素その
他領域にある。本発明の多入力ＣＭＯＳ論理回路を形成
することができるレイアウトパターンは、本実施形態で
はＣＭＯＳ要素その他領域にある。多入力ＣＭＯＳ論理
回路よりも出力駆動能力が大きなインバータとされる出
力インバータ要素を形成することができるレイアウトパ
ターンは、本実施形態では出力インバータ要素その他領
域にある。ペアパスゲート回路に入力する信号を反転す
るためのインバータとされる入力インバータ要素を形成
することができるレイアウトパターンは、本実施形態で
はＰＴＬ要素その他領域及びゲートインバータ要素その
他領域にある。又、ペアパスゲート要素を形成すること
ができるレイアウトパターンは、本実施形態ではＰＴＬ
要素その他領域にある。

【００５９】まず、ＰＴＬ要素その他領域は、Ｎチャネ
ルＭＯＳトランジスタ１つ及びＰチャネルＭＯＳトラン
ジスタ１つがソース／ドレインで並列接続されて構成さ
れる単位パスゲートが２つ構成される。この２つのペア
パスゲートの対で、ペアパスゲート要素が構成される。
又、これら２つの単位パスゲートと、ゲートインバータ
要素その他領域で構成される１つのインバータとによっ
て、本発明のペアパスゲート回路が構成される。従っ
て、本実施形態の１つの基本セルでは、合計６個のペア
パスゲート回路を構成することができる。

【００６０】なお、ゲートインバータ要素その他領域で
構成することができるインバータは、このようにペアパ
スゲート回路に用いるインバータだけでなく、その他の
目的に用いるインバータをも構成することができる。例
えば、ペアパスゲート回路に入力する信号を反転するた
めのインバータとされる入力インバータ要素を構成する
こともできる。又、このゲートインバータ要素その他領
域で構成されるインバータは、後述するように、Ｄ型フ
リップフロップを構成するために用いるインバータや、
ＳＲＡＭセルを構成するために用いるワード選択のゲー
トとして用いることも可能となっている。該ゲートイン
バータ要素その他領域では、合計１２個のインバータを
構成することができる。

【００６１】次に、ＣＭＯＳ要素その他領域では、ＣＭ
ＯＳの３入力ＮＡＮＤ論理ゲートや、ＣＭＯＳの３入力
ＮＯＲ論理ゲートのＣＭＯＳ要素を１つ構成することが
できる。従って、本実施形態の１つの基本セルでは、合
計２個のこのようなＣＭＯＳ要素を構成することができ
るようになっている。

【００６２】又、出力インバータ要素その他領域では、
上記のＣＭＯＳ要素その他領域で構成されるＣＭＯＳ要
素よりも出力駆動能力が大きなインバータとされる出力
インバータ要素を形成することができる。この出力イン
バータ要素は、セル間を接続するための長い配線、即ち
容量が大きくなる傾向のある配線に対して信号を出力す
るために、出力駆動能力が増大されている。該出力イン
バータ要素その他領域では、１つの出力インバータ要素
を形成することができる。従って、本実施形態の基本セ
ル全体では合計１個の出力インバータ要素が形成するこ
とができる。

【００６３】なお、図８及びこれ以降の各レイアウト図
において、格子状の黒点は、いずれも、グリッドと呼ば
れるもので、コンタクトの位置を示し、配線の目安とも
なっている。又、本実施形態のゲートアレイ集積回路で
は、図８に示されるような基本セルが、上下左右に隣接
するもの同志で、鏡像反転したレイアウトパターンとな
っている。又、このようなものが配設されることでゲー
トアレイのコア部が構成されている。

【００６４】次に、図９は、本実施形態で用いられてい
るペアパスゲート回路の回路図である。

【００６５】この図９に示されるペアパスゲート回路
は、図６に示した前述の本発明のペアパスゲート回路に
相当するものである。又、このペアパスゲート回路は、
パストランジスタとして用いる２つのＮチャネルＭＯＳ
トランジスタＮ１及びＮ２と、該ＮチャネルＭＯＳトラ
ンジスタＮ１及びＮ２より小さな、パストランジスタと
して用いる２つのＰチャネルＭＯＳトランジスタＰ１及
びＰ２と、ＰチャネルＭＯＳトランジスタＰ３及びＮチ
ャネルＭＯＳトランジスタＮ３で構成されるインバータ
とによって構成されている。

【００６６】まず、ＮチャネルＭＯＳトランジスタＮ１
及びＰチャネルＭＯＳトランジスタＰ１のソース／ドレ
インが並列接続されて、第１単位パスゲートが構成され
ている。又、ＰチャネルＭＯＳトランジスタＰ２及びＮ
チャネルＭＯＳトランジスタＮ２のソース／ドレインが
並列接続されて、第２単位パスゲートが構成されてい
る。

【００６７】第１単位パスゲートのソース／ドレインの
一方には、入力信号ａが入力されている。第２単位パス
ゲートのソース／ドレインの一方には、入力信号ｂが入
力されている。第１単位パスゲートの他方のソース／ド
レイン、及び第２単位パスゲートの他方のソース／ドレ
インが相互に接続されて、出力信号ｕを出力するように
なっている。第１単位パスゲートのＮチャネルＭＯＳト
ランジスタＮ１のゲート、及び第２単位パスゲートのＰ
チャネルＭＯＳトランジスタＰ２のゲートには、入力信
号ｃが入力されている。第１単位パスゲートのＰチャネ
ルＭＯＳトランジスタＰ１、第２単位パスゲートのＮチ
ャネルＭＯＳトランジスタＮ２のゲートには、Ｐチャネ
ルＭＯＳトランジスタＰ３及びＮチャネルＭＯＳトラン
ジスタＮ３で構成されるインバータを経て、入力信号ｃ
が入力されている。

【００６８】又、第１単位パスゲート及び第２単位パス
ゲートにおいてこのように接続されることで、本発明の
ペアパスゲート回路に相当するペアパスゲート回路が構
成されている。

【００６９】ここで、ＰチャネルＭＯＳトランジスタＰ
３及びＮチャネルＭＯＳトランジスタＮ３は、近くに配
置したトランジスタのゲートに信号を出力するものであ
る。従って小型化を図ることができ、トランジスタサイ
ズはＮチャネルＭＯＳトランジスタＮ１、Ｎ２より小さ
い。

【００７０】このようなペアパスゲート回路では、入力
信号ｃに対して第１単位パスゲート及び第２単位パスゲ
ートが相補的にオン／オフする。又、このようなペアパ
スゲート回路では、入力信号ａ、ｂ及びｃに対して、下
記のような論理演算がなされ、出力信号ｕが得られる。

【００７１】 ｕ＝ａ・ｃ＋ｂ・（ｃバー） …（１）

【００７２】ここで論理演算式において、“・”は論理
積（ＡＮＤ演算）を示し、“＋”は論理和（ＯＲ論理演
算）を示し、“バー”は否定（ＮＯＴ演算）を示すもの
とする。

【００７３】図１０は、本実施形態で用いられるペアパ
スゲート回路のレイアウトパターン図である。

【００７４】この図１０に示されるごとく、本実施形態
のペアパスゲート回路は、ＰＴＬ要素その他領域で形成
される単位パスゲート要素とともに、ゲートインバータ
要素その他領域で形成される１つのインバータによって
構成される。ＰＴＬ要素その他領域では、図９に示され
るＰチャネルＭＯＳトランジスタＰ１及びＰ２と、Ｎチ
ャネルＭＯＳトランジスタＮ１及びＮ２とが形成され
る。又、ゲートインバータ要素その他領域では、図９に
示されるＰチャネルＭＯＳトランジスタＰ３及びＮチャ
ネルＭＯＳトランジスタＮ３が形成される。なお、図１
０においては図示されるように、ソース／ドレインのチ
ャネルを形成する拡散領域が、ＮチャネルＭＯＳトラン
ジスタＮ１及びＮ２の間で共有されている。又、同様に
ソース／ドレインのチャネルを形成する拡散領域が、Ｐ
チャネルＭＯＳトランジスタＰ１及びＰ２の間で共有さ
れている。従って、集積回路レイアウトを有効に活用で
きる。

【００７５】ここで図１１に示されるように、１つのＮ
チャネルＭＯＳトランジスタＮ１によるパストランジス
タを考える。このようなパストランジスタにおいて、Ｎ
チャネルＭＯＳトランジスタＮ１のゲートに電源ＶＤＤ
が印加されると、ソースとドレイン間はオン状態とな
る。しかしながら、該ＮチャネルＭＯＳトランジスタＮ
１のソースとドレイン間には、該ＮチャネルＭＯＳトラ
ンジスタＮ１のスレッショルド電圧Ｖｔｎ程度の電圧降
下が生じてしまう。

【００７６】ここで、本実施形態の単位パスゲートで
は、図１２に示されるように、ＮチャネルＭＯＳトラン
ジスタＮ１に対してＰチャネルＭＯＳトランジスタＰ１
が並列接続されている。又、ＮチャネルＭＯＳトランジ
スタＮ１がゲートに電源ＶＤＤが印加されてオン状態に
あるとき、ＰチャネルＭＯＳトランジスタＰ１のゲート
にはグランドＧＮＤが印加されて同時にオン状態とされ
る。このように同時にオン状態となる並列接続されたＰ
チャネルＭＯＳトランジスタＰ１によって、Ｎチャネル
ＭＯＳトランジスタＮ１のソースとドレイン間の電圧降
下が補われる。これによって、この図１２の左方から入
力された電源ＶＤＤの電圧の信号は、ほぼ電源ＶＤＤの
電圧のままで右方へと出力することができるようになっ
ている。

【００７７】なお、この図１２に示される単位パスゲー
トにおいて、左方からグランドＧＮＤの電圧が入力され
る場合、ＮチャネルＭＯＳトランジスタＮ１が右方から
出力する電圧をほぼグランドＧＮＤの電圧まで引き下げ
るように作用する。

【００７８】なお、図９に示したＰチャネルＭＯＳトラ
ンジスタＰ１、Ｐ２及びＮチャネルＭＯＳトランジスタ
Ｎ１、Ｎ２で構成される第１及び第２単位パスゲートに
ついても、この図１２に示される単位パスゲートと同様
に動作する。

【００７９】なお、図９に示される第１単位パスゲート
に用いられるＰチャネルＭＯＳトランジスタＰ１及び第
２単位パスゲートに用いられるＰチャネルＭＯＳトラン
ジスタＰ２は、Ｈレベルの電圧降下を補い該電圧レベル
を上昇するためのトランジスタであり、高速動作にはあ
まり寄与していない。このため、該ＰチャネルＭＯＳト
ランジスタＰ１及びＰ２のトランジスタサイズ（トラン
ジスタゲート幅）は、ＮチャネルＭＯＳトランジスタＮ
１やＮチャネルＭＯＳトランジスタＮ２より小さくても
よく、例えば（１／２）〜（１／１０）程度であっても
よい。このようにＰチャネルＭＯＳトランジスタＰ１及
びＰ２を小さくすることで、集積度の向上を図ることが
できる。

【００８０】このように本実施形態のペアパスゲート回
路では、単位パスゲートにおいてＮチャネルＭＯＳトラ
ンジスタに対してＰチャネルＭＯＳトランジスタを並列
接続することで、出力信号ｕのＨレベルを電源ＶＤＤの
電圧まで引き上げている。このようにＨレベルを引き上
げる理由は、主として、貫通電流の防止と、ノイズ耐性
の向上にある。

【００８１】まず貫通電流の防止について説明する。パ
ストランジスタを多段に接続すると、トランジスタの抵
抗成分や拡散容量等によって、信号の立ち上がりや立ち
下がりが鈍ってしまい、遅延時間が延長されてしまう。
実用的にはパストランジスタの段数は３段までが限界で
あり、これ以上の段数が必要とされる場合、何等かのバ
ッファが必要となる。例えば図１３では、このような多
段のパストランジスタに対して用いられるバッファがＰ
チャネルＭＯＳトランジスタＰ４及びＮチャネルＭＯＳ
トランジスタＮ４によって構成されている。ここで、こ
のバッファとして用いられるインバータの入力電圧が、
図１３に図示されるように（ＶＤＤ−Ｖｔｎ）程度まで
しか上昇しない場合、ＰチャネルＭＯＳトランジスタＰ
４が弱いオン状態となってしまい、ＮチャネルＭＯＳト
ランジスタＮ４を通じて電源ＶＤＤからグランドＧＮＤ
へと貫通電流が流れてしまう。このような貫通電流を防
止するためには、Ｈレベルの上昇を図り、ＰチャネルＭ
ＯＳトランジスタＰ４を完全にオフ状態とする必要があ
る。

【００８２】次に、ノイズ耐性の向上について説明す
る。例えば図１３のインバータでは、ＮチャネルＭＯＳ
トランジスタＮ１のスレッショルド電圧ＶｔｎだけＨレ
ベルが低下してしまうため、論理閾値電圧と入力電圧と
のマージンが小さくなっしまい、外来ノイズに対するマ
ージンがそれだけ小さくなってしまう。ここで、仮にイ
ンバータの論理閾値を（ＶＤＤ／２）とすると、Ｈレベ
ルの低下がなく電源ＶＤＤの電圧が入力される場合と、
Ｈレベルがスレッショルド電圧Ｖｔｎだけ低下してしま
って（ＶＤＤ−Ｖｔｎ）が入力される場合との、ノイズ
マージンは次式の通りとなる。

【００８３】 ＶＤＤの場合： ＶＤＤ−ＶＤＤ／２＝ＶＤＤ／２ …（２） （ＶＤＤ−Ｖｔｎ）の場合：（ＶＤＤ−Ｖｔｎ）−ＶＤＤ／２ ＝ＶＤＤ／２−Ｖｔｎ …（３）

【００８４】上記（２）式及び（３）式から明らかなご
とく、Ｈレベルがスレッショルド電圧Ｖｔｎだけ低下し
てしまうと、該電圧Ｖｔｎだけノイズマージンが低下し
てしまう。このため、本実施形態ではＨレベルの上昇を
行うようにしている。

【００８５】ここで、パストランジスタ論理回路におけ
るパストランジスタを通過する信号のＨレベルの低下や
Ｌレベルの上昇による、貫通電流の増加やノイズ耐性の
低下という問題に対する対策について、従来の３つの技
術、即ちダブルパストランジスタ方式、カスコード接続
したＰチャネルＭＯＳトランジスタによるラッチ方式、
及びインバータからフィードバックしたＰチャネルＭＯ
Ｓトランジスタによるプルアップ方式について考える。

【００８６】まず図１４にその一例が示されるダブルパ
ストランジスタ方式では、正論理出力と負論理出力との
相補的な１対の出力に対して、１対のＮチャネルＭＯＳ
トランジスタ及びＰチャネルＭＯＳトランジスタが常に
オン状態となる構成となっている。例えば図１４では、
信号ａが電源ＶＤＤとなり、従って信号（ａバー）はグ
ランドＧＮＤとなり、信号ｂがＧＮＤとなり、従って
（ｂバー）は電源ＶＤＤとなり、信号ｃがグランドＧＮ
Ｄとなり、従って信号（ｃバー）は電源ＶＤＤの場合、
ＮチャネルＭＯＳトランジスタＮ２とＰチャネルＭＯＳ
トランジスタＰ１とが共にオン状態となるとともに、Ｎ
チャネルＭＯＳトランジスタＮ４とＰチャネルＭＯＳト
ランジスタＰ３とが共にオン状態となり、出力信号（ａ
・ｃ＋ｂ・（ｃバー））はグランドＧＮＤとなり、出力
信号（（ａ・ｃ＋ｂ・（ｃバー））バー）は電源ＶＤＤ
となる。

【００８７】ここで、このダブルパストランジスタ方式
では、正論理及び負論理の相補的な信号を用いているた
め、トランジスタ数が多くなり、配線数が多くなり、従
ってチップ面積が増大してしまうという問題がある。
又、消費電力も大きくなる傾向がある。なお、多段のパ
ストランジスタ論理回路を構成すると誤動作を招く虞が
あるため、通常は出力バッファを要する。

【００８８】次に、カスコード接続したＰチャネルＭＯ
Ｓトランジスタトランジスタによるラッチ方式では、例
えば図１５に示すように、正論理出力と負論理出力との
相補的な出力に対して、一方のＬレベル出力が他方のＰ
チャネルＭＯＳトランジスタトランジスタをオン状態に
し、これによって該ＰチャネルＭＯＳトランジスタが出
力するＨレベルが電源ＶＤＤまでプルアップされる。例
えば、信号ａが電源ＶＤＤとなり、従って信号（ａバ
ー）はグランドＧＮＤとなり、信号ｂがグランドＧＮＤ
となり、従って（ｂバー）は電源ＶＤＤとなり、信号ｃ
がグランドＧＮＤとなり、従って信号（ｃバー）は電源
ＶＤＤとなる場合、ＮチャネルＭＯＳトランジスタＮ２
とＮチャネルＭＯＳトランジスタＮ３とが共にオン状態
となり、出力信号（ａ・ｃ＋ｂ・（ｃバー））はグラン
ドＧＮＤとなってＰチャネルＭＯＳトランジスタＰ１を
オン状態とし、一方、出力信号（（ａ・ｃ＋ｂ・（ｃバ
ー））バー）は電源ＶＤＤになってＰチャネルＭＯＳト
ランジスタＰ２をオフ状態にする。

【００８９】このような、カスコード接続したＰチャネ
ルＭＯＳトランジスタによるラッチ方式では、正論理と
負論理との相補的な信号を要するので、トランジスタ数
が多くなって配線数も多くなり、チップ面積が増大して
しまうという問題がある。又、出力信号がＬレベルにな
る場合、それまでオン状態になっていたＰチャネルＭＯ
Ｓトランジスタのトランジスタをオーバドライブしなけ
ればならないので、高速動作時の消費電力がやや大きく
なってしまうという問題もある。又、この方式では、多
段のパストランジスタ論理回路を構成すると誤動作を招
く虞があるため、通常は出力バッファを要する。

【００９０】なお、このようなカスコード接続したＰチ
ャネルＭＯＳトランジスタによるラッチ方式において、
図１５に示したＰチャネルＭＯＳトランジスタＰ１及び
Ｐ２に代えて、図１６に示すように小さなインバータを
カスコード接続しても同様の問題がある。この図１６で
は、図１５のＰチャネルＭＯＳトランジスタＰ１及びＰ
２に代えて、ＰチャネルＭＯＳトランジスタＰ３及びＮ
チャネルＭＯＳトランジスタＮ５による小さなインバー
タと、ＰチャネルＭＯＳトランジスタＰ４及びＮチャネ
ルＭＯＳトランジスタＮ６による小さなインバータとを
用いている。このように小さなインバータを用いるよう
にしたとしても、Ｌレベルになる出力側はそれまでオン
状態になっていたインバータのＰチャネルＭＯＳトラン
ジスタをオーバードライブし、Ｈレベルになる出力側は
それまでオン状態になっていたインバータのＮチャネル
ＭＯＳトランジスタをオーバドライブしなければならな
い。

【００９１】次に、インバータからフィードバックした
ＰチャネルＭＯＳトランジスタによるプルアップ方式に
ついて考えると、この方式では基本的に片極構成であ
る。例えば図１７のようなものでは、ＮチャネルＭＯＳ
トランジスタＮ１及びＮ２のいずれか一方がオン状態と
なって、信号ａあるいは信号ｂからＨ状態が出力される
と、インバータのＮチャネルＭＯＳトランジスタＮ３が
オン状態となり、これによってプルアップ用のＰチャネ
ルＭＯＳトランジスタＰ２がオン状態となり、出力信号
（ａ・ｃ＋ｂ・（ｃバー））が電源ＶＤＤとなる。

【００９２】このプルアップ方式では、相補的な信号を
用いず、即ち、片極の構成となっているため、トランジ
スタ数が少なくなり、配線数も少なく、従ってチップ面
積は小さくなる。しかしながら、多段のパストランジス
タ論理回路を構成すると誤動作を招く虞があるため、通
常は出力バッファを要する。又、上述のラッチ方式のカ
スコードとは異なり、出力信号がＨ状態からＬ状態に変
化する場合は、それまでオン状態になっていたプルアッ
プ用のＰチャネルＭＯＳトランジスタＰ２を自力でオー
バドライブしなければならない。ファンアウト数が大き
い場合には、並列接続されたプルアップ用のＰチャネル
ＭＯＳトランジスタをすべてオーバドライブしなければ
ならないので、遅延時間が極端に延長されてしまった
り、甚だしくはドライブすることができなくなってしま
う。

【００９３】このようなプルアップ方式において、例え
ば図１８に示すように前段の出力バッファのＮチャネル
ＭＯＳトランジスタＮｏｕｔがオン状態となる場合、負
荷となり得るプルアップ用のＰチャネルＭＯＳトランジ
スタ（Ｐ１２、Ｐ２２、…、Ｐｎ２）をオーバドライブ
するためには、該ＮチャネルＭＯＳトランジスタＮｏｕ
ｔのトランジスタサイズをかなり大きくしなければなら
ない。

【００９４】又、このプルアップ方式では、前述のダブ
ルパストランジスタ方式やラッチ方式には無い別の問題
がある。即ち、電源ＶＤＤが低電圧の場合に、動作しな
くなってしまうという問題がある。例えば図１９におい
て、ＮチャネルＭＯＳトランジスタＮ１及びＮ２のいず
れか一方がオン状態となって信号ａあるいは信号ｂから
Ｈ状態が入力されると、ＮチャネルＭＯＳトランジスタ
Ｎ１あるいはＮ２から出力されるＨ状態の電圧は（ＶＤ
Ｄ−Ｖｔｎ）以下となる。ここで電源ＶＤＤが低電圧、
例えば０．８ボルトの場合で、ＰチャネルＭＯＳトラン
ジスタＰ１とＮチャネルＭＯＳトランジスタＮ３とで構
成されるインバータの論理閾値電圧がＶＤＤ／２（＝
０．４Ｖ）の場合、出力電圧（ＶＤＤ−Ｖｔｎ）が０．
４Ｖに満たないとＮチャネルＭＯＳトランジスタＮ３が
オン状態とはならず、インバータの出力は常にＨ状態と
なってしまい、プルアップ用のＰチャネルＭＯＳトラン
ジスタＰ２は常にオフ状態となってしまう。

【００９５】これらの問題は、プルアップ回路のインバ
ータを出力インバータで兼ねた、図２０に示す回路でも
同様である。この回路では、プルアップ回路のインバー
タ、即ち図１９におけるＰチャネルＭＯＳトランジスタ
Ｐ１及びＮチャネルＭＯＳトランジスタＮ３とによるイ
ンバータを削除することができるとともに、これに伴う
ゲート負荷容量を低減できるという効果を得ることはで
きる。

【００９６】以上説明した従来のダブルパストランジス
タ方式、カスコード接続したＰチャネルＭＯＳトランジ
スタによるラッチ方式、及びインバータからフィードバ
ックしたＰチャネルＭＯＳトランジスタによるプルアッ
プ方式に対して、本発明によるペアパスゲート回路で
は、片極であって、相補的な１対の信号を用いないもの
の、出力されるＨレベルは電源ＶＤＤの電圧まで上昇す
ることができるため、貫通電流が少なく、又ノイズマー
ジンを大きくすることができる。又、このペアパスゲー
ト回路では、オーバドライブの必要がないため、ファン
アウトを大きくすることができ、消費電力も小さく、低
い電源電圧でも動作する高密度な回路を提供することが
できる。

【００９７】ここで、図２１に示されるような、本実施
形態の基本セルで構成するユーザ論理回路について考え
る。この図２１において、単位パスゲートＤ１〜Ｄ４
は、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯ
Ｓトランジスタで構成される単位パスゲートである。
又、単位パスゲートＤ１及びＤ２に対して１つのインバ
ータを備えて１つのペアパスゲート回路を構成し、単位
パスゲートＤ３及びＤ４に対して１つのインバータを備
えて１つのペアパスゲート回路を構成するところ、この
図２１ではこのようにペアパスゲート回路を構成するた
めのインバータＩが共用されている。即ち、この図２１
では、１つのインバータＩを隣接する２つのペアパスゲ
ート回路間で共用している。該インバータＩは、単位パ
スゲートＤ１〜Ｄ４で構成される２つのペアパスゲート
回路の間にレイアウトされている。このような図２１の
ようにインバータＩを共用することができる場合、未使
用のインバータを他の目的に流用することができる。従
って、このような共用をも考えれば、ペアパスゲート回
路が備えるインバータは必須であるというわけではない
ことになる。

【００９８】なお本実施形態のペアパスゲート回路にお
いて、前述の図１０のゲートインバータ要素その他領域
では、左半分のＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタとは未使用となっている。この
未使用のものは、図示されない左側のＰＴＬ要素その他
領域に関して、例えばインバータとして用いられてい
る。

【００９９】又この図１０において、ＰＴＬ要素その他
領域、及びゲートインバータ要素その他領域において未
使用の他の合計２個のＰチャネルＭＯＳトランジスタと
合計３個のＮチャネルＭＯＳトランジスタとは、後述す
る入力インバータ要素として用いられており、ペアパス
ゲート回路へ入力する信号の反転やＳＲＡＭセルに使用
されている。

【０１００】ここで、基本セルには、合計６個のＰＴＬ
要素と、合計３個のゲートインバータ要素とがあり、合
計６個のペアパスゲート回路を構成することができる。
ここで、基本セル１つに対してこのペアパスゲート回路
の個数は６個より少なくてもよいが、少なくとも２系統
のパストランジスタ論理回路２段を構成できることが望
ましい。逆にこのペアパスゲート回路の個数が多すぎる
と、ＣＭＯＳ要素との複合ができずに未使用となってし
まうので、６〜１０個程度が適当である。

【０１０１】図２２は、本実施形態のＣＭＯＳ要素の一
例の回路図である。

【０１０２】この図２２においては、本実施形態のＣＭ
ＯＳ要素の多入力ＣＭＯＳ論理回路の一例として、３入
力ＮＡＮＤ論理ゲートが示されている。又、この３入力
ＮＡＮＤ論理ゲートは、図２３に示されるようなレイア
ウトパターンで構成することができる。この図２３で
は、前述した図８にある前述したＣＭＯＳ要素その他領
域の１つを用いたレイアウトパターンが示されている。

【０１０３】又、図２４は、本実施形態で用いられてい
るＣＭＯＳ要素の一例の回路図である。

【０１０４】この図２４では、ＣＭＯＳ要素として、３
入力ＮＯＲ論理ゲートの回路図が示されている。又、こ
の３入力ＮＯＲ論理ゲートは、図２５に示されるような
レイアウトパターンで構成することができる。この図２
５は、前述した図８のＣＭＯＳ要素その他領域の１つに
対して構成したものである。

【０１０５】これら図２２〜図２５に示されるように、
本実施形態のＣＭＯＳ要素は、最大構成としては、３入
力ＮＡＮＤ論理ゲート、あるいは３入力ＮＯＲ論理ゲー
トを構成することができる。なお、当然ながら、このよ
うな３入力ＮＡＮＤ論理ゲートあるいは３入力ＮＯＲ論
理ゲートを構成することができれば、２入力ＮＡＮＤ論
理ゲート、２入力ＮＯＲ論理ゲート、あるいはインバー
タをも構成することができる。これらは、作り込もうと
するユーザ論理回路に応じて自由に構成すればよい。

【０１０６】なお、ここで、ＮＡＮＤ論理ゲートを用い
る場合と、ＮＯＲ論理ゲートを用いる場合とを比較す
る。

【０１０７】まず、ペアパスゲート回路で構成されるパ
ストランジスタ論理回路へ、ＮＡＮＤ論理ゲート又はＮ
ＯＲ論理ゲートからＨ状態の信号を入力する場合を考え
る。この場合、ＮチャネルＭＯＳトランジスタに比べて
出力駆動能力が約３倍低い、ＰチャネルＭＯＳトランジ
スタを直列接続する３入力ＮＯＲ論理ゲートの方が不利
となるため、ＮＡＮＤ論理ゲートの方が有利である。即
ち、図２６に示す動作の方が、図２７に示される動作よ
り有利となる。

【０１０８】一方、ペアパスゲート回路を用いたパスト
ランジスタ論理回路へ、ＮＡＮＤ論理ゲート又はＮＯＲ
論理ゲートからＬ状態の信号を入力する場合を考える。
この場合、ＮＡＮＤ論理ゲートを用いる場合は図２８の
とおりであり、３入力ＮＯＲ論理ゲートを用いる場合で
は図２９に示されるような動作となる。

【０１０９】図３０は、本実施形態で用いられる出力イ
ンバータ要素の回路図である。

【０１１０】ファンアウト数が増大したり、信号の伝達
距離が長くなってＣＭＯＳ要素からのドライブでは遅延
時間が問題になってしまう場合がある。このような場合
に、本実施形態では出力インバータ要素を用いるように
している。この出力インバータ要素は、ＣＭＯＳ要素の
出力を受け、これに基づいて信号を出力する、出力駆動
能力がＣＭＯＳ要素より大きくされたインバータであ
る。ＣＭＯＳ要素の構成や、Ｈ状態あるいはＬ状態の出
力信号にもよるが、この出力インバータ要素はＣＭＯＳ
要素に比べて約２〜６倍の出力駆動能力を持つインバー
タを２個備えている。これら２つのインバータを並列接
続すれば、約４〜１２倍の出力駆動能力を得られる。図
３０は、このように２つのインバータを並列接続したと
きのものである。

【０１１１】なお、更に大きな出力駆動能力が必要な場
合には、隣接する基本セルの出力インバータ要素を並列
接続して用いればよい。なお、このような出力インバー
タ要素その他領域において、出力駆動能力の大きな２入
力ＮＡＮＤ論理ゲートや、２入力ＮＯＲ論理ゲートを構
成することも考えられる。これら２入力ＮＡＮＤ論理ゲ
ートや２入力ＮＯＲ論理ゲートを、ＣＭＯＳ要素その他
領域で構成されるＣＭＯＳ要素の代わりに直接使ってよ
いことは言うまでもない。

【０１１２】この図３０に示される出力インバータ要素
は、図３１のレイアウトパターン図に示されるように構
成することができる。この図３１のレイアウトパターン
は、前述した図８の出力インバータ要素その他領域の１
つを用いてなされている。

【０１１３】図３２は、本実施形態で用いられる入力イ
ンバータ要素の利用形態を示す回路図である。

【０１１４】例えば基本セル間で信号を伝達する配線等
で、相補的な１対の両極の信号を引き回すと、配線領域
が大きくなってしまう。このため、片極の信号を用いる
ことが考えられるが、この場合には信号を受ける側で反
転信号を生成する必要がある。このような場合に入力イ
ンバータ要素を用いることができる。図３２では、２つ
の単位パスゲート及びインバータＧ２で構成されるペア
パスゲート回路に対して、入力インバータ要素として用
いられるインバータＧ１が利用されている。

【０１１５】なお、入力インバータ要素の出力を入力す
る回路は近くに配置されていることが多い。又、その対
象も一般に限られている。このことなどから、該入力イ
ンバータ要素は比較的小さくてもよい。

【０１１６】なお、本実施形態の基本セルでは、合計１
２個の全入力に入力インバータ要素を備えることができ
るようにされている。しかしながら、この入力インバー
タ要素は確率的には半数程度備えることができればよ
い。不足する場合には、隣接する基本セルのものを使え
ばよい。又、不足する場合、余っている他のゲートイン
バータ要素や、ＣＭＯＳ要素等で代用することもでき
る。又、このような入力インバータ要素がドライブすべ
き対象は、図３２のように限られているので、この入力
インバータ要素のトランジスタサイズは比較的小さくす
ることができる。

【０１１７】なお、入力インバータ要素を使用すると、
これによって信号遅延と消費電力の増加を生じてしま
う。従って、入力インバータ要素はできるだけ使用しな
い方が好ましい。例えば（ｂ・ｃ）の論理演算を行う際
に信号（ｂバー）しかない場合には、この信号（ｂバ
ー）を利用することができる回路を考えるようにし、例
えば図３３のように、この信号（ｂバー）を単位パスゲ
ートやペアパスゲート回路のゲート信号に使うように考
えることができる。入力インバータ要素を１個削減でき
る。

【０１１８】なお、図３４は、本実施形態のペアパスゲ
ート回路を用いて構成されたエクスクルーシブＯＲ論理
回路の回路図である。

【０１１９】この図３４に示されるごとく、本実施形態
においては１つのペアパスゲート回路に対して１つの入
力インバータ要素、即ちＰチャネルＭＯＳトランジスタ
Ｐ４及びＮチャネルＭＯＳトランジスタＮ４で構成され
るインバータによって、１つのエクスクルーシブＯＲ論
理回路が構成されている。なお、この図３４に示される
エクスクルーシブＯＲ論理回路は、図３５に示されるご
とく、本実施形態の基本セルのＰＴＬ要素その他領域及
びゲートインバータ要素その他領域において構成するこ
とができる。

【０１２０】ここで、ディジタル回路は、一般に組合せ
回路と順序回路に分けられる。パストランジスタ論理回
路は組合せ回路を実現する手段であり、フリップフロッ
プやレジスタ、又カウンタ等の順序回路を構成すること
は効果的ではない。しかしながら、ゲートアレイ集積回
路は汎用のディジタル回路を集積化する手段であり、様
々なユーザ論理回路を実現する必要があり、基本セルと
しては順序回路をも構成しやすいものでなければならな
い。順序回路の基本はフリップフロップであり、レジス
タやカウンタ等は複数のフリップフロップや組合せ回路
で構成することができる。

【０１２１】図３６は、本実施形態の基本セルにおいて
構成されるＤ型フリップフロップの回路図である。

【０１２２】又、このようなＤ型フリップフロップは、
図３７に示すごとく、基本セルのＰＴＬ要素その他領域
及びゲートインバータ要素その他領域において形成する
ことができている。

【０１２３】これら図３６及び図３７に示されるＤ型フ
リップフロップは、ＰＴＬ要素をデータ保持回路に、ゲ
ートインバータ要素をトランスファゲートに使用してい
る。又、入力インバータ要素のＰチャネルＭＯＳトラン
ジスタをＰＴＬ要素のＰチャネルＭＯＳトランジスタと
並列接続しているのは、出力駆動能力を向上させて、こ
れにより高速化を図るためである。なお、ＣＭＯＳ要素
その他領域でデータ保持回路を構成し、ＰＴＬ要素その
他領域でトランスファゲートを構成するようにしてもよ
い。あるいはＰＴＬ要素その他領域において、一方のＰ
ＴＬ要素と入力インバータ要素でデータ保持回路を構成
し、他方のＰＴＬ要素によってトランスファゲートを構
成するようにしてもよい。

【０１２４】なお、Ｄ型フリップフロップで用いる、ク
ロック信号ＣＫを反転させたクロック信号（ＣＫバー）
は、通常多数の順序回路で使用されるので、スキューが
問題となる。従って、このようなスキューを小さくする
ために、このクロック信号（ＣＫバー）は出力インバー
タ要素を使用して生成する。なお、本実施形態の１つの
基本セルでは、合計６個のＤ型フリップフロップを高密
度に集積することも可能である。

【０１２５】図３８は、本実施形態の基本セルで構成す
ることができるＳＲＡＭセルの回路図である。

【０１２６】ＬＳＩ（large scale integrated circui
t）の高集積化に伴い、ゲートアレイ集積回路中にメモ
リを集積することは常識となっている。従って、ゲート
アレイ集積回路においては、一般的なディジタル回路だ
けでなくＳＲＡＭをも容易に構成できるものでなければ
ならない。本実施形態のＰＴＬ要素は、ＳＲＡＭを高密
度に集積し、例えば図３９に示されるＳＲＡＭに必要な
下記の条件を満たしている。

【０１２７】（ＮチャネルＭＯＳトランジスタＮ１及
びＮ２のコンダクタンス）＞（ＮチャネルＭＯＳトラン
ジスタＮ３及びＮ４のコンダクタンス）：読み出し安定
性の条件。

【０１２８】（ＮチャネルＭＯＳトランジスタＮ３及
びＮ４のコンダクタンス）＞（ＰチャネルＭＯＳトラン
ジスタＰ１及びＰ２のコンダクタンス）：“０”の書き
込み安定性の条件。

【０１２９】ここで、ＮチャネルＭＯＳトランジスタＮ
１及びＮ２は、ＰＴＬ要素その他領域におけるＮチャネ
ルＭＯＳトランジスタを用いる。又、ＰチャネルＭＯＳ
トランジスタＰ１及びＰ２は、同じくＰＴＬ要素その他
領域におけるＰチャネルＭＯＳトランジスタを用いる。
ＮチャネルＭＯＳトランジスタＮ３及びＮ４は、ＰＴＬ
要素その他領域あるいはゲートインバータ要素その他領
域における入力インバータ要素を用いる。なお、本実施
形態の基本セルでは、６ビットのＳＲＡＭのセルを構成
することができる。

【０１３０】以下、本実施形態の基本セルが有するペア
パスゲート回路及びＣＭＯＳ要素で実現される回路例に
ついて説明する。

【０１３１】回路例について説明するに当たり、まず、
用いる各回路要素について説明すると、図４０に示され
る本実施形態で用いられるペアパスゲート回路は、その
内部は図４１の回路図に示す通りとなっている。このペ
アパスゲート回路は、入力する信号ａ、ｂ及びｃに対し
て、次式に示されるような演算を行ってｕを得る。

【０１３２】 ｕ＝ａ・ｃ＋ｂ・（ｃバー） …（４）

【０１３３】次に、以下の回路例の説明において、図４
２に示される２入力ＮＡＮＤ論理ゲートの内部回路は、
図４３に示す通りである。図４４に示されるような３入
力ＮＡＮＤ論理ゲートの内部回路は、図４５に示す通り
である。図４６に示されるような２入力ＮＯＲ論理ゲー
トの内部回路は、図４７に示す通りである。ここで、図
４３、図４５及び図４７に示されるような各論理ゲー
ト、又３入力ＮＯＲ論理ゲートについては、いずれも、
本実施形態の１つのＣＭＯＳ要素その他領域にて形成す
ることが可能となっている。又、以下の回路例は、特に
言及しない場合、１つの基本セルを用いて構成されてい
るものとする。

【０１３４】図４８は、１段のパストランジスタ論理回
路構成の論理演算系統を２系統有する、本実施形態の基
本セルによる第１回路例のパストランジスタ論理回路の
回路図である。

【０１３５】図４８において、まず、ペアパスゲート回
路ＴＵ１によって、第１の論理演算系統が構成されてい
る。この第１の論理演算系統は、入力信号ａ〜ｃに対し
て次式に示されるような論理演算を行い、出力信号Ｘを
得る。

【０１３６】 Ｘ＝ａ・ｃ＋ｂ・（ｃバー） …（５）

【０１３７】次に、第２の論理演算系統は、ペアパスゲ
ート回路ＴＵ２によって構成されている。該論理演算系
統は、入力信号ｄ〜ｆに対して次式のような論理演算を
行い、出力信号Ｙを得る。

【０１３８】 Ｙ＝ｄ・ｆ＋ｅ・（ｆバー） …（６）

【０１３９】次に、この図４８において、本発明が適用
された多入力ＣＭＯＳ論理回路は２入力ＮＡＮＤ論理ゲ
ートＧとなっている。該ＮＡＮＤ論理ゲートＧは、前述
した第１及び第２の論理演算系統が出力する出力信号Ｘ
及びＹを入力する。該ＮＡＮＤ論理ゲートＧは、これら
の信号Ｘ及びＹに対して、次式に示されるようなＮＡＮ
Ｄの論理演算を行い、出力信号Ｚを得る。

【０１４０】 Ｚ＝〔（Ｘ・Ｙ）バー〕＝〔（Ｘバー）＋（Ｙバー）〕 …（７）

【０１４１】従って、入力信号ａ〜ｆに対して、本回路
例では次式に示されるような演算を行って、出力信号Ｚ
を得るものである。

【０１４２】 Ｚ＝〔｛ａ・ｃ＋ｂ・（ｃバー）｝バー〕 ＋〔｛ｄ・ｆ＋ｅ・（ｆバー）｝バー〕 ＝（ａバー）・ｃ＋（ｂバー）・（ｃバー）＋（ｄバー）・ｆ ＋（ｅバー）・( ｆバー） …（８）

【０１４３】なお、出力信号を負論理、即ち（Ｚバー）
とした場合、上記（８）式に対応し、前記（７）式へ前
記（５）式及び前記（６）式を代入することで、次式を
得ることができる。

【０１４４】 （Ｚバー）＝〔ａ・ｃ＋ｂ・（ｃバー）〕・〔ｄ・ｆ＋ｅ・（ｆバー）〕 ＝ａ・ｃ・ｄ・ｆ＋ａ・ｃ・ｅ・（ｆバー） ＋ｂ・（ｃバー）・ｄ・ｆ＋ｂ・（ｃバー）・ｅ・（ｆバー） …（９）

【０１４５】上記の（８）式及び（９）式の如く、本回
路例で扱える変数は、最大で６個、即ち入力信号ａ〜ｆ
である。又、上記の（８）式の如く、正論理で扱うと２
変数の論理積項が４項となる。又、上記の（９）式の如
く、出力を負論理で扱うと、４変数の論理積項が４項と
なる。

【０１４６】図４９は、１段のパストランジスタ論理回
路構成の論理演算系統を３系統有する、本実施形態の第
２回路例の回路図である。この図４９において、第１の
論理演算系統は、ペアパスゲート回路ＴＵ１によって構
成されている。この第１の論理演算系統は、入力信号ａ
〜ｃに従って、次式に示されるような演算を行い、出力
信号Ｗを生成する。

【０１４７】 Ｗ＝ａ・ｃ＋ｂ・（ｃバー） …（１０）

【０１４８】第２の論理演算系統は、ペアパスゲート回
路ＴＵ２により構成される。この第２の論理演算系統
は、入力信号ｄ〜ｆに従って、次式に示されるような演
算を行い、出力信号Ｘを生成する。

【０１４９】 Ｘ＝ｄ・ｆ＋ｅ・（ｆバー） …（１１）

【０１５０】第３の論理演算系統は、ペアパスゲート回
路ＴＵ３によって構成される。この第３の論理演算系統
は、入力信号ｇ〜ｉに従って、次式に示されるような演
算を行い、出力信号Ｙを生成する。

【０１５１】 Ｙ＝ｇ・ｉ＋ｈ・（ｉバー） …（１２）

【０１５２】次に、このような３系統の第１〜第３の論
理演算系統に対して備えられる、本発明の多入力ＣＭＯ
Ｓ論理回路が適用された３入力ＮＡＮＤ論理ゲートＧ
は、前述した第１〜第３の論理演算系統それぞれが出力
する信号Ｗ〜Ｙに従って、次式に示される演算を行い、
出力信号Ｚを生成する。

【０１５３】 Ｚ＝〔（Ｗ・Ｘ・Ｙ）バー〕 ＝〔（Ｗバー）＋（Ｘバー）＋（Ｙバー）〕 …（１３）

【０１５４】ここで、本実施形態に入力される入力信号
ａ〜ｉに対する、出力信号Ｚを生成するための論理演
算、又この出力信号Ｚを反転させた出力信号（Ｚバー）
を得るための論理演算は、次式に示す通り、上記（１
３）式に対して前述の（１０）式〜（１２）式を代入す
ることによって求めることができる。

【０１５５】 Ｚ＝〔（Ｗバー）＋（Ｘバー）＋（Ｙバー）〕 ＝〔｛ａ・ｃ＋ｂ・（ｃバー）｝バー〕 ＋〔｛ｄ・ｆ＋ｅ・（ｆバー）｝バー〕 ＋〔｛ｇ・ｉ＋ｈ・（ｉバー）｝バー〕 ＝（ａバー）・ｃ＋（ｂバー）・（ｃバー）＋（ｄバー）・ｆ ＋（ｅバー）・（ｆバー）＋（ｇバー）・ｉ ＋（ｈバー）・（ｉバー） …（１４） （Ｚバー）＝〔（Ｗ・Ｘ・Ｙ）バー〕 ＝〔｛ａ・ｃ＋ｂ・（ｃバー）｝・｛ｄ・ｆ＋ｅ・（ｆバー）｝ ・｛ｇ・ｉ＋ｈ・（ｉバー）｝〕バー ＝ａ・ｃ・ｄ・ｆ・ｇ・ｉ＋ａ・ｃ・ｄ・ｆ・ｈ・（ｉバー） ＋ａ・ｃ・ｅ・（ｆバー）・ｇ・ｉ ＋ａ・ｃ・ｅ・（ｆバー）・ｈ・（ｉバー） ＋ｂ・（ｃバー）・ｄ・ｆ・ｇ・ｉ ＋ｂ・（ｃバー）・ｄ・ｆ・ｈ・（ｉバー） ＋ｂ・（ｃバー）・ｅ・（ｆバー）・ｇ・ｉ ＋ｂ・（ｃバー）・ｅ・（ｆバー）・ｈ・（ｉバー）…（１５）

【０１５６】上記の（１４）式及び（１５）式に示され
る如く、本回路例で扱える変数は最大で９個であり、入
力信号ａ〜ｉである。又、（１４）式に示される如く、
出力信号Ｚとして正論理で扱うとすると、２変数の論理
積項が合計６項となる。一方、出力信号（Ｚバー）とし
て負論理で扱うとすれば、６変数の論理積項が合計８項
となる。

【０１５７】図５０は、２段のパストランジスタ論理回
路構成の論理演算系統を２系統有する、本実施形態の第
３回路例の回路図である。

【０１５８】この図５０の第３実施形態では、第１の論
理演算系統はペアパスゲート回路ＴＵ１〜ＴＵ３により
構成されている。第１の論理演算系統では、ペアパスゲ
ート回路ＴＵ１で構成される第１の１段目と、ペアパス
ゲート回路ＴＵ２で構成される第２の１段目に対して、
ペアパスゲート回路ＴＵ３で構成される２段目が接続さ
れている。このような第１の論理演算系統では、入力信
号ａ〜ｇに従って、次式に示されるような論理演算を行
い、出力信号Ｘを生成する。

【０１５９】 Ｘ＝ａ・ｃ・ｇ＋ｂ・（ｃバー）・ｇ＋ｄ・ｆ・（ｇバー） ＋ｅ・（ｆバー）・（ｇバー） …（１６）

【０１６０】次に、本回路例における第２の論理演算系
統は、ペアパスゲート回路ＴＵ４〜ＴＵ６によって構成
されている。特に、第１の論理演算系統と同様、この第
２の論理演算系統についても、２段構成となっている。
即ち、この第２の論理演算系統において、ペアパスゲー
ト回路ＴＵ４によって第１の１段目が構成され、ペアパ
スゲート回路ＴＵ５によって第２の１段目が構成され、
更に、ペアパスゲート回路ＴＵ６によって２段目が構成
されている。このような第２の論理演算系統は、入力信
号ｈ〜ｎに従って、次式に示されるような論理演算を行
い、出力信号Ｙを生成する。

【０１６１】 Ｙ＝ｈ・ｊ・ｎ＋ｉ・（ｊバー）・ｎ＋ｋ・ｍ・（ｎバー） ＋ｌ・（ｍバー）・（ｎバー） …（１７）

【０１６２】又、本回路例では、本発明の多入力ＣＭＯ
Ｓ論理回路に相当するものとして、２入力ＮＡＮＤ論理
ゲートＧを備えている。この２入力ＮＡＮＤ論理ゲート
Ｇは、入力する出力信号Ｘ及びＹに従って、次式に示さ
れる論理演算を行い、出力信号Ｚを生成する。

【０１６３】 Ｚ＝〔（Ｘ・Ｙ）バー〕＝〔（Ｘバー）＋（Ｙバー）〕 …（１８）

【０１６４】ここで、本回路例のパストランジスタ論理
回路全体でなされる、出力信号Ｚを生成するための論理
演算、又この出力信号Ｚを反転させた出力信号（Ｚバ
ー）を求めるための論理演算は、上記の（１８）式へ前
述の（１６）式及び（１７）式を代入することによって
求めることができ、次式の通りである。

【０１６５】 Ｚ＝（ａバー）・ｃ・ｇ＋（ｂバー）・（ｃバー）・ｇ ＋（ｄバー）・ｆ・（ｇバー）＋（ｅバー）・（ｆバー）・（ｇバー） ＋（ｈバー）・ｊ・ｎ＋（ｉバー）・（ｊバー）・ｎ ＋（ｋバー）・ｍ・（ｎバー）＋（ｌバー）・（ｍバー）・（ｎバー） …（１９） （Ｚバー）＝ａ・ｃ・ｇ・ｈ・ｊ・ｎ＋ａ・ｃ・ｇ・ｉ・（ｊバー）・ｎ ＋ａ・ｃ・ｇ・ｋ・ｍ・（ｎバー） ＋ａ・ｃ・ｇ・ｌ・（ｍバー）・（ｎバー） ＋ｂ・（ｃバー）・ｇ・ｈ・ｊ・ｎ ＋ｂ・（ｃバー）・ｇ・ｉ・（ｊバー）・ｎ ＋ｂ・（ｃバー）・ｇ・ｋ・ｍ・（ｎバー） ＋ｂ・（ｃバー）・ｇ・ｌ・（ｍバー）・（ｎバー） ＋ｄ・ｆ・（ｇバー）・ｈ・ｊ・ｎ ＋ｄ・ｆ・（ｇバー）・ｉ・（ｊバー）・ｎ ＋ｄ・ｆ・（ｇバー）・ｋ・ｍ・（ｎバー） ＋ｄ・ｆ・（ｇバー）・ｌ・（ｍバー）・（ｎバー） ＋ｅ・（ｆバー）・（ｇバー）・ｈ・ｊ・ｎ ＋ｅ・（ｆバー）・（ｇバー）・ｉ・（ｊバー）・ｎ ＋ｅ・（ｆバー）・（ｇバー）・ｋ・ｍ・（ｎバー） ＋ｅ・（ｆバー）・（ｇバー）・ｌ・（ｍバー）・（ｎバー） …（２０）

【０１６６】上記の（１９）式及び（２０）式に示され
る如く、本回路例で扱える変数は、最大で１４個であ
り、入力信号ａ〜ｎに相当する。又、上記の（１９）式
の通り、出力信号Ｚとして正論理で扱うものとすれば、
３変数の論理積項が合計８項となる。一方、上記の（２
０）式に示される通り、出力信号（Ｚバー）として負論
理で扱うものとすれば、６変数の論理積項が合計１６項
となる。

【０１６７】図５１は、１段のパストランジスタ論理回
路構成の論理演算系統と２段のパストランジスタ論理回
路構成の論理演算系統とを、都合２系統有する、本発明
が適用された実施形態の第４回路例のパストランジスタ
論理回路の回路図である。

【０１６８】この図５１において、まず、第１の論理演
算系統は、ペアパスゲート回路ＴＵ１〜ＴＵ３によって
構成されている。特に、この第１の論理演算系統は、２
段構成となっており、ペアパスゲート回路ＴＵ１によっ
て第１の１段目が構成され、ペアパスゲート回路ＴＵ２
によって第２の１段目が構成され、ペアパスゲート回路
ＴＵ３によって２段目が構成されている。このような第
１の論理演算系統は、入力信号ａ〜ｇに従って次式に示
されるような論理演算を行い、出力信号Ｘを生成する。

【０１６９】 Ｘ＝ａ・ｃ・ｇ＋ｂ・（ｃバー）・ｇ＋ｄ・ｆ・（ｇバー） ＋ｅ・（ｆバー）・（ｇバー） …（２１）

【０１７０】次に、本回路例の第２の論理演算系統は、
１段の構成であり、ペアパスゲート回路ＴＵ４によって
構成されている。この第２の論理演算系統は、入力信号
ｈ〜ｊに従って、次式に示されるような論理演算を行
い、出力信号Ｙを生成する。

【０１７１】 Ｙ＝ｈ・ｊ＋ｉ・（ｊバー） …（２２）

【０１７２】次に、本回路例において、本発明の多入力
ＣＭＯＳ論理回路に相当するものは、２入力ＮＡＮＤ論
理ゲートＧである。この２入力ＮＡＮＤ論理ゲートＧ
は、次式に示されるような論理演算を行い、出力信号Ｚ
を生成する。

【０１７３】 Ｚ＝〔（Ｘ・Ｙ）バー〕＝（Ｘバー）＋（Ｙバー） …（２３）

【０１７４】従って、本回路例のパストランジスタ論理
回路全体でなされる出力信号Ｚを生成するための論理演
算、又この出力信号Ｚを反転させた出力信号（Ｚバー）
を生成するための論理演算は、上記の（２３）式へ前述
の（２１）式及び（２２）式を代入することによって得
ることができ、次式の通りである。

【０１７５】 Ｚ＝（ａバー）・ｃ・ｇ＋（ｂバー）・（ｃバー）・ｇ ＋（ｄバー）・ｆ・（ｇバー）＋（ｅバー）・（ｆバー）・（ｇバー） ＋（ｈバー）・ｊ＋（ｉバー）・（ｊバー） …（２４） （Ｚバー）＝ａ・ｃ・ｇ・ｈ・ｊ＋ａ・ｃ・ｇ・ｉ・（ｊバー） ＋ｂ・（ｃバー）・ｇ・ｈ・ｊ ＋ｂ・（ｃバー）・ｇ・ｉ・（ｊバー） ＋ｄ・ｆ・（ｇバー）・ｈ・ｊ ＋ｄ・ｆ・（ｇバー）・ｉ・（ｊバー） ＋ｅ・（ｆバー）・（ｇバー）・ｈ・ｊ ＋ｅ・（ｆバー）・（ｇバー）・ｉ・（ｊバー） …（２５）

【０１７６】上記の（２４）式及び（２５）式に示され
る如く、本回路例において扱える変数は、最大で１０個
であり、前述の入力信号ａ〜ｊに相当する。又、上記の
（２４）式に示される如く、出力信号Ｚとして正論理で
扱うとすれば、３変数の論理積項が４項と、２変数の論
理積項が２項となる。又、上記の（２５）式の如く出力
信号（Ｚバー）として負論理で扱うとすれば、５変数の
論理積項が合計８項となる。

【０１７７】図５２は、いずれも２段のパストランジス
タ論理回路構成の論理演算系統を合計３系統有する本発
明が適用された実施形態の第５回路例のパストランジス
タ論理回路の回路図である。この図５２において、まず
第１の論理演算系統は、ペアパスゲート回路ＴＵ１及び
ＴＵ２によって構成されている。特に、この第１の論理
演算系統は２段構成であり、ペアパスゲート回路ＴＵ１
によって１段目が構成され、ペアパスゲート回路ＴＵ２
によって２段目が構成されている。このような第１の論
理演算系統は、入力信号ａ〜ｅに従って次式に示される
ような論理演算を行い、出力信号Ｗを生成する。

【０１７８】 Ｗ＝ａ・ｃ・ｅ＋ｂ・（ｃバー）・ｅ＋ｄ・（ｅバー） …（２６）

【０１７９】次に、本回路例の第２の論理演算系統は、
ペアパスゲート回路ＴＵ３及びＴＵ４によって構成され
ている。特に、この第２の論理演算系統は２段構成であ
り、ペアパスゲート回路ＴＵ３によって１段目が構成さ
れ、ペアパスゲート回路ＴＵ４によって２段目が構成さ
れている。このような第２の論理演算系統は、入力信号
ｆ〜ｊに従って次式に示されるような論理演算を行い、
出力信号Ｘを生成する。

【０１８０】 Ｘ＝ｆ・ｈ・ｊ＋ｇ・（ｈバー）・ｊ＋ｉ・（ｊバー） …（２７）

【０１８１】本回路例の第３の論理演算系統は、ペアパ
スゲート回路ＴＵ５及びＴＵ６によって構成されてい
る。特に、この第３の論理演算系統は２段構成であり、
ペアパスゲート回路ＴＵ５によって１段目が構成され、
ペアパスゲート回路ＴＵ６によって２段目が構成されて
いる。このような第３の論理演算系統は、入力信号ｋ〜
ｏに従って次式に示されるような論理演算を行い、出力
信号Ｙを生成する。

【０１８２】 Ｙ＝ｋ・ｍ・ｏ＋ｌ・（ｍバー）・ｏ＋ｎ・（ｏバー） …（２８）

【０１８３】次に、本回路例において、本発明の多入力
ＣＭＯＳ論理回路に相当するものは、３入力ＮＡＮＤ論
理ゲートＧである。この３入力ＮＡＮＤ論理ゲートＧ
は、次式に示されるような論理演算を行い、出力信号Ｚ
を生成する。あるいは出力信号（Ｚバー）を生成する。

【０１８４】 Ｚ＝（（Ｗ・Ｘ・Ｙ）バー） ＝（Ｗバー）＋（Ｘバー）＋（Ｙバー） …（２９） （Ｚバー）＝Ｗ・Ｘ・Ｙ …（３０）

【０１８５】従って、本回路例のパストランジスタ論理
回路全体でなされる出力信号Ｚを生成するための論理演
算、この出力信号Ｚを反転させた出力信号（Ｚバー）を
生成するための論理演算は、上記の（２９）式及び（３
０）式へと、前述の（２６）式〜（２８）式を代入する
ことによって得ることができ、それぞれ次式の通りであ
る。

【０１８６】 Ｚ＝（ａバー）・ｃ・ｅ＋（ｂバー）・（ｃバー）・ｅ ＋（ｄバー）・（ｅバー）＋（ｆバー）・ｈ・ｊ ＋（ｇバー）・（ｈバー）・ｊ＋（ｉバー）・（ｊバー） ＋（ｋバー）・ｍ・ｏ＋（ｌバー）・（ｍバー）・ｏ ＋（ｎバー）＋（ｏバー） …（３１） （Ｚバー）＝ａ・ｃ・ｅ・ｆ・ｈ・ｊ・ｋ・ｍ・ｏ ＋ａ・ｃ・ｅ・ｆ・ｈ・ｊ・ｌ・（ｍバー）・ｏ ＋ａ・ｃ・ｅ・ｆ・ｈ・ｊ・ｎ・（ｏバー） ＋ａ・ｃ・ｅ・ｇ・（ｈバー）・ｊ・ｋ・ｍ・ｏ ＋ａ・ｃ・ｅ・ｇ・（ｈバー）・ｊ・ｌ・（ｍバー）・ｏ ＋ａ・ｃ・ｅ・ｇ・（ｈバー）・ｊ・ｎ・（ｏバー） ＋ａ・ｃ・ｅ・ｉ・（ｊバー）・ｋ・ｍ・ｏ ＋ａ・ｃ・ｅ・ｉ・（ｊバー）・ｌ・（ｍバー）・ｏ ＋ａ・ｃ・ｅ・ｉ・（ｊバー）・ｎ・（ｏバー） ＋ｂ・（ｃバー）・ｅ・ｆ・ｈ・ｊ・ｋ・ｍ・ｏ ＋ｂ・（ｃバー）・ｅ・ｆ・ｈ・ｊ・ｌ・（ｍバー）・ｏ ＋ｂ・（ｃバー）・ｅ・ｆ・ｈ・ｊ・ｎ・（ｏバー） ＋ｂ・（ｃバー）・ｅ・ｇ・（ｈバー）・ｊ・ｋ・ｍ・ｏ ＋ｂ・（ｃバー）・ｅ・ｇ ・（ｈバー）・ｊ・ｌ・（ｍバー）・ｏ ＋ｂ・（ｃバー）・ｅ・ｇ・（ｈバー）・ｊ・ｎ・（ｏバー） ＋ｂ・（ｃバー）・ｅ・ｉ・（ｊバー）・ｋ・ｍ・ｏ ＋ｂ・（ｃバー）・ｅ・ｉ・（ｊバー）・ｌ・（ｍバー）・ｏ ＋ｂ・（ｃバー）・ｅ・ｉ・（ｊバー）・ｎ・（ｏバー） ＋ｄ・（ｅバー）・ｆ・ｈ・ｊ・ｋ・ｍ・ｏ ＋ｄ・（ｅバー）・ｆ・ｈ・ｊ・ｌ・（ｍバー）・ｏ ＋ｄ・（ｅバー）・ｆ・ｈ・ｊ・ｎ・（ｏバー） ＋ｄ・（ｅバー）・ｇ・（ｈバー）・ｊ・ｋ・ｍ・ｏ ＋ｄ・（ｅバー）・ｇ・（ｈバー）・ｊ・ｌ・（ｍバー）・ｏ ＋ｄ・（ｅバー）・ｇ・（ｈバー）・ｊ・ｎ・（ｏバー） ＋ｄ・（ｅバー）・ｉ・（ｊバー）・ｋ・ｍ・ｏ ＋ｄ・（ｅバー）・ｉ・（ｊバー）・ｌ・（ｍバー）・ｏ ＋ｄ・（ｅバー）・ｉ・（ｊバー）・ｎ・（ｏバー） …（３２）

【０１８７】上記の（３１）式及び（３２）式に示され
るごとく、本回路例において扱える変数は最大で１５個
であり、前述の入力信号ａ〜ｏに相当する。又、上記の
（３１）式に示されるごとく、出力Ｚとして正論理で扱
うとすれば、３変数の論理積項が６項と、２変数の論理
積項が３項となる。又、上記の（３２）式のごとく出力
信号（Ｚバー）として負論理で扱うとすれば、９変数の
論理積項が８項と、８変数の論理積項が１２項と、７変
数の論理積項が６項と、６変数の論理積項が１項とな
る。

【０１８８】図５３は、いずれも２段のパストランジス
タ論理回路構成の論理演算系統を２系統有する、本発明
が適用された実施形態の第６回路例のパストランジスタ
論理回路の回路図である。この図５３において、まず第
１の論理演算系統は、ペアパスゲート回路ＴＵ１〜ＴＵ
３によって構成されている。特に、この第１の論理演算
系統は２段構成であり、ペアパスゲート回路ＴＵ１によ
って第１の１段目が構成され、ペアパスゲート回路ＴＵ
２によって第２の１段目が構成され、ペアパスゲート回
路ＴＵ３によって２段目が構成されている。このような
第１の論理演算系統は、入力信号ａ〜ｇに従って次式に
示されるような論理演算を行い、出力信号Ｘを生成す
る。

【０１８９】 Ｘ＝ａ・ｃ・ｇ＋ｂ・（ｃバー）・ｇ＋ｄ・ｆ・（ｇバー） ＋ｅ・（ｆバー）・（ｇバー） …（３３）

【０１９０】次に、本回路例の第２の論理演算系統は、
ペアパスゲート回路ＴＵ４〜ＴＵ６によって構成されて
いる。特に、この第２の論理演算系統は２段構成であ
り、ペアパスゲート回路ＴＵ４によって第１の１段目が
構成され、ペアパスゲート回路ＴＵ５によって第２の１
段目が構成され、ペアパスゲート回路ＴＵ６によって２
段目が構成されている。このような第２の論理演算系統
は、入力信号ｈ〜ｎに従って次式に示されるような論理
演算を行い、出力信号Ｙを生成する。

【０１９１】 Ｙ＝ｈ・ｊ・ｎ＋ｉ・（ｊバー）・ｎ＋ｋ・ｍ・（ｎバー） ＋ｌ・（ｍバー）・（ｎバー） …（３４）

【０１９２】次に、本回路例において、本発明の多入力
ＣＭＯＳ論理回路に相当するものは、２入力ＮＯＲ論理
ゲートＧである。この２入力ＮＯＲ論理ゲートＧは、次
式に示されるような論理演算を行い、出力信号Ｚを生成
する。あるいは出力信号（Ｚバー）を生成する。

【０１９３】 （Ｚバー）＝Ｘ＋Ｙ …（３５） Ｚ＝（（Ｘ＋Ｙ）バー）＝（Ｘバー）・（Ｙバー） …（３６）

【０１９４】従って、本回路例のパストランジスタ論理
回路全体でなされる出力信号Ｚを生成するための論理演
算、又この出力信号Ｚを反転させた出力信号（Ｚバー）
を生成するための論理演算は、上記の（３５）式あるい
は（３６）式へ、前述の（３３）式及び（３４）式を代
入することによって求めることができ、それぞれ次式の
通りである。

【０１９５】 （Ｚバー）＝ａ・ｃ・ｇ＋ｂ・（ｃバー）・ｇ＋ｄ・ｆ・（ｇバー） ＋ｅ・（ｆバー）・（ｇバー）＋ｈ・ｊ・ｎ ＋ｉ・（ｊバー）・ｎ＋ｋ・ｍ・（ｎバー） ＋ｌ・（ｍバー）・（ｎバー） …（３７） Ｚ＝（ａバー）・ｃ・ｇ・（ｈバー）・ｊ・ｎ ＋（ａバー）・ｃ・ｇ・（ｉバー）・（ｊバー）・ｎ ＋（ａバー）・ｃ・ｇ・（ｋバー）・ｍ・（ｎバー） ＋（ａバー）・ｃ・ｇ・（ｌバー）・（ｍバー）・（ｎバー） ＋（ｂバー）・（ｃバー）・ｇ・（ｈバー）・ｊ・ｎ ＋（ｂバー）・（ｃバー）・ｇ・（ｉバー）・（ｊバー）・ｎ ＋（ｂバー）・（ｃバー）・ｇ・（ｋバー）・ｍ・（ｎバー） ＋（ｂバー）・（ｃバー）・ｇ・（ｌバー）・（ｍバー）・（ｎバー） ＋（ｄバー）・ｆ・（ｇバー）・（ｈバー）・ｊ・ｎ ＋（ｄバー）・ｆ・（ｇバー）・（ｉバー）（ｊバー）・ｎ ＋（ｄバー）・ｆ・（ｇバー）・（ｋバー）・ｍ・（ｎバー） ＋（ｄバー）・ｆ・（ｇバー）・（ｌバー）・（ｍバー）・（ｎバー） ＋（ｅバー）・（ｆバー）・（ｇバー）・（ｈバー）・ｊ・ｎ ＋（ｅバー）・（ｆバー）・（ｇバー）・（ｉバー）・（ｊバー）・ｎ ＋（ｅバー）・（ｆバー）・（ｇバー）・（ｋバー）・ｍ・（ｎバー） ＋（ｅバー）・（ｆバー）・（ｇバー）・（ｌバー）・（ｍバー） ・（ｎバー） …（３８）

【０１９６】上記（３７）式の如く負論理で扱っても、
あるいは、上記の（３８）式の如く正論理で扱っても、
本実施形態で取扱うことのできる変数、即ち入力信号の
数は１４個であり、ａ〜ｎが対象となっている。又、
（３７）式の如く負論理で扱うと、３変数の積項が、最
大８項となる。一方、（３８）式の如く正論理で扱う
と、６変数の積項が、最大１６項となる。

【０１９７】図５４及び図５５は、３段のパストランジ
スタ論理回路構成の論理演算系統を２系統有する、本実
施形態の第７回路例の回路図である。

【０１９８】まず、図５４は、出力信号Ｘを出力する、
本回路例の第１の論理演算系統の回路図である。あるい
は、この図５４は、出力信号Ｙを出力する、本回路例の
第２の論理演算系統の回路図でもある。この図５４に示
される如く、第１の論理演算系統も、又第２の論理演算
系統も、３段構成のパストランジスタ論理回路となって
おり、次式に示されるような論理演算を行い、出力信号
Ｘの生成を行う。なお、出力信号Ｙについても、論理の
内容自体は下記の式のとおりである。この出力信号Ｙに
ついては、下記の式において、入力信号の内容、又、出
力信号が異なるだけである。

【０１９９】 Ｘ＝ｏ・ｇ・〔ａ・ｃ＋ｂ・（ｃバー）〕＋ｏ・（ｇバー）・〔ｄ・ｆ ＋ｅ・（ｆバー）〕＋（ｏバー）・ｎ・〔ｈ・ｊ＋ｉ・（ｊバー）〕 ＋（ｏバー）・（ｎバー）・〔ｋ・ｍ＋ｌ・（ｍバー）〕 ＝ａ・ｃ・ｇ・ｏ＋ｂ・（ｃバー）・ｇ・ｏ＋ｄ・ｆ・（ｇバー）・ｏ ＋ｅ・（ｆバー）・（ｇバー）・ｏ＋ｈ・ｊ・ｎ・（ｏバー） ＋ｉ・（ｊバー）・ｎ・（ｏバー）＋ｋ・ｍ・（ｎバー）・（ｏバー） ＋ｌ・（ｍバー）・（ｎバー）・（ｏバー） …（３９）

【０２００】又、図５５は、本発明の多入力ＣＭＯＳ論
理回路に相当する、本回路例で用いられる２入力ＮＡＮ
Ｄ論理ゲートＧの回路図である。この２入力ＮＡＮＤ論
理ゲートＧは、次式に示されるような論理演算を行う。

【０２０１】 Ｚ＝（Ｘ・Ｙ）バー＝（Ｘバー）＋（Ｙバー） …（４０）

【０２０２】上記の（４０）式に対して、前述の出力信
号Ｘを生成する論理演算を示す前述の（３９）式、又、
出力信号Ｙを生成する論理演算を示す（３９）式と同様
な式（論理内容は同じで関係する信号内容が異なる）を
代入することで、本回路例のパストランジスタ論理回路
全体でなされる論理演算を求めることができる。本回路
例全体でなされる論理演算において、扱える変数は最大
で３０個である。又、本回路例において、出力信号Ｚと
して出力を正論理で扱うとすれば、４変数の論理積項が
１６項となる。一方、本回路例の出力を出力信号（Ｚバ
ー）として負論理で扱うものとすれば、８変数の論理積
項が６４項となる。

【０２０３】ここで、図５４又前述の（３９）式から判
かるように、図５４中でより右側で入力される入力信号
（変数）ほど、出力信号Ｚに対する影響力が大きく、よ
り支配的となり、従って、任意の４変数で論理を組める
訳ではない。従って、一部だけ４変数の場合、ほとんど
のパストランジスタは無駄となってしまう恐れがある。
又、入力を下位（例えばａ）に入力した場合と、より上
位（例えばｏ）に入力した場合とでは、パス段数及び負
荷容量が大幅に異なるようになってしまい、動作タイミ
ングが大きく変化し、この検証が難しくなってしまう。
このように動作タイミングの検証が難しくなってしまう
と、部分的な設計変更でも、動作タイミングの検証はほ
とんどやり直しとなってしまう。従って、このような場
合、実用的とは言えない。

【０２０４】他にも、２段のパストランジスタ論理回路
構成の論理演算系統を３系統構成するものや、１段のパ
ストランジスタ論理回路構成の論理演算系統を４系統有
するものとか、あるいはそれらを組み合わせた構成もあ
る。実用的なレベルでこのようなものを選択すればよ
い。

【０２０５】以下、本実施形態のＣＭＯＳ Ｃomplex
Ｐass −ｔransistor Ｌogic方式ゲートアレイ（ＣＣ
ＰＬＧＡ）と、従来のパストランジスタ論理回路による
ゲートアレイＰass Ｔransistor ｂased Ｇate
Ａrray（ＰＴＧＡ）、及び現在主流のＣＭＯＳ論理によ
るゲートアレイ（ＣＭＯＳＧＡ）とを比較する。

【０２０６】なお、以下において比較項目は、各方式で
同一演算式を実現する場合のチップ面積、速度（遅延時
間）、消費電力とする。デザインルール、デバイスパラ
メータ、トランジスタサイズ、レイアウトによって比較
結果が異なる可能性があり、そもそもアーキテクチャが
異なるものを統一的に比較するのは困難である。しかし
ながら、１次近似として下記の評価関数を用いて比較す
る。

【０２０７】チップ面積：トランジスタ数（ここで、
明らかにサイズの異なるトランジスタは、サイズの相異
を無視せずに換算する）。

【０２０８】遅延時間：最長経路のトランジスタを有
意信号が通過する個数（パス段数）。ＣＭＯＳ論理では
電源信号がトランジスタを通過するものとみなす。信号
がソースに入力されてからドレインに出力されるまでの
時間と、ゲートに入力されてからソースの信号がドレイ
ンに出力されるまでの時間は異なるが、ここではどちら
も１段としてカウントする。

【０２０９】消費電力：トランジスタ数（ここで、ス
イッチング確率と動作周波数を同一と仮定する）。

【０２１０】パフォーマンス：｛１００／（チップ面
積比×遅延時間比×消費電力比｝で計算された値を用い
る。パフォーマンスはチップ面積、遅延時間、消費電力
をまとめた指標であり、数値の大きい方が優れているこ
とを示す。

【０２１１】又、あらゆる演算式で評価するのは不可能
なので、実用的な範囲、ここでは１０変数の８積項まで
の演算式で評価する。演算式には種々のバリエーション
があるが、実用的に下記の条件を加えた演算式で評価す
る。

【０２１２】積項中の各変数の論理値（“１”又は
“０”）は、各積項間のハミング距離（異なりの数）が
大きくなる様に設定する。

【０２１３】入力信号の論理値は回路に合致したもの
があることを前提とするが、回路中に両相の信号
（“１”と“０”）が必要な場合はインバータを付加す
る。

【０２１４】ＣＭＯＳ論理のシリーズトランジスタ数
は３段まで（例えば３入力ＮＡＮＤ論理ゲート等）とす
る。

【０２１５】ＰＴＬでは信号のバッファなし通過段数
を２段までとし、通過後の信号は分岐しないものとする
（バッファ直後の信号分岐は可）。

【０２１６】パス段数のカウントは、演算式を満たす
入力信号が同時に印加された後、各ネットの遅延時間
（パス段数）を考慮して行う。例えばＣＭＯＳ論理の多
入力ＮＡＮＤ論理ゲートのＮチャネルＭＯＳトランジス
タの場合、各入力までのパス段数の少ないものは電源寄
りのゲート入力ピンに割り当てられており、パス段数の
多いゲート入力に信号が伝搬して来たときにはソースに
電源信号が出力されてきているものとする。もし各入力
までのパス段数が同じ場合は、その数だけパス段数を要
するものとする。

【０２１７】ＰＴＧＡのプルアップ用ＰチャネルＭＯ
ＳトランジスタとＣＣＰＬＧＡのペアパスゲート回路の
ＰチャネルＭＯＳトランジスタ要素は明らかに小さいの
で、その４個のトランジスタを通常のトランジスタの１
個分とみなす。

【０２１８】まず、６変数の６積項を例に、各方式の実
現回路を比較する。対象とする演算式はここでは次式と
する。

【０２１９】 Ｚ＝（ａバー）・ｂ・ｃ・（（ｄバー）・ｅ・ｆ ＋ｄ・（ｅバー）・（ｆバー）） ＋ａ・（ｂバー）・ｃ・（ｄ・（ｅバー）・ｆ ＋（ｄバー）・ｅ・（ｆバー）） ＋ａ・ｂ・（ｃバー）・（ｄ・ｅ・（ｆバー） ＋（ｄバー）・（ｅバー）・ｆ） …（４１）

【０２２０】まず、上記の（４１）式の論理演算を本実
施形態に対して比較対象である前述のＣＭＯＳＧＡで実
現すると、図５６に示す通りとなり、トランジスタ数は
９４個となり、パス段数は６段となる。

【０２２１】比較対象とする前述のＰＴＧＡで実現する
と、図５７〜図６２に示す通りとなり、トランジスタ数
は８７個となり、パス段数は８段となる。ここで、これ
ら図５７〜図６１において、信号ａ〜ｆ、信号（ａバ
ー）〜（ｆバー）は入力信号であり、信号Ｚ及び（Ｚバ
ー）は出力信号である。ＰＴＧＡは両極であるから、入
力信号は相補的（一方に対して他方の論理が反転）な一
対の信号が存在する。又、Ａ〜Ｊは、いずれも内部信号
であり、同符号どうしが接続される。

【０２２２】次に、これらと比較する本実施形態（ＣＣ
ＰＬＧＡ）の基本セルで前述の（４１）式の論理演算を
実現した場合、合計２個の基本セルを必要とし、図６３
〜図６７に示す通りとなる。本実施形態で実現した場
合、基本セルを２個必要とするものの、ペアパスゲート
回路やＣＭＯＳ要素又入力インバータ要素には余裕が生
じる。又、信号ａ〜ｆは入力信号であり、信号Ｚは出力
信号である。信号（ａバー）〜（ｆバー）は内部信号で
あり、上記の信号Ａ〜Ｃも内部信号となり、これらの内
部信号は図６３〜図６７間で同符号どうしが接続され
る。

【０２２３】まず、実現する論理演算の変数の数及び積
項の数に対するトランジスタ数について、本実施形態の
ＣＣＰＬＧＡに対して、比較例の前述したＣＭＯＳＧＡ
で実現したもの、及びＰＴＧＡで実現したものを比較す
ると、下記の表１に示す通りとなる。

【０２２４】

【表１】

【０２２５】上記の表１において、ＣＣＰＬＧＡに対し
てＣＭＯＳＧＡのトランジスタ数が少ないのは積項数が
少ない（１〜２個）場合だけで、その差も小さい。多積
項になるに従ってＣＭＯＳＧＡのトランジスタ数は増加
し、約３倍（４変数の８積項）に達している。

【０２２６】又、ＣＣＰＬＧＡに対してＰＴＧＡのトラ
ンジスタ数は常に多い。多変数になるに従って、及び多
積項になるに従って差は大きくなり、約２．２倍（１０
変数の８積項）に達している。

【０２２７】次に、実現する論理演算の変数の数及び積
項の数に対するパス段数について、本実施形態のＣＣＰ
ＬＧＡで実現したものに対して、前述した従来例のＣＭ
ＯＳＧＡで実現したもの、及びＰＴＧＡで実現したもの
を比較すると、下記の表２の通りとなる。

【０２２８】

【表２】

【０２２９】上記の表２において、ＣＣＰＬＧＡとＣＭ
ＯＳＧＡのパス段数はほぼ同じである。両方式とも、多
変数になるに従って、及び多積項になるに従ってパス段
数がゆるやかに増加している。ＰＴＧＡのパス段数は、
積項数に関係なく変数によって一定であり、多変数にな
るに従って急激に増加している。４〜５変数を境とし
て、６変数以降は常にＣＣＰＬＧＡよりパス段数が多
く、約２．８倍（１０変数の１積項）に達している。

【０２３０】次に実現しようとする論理演算の変数の数
及び積項の数に対するパフォーマンスについて、本実施
形態のＣＣＰＬＧＡで実現したものに対して、前述の従
来例のＣＭＯＳＧＡで実現したもの、及びＰＴＧＡで実
現したものを比較すると、下記の表３に示す通りとな
る。

【０２３１】

【表３】

【０２３２】上記の表３において、ＣＣＰＬＧＡに対し
てＣＭＯＳＧＡが優れているのは積項数が少ない（１〜
２個）場合で、２変数の１積項を除けばその差も小さ
い。多積項になるに従ってＣＣＰＬＧＡのパフォーマン
スが急激に高くなり、約９倍（５変数の８積項）に達し
ている。

【０２３３】又、ＣＣＰＬＧＡに対してＰＴＧＡが優れ
ているのは変数が少ない（２〜３変数）の場合だけで、
その差も小さい。多変数になるに従って、及び少積項と
多積項になるに従ってＣＣＰＬＧＡのパフォーマンスが
急激に高くなり、約８倍（１０変数の１積項、１０変数
の８積項）に達している。

【０２３４】以上説明した通り本実施形態によれば、相
補的な１対の信号を用いる両極のパストランジスタ論理
回路よりトランジスタ数と配線数が少ない片極のパスト
ランジスタ論理回路でありながら、プルアップ用トラン
ジスタを用いずにパストランジスタ論理回路の論理を構
成することができる。これによって、トランジェント信
号の貫通電流が少なく、大きいファンアウトでも低電源
電圧でも、正常動作する論理回路を構成することができ
るゲートアレイ集積回路を提供することができる。本実
施形態によれば、１０変数の８積項の論理演算までのあ
る条件の範囲では、トランジスタ数は従来のＣＭＯＳＧ
Ａの約（３／２）〜（１／３）倍であり、従来のＰＴＧ
Ａの約１〜（１／２）倍である。このようにトランジス
タ数を従来に比べ少なくすることができるため、消費電
力もほぼ同じ倍率で抑えることができ、低消費電力化を
図ることが可能である。

【０２３５】又、１０変数の８積項までのある条件の範
囲におけるパス段数は、本実施形態によれば、ＣＭＯＳ
ＧＡとほぼ同等であるが、一方、ＰＴＧＡの約（３／
２）〜（１／３）倍であり、このようにパス段数が減少
される分、動作の高速化を図ることができる。

【０２３６】又、本実施形態によれば、１０変数の８積
項までのある条件の範囲における総合的なパフォーマン
スは、従来のＣＭＯＳＧＡの約（１／２）〜９倍であ
り、従来のＰＴＧＡの約（２／３）〜８倍であり、非常
に優れたものとなっている。しかも、本実施形態によれ
ば、ほとんどの場合において従来に比べてパフォーマン
スが高くなっている。

【０２３７】又、本実施形態によれば、上記の如く、ト
ランジスタ数の減少、パス段数の減少及び総合的なパフ
ォーマンスの向上を効率良く実現することができる基本
セルの構造のため、チップ全体として、高密度化、動作
の高速化、及び低消費電力化を図ることが可能である。
又、本実施形態では１個の基本セルで、６ビットのＳＲ
ＡＭセルと６個のＤ型フリップフロップを集積すること
ができるので、大規模メモリや、順序回路の多いユーザ
論理回路を高密度に実現することができる。

【０２３８】

【発明の効果】以上説明した通り、本発明によれば、備
えられているトランジスタなどの諸素子の使用効率を向
上させて、より規模が大きなユーザ論理回路を定義でき
るようにすると共に、パストランジスタのみで構成され
る論理回路の論理演算系統のトランジスタ段数をより抑
えることで、動作速度を向上させると共に、容量が大き
な配線をドライブする場合や、ファンアウトが大きい場
合にも動作速度を維持ないし向上しながら、貫通電流が
多くなる傾向のあるプルアップトランジスタを使用せず
に消費電力を抑えるようにすることができ、低電源電圧
においても正常動作し、更に、比較的複雑な論理も実現
可能とし、特に従来のパストランジスタのみで構成され
る論理回路では苦手な論理も、より容易に実現可能とす
ることができるゲートアレイ集積回路を提供することが
できるという優れた効果を得ることができる。

【図面の簡単な説明】

【図１】従来のパストランジスタ論理回路の一種である
ごく基本的なものの回路図

【図２】上記従来のパストランジスタ論理回路に用いら
れるインバータの回路図

【図３】従来のパストランジスタ論理回路による論理回
路を構成することができるゲートアレイ集積回路の基本
セルのレイアウト図

【図４】上記基本セルでＳＲＡＭを構成したときのレイ
アウト図

【図５】本発明のペアパスゲート回路に相当する従来の
ものの回路図

【図６】本発明のペアパスゲート回路の回路図

【図７】本発明が適用された実施形態のゲートアレイ集
積回路の基本セルで構成することができる回路例を示す
ブロック図

【図８】前記実施形態の基本セルのレイアウト図

【図９】前記実施形態に用いられるペアパスゲート回路
の回路図

【図１０】前記実施形態に用いられるペアパスゲート回
路のレイアウト図

【図１１】ＮチャネルＭＯＳトランジスタのソース／ド
レイン間の電圧降下を示すための回路図

【図１２】ＮチャネルＭＯＳトランジスタ及びＰチャネ
ルＭＯＳトランジスタを並列接続したときのソース／ド
レイン間の電圧降下を示す回路図

【図１３】パストランジスタによる電圧降下によって生
じる貫通電流を説明する回路図

【図１４】従来のダブルパストランジスタ方式のパスト
ランジスタ論理回路の一例の回路図

【図１５】従来のカスコード接続したＰチャネルＭＯＳ
トランジスタによるラッチ方式のパストランジスタ論理
回路の一例の回路図

【図１６】従来のカスコード接続したインバータによる
ラッチ方式のパストランジスタ論理回路の一例の回路図

【図１７】従来のインバータでフィードバックしたＰチ
ャネルＭＯＳトランジスタによるプルアップ方式のパス
トランジスタ論理回路の一例の回路図

【図１８】上記パストランジスタ論理回路における出力
駆動能力に関する問題を説明する回路図

【図１９】上記のプルアップ方式のパストランジスタ論
理回路において低電源電圧時に生じる問題を説明する回
路図

【図２０】従来のプルアップ回路のインバータを出力ド
ライバで兼ねた方式のパストランジスタ論理回路の回路
図

【図２１】前記実施形態におけるペアパスゲート回路の
変形例を示す回路図

【図２２】前記実施形態のＣＭＯＳ要素その他領域で構
成される３入力ＮＡＮＤ論理ゲートの回路図

【図２３】上記３入力ＮＡＮＤ論理ゲートのレイアウト
図

【図２４】上記ＣＭＯＳ要素その他領域で構成される３
入力ＮＯＲ論理ゲートのレイアウト図

【図２５】上記３入力ＮＯＲ論理ゲートのレイアウト図

【図２６】２段のパストランジスタ論理回路へＨ状態の
信号を３入力ＮＡＮＤ論理ゲートから入力するときの動
作を説明するための回路図

【図２７】２段のパストランジスタ論理回路へＨ状態の
信号を３入力ＮＯＲ論理ゲートから入力するときの動作
を説明するための回路図

【図２８】２段のパストランジスタ論理回路へＬ状態の
信号を３入力ＮＡＮＤ論理ゲートから入力するときの動
作を説明するための回路図

【図２９】２段のパストランジスタ論理回路へＬ状態の
信号を３入力ＮＯＲ論理ゲートから入力するときの動作
を説明するための回路図

【図３０】前記実施形態で構成される出力インバータの
回路図

【図３１】上記出力インバータのレイアウト図

【図３２】前記実施形態における入力インバータ要素の
利用形態を示す回路図

【図３３】前記実施形態における入力インバータ要素の
使用数を減らす方法を示す回路図

【図３４】前記実施形態において構成することができる
エクスクルーシブＯＲ論理回路の回路図

【図３５】上記エクスクルーシブＯＲ論理回路のレイア
ウト図

【図３６】前記実施形態で構成することができるＤ型フ
リップフロップの回路図

【図３７】上記Ｄ型フリップフロップのレイアウト図

【図３８】前記実施形態で構成することができるＳＲＡ
Ｍセルの回路図

【図３９】上記ＳＲＡＭセルのレイアウト図

【図４０】前記実施形態で用いるペアパスゲート回路の
シンボル図

【図４１】上記ペアパスゲート回路の回路図

【図４２】前記実施形態に用いられる２入力ＮＡＮＤ論
理ゲートのシンボル図

【図４３】上記２入力ＮＡＮＤ論理ゲートの回路図

【図４４】前記実施形態で用いられる３入力ＮＡＮＤ論
理ゲートのシンボル図

【図４５】上記３入力ＮＡＮＤ論理ゲートの回路図

【図４６】前記実施形態で用いられる２入力ＮＯＲ論理
ゲートのシンボル図

【図４７】上記２入力ＮＯＲ論理ゲートの回路図

【図４８】前記実施形態の基本セルで構成することがで
きる論理回路の第１回路例の回路図

【図４９】前記実施形態の基本セルで構成することがで
きる論理回路の第２回路例の回路図

【図５０】前記実施形態の基本セルで構成することがで
きる論理回路の第３回路例の回路図

【図５１】前記実施形態の基本セルで構成することがで
きる論理回路の第４回路例の回路図

【図５２】前記実施形態の基本セルで構成することがで
きる論理回路の第５回路例の回路図

【図５３】前記実施形態の基本セルで構成することがで
きる論理回路の第６回路例の回路図

【図５４】前記実施形態の基本セルで構成することがで
きる論理回路の第７回路例の回路図

【図５５】上記第７回路例で用いられる２入力ＮＡＮＤ
論理ゲートの回路図

【図５６】前記実施形態と比較するための従来のＣＭＯ
ＳＧＡで構成される論理回路例の回路図

【図５７】前記実施形態と比較するための従来のＰＴＧ
Ａによる論理回路例を示す第１の回路図

【図５８】前記実施形態と比較するための従来のＰＴＧ
Ａによる論理回路例を示す第２の回路図

【図５９】前記実施形態と比較するための従来のＰＴＧ
Ａによる論理回路例を示す第３の回路図

【図６０】前記実施形態と比較するための従来のＰＴＧ
Ａによる論理回路例を示す第４の回路図

【図６１】前記実施形態と比較するための従来のＰＴＧ
Ａによる論理回路例を示す第５の回路図

【図６２】前記実施形態と比較するための従来のＰＴＧ
Ａによる論理回路例を示す第６の回路図

【図６３】前記実施形態で構成することができる論理回
路例を示す第１の回路図

【図６４】前記実施形態で構成することができる論理回
路例を示す第２の回路図

【図６５】前記実施形態で構成することができる論理回
路例を示す第３の回路図

【図６６】前記実施形態で構成することができる論理回
路例を示す第４の回路図

【図６７】前記実施形態で構成することができる論理回
路例を示す第５の回路図

【符号の説明】

Ｄ１〜Ｄ４…単位パスゲート Ｍ１〜Ｍ６…パストランジスタ Ｇ、Ｇ１、Ｇ２…論理ゲート Ｐ１〜Ｐ６、Ｐ１２〜Ｐｎ２…ＰチャネルＭＯＳトラン
ジスタ Ｎ１〜Ｎ１０、Ｎｏｕｔ…ＮチャネルＭＯＳトランジス
タ Ｉ…インバータ ＶＤＤ…電源 ＧＮＤ…グランド ＴＵ、ＴＵ１〜ＴＵ６、ＴＵＡ…ペアパスゲート回路 ＣＭ１、ＣＭ２…ＣＭＯＳ要素

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−130856（ＪＰ，Ａ) ＫＡＺＵＯ ＹＡＮＯ、外５名，“Ａ ３．８−ｎｓ ＣＭＯＳ 16Ｘ16−ｂ Ｍｕｌｔｉｐｌｉｅｒ Ｕｓｉｎｇ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｐａｓｓ −Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉ ｃ”，ＩＥＥＥ ＳＯＬＩＤ ＳＴＡＴ Ｅ ＣＩＲＣＵＩＴＳ，（米），1990年 ４月 ｐ．388−395 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/118 H01L 27/08 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】ベースアレイに内部の配線接続を設定する
   ことで、所望のユーザ論理回路を定義できるようにした
   ゲートアレイ集積回路において、いずれも パストランジスタとして用いる、ソース／ドレ
   インのチャネルを形成する拡散領域が共有されている２
   つのＮチャネルＭＯＳトランジスタと、該ＮチャネルＭ
   ＯＳトランジスタより小さな、いずれもパストランジス
   タとして用いる、ソース／ドレインのチャネルを形成す
   る拡散領域が共有されている２つのＰチャネルＭＯＳト
   ランジスタと、インバータとを備え、 前記ＮチャネルＭＯＳトランジスタの１つ、及び前記Ｐ
   チャネルＭＯＳトランジスタの１つがソース／ドレイン
   で並列接続されて、第１単位パスゲートを構成し、 別の前記ＮチャネルＭＯＳトランジスタ及び別の前記Ｐ
   チャネルＭＯＳトランジスタがソース／ドレインで並列
   接続されて、第２単位パスゲートを構成し、 前記第１単位パスゲートのソース／ドレインの一方に
   は、入力信号Ａが入力され、 前記第２単位パスゲートのソース／ドレインの一方に
   は、入力信号Ｂが入力され、 前記第１単位パスゲートの他方のソース／ドレイン及び
   前記第２単位パスゲートの他方のソース／ドレインが相
   互に接続されて、出力信号Ｕを出力し、 入力信号Ｐを前記インバータへ入力することで、該イン
   バータの出力から信号Ｑを得、 同一信号で正論理又は負論理となる２つの入力信号Ｐ及
   び信号Ｑ（＝Ｐバー）について、前記第１単位パスゲー
   トのＮチャネルＭＯＳトランジスタのゲート及び前記第
   ２単位パスゲートのＰチャネルＭＯＳトランジスタのゲ
   ートには、前記入力信号Ｐが入力され、 前記第１単位パスゲートのＰチャネルＭＯＳトランジス
   タのゲート及び前記第２単位パスゲートのＮチャネルＭ
   ＯＳトランジスタのゲートには、前記信号Ｑが入力さ
   れ、 このように接続された前記第１単位パスゲート及び前記
   第２単位パスゲートで構成されたペアパスゲート回路を
   形成することができるレイアウトパターンを２組以上有
   し、 入力の論理値に応じて動作する該ペアパスゲート回路を
   直列接続し、あるいは並列接続して形成される、論理積
   演算や論理和演算等を行なってある論理値を出力するま
   での経路となる論理演算系統を複数形成することがで
   き、 更に、これら論理演算系統それぞれから得られる、複数
   の出力をそれぞれ個別に、直接入力する多入力ＣＭＯＳ
   論理回路を形成することができるレイアウトパターンを
   有して構成される基本セルが、複数備えられたことを特
   徴とするゲートアレイ集積回路。
2. 【請求項２】請求項１において、１つのインバータを、
   前記信号Ｑを得るための前記インバータとして、隣接す
   る複数の前記ペアパスゲート回路間で共用することもで
   きるように、該インバータを形成することができるレイ
   アウトパターンが、隣接するこれらペアパスゲート間に
   あることを特徴とするゲートアレイ集積回路。
3. 【請求項３】請求項１において、複数の前記論理演算系
   統に対して、前記多入力ＣＭＯＳ論理回路を形成するこ
   とができるレイアウトパターンを、複数備えるように
   し、 これら論理演算系統の内で少なくとも一部のものの出力
   が、複数の前記多入力ＣＭＯＳ論理回路の、いずれの入
   力にも接続できるようにされていることを特徴とするゲ
   ートアレイ集積回路。
4. 【請求項４】請求項１において、前記多入力ＣＭＯＳ論
   理回路を形成することができるレイアウトパターンが、
   多入力ＮＡＮＤ論理ゲート、多入力ＮＯＲ論理ゲート及
   びインバータの内の、任意の少なくとも一つを形成する
   ことができるようになっていることを特徴とするゲート
   アレイ集積回路。
5. 【請求項５】請求項１において、前記基本セルが、前記
   多入力ＣＭＯＳ論理回路よりも出力駆動能力が大きなイ
   ンバータとされる出力インバータ要素を形成することが
   できるレイアウトパターンを有していることを特徴とす
   るゲートアレイ集積回路。
6. 【請求項６】請求項１において、前記基本セルが、前記
   ペアパスゲート回路に入力する信号を反転するためのイ
   ンバータとされる入力インバータ要素を形成することが
   できるレイアウトパターンを有し、該入力インバータ要
   素に用いるＭＯＳトランジスタのゲートには独立したも
   のがあると共に、 これら入力インバータ要素のレイアウトパターンの数
   が、前記ペアパスゲート回路を形成することができるレ
   イアウトパターンの数の２倍以上とされていることを特
   徴とするゲートアレイ集積回路。
7. 【請求項７】請求項１において、前記単位パスゲートの
   ＰチャネルＭＯＳトランジスタの大きさが、同じ単位パ
   スゲートで共に用いられるＮチャネルＭＯＳトランジス
   タの大きさの（１／２）〜（１／１０）とされているこ
   とを特徴とするゲートアレイ集積回路。
8. 【請求項８】請求項１において、前記基本セルが、前記
   第１単位パスゲート及び前記第２単位パスゲートの対で
   なる単位パスゲート要素を形成することができるレイア
   ウトパターンを６つ、当該基本セル内で分散して配置す
   ると共に、 前記第１単位パスゲートあるいは前記第２単位パスゲー
   トに入力する信号を反転するためのインバータとされる
   入力インバータ要素の形成に、あるいは、前記ペアパス
   ゲート回路が備える前記信号Ｑを得るための前記インバ
   ータの形成に用いることができるレイアウトパターン
   が、相互に隣接する前記単位パスゲート要素の間に設け
   られ、 前記多入力ＣＭＯＳ論理回路を形成することができるレ
   イアウトパターンを２つ、当該基本セルのそれぞれ相対
   する周辺部付近に有すると共に、 前記多入力ＣＭＯＳ論理回路よりも出力駆動能力が大き
   なインバータとされる出力インバータ要素を形成するこ
   とができるレイアウトパターンを、前記多入力ＣＭＯＳ
   論理回路を形成することができるレイアウトパターンの
   付近に有することを特徴とするゲートアレイ集積回路。