JP3209399B2 - ゲートアレイ集積回路 - Google Patents
ゲートアレイ集積回路Info
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- JP3209399B2 JP3209399B2 JP04995896A JP4995896A JP3209399B2 JP 3209399 B2 JP3209399 B2 JP 3209399B2 JP 04995896 A JP04995896 A JP 04995896A JP 4995896 A JP4995896 A JP 4995896A JP 3209399 B2 JP3209399 B2 JP 3209399B2
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- gate
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Description
【0001】
【発明の属する技術分野】本発明は、複数のトランジス
タからなる基本セルの繰り返しパターンを予め形成して
あるベースアレイに、内部の配線接続を設定すること
で、所望のユーザ論理回路を定義できるようにしたゲー
トアレイに係り、特に、備えられているトランジスタな
どの諸素子の使用効率を向上させて、より規模が大きな
ユーザ論理回路を定義できるようにすると共に、パスト
ランジスタのみで構成される論理回路の論理演算系統の
トランジスタ段数をより抑えることで、動作速度を向上
させると共に、容量が大きな配線をドライブする場合
や、ファンアウトが大きい場合にも動作速度を維持ない
し向上しながら、貫通電流が多くなる傾向のあるプルア
ップトランジスタを使用せずに消費電力を抑え、低電源
電圧においても正常動作し、更に、比較的複雑な論理も
実現可能とし、特に従来のパストランジスタのみで構成
される論理回路では苦手な論理も、より容易に実現可能
とすることができるゲートアレイ集積回路に関する。
タからなる基本セルの繰り返しパターンを予め形成して
あるベースアレイに、内部の配線接続を設定すること
で、所望のユーザ論理回路を定義できるようにしたゲー
トアレイに係り、特に、備えられているトランジスタな
どの諸素子の使用効率を向上させて、より規模が大きな
ユーザ論理回路を定義できるようにすると共に、パスト
ランジスタのみで構成される論理回路の論理演算系統の
トランジスタ段数をより抑えることで、動作速度を向上
させると共に、容量が大きな配線をドライブする場合
や、ファンアウトが大きい場合にも動作速度を維持ない
し向上しながら、貫通電流が多くなる傾向のあるプルア
ップトランジスタを使用せずに消費電力を抑え、低電源
電圧においても正常動作し、更に、比較的複雑な論理も
実現可能とし、特に従来のパストランジスタのみで構成
される論理回路では苦手な論理も、より容易に実現可能
とすることができるゲートアレイ集積回路に関する。
【0002】
【従来の技術】従来から、用いる素子の数を低減するこ
とや、動作速度を向上させることを目的とし、パストラ
ンジスタ論理回路と称するものが提供されている。この
パストランジスタ論理回路は、NチャネルMOSトラン
ジスタやPチャネルMOSトランジスタ等、入力の論理
値に応じて出力がオンオフするパストランジスタを、複
数、直列あるいは並列に接続することで、論理積演算や
論理和演算等を行う回路を構成し、所望の論理回路を得
るようにしたものである。
とや、動作速度を向上させることを目的とし、パストラ
ンジスタ論理回路と称するものが提供されている。この
パストランジスタ論理回路は、NチャネルMOSトラン
ジスタやPチャネルMOSトランジスタ等、入力の論理
値に応じて出力がオンオフするパストランジスタを、複
数、直列あるいは並列に接続することで、論理積演算や
論理和演算等を行う回路を構成し、所望の論理回路を得
るようにしたものである。
【0003】このようなパストランジスタ論理回路に
は、CVSL(cascode voltage switch logic)として
知られるパストランジスタ論理回路や、CPL(comple
mentary pass-transistor logic )として知られるパス
トランジスタ論理回路、又、SRPL(swing restored
pass-transistor logic)として知られるパストランジ
スタ論理回路がある。更に、このようなパストランジス
タ論理回路には、DSL(differential split-level C
MOS logic )として知られるパストランジスタ論理回路
や、DPL(double pass-transistor logic)として知
られるパストランジスタ論理回路、又、DCVSPG
(differential cascode voltage switch with the pas
s-gate)として知られるパストランジスタ論理回路があ
る。
は、CVSL(cascode voltage switch logic)として
知られるパストランジスタ論理回路や、CPL(comple
mentary pass-transistor logic )として知られるパス
トランジスタ論理回路、又、SRPL(swing restored
pass-transistor logic)として知られるパストランジ
スタ論理回路がある。更に、このようなパストランジス
タ論理回路には、DSL(differential split-level C
MOS logic )として知られるパストランジスタ論理回路
や、DPL(double pass-transistor logic)として知
られるパストランジスタ論理回路、又、DCVSPG
(differential cascode voltage switch with the pas
s-gate)として知られるパストランジスタ論理回路があ
る。
【0004】例えば、「Lean Integration:Achieving a
Quantum Leap in Performance andCost of Logic LSIs
」(IEEE 1994 CUSTOM INTEGRATED CIRCUITS CONFEREN
CE26.5)では、1段ないし2段の3種のパストランジス
タ論理回路と、ドライブ能力の異なる4種の出力インバ
ータを基本セルとしている。又、それぞれのパストラン
ジスタ論理回路の出力を小さなインバータを用いてフィ
ードバックし、小さなPチャネルMOSトランジスタを
用いて入力側をプルアップするようにしている。
Quantum Leap in Performance andCost of Logic LSIs
」(IEEE 1994 CUSTOM INTEGRATED CIRCUITS CONFEREN
CE26.5)では、1段ないし2段の3種のパストランジス
タ論理回路と、ドライブ能力の異なる4種の出力インバ
ータを基本セルとしている。又、それぞれのパストラン
ジスタ論理回路の出力を小さなインバータを用いてフィ
ードバックし、小さなPチャネルMOSトランジスタを
用いて入力側をプルアップするようにしている。
【0005】又このテクニカルペーパのFIG.1は、
図1及び図2に示す通りである。まず図1では、互いに
構成する論理が異なる、パストランジスタ論理回路のセ
ルY1〜Y3のいずれにおいても、NチャネルMOSト
ランジスタM1〜M6によって、パストランジスタ論理
回路が構成され、これに対してインバータIが接続され
ている。ここで、該インバータIは、図2に示される如
く、NチャネルMOSトランジスタM1及びM2と、P
チャネルMOSトランジスタM3〜M5によって構成さ
れている。
図1及び図2に示す通りである。まず図1では、互いに
構成する論理が異なる、パストランジスタ論理回路のセ
ルY1〜Y3のいずれにおいても、NチャネルMOSト
ランジスタM1〜M6によって、パストランジスタ論理
回路が構成され、これに対してインバータIが接続され
ている。ここで、該インバータIは、図2に示される如
く、NチャネルMOSトランジスタM1及びM2と、P
チャネルMOSトランジスタM3〜M5によって構成さ
れている。
【0006】ここで従来から、ベースアレイに内部の配
線接続を設定することで、所望のユーザ論理回路を定義
できるようにしたゲートアレイ集積回路が広く用いられ
ている。このゲートアレイ集積回路の典型的なものは、
配線工程以前で加工される行列上に配置されたトランジ
スタからなる基本セル群を共通化し、集積回路に組み込
むユーザ論理回路に従ってトランジスタ間を接続する配
線を決定し、これ以降の配線工程を行うというものであ
る。このようなゲートアレイ集積回路によれば、設計や
生産に要するTAT(turn around time)の低減やコス
トの低減を図ることができ、ユーザに合わせた論理回路
を作り込んだ集積回路を能率良く提供することができ
る。
線接続を設定することで、所望のユーザ論理回路を定義
できるようにしたゲートアレイ集積回路が広く用いられ
ている。このゲートアレイ集積回路の典型的なものは、
配線工程以前で加工される行列上に配置されたトランジ
スタからなる基本セル群を共通化し、集積回路に組み込
むユーザ論理回路に従ってトランジスタ間を接続する配
線を決定し、これ以降の配線工程を行うというものであ
る。このようなゲートアレイ集積回路によれば、設計や
生産に要するTAT(turn around time)の低減やコス
トの低減を図ることができ、ユーザに合わせた論理回路
を作り込んだ集積回路を能率良く提供することができ
る。
【0007】又、このようなゲートアレイ集積回路にお
いても、パストランジスタ論理回路の基本セルを用いた
ものが知られている。例えば「Pass Transistor Based
GateArray Architecture 」(1995 Symposium on VLSI
Circuit Digest of Technical Papers 16-1)では、3
ペアのNチャネルMOSトランジスタで構成するパスト
ランジスタ論理回路で、相補型の信号の出力OUT及び
(OUTバー)の両極を形成し、パストランジスタ論理
回路の出力をカスコード接続した小さなPチャネルMO
Sトランジスタでラッチ(あるいはプルアップ)し、外
部回路との干渉を避け、外部回路をドライブするために
パストランジスタ論理回路の出力にそれぞれインバータ
を付けるようにしている。又、このようなものを2個組
にしたものを基本セルとし、ゲートアレイ集積回路を構
成するようにしている。
いても、パストランジスタ論理回路の基本セルを用いた
ものが知られている。例えば「Pass Transistor Based
GateArray Architecture 」(1995 Symposium on VLSI
Circuit Digest of Technical Papers 16-1)では、3
ペアのNチャネルMOSトランジスタで構成するパスト
ランジスタ論理回路で、相補型の信号の出力OUT及び
(OUTバー)の両極を形成し、パストランジスタ論理
回路の出力をカスコード接続した小さなPチャネルMO
Sトランジスタでラッチ(あるいはプルアップ)し、外
部回路との干渉を避け、外部回路をドライブするために
パストランジスタ論理回路の出力にそれぞれインバータ
を付けるようにしている。又、このようなものを2個組
にしたものを基本セルとし、ゲートアレイ集積回路を構
成するようにしている。
【0008】このテクニカルペーパのFig.1は図3
に示す通りである。この技術ではこの図3に示すよう
に、基本セルに入力される相補的な信号は、まずパスト
ランジスタツリー(Pass Transistor Tree)で受けてい
る。NチャネルMOSトランジスタで構成されるこのパ
ストランジスタツリーの論理回路による演算結果は、相
補的な出力OUT及び(OUTバー)から出力される。
又、この出力OUT及び(OUTバー)には、2つのP
チャネルMOSトランジスタで構成されるラッチ(Latc
h )が構成されている。
に示す通りである。この技術ではこの図3に示すよう
に、基本セルに入力される相補的な信号は、まずパスト
ランジスタツリー(Pass Transistor Tree)で受けてい
る。NチャネルMOSトランジスタで構成されるこのパ
ストランジスタツリーの論理回路による演算結果は、相
補的な出力OUT及び(OUTバー)から出力される。
又、この出力OUT及び(OUTバー)には、2つのP
チャネルMOSトランジスタで構成されるラッチ(Latc
h )が構成されている。
【0009】又、このテクニカルペーパのFig.5は
図4に示す通りである。この技術では図4に示す通り、
SRAM(static random access memory )を形成する
ことができるようにされている。この図4において、P
チャネルMOSトランジスタP1及びNチャネルMOS
トランジスタN1で構成されるインバータの入力及び出
力は、PチャネルMOSトランジスタP2及びNチャネ
ルMOSトランジスタN3で構成されるインバータの出
力及び入力と相互に接続され、このようにしてラッチ回
路が構成されている。又、このようなラッチ回路は、ゲ
ートがワード線に接続されるNチャネルMOSトランジ
スタN2及びN4によって、相補的な1対のビット線に
接続されている。このようなSRAMのセルは、この図
4の左側に示されるように、ゲートアレイ集積回路とし
て予め用意された基本セルに対して、カスタム配線をほ
どこすことによって実現できるようになっている。
図4に示す通りである。この技術では図4に示す通り、
SRAM(static random access memory )を形成する
ことができるようにされている。この図4において、P
チャネルMOSトランジスタP1及びNチャネルMOS
トランジスタN1で構成されるインバータの入力及び出
力は、PチャネルMOSトランジスタP2及びNチャネ
ルMOSトランジスタN3で構成されるインバータの出
力及び入力と相互に接続され、このようにしてラッチ回
路が構成されている。又、このようなラッチ回路は、ゲ
ートがワード線に接続されるNチャネルMOSトランジ
スタN2及びN4によって、相補的な1対のビット線に
接続されている。このようなSRAMのセルは、この図
4の左側に示されるように、ゲートアレイ集積回路とし
て予め用意された基本セルに対して、カスタム配線をほ
どこすことによって実現できるようになっている。
【0010】
【発明が解決しようとする課題】しかしながら、図1及
び図2を用いて前述した技術等、一般的なパストランジ
スタ論理回路では、変数(入力信号)の関連が弱いプリ
ミティブな積和演算や多変数の多積項演算に多くのトラ
ンジスタを必要としてしまい、信号のパス段数も深くな
ってしまう。このために、チップ面積が大きくなってし
まい、又、動作速度が遅くなってしまい、消費電力も増
大してしまう。例えば(a・b+c・d)等の積和演算
ではこのような傾向が見られる。現在主流のCMOS
(complementary metal oxide semiconductor )論理回
路に対する優位性が弱いという問題が生じる。更に、パ
ストランジスタ論理回路を構成する際には、Nチャネル
MOSトランジスタの使用数に比べてPチャネルMOS
トランジスタの使用数が少ないために、未使用のPチャ
ネルMOSトランジスタが多く発生したり、SRAMや
D型フリップフロップ等の順序回路を構成する場合にト
ランジスタの使用効率が悪化してしまうという問題もあ
る。
び図2を用いて前述した技術等、一般的なパストランジ
スタ論理回路では、変数(入力信号)の関連が弱いプリ
ミティブな積和演算や多変数の多積項演算に多くのトラ
ンジスタを必要としてしまい、信号のパス段数も深くな
ってしまう。このために、チップ面積が大きくなってし
まい、又、動作速度が遅くなってしまい、消費電力も増
大してしまう。例えば(a・b+c・d)等の積和演算
ではこのような傾向が見られる。現在主流のCMOS
(complementary metal oxide semiconductor )論理回
路に対する優位性が弱いという問題が生じる。更に、パ
ストランジスタ論理回路を構成する際には、Nチャネル
MOSトランジスタの使用数に比べてPチャネルMOS
トランジスタの使用数が少ないために、未使用のPチャ
ネルMOSトランジスタが多く発生したり、SRAMや
D型フリップフロップ等の順序回路を構成する場合にト
ランジスタの使用効率が悪化してしまうという問題もあ
る。
【0011】又、図3及び図4を用いて前述した技術等
では、相補型の信号の出力OUTと(OUTバー)の両
極を必要とするため、トランジスタ数が多くなる。又、
次段の回路へ両極の信号を渡さなければならないため、
片極の約2倍の配線数を必要とする。このため、チップ
面積が増大してしまう。かといって片極のパストランジ
スタ論理回路では、1Vより低い電源電圧の場合にフィ
ードバック用ないし受けのインバータがオンになりにく
い、またはならないため、遅延時間の増大または動作不
良となってしまう。又、ファンアウトが大きい場合に、
出力インバータのNチャネルMOSトランジスタが多数
のプルアップ用PチャネルMOSトランジスタをドライ
ブするのに時間がかかる、またはドライブできないた
め、遅延時間の増大ないし動作不良となってしまうとい
う問題がある。
では、相補型の信号の出力OUTと(OUTバー)の両
極を必要とするため、トランジスタ数が多くなる。又、
次段の回路へ両極の信号を渡さなければならないため、
片極の約2倍の配線数を必要とする。このため、チップ
面積が増大してしまう。かといって片極のパストランジ
スタ論理回路では、1Vより低い電源電圧の場合にフィ
ードバック用ないし受けのインバータがオンになりにく
い、またはならないため、遅延時間の増大または動作不
良となってしまう。又、ファンアウトが大きい場合に、
出力インバータのNチャネルMOSトランジスタが多数
のプルアップ用PチャネルMOSトランジスタをドライ
ブするのに時間がかかる、またはドライブできないた
め、遅延時間の増大ないし動作不良となってしまうとい
う問題がある。
【0012】本発明は、前記従来の問題点を解決するべ
くなされたもので、備えられているトランジスタなどの
諸素子の使用効率を向上させて、より規模が大きなユー
ザ論理回路を定義できるようにすると共に、パストラン
ジスタのみで構成される論理回路の論理演算系統のトラ
ンジスタ段数をより抑えることで、動作速度を向上させ
ると共に、容量が大きな配線をドライブする場合や、フ
ァンアウトが大きい場合にも動作速度を維持ないし向上
しながら、貫通電流が多くなる傾向のあるプルアップト
ランジスタを使用せずに消費電力を抑え、低電源電圧に
おいても正常動作し、更に、比較的複雑な論理も実現可
能とし、特に従来のパストランジスタのみで構成される
論理回路では苦手な論理も、より容易に実現可能とする
ことができるゲートアレイ集積回路を提供することを目
的とする。
くなされたもので、備えられているトランジスタなどの
諸素子の使用効率を向上させて、より規模が大きなユー
ザ論理回路を定義できるようにすると共に、パストラン
ジスタのみで構成される論理回路の論理演算系統のトラ
ンジスタ段数をより抑えることで、動作速度を向上させ
ると共に、容量が大きな配線をドライブする場合や、フ
ァンアウトが大きい場合にも動作速度を維持ないし向上
しながら、貫通電流が多くなる傾向のあるプルアップト
ランジスタを使用せずに消費電力を抑え、低電源電圧に
おいても正常動作し、更に、比較的複雑な論理も実現可
能とし、特に従来のパストランジスタのみで構成される
論理回路では苦手な論理も、より容易に実現可能とする
ことができるゲートアレイ集積回路を提供することを目
的とする。
【0013】
【課題を解決するための手段】まず、本願発明のゲート
アレイ集積回路は、ベースアレイに内部の配線接続を設
定することで、所望のユーザ論理回路を定義できるよう
にしたゲートアレイ集積回路において、いずれもパスト
ランジスタとして用いる、ソース/ドレインのチャネル
を形成する拡散領域が共有されている2つのNチャネル
MOSトランジスタと、該NチャネルMOSトランジス
タより小さな、いずれもパストランジスタとして用い
る、ソース/ドレインのチャネルを形成する拡散領域が
共有されている2つのPチャネルMOSトランジスタ
と、インバータとを備え、前記NチャネルMOSトラン
ジスタの1つ、及び前記PチャネルMOSトランジスタ
の1つがソース/ドレインで並列接続されて、第1単位
パスゲートを構成し、別の前記NチャネルMOSトラン
ジスタ及び別の前記PチャネルMOSトランジスタがソ
ース/ドレインで並列接続されて、第2単位パスゲート
を構成し、前記第1単位パスゲートのソース/ドレイン
の一方には、入力信号Aが入力され、前記第2単位パス
ゲートのソース/ドレインの一方には、入力信号Bが入
力され、前記第1単位パスゲートの他方のソース/ドレ
イン及び前記第2単位パスゲートの他方のソース/ドレ
インが相互に接続されて、出力信号Uを出力し、入力信
号Pを前記インバータへ入力することで、該インバータ
の出力から信号Qを得、同一信号で正論理又は負論理と
なる2つの入力信号P及び信号Q(=Pバー)につい
て、前記第1単位パスゲートのNチャネルMOSトラン
ジスタのゲート及び前記第2単位パスゲートのPチャネ
ルMOSトランジスタのゲートには、前記入力信号Pが
入力され、前記第1単位パスゲートのPチャネルMOS
トランジスタのゲート及び前記第2単位パスゲートのN
チャネルMOSトランジスタのゲートには、前記信号Q
が入力され、このように接続された前記第1単位パスゲ
ート及び前記第2単位パスゲートで構成されたペアパス
ゲート回路を形成することができるレイアウトパターン
を2組以上有し、入力の論理値に応じて動作する該ペア
パスゲート回路を直列接続し、あるいは並列接続して形
成される、論理積演算や論理和演算等を行なってある論
理値を出力するまでの経路となる論理演算系統を複数形
成することができ、更に、これら論理演算系統それぞれ
から得られる、複数の出力をそれぞれ個別に、直接入力
する多入力CMOS論理回路を形成することができるレ
イアウトパターンを有して構成される基本セルが、複数
備えられたことにより、前記課題を解決したものであ
る。
アレイ集積回路は、ベースアレイに内部の配線接続を設
定することで、所望のユーザ論理回路を定義できるよう
にしたゲートアレイ集積回路において、いずれもパスト
ランジスタとして用いる、ソース/ドレインのチャネル
を形成する拡散領域が共有されている2つのNチャネル
MOSトランジスタと、該NチャネルMOSトランジス
タより小さな、いずれもパストランジスタとして用い
る、ソース/ドレインのチャネルを形成する拡散領域が
共有されている2つのPチャネルMOSトランジスタ
と、インバータとを備え、前記NチャネルMOSトラン
ジスタの1つ、及び前記PチャネルMOSトランジスタ
の1つがソース/ドレインで並列接続されて、第1単位
パスゲートを構成し、別の前記NチャネルMOSトラン
ジスタ及び別の前記PチャネルMOSトランジスタがソ
ース/ドレインで並列接続されて、第2単位パスゲート
を構成し、前記第1単位パスゲートのソース/ドレイン
の一方には、入力信号Aが入力され、前記第2単位パス
ゲートのソース/ドレインの一方には、入力信号Bが入
力され、前記第1単位パスゲートの他方のソース/ドレ
イン及び前記第2単位パスゲートの他方のソース/ドレ
インが相互に接続されて、出力信号Uを出力し、入力信
号Pを前記インバータへ入力することで、該インバータ
の出力から信号Qを得、同一信号で正論理又は負論理と
なる2つの入力信号P及び信号Q(=Pバー)につい
て、前記第1単位パスゲートのNチャネルMOSトラン
ジスタのゲート及び前記第2単位パスゲートのPチャネ
ルMOSトランジスタのゲートには、前記入力信号Pが
入力され、前記第1単位パスゲートのPチャネルMOS
トランジスタのゲート及び前記第2単位パスゲートのN
チャネルMOSトランジスタのゲートには、前記信号Q
が入力され、このように接続された前記第1単位パスゲ
ート及び前記第2単位パスゲートで構成されたペアパス
ゲート回路を形成することができるレイアウトパターン
を2組以上有し、入力の論理値に応じて動作する該ペア
パスゲート回路を直列接続し、あるいは並列接続して形
成される、論理積演算や論理和演算等を行なってある論
理値を出力するまでの経路となる論理演算系統を複数形
成することができ、更に、これら論理演算系統それぞれ
から得られる、複数の出力をそれぞれ個別に、直接入力
する多入力CMOS論理回路を形成することができるレ
イアウトパターンを有して構成される基本セルが、複数
備えられたことにより、前記課題を解決したものであ
る。
【0014】又、前記ゲートアレイ集積回路において、
1つのインバータを、前記信号Qを得るための前記イン
バータとして、隣接する複数の前記ペアパスゲート回路
間で共用することもできるように、該インバータを形成
することができるレイアウトパターンが、隣接するこれ
らペアパスゲート間にあることにより、前記課題を解決
するとともに、ゲートアレイ集積回路としてその基本セ
ル内に予め用意されているインバータを形成することが
できるレイアウトパターンの数を減少したり、あるい
は、上記のように共用することで未使用となる前記イン
バータに用いるトランジスタ等を他の回路構成に流用す
ることで、ゲートアレイ集積回路内のトランジスタ等の
諸素子の使用効率を向上させたものである。
1つのインバータを、前記信号Qを得るための前記イン
バータとして、隣接する複数の前記ペアパスゲート回路
間で共用することもできるように、該インバータを形成
することができるレイアウトパターンが、隣接するこれ
らペアパスゲート間にあることにより、前記課題を解決
するとともに、ゲートアレイ集積回路としてその基本セ
ル内に予め用意されているインバータを形成することが
できるレイアウトパターンの数を減少したり、あるい
は、上記のように共用することで未使用となる前記イン
バータに用いるトランジスタ等を他の回路構成に流用す
ることで、ゲートアレイ集積回路内のトランジスタ等の
諸素子の使用効率を向上させたものである。
【0015】又、前記ゲートアレイ集積回路において、
複数の前記論理演算系統に対して、前記多入力CMOS
論理回路を形成することができるレイアウトパターン
を、複数備えるようにし、これら論理演算系統の内で少
なくとも一部のものの出力が、複数の前記多入力CMO
S論理回路の、いずれの入力にも接続できるようにされ
ていることにより、前記課題を解決するとともに、基本
セル内に構成する前記多入力CMOS論理回路に入力す
る前記論理演算系統の回路が比較的単純で用いる単位パ
スゲートが少ない場合に、当該基本セル内の未使用の単
位パスゲート及び他の多入力CMOS論理回路を用いて
別の論理回路をも更に作り込めるようにし、結果として
基本セル内のトランジスタ等の諸素子の使用効率を更に
向上させたものである。
複数の前記論理演算系統に対して、前記多入力CMOS
論理回路を形成することができるレイアウトパターン
を、複数備えるようにし、これら論理演算系統の内で少
なくとも一部のものの出力が、複数の前記多入力CMO
S論理回路の、いずれの入力にも接続できるようにされ
ていることにより、前記課題を解決するとともに、基本
セル内に構成する前記多入力CMOS論理回路に入力す
る前記論理演算系統の回路が比較的単純で用いる単位パ
スゲートが少ない場合に、当該基本セル内の未使用の単
位パスゲート及び他の多入力CMOS論理回路を用いて
別の論理回路をも更に作り込めるようにし、結果として
基本セル内のトランジスタ等の諸素子の使用効率を更に
向上させたものである。
【0016】前記ゲートアレイ集積回路において、前記
多入力CMOS論理回路を形成することができるレイア
ウトパターンが、多入力NAND論理ゲート、多入力N
OR論理ゲート及びインバータの内の、任意の少なくと
も一つを形成することができるようになっていることに
より、前記課題を解決するとともに、前記多入力CMO
S論理回路で形成することができる論理のバリエーショ
ンの増加によって、より多様な論理回路を能率良く基本
セル内に構成することができるようにしたものである。
多入力CMOS論理回路を形成することができるレイア
ウトパターンが、多入力NAND論理ゲート、多入力N
OR論理ゲート及びインバータの内の、任意の少なくと
も一つを形成することができるようになっていることに
より、前記課題を解決するとともに、前記多入力CMO
S論理回路で形成することができる論理のバリエーショ
ンの増加によって、より多様な論理回路を能率良く基本
セル内に構成することができるようにしたものである。
【0017】又前記ゲートアレイ集積回路において、前
記基本セルが、前記多入力CMOS論理回路よりも出力
駆動能力が大きなインバータとされる出力インバータ要
素を形成することができるレイアウトパターンを有して
いることにより、前記課題を解決するとともに、容量が
大きくなる傾向のある、セル間を接続する長い配線に対
する信号ドライブを行うことで、動作速度の向上等を図
ったものである。
記基本セルが、前記多入力CMOS論理回路よりも出力
駆動能力が大きなインバータとされる出力インバータ要
素を形成することができるレイアウトパターンを有して
いることにより、前記課題を解決するとともに、容量が
大きくなる傾向のある、セル間を接続する長い配線に対
する信号ドライブを行うことで、動作速度の向上等を図
ったものである。
【0018】前記ゲートアレイ集積回路において、前記
基本セルが、前記ペアパスゲート回路に入力する信号を
反転するためのインバータとされる入力インバータ要素
を形成することができるレイアウトパターンを有し、該
入力インバータ要素に用いるMOSトランジスタのゲー
トアレイには独立したものがあると共に、これら入力イ
ンバータ要素のレイアウトパターンの数が、前記ペアパ
スゲート回路を形成することができるレイアウトパター
ンの数の2倍以上とされていることにより、前記課題を
解決するとともに、前記ペアパスゲート回路の2対のN
チャネルMOSトランジスタとPチャネルMOSトラン
ジスタで2個のインバータを構成し、一方のインバータ
の入力及び出力を他方のインバータの出力及び入力に対
してたすきがけ状に接続してラッチ回路を構成し、前記
入力インバータ要素の独立したゲートをワード線に接続
した2個のNチャネルMOSトランジスタによってラッ
チ回路を相補的な1対のビット線に接続できるように
し、1つの基本セルでより多ビットで高密度のSRAM
を実現できるようにしたものである。あるいはD型フリ
ップフロップ等も、当該基本セルでより容易に実現でき
るようにしたものである。このようなD型フリップフロ
ップのクロック信号には、出力インバータ要素の一部
を、クロックドライバとして用いると良い。
基本セルが、前記ペアパスゲート回路に入力する信号を
反転するためのインバータとされる入力インバータ要素
を形成することができるレイアウトパターンを有し、該
入力インバータ要素に用いるMOSトランジスタのゲー
トアレイには独立したものがあると共に、これら入力イ
ンバータ要素のレイアウトパターンの数が、前記ペアパ
スゲート回路を形成することができるレイアウトパター
ンの数の2倍以上とされていることにより、前記課題を
解決するとともに、前記ペアパスゲート回路の2対のN
チャネルMOSトランジスタとPチャネルMOSトラン
ジスタで2個のインバータを構成し、一方のインバータ
の入力及び出力を他方のインバータの出力及び入力に対
してたすきがけ状に接続してラッチ回路を構成し、前記
入力インバータ要素の独立したゲートをワード線に接続
した2個のNチャネルMOSトランジスタによってラッ
チ回路を相補的な1対のビット線に接続できるように
し、1つの基本セルでより多ビットで高密度のSRAM
を実現できるようにしたものである。あるいはD型フリ
ップフロップ等も、当該基本セルでより容易に実現でき
るようにしたものである。このようなD型フリップフロ
ップのクロック信号には、出力インバータ要素の一部
を、クロックドライバとして用いると良い。
【0019】又、前記ゲートアレイ集積回路において、
前記単位パスゲートのPチャネルMOSトランジスタの
大きさが、同じ単位パスゲートで共に用いられるNチャ
ネルMOSトランジスタの大きさの(1/2)〜(1/
10)とされていることにより、前記課題を解決すると
ともに、前記単位パスゲートのPチャネルMOSトラン
ジスタの大きさをより適正とすることで、当該単位パス
ゲートの動作性能向上と当該単位パスゲートのレイアウ
ト面積の縮小との両立をより向上させたものである。
前記単位パスゲートのPチャネルMOSトランジスタの
大きさが、同じ単位パスゲートで共に用いられるNチャ
ネルMOSトランジスタの大きさの(1/2)〜(1/
10)とされていることにより、前記課題を解決すると
ともに、前記単位パスゲートのPチャネルMOSトラン
ジスタの大きさをより適正とすることで、当該単位パス
ゲートの動作性能向上と当該単位パスゲートのレイアウ
ト面積の縮小との両立をより向上させたものである。
【0020】前記ゲートアレイ集積回路において、前記
第1単位パスゲート及び前記第2単位パスゲートの対で
なる単位パスゲート要素を形成することができるレイア
ウトパターンを6つ、当該基本セル内で分散して配置す
ると共に、前記第1単位パスゲートあるいは前記第2単
位パスゲートに入力する信号を反転するためのインバー
タとされる入力インバータ要素の形成に、あるいは、前
記ペアパスゲート回路が備える前記信号Qを得るための
前記インバータの形成に用いることができるレイアウト
パターンが、相互に隣接する前記単位パスゲート要素の
間に設けられ、前記多入力CMOS論理回路を形成する
ことができるレイアウトパターンを2つ、当該基本セル
のそれぞれ相対する周辺部付近に有すると共に、前記多
入力CMOS論理回路よりも出力駆動能力が大きなイン
バータとされる出力インバータ要素を形成することがで
きるレイアウトパターンを、前記多入力CMOS論理回
路を形成することができるレイアウトパターンの付近に
有することにより、前記課題を解決するとともに、前記
単位パスゲート要素、前記入力インバータ要素や前記信
号Qを得るための前記インバータを形成するもの、前記
多入力CMOS論理回路、及び前記出力インバータ要素
をそれぞれ形成することができるレイアウトパターンの
それぞれの数を適正なバランスとし、又ユーザ論理回路
を定義する際に能率良く用いることができる基本セルを
有するゲートアレイ集積回路を提供したものである。
第1単位パスゲート及び前記第2単位パスゲートの対で
なる単位パスゲート要素を形成することができるレイア
ウトパターンを6つ、当該基本セル内で分散して配置す
ると共に、前記第1単位パスゲートあるいは前記第2単
位パスゲートに入力する信号を反転するためのインバー
タとされる入力インバータ要素の形成に、あるいは、前
記ペアパスゲート回路が備える前記信号Qを得るための
前記インバータの形成に用いることができるレイアウト
パターンが、相互に隣接する前記単位パスゲート要素の
間に設けられ、前記多入力CMOS論理回路を形成する
ことができるレイアウトパターンを2つ、当該基本セル
のそれぞれ相対する周辺部付近に有すると共に、前記多
入力CMOS論理回路よりも出力駆動能力が大きなイン
バータとされる出力インバータ要素を形成することがで
きるレイアウトパターンを、前記多入力CMOS論理回
路を形成することができるレイアウトパターンの付近に
有することにより、前記課題を解決するとともに、前記
単位パスゲート要素、前記入力インバータ要素や前記信
号Qを得るための前記インバータを形成するもの、前記
多入力CMOS論理回路、及び前記出力インバータ要素
をそれぞれ形成することができるレイアウトパターンの
それぞれの数を適正なバランスとし、又ユーザ論理回路
を定義する際に能率良く用いることができる基本セルを
有するゲートアレイ集積回路を提供したものである。
【0021】以下、本発明の作用について、簡単に説明
する。
する。
【0022】従来、例えば図1及び図2を用いて前述し
た技術等では、インバータとプルアップ用PチャネルM
OSトランジスタを必要としていた。又、従来、例えば
図3及び図4を用いて前述した技術等では、伝達するL
レベルを十分下げるとともに、伝達するHレベルを十分
上昇させるために、相補的な1対の信号を用いる必要が
あった。しかしながら本発明によれば、単位パスゲート
が前述のようにNチャネルMOSトランジスタ及びPチ
ャネルMOSトランジスタによって構成されているた
め、片極であって、従って相補的な1対の信号を用いな
いものであっても、伝達するLレベルを十分下げること
ができるとともに、伝達するHレベルを十分に上昇さ
せ、例えば電源VDDの電圧まで十分上昇させることが
可能となっている。
た技術等では、インバータとプルアップ用PチャネルM
OSトランジスタを必要としていた。又、従来、例えば
図3及び図4を用いて前述した技術等では、伝達するL
レベルを十分下げるとともに、伝達するHレベルを十分
上昇させるために、相補的な1対の信号を用いる必要が
あった。しかしながら本発明によれば、単位パスゲート
が前述のようにNチャネルMOSトランジスタ及びPチ
ャネルMOSトランジスタによって構成されているた
め、片極であって、従って相補的な1対の信号を用いな
いものであっても、伝達するLレベルを十分下げること
ができるとともに、伝達するHレベルを十分に上昇さ
せ、例えば電源VDDの電圧まで十分上昇させることが
可能となっている。
【0023】例えば、本発明で単位パスゲートに用いら
れるPチャネルMOSトランジスタの大きさは、共に用
いるNチャネルMOSトランジスタの大きさの(1/
5)程度とすることもできる。従って、同一トランジス
タサイズで換算したトランジスタ数は全体として少なく
なり、又配線数も少なくなるので、これによって半導体
集積回路のチップ面積を縮小することができ、集積度の
向上等をも図ることができる。又、ファンアウトが大き
くなってもプルアップ用のPチャネルMOSトランジス
タが必要ではないので、オーバドライブは不要であり、
低い電源電圧でも動作することができる。
れるPチャネルMOSトランジスタの大きさは、共に用
いるNチャネルMOSトランジスタの大きさの(1/
5)程度とすることもできる。従って、同一トランジス
タサイズで換算したトランジスタ数は全体として少なく
なり、又配線数も少なくなるので、これによって半導体
集積回路のチップ面積を縮小することができ、集積度の
向上等をも図ることができる。又、ファンアウトが大き
くなってもプルアップ用のPチャネルMOSトランジス
タが必要ではないので、オーバドライブは不要であり、
低い電源電圧でも動作することができる。
【0024】例えば、1段ないし多段の多系統のパスト
ランジスタ論理回路の出力を、CMOS論理の多入力N
AND論理ゲートないしは多入力NOR論理ゲートに入
力する構造によって、プリミティブな積和演算や、多変
数の多積項演算を、少ないトランジスタ数と浅いパス段
数で実現することができる。これによって、半導体集積
回路チップに搭載することができる論理回路の高密度
化、高速動作化、及び低消費電力化を図ることが可能と
なる。又、本願発明においては、パストランジスタとし
て第1パスゲートや第2パスゲートに用いる2つのNチ
ャネルMOSトランジスタは、ソース/ドレインのチャ
ネルを形成する拡散領域が共有されているので、集積回
路レイアウトを有効に活用できる。更に、該Nチャネル
MOSトランジスタより小さな、パストランジスタとし
て第1パスゲートや第2パスゲートに用いる2つのPチ
ャネルMOSトランジスタは、ソース/ドレインのチャ
ネルを形成する拡散領域が共有されているので、集積回
路レイアウトを有効に活用できる。
ランジスタ論理回路の出力を、CMOS論理の多入力N
AND論理ゲートないしは多入力NOR論理ゲートに入
力する構造によって、プリミティブな積和演算や、多変
数の多積項演算を、少ないトランジスタ数と浅いパス段
数で実現することができる。これによって、半導体集積
回路チップに搭載することができる論理回路の高密度
化、高速動作化、及び低消費電力化を図ることが可能と
なる。又、本願発明においては、パストランジスタとし
て第1パスゲートや第2パスゲートに用いる2つのNチ
ャネルMOSトランジスタは、ソース/ドレインのチャ
ネルを形成する拡散領域が共有されているので、集積回
路レイアウトを有効に活用できる。更に、該Nチャネル
MOSトランジスタより小さな、パストランジスタとし
て第1パスゲートや第2パスゲートに用いる2つのPチ
ャネルMOSトランジスタは、ソース/ドレインのチャ
ネルを形成する拡散領域が共有されているので、集積回
路レイアウトを有効に活用できる。
【0025】なお、バランス良く構成され、論理回路を
設計する際に有用な基本セルとするためには、適正数の
単位パスゲート要素や多入力CMOS論理回路を基本セ
ルが備えることが好ましい。例えばこのようにバランス
の取れた基本セルとしては、本発明の実施形態として詳
しく後述するように、2つの単位パスゲートの対でなる
ペアパスゲート要素を合計6つ、多入力CMOS論理回
路を2つ、出力インバータ要素を1つないしは多入力C
MOS論理回路と同数、入力インバータ要素を例えば6
つ備えたものを見出している。又、6つの前述のペアパ
スゲート要素は、3つ単位で2組としてもよく、このよ
うにすればより容易に2段のパストランジスタ論理回路
を構成することができる。
設計する際に有用な基本セルとするためには、適正数の
単位パスゲート要素や多入力CMOS論理回路を基本セ
ルが備えることが好ましい。例えばこのようにバランス
の取れた基本セルとしては、本発明の実施形態として詳
しく後述するように、2つの単位パスゲートの対でなる
ペアパスゲート要素を合計6つ、多入力CMOS論理回
路を2つ、出力インバータ要素を1つないしは多入力C
MOS論理回路と同数、入力インバータ要素を例えば6
つ備えたものを見出している。又、6つの前述のペアパ
スゲート要素は、3つ単位で2組としてもよく、このよ
うにすればより容易に2段のパストランジスタ論理回路
を構成することができる。
【0026】ここで、単位パスゲート、該単位パスゲー
トの対でなる上記のペアパスゲート要素、出力インバー
タ要素及び入力インバータ要素については、本発明の実
施形態として具体的にはより詳細に後述する。
トの対でなる上記のペアパスゲート要素、出力インバー
タ要素及び入力インバータ要素については、本発明の実
施形態として具体的にはより詳細に後述する。
【0027】なお、本発明の基本セルにおいては、未使
用のNチャネルMOSトランジスタ要素やPチャネルM
OSトランジスタ要素、又未使用のインバータ要素を適
宜用いることができるため、比較的簡単にSRAMセル
を構成することができる。あるいは、比較的簡単にD型
フリップフロップを構成することができる。後述する実
施形態では、1つの基本セル内で6ビットのSRAMを
構成することができ、高密度SRAMが可能である。
又、該実施形態では、1つの基本セルでD型フリップフ
ロップを合計6個構成することもできる。又、このよう
なD型フリップフロップのクロック信号には、出力イン
バータ要素の一部をクロックドライバとして用いると良
い。
用のNチャネルMOSトランジスタ要素やPチャネルM
OSトランジスタ要素、又未使用のインバータ要素を適
宜用いることができるため、比較的簡単にSRAMセル
を構成することができる。あるいは、比較的簡単にD型
フリップフロップを構成することができる。後述する実
施形態では、1つの基本セル内で6ビットのSRAMを
構成することができ、高密度SRAMが可能である。
又、該実施形態では、1つの基本セルでD型フリップフ
ロップを合計6個構成することもできる。又、このよう
なD型フリップフロップのクロック信号には、出力イン
バータ要素の一部をクロックドライバとして用いると良
い。
【0028】なお、本発明のペアパスゲート回路につい
ては、これを構成する第1単位パスゲート及び第2単位
パスゲート又出力Qを得るためのインバータとについ
て、第1単位パスゲート及び第2単位パスゲートの対で
なるペアパスゲート要素の構成と、信号Qを得るための
インバータの構成とに分けて考えるようにしてもよい。
即ち、ペアパスゲート回路が有する該インバータを、そ
れぞれのペアパスゲート回路毎に固定的に結び付けて用
意しなくてもよい。このようにすれば、1つのインバー
タを信号Qを得るためのインバータとして、隣接する複
数のペアパスゲート回路間で共用することもでき、この
場合不要となったインバータを他の目的に流用すること
もできる。あるいは、実現するユーザ論理回路の論理に
よっては、第1単位パスゲート及び第2単位パスゲート
の対でなるペアパスゲート要素を必ずしもインバータと
共に用いてペアパスゲート回路として構成せずに用い、
即ち単なるペアパスゲート要素のみで用いることも可能
であり、この場合にも不要となったインバータを他の目
的に流用することができ、集積度向上等の面で好まし
い。
ては、これを構成する第1単位パスゲート及び第2単位
パスゲート又出力Qを得るためのインバータとについ
て、第1単位パスゲート及び第2単位パスゲートの対で
なるペアパスゲート要素の構成と、信号Qを得るための
インバータの構成とに分けて考えるようにしてもよい。
即ち、ペアパスゲート回路が有する該インバータを、そ
れぞれのペアパスゲート回路毎に固定的に結び付けて用
意しなくてもよい。このようにすれば、1つのインバー
タを信号Qを得るためのインバータとして、隣接する複
数のペアパスゲート回路間で共用することもでき、この
場合不要となったインバータを他の目的に流用すること
もできる。あるいは、実現するユーザ論理回路の論理に
よっては、第1単位パスゲート及び第2単位パスゲート
の対でなるペアパスゲート要素を必ずしもインバータと
共に用いてペアパスゲート回路として構成せずに用い、
即ち単なるペアパスゲート要素のみで用いることも可能
であり、この場合にも不要となったインバータを他の目
的に流用することができ、集積度向上等の面で好まし
い。
【0029】なお、前述の多入力CMOS論理回路を構
成するために、ゲートを共有するNチャネルMOSトラ
ンジスタ及びPチャネルMOSトランジスタの2組以上
が、それぞれ少なくとも一方のソース/ドレインを共有
していてもよい。又、該多入力CMOS論理回路のパタ
ーンで、インバータを構成できるようにしてもよい。
成するために、ゲートを共有するNチャネルMOSトラ
ンジスタ及びPチャネルMOSトランジスタの2組以上
が、それぞれ少なくとも一方のソース/ドレインを共有
していてもよい。又、該多入力CMOS論理回路のパタ
ーンで、インバータを構成できるようにしてもよい。
【0030】なお、容量が大きくなる傾向のあるセル間
を接続する長い配線等、より大きな負荷を前記多入力C
MOS論理回路の出力で駆動する必要がある場合が生じ
ることがある。このようなことを想定し、基本セルにお
いて、多入力CMOS論理回路よりも出力駆動能力が大
きなインバータとされる、出力インバータ要素を形成す
ることができるレイアウトパターンを備えるようにして
もよい。この出力インバータ要素は、前記多入力CMO
S論理回路の各トランジスタより大きい、ゲートを共有
するNチャネルMOSトランジスタ及びPチャネルMO
Sトランジスタを基本セルに少なくとも1つずつ備えて
用いる。このような出力インバータ要素によれば、容量
が大きな配線等をも十分に駆動することができ、又、フ
ァンアウトが大きい場合にも十分に駆動することがで
き、動作速度の維持ないし向上を図ることができる。
を接続する長い配線等、より大きな負荷を前記多入力C
MOS論理回路の出力で駆動する必要がある場合が生じ
ることがある。このようなことを想定し、基本セルにお
いて、多入力CMOS論理回路よりも出力駆動能力が大
きなインバータとされる、出力インバータ要素を形成す
ることができるレイアウトパターンを備えるようにして
もよい。この出力インバータ要素は、前記多入力CMO
S論理回路の各トランジスタより大きい、ゲートを共有
するNチャネルMOSトランジスタ及びPチャネルMO
Sトランジスタを基本セルに少なくとも1つずつ備えて
用いる。このような出力インバータ要素によれば、容量
が大きな配線等をも十分に駆動することができ、又、フ
ァンアウトが大きい場合にも十分に駆動することがで
き、動作速度の維持ないし向上を図ることができる。
【0031】なお、本発明の基本セルにおいて、ペアパ
スゲート要素やペアパスゲート回路に入力する信号を反
転するためのインバータとされる入力インバータ要素を
形成することができるレイアウトパターンを備えるよう
にしてもよい。ある信号を受ける複数の基本セルにおい
て、逆位相の関係にある2つの信号が必要な場合、信号
送信側からこれら2つの信号を別々に送ると、受信側ま
での外部配線要素を2系統占有してしまう。これに対し
て、ペアパスゲート要素やペアパスゲート回路に入力す
る信号を反転するためのインバータを容易に基本セル内
で構成できるようにしておけば、必要に応じて受信側の
基本セルで入力信号を反転することが容易にでき、これ
によって外部配線要素の使用を節約することができる。
このような入力インバータ要素は、ペアパスゲート回路
の2倍備えれば完全であるが半数程度で良い。不足した
ら隣接する基本セルの入力インバータ要素等を使う。
又、このような入力インバータ要素は、ゲートが独立し
た単体のNチャネルMOSトランジスタ及びPチャネル
MOSトランジスタによる。なお、単体といっても、N
チャネルMOSトランジスタ同志、あるいはPチャネル
MOSトランジスタ同志で、一方のソース/ドレインを
共有するものであってもよい。このようなトランジスタ
は、例えばSRAMセルのワード選択ゲートにも用いる
ことができる。
スゲート要素やペアパスゲート回路に入力する信号を反
転するためのインバータとされる入力インバータ要素を
形成することができるレイアウトパターンを備えるよう
にしてもよい。ある信号を受ける複数の基本セルにおい
て、逆位相の関係にある2つの信号が必要な場合、信号
送信側からこれら2つの信号を別々に送ると、受信側ま
での外部配線要素を2系統占有してしまう。これに対し
て、ペアパスゲート要素やペアパスゲート回路に入力す
る信号を反転するためのインバータを容易に基本セル内
で構成できるようにしておけば、必要に応じて受信側の
基本セルで入力信号を反転することが容易にでき、これ
によって外部配線要素の使用を節約することができる。
このような入力インバータ要素は、ペアパスゲート回路
の2倍備えれば完全であるが半数程度で良い。不足した
ら隣接する基本セルの入力インバータ要素等を使う。
又、このような入力インバータ要素は、ゲートが独立し
た単体のNチャネルMOSトランジスタ及びPチャネル
MOSトランジスタによる。なお、単体といっても、N
チャネルMOSトランジスタ同志、あるいはPチャネル
MOSトランジスタ同志で、一方のソース/ドレインを
共有するものであってもよい。このようなトランジスタ
は、例えばSRAMセルのワード選択ゲートにも用いる
ことができる。
【0032】以下、本発明の作用についてより詳細に説
明する。
明する。
【0033】ここで、1つ以上の入力の論理値に基づい
た論理演算を、パストランジスタを直列あるいは並列に
接続した論理回路を用いて行なって、ある論理値を出力
するまでの経路を論理演算系統と定義する。本発明にお
いては、このような論理演算系統を複数形成すると共
に、これら論理演算系統から得られる、複数の出力をそ
れぞれ個別に入力する多入力CMOS論理回路を備える
ようにしている。この多入力CMOS論理回路を本発明
は具体的に限定するものではないが、例えば、該多入力
CMOS論理回路は多入力のNAND論理回路やNOR
論理回路等を用いることができる。
た論理演算を、パストランジスタを直列あるいは並列に
接続した論理回路を用いて行なって、ある論理値を出力
するまでの経路を論理演算系統と定義する。本発明にお
いては、このような論理演算系統を複数形成すると共
に、これら論理演算系統から得られる、複数の出力をそ
れぞれ個別に入力する多入力CMOS論理回路を備える
ようにしている。この多入力CMOS論理回路を本発明
は具体的に限定するものではないが、例えば、該多入力
CMOS論理回路は多入力のNAND論理回路やNOR
論理回路等を用いることができる。
【0034】このように、本発明では、より前段側にパ
ストランジスタを主とした論理回路を備えると共に、こ
の出力を後段の多入力CMOS論理回路で受けるという
ものである。即ち、本発明では、パストランジスタ論理
回路とCMOS論理回路との複合的な構成の特徴を有し
ている。
ストランジスタを主とした論理回路を備えると共に、こ
の出力を後段の多入力CMOS論理回路で受けるという
ものである。即ち、本発明では、パストランジスタ論理
回路とCMOS論理回路との複合的な構成の特徴を有し
ている。
【0035】このような構成によれば、パストランジス
タ論理回路でより有利に実現できる論理は前段側でパス
トランジスタを用いながら構成し、一方、多変数の多論
理積項演算という、パストランジスタ論理回路では苦手
な論理は後段の多入力CMOS論理回路で構成すること
ができる。又、後段(最終段)にはこのような多入力C
MOS論理回路が備えられているため、本発明のパスト
ランジスタ論理回路より更に後段(多入力CMOS論理
回路よりも更に後段)に対する信号の立ち上がり速度や
立ち下がり速度が改善され、該信号の論理値判定閾値付
近となる時間が短縮されるため、本発明の多入力CMO
S論理回路における貫通電流をより低減することができ
る。
タ論理回路でより有利に実現できる論理は前段側でパス
トランジスタを用いながら構成し、一方、多変数の多論
理積項演算という、パストランジスタ論理回路では苦手
な論理は後段の多入力CMOS論理回路で構成すること
ができる。又、後段(最終段)にはこのような多入力C
MOS論理回路が備えられているため、本発明のパスト
ランジスタ論理回路より更に後段(多入力CMOS論理
回路よりも更に後段)に対する信号の立ち上がり速度や
立ち下がり速度が改善され、該信号の論理値判定閾値付
近となる時間が短縮されるため、本発明の多入力CMO
S論理回路における貫通電流をより低減することができ
る。
【0036】更に、本発明では、以下のような単位パス
ゲートの作用も有する。
ゲートの作用も有する。
【0037】即ち、本発明は、パストランジスタ論理回
路の上述のようなパストランジスタとして、単位パスゲ
ートを用いている。
路の上述のようなパストランジスタとして、単位パスゲ
ートを用いている。
【0038】この単位パスゲートは、NチャネルMOS
トランジスタ、及び該NチャネルMOSトランジスタよ
りも小さなPチャネルMOSトランジスタがソース/ド
レインで並列接続されている。又、該単位パスゲートで
は、同一信号で正論理又は負論理となる2つの入力信号
P及びQ(=Pバー)が、それぞれ、これらNチャネル
MOSトランジスタ及びPチャネルMOSトランジスタ
のゲートに入力されて、これらNチャネルMOSトラン
ジスタ及びPチャネルMOSトランジスタが同時にオン
オフするようにされている。
トランジスタ、及び該NチャネルMOSトランジスタよ
りも小さなPチャネルMOSトランジスタがソース/ド
レインで並列接続されている。又、該単位パスゲートで
は、同一信号で正論理又は負論理となる2つの入力信号
P及びQ(=Pバー)が、それぞれ、これらNチャネル
MOSトランジスタ及びPチャネルMOSトランジスタ
のゲートに入力されて、これらNチャネルMOSトラン
ジスタ及びPチャネルMOSトランジスタが同時にオン
オフするようにされている。
【0039】このような単位パスゲートでは、Hレベル
を伝達する場合も、Lレベルを伝達する場合も、基本的
にはNチャネルMOSトランジスタがドライブする。従
って、まず、このような単位パスゲートでは、Lレベル
を伝達する際には、該LレベルをグランドGND(Vs
s)まで十分下げることができる。一方、Hレベルを伝
達する場合にも、PチャネルMOSトランジスタが作動
するため、該Hレベルが電源VDDの電圧まで十分上昇
される。
を伝達する場合も、Lレベルを伝達する場合も、基本的
にはNチャネルMOSトランジスタがドライブする。従
って、まず、このような単位パスゲートでは、Lレベル
を伝達する際には、該LレベルをグランドGND(Vs
s)まで十分下げることができる。一方、Hレベルを伝
達する場合にも、PチャネルMOSトランジスタが作動
するため、該Hレベルが電源VDDの電圧まで十分上昇
される。
【0040】なお、本発明で用いられる単位パスゲート
においては、用いられるNチャネルMOSトランジスタ
の大きさに比べPチャネルMOSトランジスタの大きさ
が小さくされていることが特徴である。例えば、このよ
うな単位パスゲートに用いられるPチャネルMOSトラ
ンジスタのトランジスタサイズは、共に用いられるNチ
ャネルMOSトランジスタの(1/2)〜(1/10)
程度である。
においては、用いられるNチャネルMOSトランジスタ
の大きさに比べPチャネルMOSトランジスタの大きさ
が小さくされていることが特徴である。例えば、このよ
うな単位パスゲートに用いられるPチャネルMOSトラ
ンジスタのトランジスタサイズは、共に用いられるNチ
ャネルMOSトランジスタの(1/2)〜(1/10)
程度である。
【0041】通常、このような単位パスゲートの出力
は、隣接して設けられている次段のパストランジスタや
単位パスゲートあるいはCMOS論理回路に接続され
る。又、単位パスゲートに用いられるPチャネルMOS
トランジスタは、共に用いられるNチャネルMOSトラ
ンジスタの動作を若干補うことが主な目的である。従っ
て、単位パスゲートに用いられるPチャネルMOSトラ
ンジスタのトランジスタサイズがこのように小さくされ
ていても、前述のようなHレベルの上昇の作用や、Lレ
ベルの下降の作用を十分得ることができる。
は、隣接して設けられている次段のパストランジスタや
単位パスゲートあるいはCMOS論理回路に接続され
る。又、単位パスゲートに用いられるPチャネルMOS
トランジスタは、共に用いられるNチャネルMOSトラ
ンジスタの動作を若干補うことが主な目的である。従っ
て、単位パスゲートに用いられるPチャネルMOSトラ
ンジスタのトランジスタサイズがこのように小さくされ
ていても、前述のようなHレベルの上昇の作用や、Lレ
ベルの下降の作用を十分得ることができる。
【0042】更に、本発明では、以下のようなペアパス
ゲート回路の作用も有する。
ゲート回路の作用も有する。
【0043】従来のパストランジスタ論理回路におい
て、パストランジスタは、図5に示されるような形態で
利用されることが比較的多い。本発明では、このような
点に着目している。
て、パストランジスタは、図5に示されるような形態で
利用されることが比較的多い。本発明では、このような
点に着目している。
【0044】この図5において、NチャネルMOSトラ
ンジスタM1及びM2の、2つのパストランジスタが示
される。これらのパストランジスタには、それぞれ異な
る入力信号AあるいはBが入力され、一方、共通の出力
信号Uを出力する。又、同一信号で正論理又は負論理と
なる2つの入力信号P及びQ(=Pバー)が、それぞ
れ、これらパストランジスタ1つずつのゲートに入力さ
れている。ここで、この図5の1点鎖線内にあるこのよ
うな回路を、以降、ペアパスゲート回路TUAと称す
る。
ンジスタM1及びM2の、2つのパストランジスタが示
される。これらのパストランジスタには、それぞれ異な
る入力信号AあるいはBが入力され、一方、共通の出力
信号Uを出力する。又、同一信号で正論理又は負論理と
なる2つの入力信号P及びQ(=Pバー)が、それぞ
れ、これらパストランジスタ1つずつのゲートに入力さ
れている。ここで、この図5の1点鎖線内にあるこのよ
うな回路を、以降、ペアパスゲート回路TUAと称す
る。
【0045】このような図5のペアパスゲート回路TU
Aと同等の論理機能を有するよう、前述の単位パスゲー
トを用いて構成すると、図6の1点鎖線内に示されるよ
うな回路(以降、ペアパスゲート回路TUと称する)と
なる。ここで、この図6のNチャネルMOSトランジス
タM1及びPチャネルMOSトランジスタM3の単位パ
スゲートは、図5のNチャネルMOSトランジスタM1
に相当する。図6のNチャネルMOSトランジスタM2
及びPチャネルMOSトランジスタM4の単位パスゲー
トは、図5のNチャネルMOSトランジスタM2に相当
する。
Aと同等の論理機能を有するよう、前述の単位パスゲー
トを用いて構成すると、図6の1点鎖線内に示されるよ
うな回路(以降、ペアパスゲート回路TUと称する)と
なる。ここで、この図6のNチャネルMOSトランジス
タM1及びPチャネルMOSトランジスタM3の単位パ
スゲートは、図5のNチャネルMOSトランジスタM1
に相当する。図6のNチャネルMOSトランジスタM2
及びPチャネルMOSトランジスタM4の単位パスゲー
トは、図5のNチャネルMOSトランジスタM2に相当
する。
【0046】本発明で用いる単位パスゲートに用いるN
チャネルMOSトランジスタ及びPチャネルMOSトラ
ンジスタのオンオフを同時に行うためには、同一信号で
正論理又は負論理となる一対の信号を要する。ここで、
相互に相補的に動作する、このような単位パスゲートを
一対有する、利用頻度の高い図5に示されるようなペア
パスゲート回路TUAに着目し、このようなものに対し
て本発明のペアパスゲート回路TUを用いれば、このよ
うな相補的な動作に必要な、同一信号で正論理又は負論
理となる2つの信号等に関して、回路構成を有機的に成
すことができる。即ち、元々必要となっていた、同一信
号で正論理又は負論理となる一対の信号を一つのインバ
ータを用いて入力信号Pから効果的に生成することがで
きるだけでなく、回路構成を有機的に成すことができ
る。
チャネルMOSトランジスタ及びPチャネルMOSトラ
ンジスタのオンオフを同時に行うためには、同一信号で
正論理又は負論理となる一対の信号を要する。ここで、
相互に相補的に動作する、このような単位パスゲートを
一対有する、利用頻度の高い図5に示されるようなペア
パスゲート回路TUAに着目し、このようなものに対し
て本発明のペアパスゲート回路TUを用いれば、このよ
うな相補的な動作に必要な、同一信号で正論理又は負論
理となる2つの信号等に関して、回路構成を有機的に成
すことができる。即ち、元々必要となっていた、同一信
号で正論理又は負論理となる一対の信号を一つのインバ
ータを用いて入力信号Pから効果的に生成することがで
きるだけでなく、回路構成を有機的に成すことができ
る。
【0047】従って、本発明によれば、まず単位パスゲ
ートを用いることで、プルアップ回路を利用せずともH
レベルを改善し、あるいは、プルダウン回路を利用せず
ともLレベルを改善することができる。又、このように
出力側のHレベルやLレベルを改善しながらも、プルア
ップ回路やプルダウン回路が用いられていないため、前
段の出力回路の負荷を軽減することができる。従って、
本発明によれば、パストランジスタ論理回路全体の小型
化や、同一出力駆動能力での動作速度の向上を図ること
ができる。
ートを用いることで、プルアップ回路を利用せずともH
レベルを改善し、あるいは、プルダウン回路を利用せず
ともLレベルを改善することができる。又、このように
出力側のHレベルやLレベルを改善しながらも、プルア
ップ回路やプルダウン回路が用いられていないため、前
段の出力回路の負荷を軽減することができる。従って、
本発明によれば、パストランジスタ論理回路全体の小型
化や、同一出力駆動能力での動作速度の向上を図ること
ができる。
【0048】又、本発明のペアパスゲート回路TUは、
利用頻度が高いだけでなく、このように集積回路パター
ン化という点でも有利である。即ち、比較的単純な集積
回路パターンで構成することができる。
利用頻度が高いだけでなく、このように集積回路パター
ン化という点でも有利である。即ち、比較的単純な集積
回路パターンで構成することができる。
【0049】以上説明したとおり、本発明によれば、備
えられているトランジスタやスイッチ素子などの諸素子
の使用効率を向上させて、より規模が大きなユーザ論理
回路を定義できるようにすると共に、パストランジスタ
のみで構成される論理回路の論理演算系統のトランジス
タ段数をより抑えることで、動作速度を向上させると共
に、容量が大きな配線をドライブする場合や、ファンア
ウトが大きい場合にも動作速度を維持ないし向上しなが
ら消費電力を抑えるようにすることができ、低電源電圧
においても正常動作し、更に、比較的複雑な論理も実現
可能とし、特に従来のパストランジスタのみで構成され
る論理回路では苦手な論理も、より容易に実現可能とす
ることができるパストランジスタ論理回路を提供するこ
とを目的とする。
えられているトランジスタやスイッチ素子などの諸素子
の使用効率を向上させて、より規模が大きなユーザ論理
回路を定義できるようにすると共に、パストランジスタ
のみで構成される論理回路の論理演算系統のトランジス
タ段数をより抑えることで、動作速度を向上させると共
に、容量が大きな配線をドライブする場合や、ファンア
ウトが大きい場合にも動作速度を維持ないし向上しなが
ら消費電力を抑えるようにすることができ、低電源電圧
においても正常動作し、更に、比較的複雑な論理も実現
可能とし、特に従来のパストランジスタのみで構成され
る論理回路では苦手な論理も、より容易に実現可能とす
ることができるパストランジスタ論理回路を提供するこ
とを目的とする。
【0050】なお、本発明においては、原理的には、単
位パスゲートはパスゲート(トランスファゲート)と類
似している。しかしながら、本発明はあくまでNチャネ
ルMOSトランジスタで構成するパストランジスタ論理
回路を前提としている。従って、単位パスゲートに用い
るPチャネルMOSトランジスタは、出力のHレベルの
上昇を補うことが目的であり、本発明においては該Pチ
ャネルMOSトランジスタの大きさが小さくされている
ことが特徴となっている。
位パスゲートはパスゲート(トランスファゲート)と類
似している。しかしながら、本発明はあくまでNチャネ
ルMOSトランジスタで構成するパストランジスタ論理
回路を前提としている。従って、単位パスゲートに用い
るPチャネルMOSトランジスタは、出力のHレベルの
上昇を補うことが目的であり、本発明においては該Pチ
ャネルMOSトランジスタの大きさが小さくされている
ことが特徴となっている。
【0051】
【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。
形態を詳細に説明する。
【0052】図7は、本発明が適用される基本セルのゲ
ートアレイ集積回路の実施形態例のブロック図である。
ートアレイ集積回路の実施形態例のブロック図である。
【0053】本実施形態の基本セルでは、ペアパスゲー
ト回路等の構成を自由に設定できる。この図7では、ペ
アパスゲート回路等の全ての要素を用いた場合の構成例
が示される。
ト回路等の構成を自由に設定できる。この図7では、ペ
アパスゲート回路等の全ての要素を用いた場合の構成例
が示される。
【0054】なお、本発明におけるペアパスゲート回路
は、本実施形態の各図中では基本PTLと称している。
本発明の多入力CMOS論理回路は、本実施形態ではC
MOS要素と称している。又、ペアパスゲート要素は、
PTL要素と称している。
は、本実施形態の各図中では基本PTLと称している。
本発明の多入力CMOS論理回路は、本実施形態ではC
MOS要素と称している。又、ペアパスゲート要素は、
PTL要素と称している。
【0055】隣接する複数の基本セルを利用すれば、よ
り大きな多変数の多積項演算を実現するユーザ論理回路
を定義することができる。しかしながら、ゲートアレイ
集積回路が対象とするユーザ論理回路はこのような論理
回路ばかりではない。概して、4〜5変数の関数が多
く、又SRAMや順序回路も高密度で集積できる必要が
ある。このようなことを考え、本実施形態の1つの基本
セルで実現することができる最大のパストランジスタ論
理回路の構成例は、この図7に示すとおりである。この
基本セルでは、合計6個のペアパスゲート回路TU1〜
TU6と、合計2個のCMOS要素CM1及びCM2を
中心として構成されている。
り大きな多変数の多積項演算を実現するユーザ論理回路
を定義することができる。しかしながら、ゲートアレイ
集積回路が対象とするユーザ論理回路はこのような論理
回路ばかりではない。概して、4〜5変数の関数が多
く、又SRAMや順序回路も高密度で集積できる必要が
ある。このようなことを考え、本実施形態の1つの基本
セルで実現することができる最大のパストランジスタ論
理回路の構成例は、この図7に示すとおりである。この
基本セルでは、合計6個のペアパスゲート回路TU1〜
TU6と、合計2個のCMOS要素CM1及びCM2を
中心として構成されている。
【0056】図8は、本実施形態に用いられる基本セル
の集積回路レイアウト図である。
の集積回路レイアウト図である。
【0057】この図8においては、図7に示した基本セ
ルの集積回路レイアウトが示されている。この基本セル
の集積回路レイアウトは、合計6個の「PTL要素その
他領域」と、合計3個の「ゲートインバータ要素その他
領域」と、合計2個の「CMOS要素その他領域」と、
合計1個の「出力インバータ要素その他領域」とによっ
て構成されている。又、本実施形態の基本セル全体で
は、多用途の合計6個のNチャネルMOSトランジスタ
を含んでいる。又、これらそれぞれの領域は、Pチャネ
ルMOSトランジスタが作り込まれる領域と、Nチャネ
ルMOSトランジスタが造り込まれる領域とを有してい
る。
ルの集積回路レイアウトが示されている。この基本セル
の集積回路レイアウトは、合計6個の「PTL要素その
他領域」と、合計3個の「ゲートインバータ要素その他
領域」と、合計2個の「CMOS要素その他領域」と、
合計1個の「出力インバータ要素その他領域」とによっ
て構成されている。又、本実施形態の基本セル全体で
は、多用途の合計6個のNチャネルMOSトランジスタ
を含んでいる。又、これらそれぞれの領域は、Pチャネ
ルMOSトランジスタが作り込まれる領域と、Nチャネ
ルMOSトランジスタが造り込まれる領域とを有してい
る。
【0058】なお、本発明のペアパスゲート回路を形成
することができるレイアウトパターンは、本実施形態で
はPTL要素その他領域及びゲートインバータ要素その
他領域にある。本発明の多入力CMOS論理回路を形成
することができるレイアウトパターンは、本実施形態で
はCMOS要素その他領域にある。多入力CMOS論理
回路よりも出力駆動能力が大きなインバータとされる出
力インバータ要素を形成することができるレイアウトパ
ターンは、本実施形態では出力インバータ要素その他領
域にある。ペアパスゲート回路に入力する信号を反転す
るためのインバータとされる入力インバータ要素を形成
することができるレイアウトパターンは、本実施形態で
はPTL要素その他領域及びゲートインバータ要素その
他領域にある。又、ペアパスゲート要素を形成すること
ができるレイアウトパターンは、本実施形態ではPTL
要素その他領域にある。
することができるレイアウトパターンは、本実施形態で
はPTL要素その他領域及びゲートインバータ要素その
他領域にある。本発明の多入力CMOS論理回路を形成
することができるレイアウトパターンは、本実施形態で
はCMOS要素その他領域にある。多入力CMOS論理
回路よりも出力駆動能力が大きなインバータとされる出
力インバータ要素を形成することができるレイアウトパ
ターンは、本実施形態では出力インバータ要素その他領
域にある。ペアパスゲート回路に入力する信号を反転す
るためのインバータとされる入力インバータ要素を形成
することができるレイアウトパターンは、本実施形態で
はPTL要素その他領域及びゲートインバータ要素その
他領域にある。又、ペアパスゲート要素を形成すること
ができるレイアウトパターンは、本実施形態ではPTL
要素その他領域にある。
【0059】まず、PTL要素その他領域は、Nチャネ
ルMOSトランジスタ1つ及びPチャネルMOSトラン
ジスタ1つがソース/ドレインで並列接続されて構成さ
れる単位パスゲートが2つ構成される。この2つのペア
パスゲートの対で、ペアパスゲート要素が構成される。
又、これら2つの単位パスゲートと、ゲートインバータ
要素その他領域で構成される1つのインバータとによっ
て、本発明のペアパスゲート回路が構成される。従っ
て、本実施形態の1つの基本セルでは、合計6個のペア
パスゲート回路を構成することができる。
ルMOSトランジスタ1つ及びPチャネルMOSトラン
ジスタ1つがソース/ドレインで並列接続されて構成さ
れる単位パスゲートが2つ構成される。この2つのペア
パスゲートの対で、ペアパスゲート要素が構成される。
又、これら2つの単位パスゲートと、ゲートインバータ
要素その他領域で構成される1つのインバータとによっ
て、本発明のペアパスゲート回路が構成される。従っ
て、本実施形態の1つの基本セルでは、合計6個のペア
パスゲート回路を構成することができる。
【0060】なお、ゲートインバータ要素その他領域で
構成することができるインバータは、このようにペアパ
スゲート回路に用いるインバータだけでなく、その他の
目的に用いるインバータをも構成することができる。例
えば、ペアパスゲート回路に入力する信号を反転するた
めのインバータとされる入力インバータ要素を構成する
こともできる。又、このゲートインバータ要素その他領
域で構成されるインバータは、後述するように、D型フ
リップフロップを構成するために用いるインバータや、
SRAMセルを構成するために用いるワード選択のゲー
トとして用いることも可能となっている。該ゲートイン
バータ要素その他領域では、合計12個のインバータを
構成することができる。
構成することができるインバータは、このようにペアパ
スゲート回路に用いるインバータだけでなく、その他の
目的に用いるインバータをも構成することができる。例
えば、ペアパスゲート回路に入力する信号を反転するた
めのインバータとされる入力インバータ要素を構成する
こともできる。又、このゲートインバータ要素その他領
域で構成されるインバータは、後述するように、D型フ
リップフロップを構成するために用いるインバータや、
SRAMセルを構成するために用いるワード選択のゲー
トとして用いることも可能となっている。該ゲートイン
バータ要素その他領域では、合計12個のインバータを
構成することができる。
【0061】次に、CMOS要素その他領域では、CM
OSの3入力NAND論理ゲートや、CMOSの3入力
NOR論理ゲートのCMOS要素を1つ構成することが
できる。従って、本実施形態の1つの基本セルでは、合
計2個のこのようなCMOS要素を構成することができ
るようになっている。
OSの3入力NAND論理ゲートや、CMOSの3入力
NOR論理ゲートのCMOS要素を1つ構成することが
できる。従って、本実施形態の1つの基本セルでは、合
計2個のこのようなCMOS要素を構成することができ
るようになっている。
【0062】又、出力インバータ要素その他領域では、
上記のCMOS要素その他領域で構成されるCMOS要
素よりも出力駆動能力が大きなインバータとされる出力
インバータ要素を形成することができる。この出力イン
バータ要素は、セル間を接続するための長い配線、即ち
容量が大きくなる傾向のある配線に対して信号を出力す
るために、出力駆動能力が増大されている。該出力イン
バータ要素その他領域では、1つの出力インバータ要素
を形成することができる。従って、本実施形態の基本セ
ル全体では合計1個の出力インバータ要素が形成するこ
とができる。
上記のCMOS要素その他領域で構成されるCMOS要
素よりも出力駆動能力が大きなインバータとされる出力
インバータ要素を形成することができる。この出力イン
バータ要素は、セル間を接続するための長い配線、即ち
容量が大きくなる傾向のある配線に対して信号を出力す
るために、出力駆動能力が増大されている。該出力イン
バータ要素その他領域では、1つの出力インバータ要素
を形成することができる。従って、本実施形態の基本セ
ル全体では合計1個の出力インバータ要素が形成するこ
とができる。
【0063】なお、図8及びこれ以降の各レイアウト図
において、格子状の黒点は、いずれも、グリッドと呼ば
れるもので、コンタクトの位置を示し、配線の目安とも
なっている。又、本実施形態のゲートアレイ集積回路で
は、図8に示されるような基本セルが、上下左右に隣接
するもの同志で、鏡像反転したレイアウトパターンとな
っている。又、このようなものが配設されることでゲー
トアレイのコア部が構成されている。
において、格子状の黒点は、いずれも、グリッドと呼ば
れるもので、コンタクトの位置を示し、配線の目安とも
なっている。又、本実施形態のゲートアレイ集積回路で
は、図8に示されるような基本セルが、上下左右に隣接
するもの同志で、鏡像反転したレイアウトパターンとな
っている。又、このようなものが配設されることでゲー
トアレイのコア部が構成されている。
【0064】次に、図9は、本実施形態で用いられてい
るペアパスゲート回路の回路図である。
るペアパスゲート回路の回路図である。
【0065】この図9に示されるペアパスゲート回路
は、図6に示した前述の本発明のペアパスゲート回路に
相当するものである。又、このペアパスゲート回路は、
パストランジスタとして用いる2つのNチャネルMOS
トランジスタN1及びN2と、該NチャネルMOSトラ
ンジスタN1及びN2より小さな、パストランジスタと
して用いる2つのPチャネルMOSトランジスタP1及
びP2と、PチャネルMOSトランジスタP3及びNチ
ャネルMOSトランジスタN3で構成されるインバータ
とによって構成されている。
は、図6に示した前述の本発明のペアパスゲート回路に
相当するものである。又、このペアパスゲート回路は、
パストランジスタとして用いる2つのNチャネルMOS
トランジスタN1及びN2と、該NチャネルMOSトラ
ンジスタN1及びN2より小さな、パストランジスタと
して用いる2つのPチャネルMOSトランジスタP1及
びP2と、PチャネルMOSトランジスタP3及びNチ
ャネルMOSトランジスタN3で構成されるインバータ
とによって構成されている。
【0066】まず、NチャネルMOSトランジスタN1
及びPチャネルMOSトランジスタP1のソース/ドレ
インが並列接続されて、第1単位パスゲートが構成され
ている。又、PチャネルMOSトランジスタP2及びN
チャネルMOSトランジスタN2のソース/ドレインが
並列接続されて、第2単位パスゲートが構成されてい
る。
及びPチャネルMOSトランジスタP1のソース/ドレ
インが並列接続されて、第1単位パスゲートが構成され
ている。又、PチャネルMOSトランジスタP2及びN
チャネルMOSトランジスタN2のソース/ドレインが
並列接続されて、第2単位パスゲートが構成されてい
る。
【0067】第1単位パスゲートのソース/ドレインの
一方には、入力信号aが入力されている。第2単位パス
ゲートのソース/ドレインの一方には、入力信号bが入
力されている。第1単位パスゲートの他方のソース/ド
レイン、及び第2単位パスゲートの他方のソース/ドレ
インが相互に接続されて、出力信号uを出力するように
なっている。第1単位パスゲートのNチャネルMOSト
ランジスタN1のゲート、及び第2単位パスゲートのP
チャネルMOSトランジスタP2のゲートには、入力信
号cが入力されている。第1単位パスゲートのPチャネ
ルMOSトランジスタP1、第2単位パスゲートのNチ
ャネルMOSトランジスタN2のゲートには、Pチャネ
ルMOSトランジスタP3及びNチャネルMOSトラン
ジスタN3で構成されるインバータを経て、入力信号c
が入力されている。
一方には、入力信号aが入力されている。第2単位パス
ゲートのソース/ドレインの一方には、入力信号bが入
力されている。第1単位パスゲートの他方のソース/ド
レイン、及び第2単位パスゲートの他方のソース/ドレ
インが相互に接続されて、出力信号uを出力するように
なっている。第1単位パスゲートのNチャネルMOSト
ランジスタN1のゲート、及び第2単位パスゲートのP
チャネルMOSトランジスタP2のゲートには、入力信
号cが入力されている。第1単位パスゲートのPチャネ
ルMOSトランジスタP1、第2単位パスゲートのNチ
ャネルMOSトランジスタN2のゲートには、Pチャネ
ルMOSトランジスタP3及びNチャネルMOSトラン
ジスタN3で構成されるインバータを経て、入力信号c
が入力されている。
【0068】又、第1単位パスゲート及び第2単位パス
ゲートにおいてこのように接続されることで、本発明の
ペアパスゲート回路に相当するペアパスゲート回路が構
成されている。
ゲートにおいてこのように接続されることで、本発明の
ペアパスゲート回路に相当するペアパスゲート回路が構
成されている。
【0069】ここで、PチャネルMOSトランジスタP
3及びNチャネルMOSトランジスタN3は、近くに配
置したトランジスタのゲートに信号を出力するものであ
る。従って小型化を図ることができ、トランジスタサイ
ズはNチャネルMOSトランジスタN1、N2より小さ
い。
3及びNチャネルMOSトランジスタN3は、近くに配
置したトランジスタのゲートに信号を出力するものであ
る。従って小型化を図ることができ、トランジスタサイ
ズはNチャネルMOSトランジスタN1、N2より小さ
い。
【0070】このようなペアパスゲート回路では、入力
信号cに対して第1単位パスゲート及び第2単位パスゲ
ートが相補的にオン/オフする。又、このようなペアパ
スゲート回路では、入力信号a、b及びcに対して、下
記のような論理演算がなされ、出力信号uが得られる。
信号cに対して第1単位パスゲート及び第2単位パスゲ
ートが相補的にオン/オフする。又、このようなペアパ
スゲート回路では、入力信号a、b及びcに対して、下
記のような論理演算がなされ、出力信号uが得られる。
【0071】 u=a・c+b・(cバー) …(1)
【0072】ここで論理演算式において、“・”は論理
積(AND演算)を示し、“+”は論理和(OR論理演
算)を示し、“バー”は否定(NOT演算)を示すもの
とする。
積(AND演算)を示し、“+”は論理和(OR論理演
算)を示し、“バー”は否定(NOT演算)を示すもの
とする。
【0073】図10は、本実施形態で用いられるペアパ
スゲート回路のレイアウトパターン図である。
スゲート回路のレイアウトパターン図である。
【0074】この図10に示されるごとく、本実施形態
のペアパスゲート回路は、PTL要素その他領域で形成
される単位パスゲート要素とともに、ゲートインバータ
要素その他領域で形成される1つのインバータによって
構成される。PTL要素その他領域では、図9に示され
るPチャネルMOSトランジスタP1及びP2と、Nチ
ャネルMOSトランジスタN1及びN2とが形成され
る。又、ゲートインバータ要素その他領域では、図9に
示されるPチャネルMOSトランジスタP3及びNチャ
ネルMOSトランジスタN3が形成される。なお、図1
0においては図示されるように、ソース/ドレインのチ
ャネルを形成する拡散領域が、NチャネルMOSトラン
ジスタN1及びN2の間で共有されている。又、同様に
ソース/ドレインのチャネルを形成する拡散領域が、P
チャネルMOSトランジスタP1及びP2の間で共有さ
れている。従って、集積回路レイアウトを有効に活用で
きる。
のペアパスゲート回路は、PTL要素その他領域で形成
される単位パスゲート要素とともに、ゲートインバータ
要素その他領域で形成される1つのインバータによって
構成される。PTL要素その他領域では、図9に示され
るPチャネルMOSトランジスタP1及びP2と、Nチ
ャネルMOSトランジスタN1及びN2とが形成され
る。又、ゲートインバータ要素その他領域では、図9に
示されるPチャネルMOSトランジスタP3及びNチャ
ネルMOSトランジスタN3が形成される。なお、図1
0においては図示されるように、ソース/ドレインのチ
ャネルを形成する拡散領域が、NチャネルMOSトラン
ジスタN1及びN2の間で共有されている。又、同様に
ソース/ドレインのチャネルを形成する拡散領域が、P
チャネルMOSトランジスタP1及びP2の間で共有さ
れている。従って、集積回路レイアウトを有効に活用で
きる。
【0075】ここで図11に示されるように、1つのN
チャネルMOSトランジスタN1によるパストランジス
タを考える。このようなパストランジスタにおいて、N
チャネルMOSトランジスタN1のゲートに電源VDD
が印加されると、ソースとドレイン間はオン状態とな
る。しかしながら、該NチャネルMOSトランジスタN
1のソースとドレイン間には、該NチャネルMOSトラ
ンジスタN1のスレッショルド電圧Vtn程度の電圧降
下が生じてしまう。
チャネルMOSトランジスタN1によるパストランジス
タを考える。このようなパストランジスタにおいて、N
チャネルMOSトランジスタN1のゲートに電源VDD
が印加されると、ソースとドレイン間はオン状態とな
る。しかしながら、該NチャネルMOSトランジスタN
1のソースとドレイン間には、該NチャネルMOSトラ
ンジスタN1のスレッショルド電圧Vtn程度の電圧降
下が生じてしまう。
【0076】ここで、本実施形態の単位パスゲートで
は、図12に示されるように、NチャネルMOSトラン
ジスタN1に対してPチャネルMOSトランジスタP1
が並列接続されている。又、NチャネルMOSトランジ
スタN1がゲートに電源VDDが印加されてオン状態に
あるとき、PチャネルMOSトランジスタP1のゲート
にはグランドGNDが印加されて同時にオン状態とされ
る。このように同時にオン状態となる並列接続されたP
チャネルMOSトランジスタP1によって、Nチャネル
MOSトランジスタN1のソースとドレイン間の電圧降
下が補われる。これによって、この図12の左方から入
力された電源VDDの電圧の信号は、ほぼ電源VDDの
電圧のままで右方へと出力することができるようになっ
ている。
は、図12に示されるように、NチャネルMOSトラン
ジスタN1に対してPチャネルMOSトランジスタP1
が並列接続されている。又、NチャネルMOSトランジ
スタN1がゲートに電源VDDが印加されてオン状態に
あるとき、PチャネルMOSトランジスタP1のゲート
にはグランドGNDが印加されて同時にオン状態とされ
る。このように同時にオン状態となる並列接続されたP
チャネルMOSトランジスタP1によって、Nチャネル
MOSトランジスタN1のソースとドレイン間の電圧降
下が補われる。これによって、この図12の左方から入
力された電源VDDの電圧の信号は、ほぼ電源VDDの
電圧のままで右方へと出力することができるようになっ
ている。
【0077】なお、この図12に示される単位パスゲー
トにおいて、左方からグランドGNDの電圧が入力され
る場合、NチャネルMOSトランジスタN1が右方から
出力する電圧をほぼグランドGNDの電圧まで引き下げ
るように作用する。
トにおいて、左方からグランドGNDの電圧が入力され
る場合、NチャネルMOSトランジスタN1が右方から
出力する電圧をほぼグランドGNDの電圧まで引き下げ
るように作用する。
【0078】なお、図9に示したPチャネルMOSトラ
ンジスタP1、P2及びNチャネルMOSトランジスタ
N1、N2で構成される第1及び第2単位パスゲートに
ついても、この図12に示される単位パスゲートと同様
に動作する。
ンジスタP1、P2及びNチャネルMOSトランジスタ
N1、N2で構成される第1及び第2単位パスゲートに
ついても、この図12に示される単位パスゲートと同様
に動作する。
【0079】なお、図9に示される第1単位パスゲート
に用いられるPチャネルMOSトランジスタP1及び第
2単位パスゲートに用いられるPチャネルMOSトラン
ジスタP2は、Hレベルの電圧降下を補い該電圧レベル
を上昇するためのトランジスタであり、高速動作にはあ
まり寄与していない。このため、該PチャネルMOSト
ランジスタP1及びP2のトランジスタサイズ(トラン
ジスタゲート幅)は、NチャネルMOSトランジスタN
1やNチャネルMOSトランジスタN2より小さくても
よく、例えば(1/2)〜(1/10)程度であっても
よい。このようにPチャネルMOSトランジスタP1及
びP2を小さくすることで、集積度の向上を図ることが
できる。
に用いられるPチャネルMOSトランジスタP1及び第
2単位パスゲートに用いられるPチャネルMOSトラン
ジスタP2は、Hレベルの電圧降下を補い該電圧レベル
を上昇するためのトランジスタであり、高速動作にはあ
まり寄与していない。このため、該PチャネルMOSト
ランジスタP1及びP2のトランジスタサイズ(トラン
ジスタゲート幅)は、NチャネルMOSトランジスタN
1やNチャネルMOSトランジスタN2より小さくても
よく、例えば(1/2)〜(1/10)程度であっても
よい。このようにPチャネルMOSトランジスタP1及
びP2を小さくすることで、集積度の向上を図ることが
できる。
【0080】このように本実施形態のペアパスゲート回
路では、単位パスゲートにおいてNチャネルMOSトラ
ンジスタに対してPチャネルMOSトランジスタを並列
接続することで、出力信号uのHレベルを電源VDDの
電圧まで引き上げている。このようにHレベルを引き上
げる理由は、主として、貫通電流の防止と、ノイズ耐性
の向上にある。
路では、単位パスゲートにおいてNチャネルMOSトラ
ンジスタに対してPチャネルMOSトランジスタを並列
接続することで、出力信号uのHレベルを電源VDDの
電圧まで引き上げている。このようにHレベルを引き上
げる理由は、主として、貫通電流の防止と、ノイズ耐性
の向上にある。
【0081】まず貫通電流の防止について説明する。パ
ストランジスタを多段に接続すると、トランジスタの抵
抗成分や拡散容量等によって、信号の立ち上がりや立ち
下がりが鈍ってしまい、遅延時間が延長されてしまう。
実用的にはパストランジスタの段数は3段までが限界で
あり、これ以上の段数が必要とされる場合、何等かのバ
ッファが必要となる。例えば図13では、このような多
段のパストランジスタに対して用いられるバッファがP
チャネルMOSトランジスタP4及びNチャネルMOS
トランジスタN4によって構成されている。ここで、こ
のバッファとして用いられるインバータの入力電圧が、
図13に図示されるように(VDD−Vtn)程度まで
しか上昇しない場合、PチャネルMOSトランジスタP
4が弱いオン状態となってしまい、NチャネルMOSト
ランジスタN4を通じて電源VDDからグランドGND
へと貫通電流が流れてしまう。このような貫通電流を防
止するためには、Hレベルの上昇を図り、PチャネルM
OSトランジスタP4を完全にオフ状態とする必要があ
る。
ストランジスタを多段に接続すると、トランジスタの抵
抗成分や拡散容量等によって、信号の立ち上がりや立ち
下がりが鈍ってしまい、遅延時間が延長されてしまう。
実用的にはパストランジスタの段数は3段までが限界で
あり、これ以上の段数が必要とされる場合、何等かのバ
ッファが必要となる。例えば図13では、このような多
段のパストランジスタに対して用いられるバッファがP
チャネルMOSトランジスタP4及びNチャネルMOS
トランジスタN4によって構成されている。ここで、こ
のバッファとして用いられるインバータの入力電圧が、
図13に図示されるように(VDD−Vtn)程度まで
しか上昇しない場合、PチャネルMOSトランジスタP
4が弱いオン状態となってしまい、NチャネルMOSト
ランジスタN4を通じて電源VDDからグランドGND
へと貫通電流が流れてしまう。このような貫通電流を防
止するためには、Hレベルの上昇を図り、PチャネルM
OSトランジスタP4を完全にオフ状態とする必要があ
る。
【0082】次に、ノイズ耐性の向上について説明す
る。例えば図13のインバータでは、NチャネルMOS
トランジスタN1のスレッショルド電圧VtnだけHレ
ベルが低下してしまうため、論理閾値電圧と入力電圧と
のマージンが小さくなっしまい、外来ノイズに対するマ
ージンがそれだけ小さくなってしまう。ここで、仮にイ
ンバータの論理閾値を(VDD/2)とすると、Hレベ
ルの低下がなく電源VDDの電圧が入力される場合と、
Hレベルがスレッショルド電圧Vtnだけ低下してしま
って(VDD−Vtn)が入力される場合との、ノイズ
マージンは次式の通りとなる。
る。例えば図13のインバータでは、NチャネルMOS
トランジスタN1のスレッショルド電圧VtnだけHレ
ベルが低下してしまうため、論理閾値電圧と入力電圧と
のマージンが小さくなっしまい、外来ノイズに対するマ
ージンがそれだけ小さくなってしまう。ここで、仮にイ
ンバータの論理閾値を(VDD/2)とすると、Hレベ
ルの低下がなく電源VDDの電圧が入力される場合と、
Hレベルがスレッショルド電圧Vtnだけ低下してしま
って(VDD−Vtn)が入力される場合との、ノイズ
マージンは次式の通りとなる。
【0083】 VDDの場合: VDD−VDD/2=VDD/2 …(2) (VDD−Vtn)の場合:(VDD−Vtn)−VDD/2 =VDD/2−Vtn …(3)
【0084】上記(2)式及び(3)式から明らかなご
とく、Hレベルがスレッショルド電圧Vtnだけ低下し
てしまうと、該電圧Vtnだけノイズマージンが低下し
てしまう。このため、本実施形態ではHレベルの上昇を
行うようにしている。
とく、Hレベルがスレッショルド電圧Vtnだけ低下し
てしまうと、該電圧Vtnだけノイズマージンが低下し
てしまう。このため、本実施形態ではHレベルの上昇を
行うようにしている。
【0085】ここで、パストランジスタ論理回路におけ
るパストランジスタを通過する信号のHレベルの低下や
Lレベルの上昇による、貫通電流の増加やノイズ耐性の
低下という問題に対する対策について、従来の3つの技
術、即ちダブルパストランジスタ方式、カスコード接続
したPチャネルMOSトランジスタによるラッチ方式、
及びインバータからフィードバックしたPチャネルMO
Sトランジスタによるプルアップ方式について考える。
るパストランジスタを通過する信号のHレベルの低下や
Lレベルの上昇による、貫通電流の増加やノイズ耐性の
低下という問題に対する対策について、従来の3つの技
術、即ちダブルパストランジスタ方式、カスコード接続
したPチャネルMOSトランジスタによるラッチ方式、
及びインバータからフィードバックしたPチャネルMO
Sトランジスタによるプルアップ方式について考える。
【0086】まず図14にその一例が示されるダブルパ
ストランジスタ方式では、正論理出力と負論理出力との
相補的な1対の出力に対して、1対のNチャネルMOS
トランジスタ及びPチャネルMOSトランジスタが常に
オン状態となる構成となっている。例えば図14では、
信号aが電源VDDとなり、従って信号(aバー)はグ
ランドGNDとなり、信号bがGNDとなり、従って
(bバー)は電源VDDとなり、信号cがグランドGN
Dとなり、従って信号(cバー)は電源VDDの場合、
NチャネルMOSトランジスタN2とPチャネルMOS
トランジスタP1とが共にオン状態となるとともに、N
チャネルMOSトランジスタN4とPチャネルMOSト
ランジスタP3とが共にオン状態となり、出力信号(a
・c+b・(cバー))はグランドGNDとなり、出力
信号((a・c+b・(cバー))バー)は電源VDD
となる。
ストランジスタ方式では、正論理出力と負論理出力との
相補的な1対の出力に対して、1対のNチャネルMOS
トランジスタ及びPチャネルMOSトランジスタが常に
オン状態となる構成となっている。例えば図14では、
信号aが電源VDDとなり、従って信号(aバー)はグ
ランドGNDとなり、信号bがGNDとなり、従って
(bバー)は電源VDDとなり、信号cがグランドGN
Dとなり、従って信号(cバー)は電源VDDの場合、
NチャネルMOSトランジスタN2とPチャネルMOS
トランジスタP1とが共にオン状態となるとともに、N
チャネルMOSトランジスタN4とPチャネルMOSト
ランジスタP3とが共にオン状態となり、出力信号(a
・c+b・(cバー))はグランドGNDとなり、出力
信号((a・c+b・(cバー))バー)は電源VDD
となる。
【0087】ここで、このダブルパストランジスタ方式
では、正論理及び負論理の相補的な信号を用いているた
め、トランジスタ数が多くなり、配線数が多くなり、従
ってチップ面積が増大してしまうという問題がある。
又、消費電力も大きくなる傾向がある。なお、多段のパ
ストランジスタ論理回路を構成すると誤動作を招く虞が
あるため、通常は出力バッファを要する。
では、正論理及び負論理の相補的な信号を用いているた
め、トランジスタ数が多くなり、配線数が多くなり、従
ってチップ面積が増大してしまうという問題がある。
又、消費電力も大きくなる傾向がある。なお、多段のパ
ストランジスタ論理回路を構成すると誤動作を招く虞が
あるため、通常は出力バッファを要する。
【0088】次に、カスコード接続したPチャネルMO
Sトランジスタトランジスタによるラッチ方式では、例
えば図15に示すように、正論理出力と負論理出力との
相補的な出力に対して、一方のLレベル出力が他方のP
チャネルMOSトランジスタトランジスタをオン状態に
し、これによって該PチャネルMOSトランジスタが出
力するHレベルが電源VDDまでプルアップされる。例
えば、信号aが電源VDDとなり、従って信号(aバ
ー)はグランドGNDとなり、信号bがグランドGND
となり、従って(bバー)は電源VDDとなり、信号c
がグランドGNDとなり、従って信号(cバー)は電源
VDDとなる場合、NチャネルMOSトランジスタN2
とNチャネルMOSトランジスタN3とが共にオン状態
となり、出力信号(a・c+b・(cバー))はグラン
ドGNDとなってPチャネルMOSトランジスタP1を
オン状態とし、一方、出力信号((a・c+b・(cバ
ー))バー)は電源VDDになってPチャネルMOSト
ランジスタP2をオフ状態にする。
Sトランジスタトランジスタによるラッチ方式では、例
えば図15に示すように、正論理出力と負論理出力との
相補的な出力に対して、一方のLレベル出力が他方のP
チャネルMOSトランジスタトランジスタをオン状態に
し、これによって該PチャネルMOSトランジスタが出
力するHレベルが電源VDDまでプルアップされる。例
えば、信号aが電源VDDとなり、従って信号(aバ
ー)はグランドGNDとなり、信号bがグランドGND
となり、従って(bバー)は電源VDDとなり、信号c
がグランドGNDとなり、従って信号(cバー)は電源
VDDとなる場合、NチャネルMOSトランジスタN2
とNチャネルMOSトランジスタN3とが共にオン状態
となり、出力信号(a・c+b・(cバー))はグラン
ドGNDとなってPチャネルMOSトランジスタP1を
オン状態とし、一方、出力信号((a・c+b・(cバ
ー))バー)は電源VDDになってPチャネルMOSト
ランジスタP2をオフ状態にする。
【0089】このような、カスコード接続したPチャネ
ルMOSトランジスタによるラッチ方式では、正論理と
負論理との相補的な信号を要するので、トランジスタ数
が多くなって配線数も多くなり、チップ面積が増大して
しまうという問題がある。又、出力信号がLレベルにな
る場合、それまでオン状態になっていたPチャネルMO
Sトランジスタのトランジスタをオーバドライブしなけ
ればならないので、高速動作時の消費電力がやや大きく
なってしまうという問題もある。又、この方式では、多
段のパストランジスタ論理回路を構成すると誤動作を招
く虞があるため、通常は出力バッファを要する。
ルMOSトランジスタによるラッチ方式では、正論理と
負論理との相補的な信号を要するので、トランジスタ数
が多くなって配線数も多くなり、チップ面積が増大して
しまうという問題がある。又、出力信号がLレベルにな
る場合、それまでオン状態になっていたPチャネルMO
Sトランジスタのトランジスタをオーバドライブしなけ
ればならないので、高速動作時の消費電力がやや大きく
なってしまうという問題もある。又、この方式では、多
段のパストランジスタ論理回路を構成すると誤動作を招
く虞があるため、通常は出力バッファを要する。
【0090】なお、このようなカスコード接続したPチ
ャネルMOSトランジスタによるラッチ方式において、
図15に示したPチャネルMOSトランジスタP1及び
P2に代えて、図16に示すように小さなインバータを
カスコード接続しても同様の問題がある。この図16で
は、図15のPチャネルMOSトランジスタP1及びP
2に代えて、PチャネルMOSトランジスタP3及びN
チャネルMOSトランジスタN5による小さなインバー
タと、PチャネルMOSトランジスタP4及びNチャネ
ルMOSトランジスタN6による小さなインバータとを
用いている。このように小さなインバータを用いるよう
にしたとしても、Lレベルになる出力側はそれまでオン
状態になっていたインバータのPチャネルMOSトラン
ジスタをオーバードライブし、Hレベルになる出力側は
それまでオン状態になっていたインバータのNチャネル
MOSトランジスタをオーバドライブしなければならな
い。
ャネルMOSトランジスタによるラッチ方式において、
図15に示したPチャネルMOSトランジスタP1及び
P2に代えて、図16に示すように小さなインバータを
カスコード接続しても同様の問題がある。この図16で
は、図15のPチャネルMOSトランジスタP1及びP
2に代えて、PチャネルMOSトランジスタP3及びN
チャネルMOSトランジスタN5による小さなインバー
タと、PチャネルMOSトランジスタP4及びNチャネ
ルMOSトランジスタN6による小さなインバータとを
用いている。このように小さなインバータを用いるよう
にしたとしても、Lレベルになる出力側はそれまでオン
状態になっていたインバータのPチャネルMOSトラン
ジスタをオーバードライブし、Hレベルになる出力側は
それまでオン状態になっていたインバータのNチャネル
MOSトランジスタをオーバドライブしなければならな
い。
【0091】次に、インバータからフィードバックした
PチャネルMOSトランジスタによるプルアップ方式に
ついて考えると、この方式では基本的に片極構成であ
る。例えば図17のようなものでは、NチャネルMOS
トランジスタN1及びN2のいずれか一方がオン状態と
なって、信号aあるいは信号bからH状態が出力される
と、インバータのNチャネルMOSトランジスタN3が
オン状態となり、これによってプルアップ用のPチャネ
ルMOSトランジスタP2がオン状態となり、出力信号
(a・c+b・(cバー))が電源VDDとなる。
PチャネルMOSトランジスタによるプルアップ方式に
ついて考えると、この方式では基本的に片極構成であ
る。例えば図17のようなものでは、NチャネルMOS
トランジスタN1及びN2のいずれか一方がオン状態と
なって、信号aあるいは信号bからH状態が出力される
と、インバータのNチャネルMOSトランジスタN3が
オン状態となり、これによってプルアップ用のPチャネ
ルMOSトランジスタP2がオン状態となり、出力信号
(a・c+b・(cバー))が電源VDDとなる。
【0092】このプルアップ方式では、相補的な信号を
用いず、即ち、片極の構成となっているため、トランジ
スタ数が少なくなり、配線数も少なく、従ってチップ面
積は小さくなる。しかしながら、多段のパストランジス
タ論理回路を構成すると誤動作を招く虞があるため、通
常は出力バッファを要する。又、上述のラッチ方式のカ
スコードとは異なり、出力信号がH状態からL状態に変
化する場合は、それまでオン状態になっていたプルアッ
プ用のPチャネルMOSトランジスタP2を自力でオー
バドライブしなければならない。ファンアウト数が大き
い場合には、並列接続されたプルアップ用のPチャネル
MOSトランジスタをすべてオーバドライブしなければ
ならないので、遅延時間が極端に延長されてしまった
り、甚だしくはドライブすることができなくなってしま
う。
用いず、即ち、片極の構成となっているため、トランジ
スタ数が少なくなり、配線数も少なく、従ってチップ面
積は小さくなる。しかしながら、多段のパストランジス
タ論理回路を構成すると誤動作を招く虞があるため、通
常は出力バッファを要する。又、上述のラッチ方式のカ
スコードとは異なり、出力信号がH状態からL状態に変
化する場合は、それまでオン状態になっていたプルアッ
プ用のPチャネルMOSトランジスタP2を自力でオー
バドライブしなければならない。ファンアウト数が大き
い場合には、並列接続されたプルアップ用のPチャネル
MOSトランジスタをすべてオーバドライブしなければ
ならないので、遅延時間が極端に延長されてしまった
り、甚だしくはドライブすることができなくなってしま
う。
【0093】このようなプルアップ方式において、例え
ば図18に示すように前段の出力バッファのNチャネル
MOSトランジスタNoutがオン状態となる場合、負
荷となり得るプルアップ用のPチャネルMOSトランジ
スタ(P12、P22、…、Pn2)をオーバドライブ
するためには、該NチャネルMOSトランジスタNou
tのトランジスタサイズをかなり大きくしなければなら
ない。
ば図18に示すように前段の出力バッファのNチャネル
MOSトランジスタNoutがオン状態となる場合、負
荷となり得るプルアップ用のPチャネルMOSトランジ
スタ(P12、P22、…、Pn2)をオーバドライブ
するためには、該NチャネルMOSトランジスタNou
tのトランジスタサイズをかなり大きくしなければなら
ない。
【0094】又、このプルアップ方式では、前述のダブ
ルパストランジスタ方式やラッチ方式には無い別の問題
がある。即ち、電源VDDが低電圧の場合に、動作しな
くなってしまうという問題がある。例えば図19におい
て、NチャネルMOSトランジスタN1及びN2のいず
れか一方がオン状態となって信号aあるいは信号bから
H状態が入力されると、NチャネルMOSトランジスタ
N1あるいはN2から出力されるH状態の電圧は(VD
D−Vtn)以下となる。ここで電源VDDが低電圧、
例えば0.8ボルトの場合で、PチャネルMOSトラン
ジスタP1とNチャネルMOSトランジスタN3とで構
成されるインバータの論理閾値電圧がVDD/2(=
0.4V)の場合、出力電圧(VDD−Vtn)が0.
4Vに満たないとNチャネルMOSトランジスタN3が
オン状態とはならず、インバータの出力は常にH状態と
なってしまい、プルアップ用のPチャネルMOSトラン
ジスタP2は常にオフ状態となってしまう。
ルパストランジスタ方式やラッチ方式には無い別の問題
がある。即ち、電源VDDが低電圧の場合に、動作しな
くなってしまうという問題がある。例えば図19におい
て、NチャネルMOSトランジスタN1及びN2のいず
れか一方がオン状態となって信号aあるいは信号bから
H状態が入力されると、NチャネルMOSトランジスタ
N1あるいはN2から出力されるH状態の電圧は(VD
D−Vtn)以下となる。ここで電源VDDが低電圧、
例えば0.8ボルトの場合で、PチャネルMOSトラン
ジスタP1とNチャネルMOSトランジスタN3とで構
成されるインバータの論理閾値電圧がVDD/2(=
0.4V)の場合、出力電圧(VDD−Vtn)が0.
4Vに満たないとNチャネルMOSトランジスタN3が
オン状態とはならず、インバータの出力は常にH状態と
なってしまい、プルアップ用のPチャネルMOSトラン
ジスタP2は常にオフ状態となってしまう。
【0095】これらの問題は、プルアップ回路のインバ
ータを出力インバータで兼ねた、図20に示す回路でも
同様である。この回路では、プルアップ回路のインバー
タ、即ち図19におけるPチャネルMOSトランジスタ
P1及びNチャネルMOSトランジスタN3とによるイ
ンバータを削除することができるとともに、これに伴う
ゲート負荷容量を低減できるという効果を得ることはで
きる。
ータを出力インバータで兼ねた、図20に示す回路でも
同様である。この回路では、プルアップ回路のインバー
タ、即ち図19におけるPチャネルMOSトランジスタ
P1及びNチャネルMOSトランジスタN3とによるイ
ンバータを削除することができるとともに、これに伴う
ゲート負荷容量を低減できるという効果を得ることはで
きる。
【0096】以上説明した従来のダブルパストランジス
タ方式、カスコード接続したPチャネルMOSトランジ
スタによるラッチ方式、及びインバータからフィードバ
ックしたPチャネルMOSトランジスタによるプルアッ
プ方式に対して、本発明によるペアパスゲート回路で
は、片極であって、相補的な1対の信号を用いないもの
の、出力されるHレベルは電源VDDの電圧まで上昇す
ることができるため、貫通電流が少なく、又ノイズマー
ジンを大きくすることができる。又、このペアパスゲー
ト回路では、オーバドライブの必要がないため、ファン
アウトを大きくすることができ、消費電力も小さく、低
い電源電圧でも動作する高密度な回路を提供することが
できる。
タ方式、カスコード接続したPチャネルMOSトランジ
スタによるラッチ方式、及びインバータからフィードバ
ックしたPチャネルMOSトランジスタによるプルアッ
プ方式に対して、本発明によるペアパスゲート回路で
は、片極であって、相補的な1対の信号を用いないもの
の、出力されるHレベルは電源VDDの電圧まで上昇す
ることができるため、貫通電流が少なく、又ノイズマー
ジンを大きくすることができる。又、このペアパスゲー
ト回路では、オーバドライブの必要がないため、ファン
アウトを大きくすることができ、消費電力も小さく、低
い電源電圧でも動作する高密度な回路を提供することが
できる。
【0097】ここで、図21に示されるような、本実施
形態の基本セルで構成するユーザ論理回路について考え
る。この図21において、単位パスゲートD1〜D4
は、NチャネルMOSトランジスタ及びPチャネルMO
Sトランジスタで構成される単位パスゲートである。
又、単位パスゲートD1及びD2に対して1つのインバ
ータを備えて1つのペアパスゲート回路を構成し、単位
パスゲートD3及びD4に対して1つのインバータを備
えて1つのペアパスゲート回路を構成するところ、この
図21ではこのようにペアパスゲート回路を構成するた
めのインバータIが共用されている。即ち、この図21
では、1つのインバータIを隣接する2つのペアパスゲ
ート回路間で共用している。該インバータIは、単位パ
スゲートD1〜D4で構成される2つのペアパスゲート
回路の間にレイアウトされている。このような図21の
ようにインバータIを共用することができる場合、未使
用のインバータを他の目的に流用することができる。従
って、このような共用をも考えれば、ペアパスゲート回
路が備えるインバータは必須であるというわけではない
ことになる。
形態の基本セルで構成するユーザ論理回路について考え
る。この図21において、単位パスゲートD1〜D4
は、NチャネルMOSトランジスタ及びPチャネルMO
Sトランジスタで構成される単位パスゲートである。
又、単位パスゲートD1及びD2に対して1つのインバ
ータを備えて1つのペアパスゲート回路を構成し、単位
パスゲートD3及びD4に対して1つのインバータを備
えて1つのペアパスゲート回路を構成するところ、この
図21ではこのようにペアパスゲート回路を構成するた
めのインバータIが共用されている。即ち、この図21
では、1つのインバータIを隣接する2つのペアパスゲ
ート回路間で共用している。該インバータIは、単位パ
スゲートD1〜D4で構成される2つのペアパスゲート
回路の間にレイアウトされている。このような図21の
ようにインバータIを共用することができる場合、未使
用のインバータを他の目的に流用することができる。従
って、このような共用をも考えれば、ペアパスゲート回
路が備えるインバータは必須であるというわけではない
ことになる。
【0098】なお本実施形態のペアパスゲート回路にお
いて、前述の図10のゲートインバータ要素その他領域
では、左半分のPチャネルMOSトランジスタとNチャ
ネルMOSトランジスタとは未使用となっている。この
未使用のものは、図示されない左側のPTL要素その他
領域に関して、例えばインバータとして用いられてい
る。
いて、前述の図10のゲートインバータ要素その他領域
では、左半分のPチャネルMOSトランジスタとNチャ
ネルMOSトランジスタとは未使用となっている。この
未使用のものは、図示されない左側のPTL要素その他
領域に関して、例えばインバータとして用いられてい
る。
【0099】又この図10において、PTL要素その他
領域、及びゲートインバータ要素その他領域において未
使用の他の合計2個のPチャネルMOSトランジスタと
合計3個のNチャネルMOSトランジスタとは、後述す
る入力インバータ要素として用いられており、ペアパス
ゲート回路へ入力する信号の反転やSRAMセルに使用
されている。
領域、及びゲートインバータ要素その他領域において未
使用の他の合計2個のPチャネルMOSトランジスタと
合計3個のNチャネルMOSトランジスタとは、後述す
る入力インバータ要素として用いられており、ペアパス
ゲート回路へ入力する信号の反転やSRAMセルに使用
されている。
【0100】ここで、基本セルには、合計6個のPTL
要素と、合計3個のゲートインバータ要素とがあり、合
計6個のペアパスゲート回路を構成することができる。
ここで、基本セル1つに対してこのペアパスゲート回路
の個数は6個より少なくてもよいが、少なくとも2系統
のパストランジスタ論理回路2段を構成できることが望
ましい。逆にこのペアパスゲート回路の個数が多すぎる
と、CMOS要素との複合ができずに未使用となってし
まうので、6〜10個程度が適当である。
要素と、合計3個のゲートインバータ要素とがあり、合
計6個のペアパスゲート回路を構成することができる。
ここで、基本セル1つに対してこのペアパスゲート回路
の個数は6個より少なくてもよいが、少なくとも2系統
のパストランジスタ論理回路2段を構成できることが望
ましい。逆にこのペアパスゲート回路の個数が多すぎる
と、CMOS要素との複合ができずに未使用となってし
まうので、6〜10個程度が適当である。
【0101】図22は、本実施形態のCMOS要素の一
例の回路図である。
例の回路図である。
【0102】この図22においては、本実施形態のCM
OS要素の多入力CMOS論理回路の一例として、3入
力NAND論理ゲートが示されている。又、この3入力
NAND論理ゲートは、図23に示されるようなレイア
ウトパターンで構成することができる。この図23で
は、前述した図8にある前述したCMOS要素その他領
域の1つを用いたレイアウトパターンが示されている。
OS要素の多入力CMOS論理回路の一例として、3入
力NAND論理ゲートが示されている。又、この3入力
NAND論理ゲートは、図23に示されるようなレイア
ウトパターンで構成することができる。この図23で
は、前述した図8にある前述したCMOS要素その他領
域の1つを用いたレイアウトパターンが示されている。
【0103】又、図24は、本実施形態で用いられてい
るCMOS要素の一例の回路図である。
るCMOS要素の一例の回路図である。
【0104】この図24では、CMOS要素として、3
入力NOR論理ゲートの回路図が示されている。又、こ
の3入力NOR論理ゲートは、図25に示されるような
レイアウトパターンで構成することができる。この図2
5は、前述した図8のCMOS要素その他領域の1つに
対して構成したものである。
入力NOR論理ゲートの回路図が示されている。又、こ
の3入力NOR論理ゲートは、図25に示されるような
レイアウトパターンで構成することができる。この図2
5は、前述した図8のCMOS要素その他領域の1つに
対して構成したものである。
【0105】これら図22〜図25に示されるように、
本実施形態のCMOS要素は、最大構成としては、3入
力NAND論理ゲート、あるいは3入力NOR論理ゲー
トを構成することができる。なお、当然ながら、このよ
うな3入力NAND論理ゲートあるいは3入力NOR論
理ゲートを構成することができれば、2入力NAND論
理ゲート、2入力NOR論理ゲート、あるいはインバー
タをも構成することができる。これらは、作り込もうと
するユーザ論理回路に応じて自由に構成すればよい。
本実施形態のCMOS要素は、最大構成としては、3入
力NAND論理ゲート、あるいは3入力NOR論理ゲー
トを構成することができる。なお、当然ながら、このよ
うな3入力NAND論理ゲートあるいは3入力NOR論
理ゲートを構成することができれば、2入力NAND論
理ゲート、2入力NOR論理ゲート、あるいはインバー
タをも構成することができる。これらは、作り込もうと
するユーザ論理回路に応じて自由に構成すればよい。
【0106】なお、ここで、NAND論理ゲートを用い
る場合と、NOR論理ゲートを用いる場合とを比較す
る。
る場合と、NOR論理ゲートを用いる場合とを比較す
る。
【0107】まず、ペアパスゲート回路で構成されるパ
ストランジスタ論理回路へ、NAND論理ゲート又はN
OR論理ゲートからH状態の信号を入力する場合を考え
る。この場合、NチャネルMOSトランジスタに比べて
出力駆動能力が約3倍低い、PチャネルMOSトランジ
スタを直列接続する3入力NOR論理ゲートの方が不利
となるため、NAND論理ゲートの方が有利である。即
ち、図26に示す動作の方が、図27に示される動作よ
り有利となる。
ストランジスタ論理回路へ、NAND論理ゲート又はN
OR論理ゲートからH状態の信号を入力する場合を考え
る。この場合、NチャネルMOSトランジスタに比べて
出力駆動能力が約3倍低い、PチャネルMOSトランジ
スタを直列接続する3入力NOR論理ゲートの方が不利
となるため、NAND論理ゲートの方が有利である。即
ち、図26に示す動作の方が、図27に示される動作よ
り有利となる。
【0108】一方、ペアパスゲート回路を用いたパスト
ランジスタ論理回路へ、NAND論理ゲート又はNOR
論理ゲートからL状態の信号を入力する場合を考える。
この場合、NAND論理ゲートを用いる場合は図28の
とおりであり、3入力NOR論理ゲートを用いる場合で
は図29に示されるような動作となる。
ランジスタ論理回路へ、NAND論理ゲート又はNOR
論理ゲートからL状態の信号を入力する場合を考える。
この場合、NAND論理ゲートを用いる場合は図28の
とおりであり、3入力NOR論理ゲートを用いる場合で
は図29に示されるような動作となる。
【0109】図30は、本実施形態で用いられる出力イ
ンバータ要素の回路図である。
ンバータ要素の回路図である。
【0110】ファンアウト数が増大したり、信号の伝達
距離が長くなってCMOS要素からのドライブでは遅延
時間が問題になってしまう場合がある。このような場合
に、本実施形態では出力インバータ要素を用いるように
している。この出力インバータ要素は、CMOS要素の
出力を受け、これに基づいて信号を出力する、出力駆動
能力がCMOS要素より大きくされたインバータであ
る。CMOS要素の構成や、H状態あるいはL状態の出
力信号にもよるが、この出力インバータ要素はCMOS
要素に比べて約2〜6倍の出力駆動能力を持つインバー
タを2個備えている。これら2つのインバータを並列接
続すれば、約4〜12倍の出力駆動能力を得られる。図
30は、このように2つのインバータを並列接続したと
きのものである。
距離が長くなってCMOS要素からのドライブでは遅延
時間が問題になってしまう場合がある。このような場合
に、本実施形態では出力インバータ要素を用いるように
している。この出力インバータ要素は、CMOS要素の
出力を受け、これに基づいて信号を出力する、出力駆動
能力がCMOS要素より大きくされたインバータであ
る。CMOS要素の構成や、H状態あるいはL状態の出
力信号にもよるが、この出力インバータ要素はCMOS
要素に比べて約2〜6倍の出力駆動能力を持つインバー
タを2個備えている。これら2つのインバータを並列接
続すれば、約4〜12倍の出力駆動能力を得られる。図
30は、このように2つのインバータを並列接続したと
きのものである。
【0111】なお、更に大きな出力駆動能力が必要な場
合には、隣接する基本セルの出力インバータ要素を並列
接続して用いればよい。なお、このような出力インバー
タ要素その他領域において、出力駆動能力の大きな2入
力NAND論理ゲートや、2入力NOR論理ゲートを構
成することも考えられる。これら2入力NAND論理ゲ
ートや2入力NOR論理ゲートを、CMOS要素その他
領域で構成されるCMOS要素の代わりに直接使ってよ
いことは言うまでもない。
合には、隣接する基本セルの出力インバータ要素を並列
接続して用いればよい。なお、このような出力インバー
タ要素その他領域において、出力駆動能力の大きな2入
力NAND論理ゲートや、2入力NOR論理ゲートを構
成することも考えられる。これら2入力NAND論理ゲ
ートや2入力NOR論理ゲートを、CMOS要素その他
領域で構成されるCMOS要素の代わりに直接使ってよ
いことは言うまでもない。
【0112】この図30に示される出力インバータ要素
は、図31のレイアウトパターン図に示されるように構
成することができる。この図31のレイアウトパターン
は、前述した図8の出力インバータ要素その他領域の1
つを用いてなされている。
は、図31のレイアウトパターン図に示されるように構
成することができる。この図31のレイアウトパターン
は、前述した図8の出力インバータ要素その他領域の1
つを用いてなされている。
【0113】図32は、本実施形態で用いられる入力イ
ンバータ要素の利用形態を示す回路図である。
ンバータ要素の利用形態を示す回路図である。
【0114】例えば基本セル間で信号を伝達する配線等
で、相補的な1対の両極の信号を引き回すと、配線領域
が大きくなってしまう。このため、片極の信号を用いる
ことが考えられるが、この場合には信号を受ける側で反
転信号を生成する必要がある。このような場合に入力イ
ンバータ要素を用いることができる。図32では、2つ
の単位パスゲート及びインバータG2で構成されるペア
パスゲート回路に対して、入力インバータ要素として用
いられるインバータG1が利用されている。
で、相補的な1対の両極の信号を引き回すと、配線領域
が大きくなってしまう。このため、片極の信号を用いる
ことが考えられるが、この場合には信号を受ける側で反
転信号を生成する必要がある。このような場合に入力イ
ンバータ要素を用いることができる。図32では、2つ
の単位パスゲート及びインバータG2で構成されるペア
パスゲート回路に対して、入力インバータ要素として用
いられるインバータG1が利用されている。
【0115】なお、入力インバータ要素の出力を入力す
る回路は近くに配置されていることが多い。又、その対
象も一般に限られている。このことなどから、該入力イ
ンバータ要素は比較的小さくてもよい。
る回路は近くに配置されていることが多い。又、その対
象も一般に限られている。このことなどから、該入力イ
ンバータ要素は比較的小さくてもよい。
【0116】なお、本実施形態の基本セルでは、合計1
2個の全入力に入力インバータ要素を備えることができ
るようにされている。しかしながら、この入力インバー
タ要素は確率的には半数程度備えることができればよ
い。不足する場合には、隣接する基本セルのものを使え
ばよい。又、不足する場合、余っている他のゲートイン
バータ要素や、CMOS要素等で代用することもでき
る。又、このような入力インバータ要素がドライブすべ
き対象は、図32のように限られているので、この入力
インバータ要素のトランジスタサイズは比較的小さくす
ることができる。
2個の全入力に入力インバータ要素を備えることができ
るようにされている。しかしながら、この入力インバー
タ要素は確率的には半数程度備えることができればよ
い。不足する場合には、隣接する基本セルのものを使え
ばよい。又、不足する場合、余っている他のゲートイン
バータ要素や、CMOS要素等で代用することもでき
る。又、このような入力インバータ要素がドライブすべ
き対象は、図32のように限られているので、この入力
インバータ要素のトランジスタサイズは比較的小さくす
ることができる。
【0117】なお、入力インバータ要素を使用すると、
これによって信号遅延と消費電力の増加を生じてしま
う。従って、入力インバータ要素はできるだけ使用しな
い方が好ましい。例えば(b・c)の論理演算を行う際
に信号(bバー)しかない場合には、この信号(bバ
ー)を利用することができる回路を考えるようにし、例
えば図33のように、この信号(bバー)を単位パスゲ
ートやペアパスゲート回路のゲート信号に使うように考
えることができる。入力インバータ要素を1個削減でき
る。
これによって信号遅延と消費電力の増加を生じてしま
う。従って、入力インバータ要素はできるだけ使用しな
い方が好ましい。例えば(b・c)の論理演算を行う際
に信号(bバー)しかない場合には、この信号(bバ
ー)を利用することができる回路を考えるようにし、例
えば図33のように、この信号(bバー)を単位パスゲ
ートやペアパスゲート回路のゲート信号に使うように考
えることができる。入力インバータ要素を1個削減でき
る。
【0118】なお、図34は、本実施形態のペアパスゲ
ート回路を用いて構成されたエクスクルーシブOR論理
回路の回路図である。
ート回路を用いて構成されたエクスクルーシブOR論理
回路の回路図である。
【0119】この図34に示されるごとく、本実施形態
においては1つのペアパスゲート回路に対して1つの入
力インバータ要素、即ちPチャネルMOSトランジスタ
P4及びNチャネルMOSトランジスタN4で構成され
るインバータによって、1つのエクスクルーシブOR論
理回路が構成されている。なお、この図34に示される
エクスクルーシブOR論理回路は、図35に示されるご
とく、本実施形態の基本セルのPTL要素その他領域及
びゲートインバータ要素その他領域において構成するこ
とができる。
においては1つのペアパスゲート回路に対して1つの入
力インバータ要素、即ちPチャネルMOSトランジスタ
P4及びNチャネルMOSトランジスタN4で構成され
るインバータによって、1つのエクスクルーシブOR論
理回路が構成されている。なお、この図34に示される
エクスクルーシブOR論理回路は、図35に示されるご
とく、本実施形態の基本セルのPTL要素その他領域及
びゲートインバータ要素その他領域において構成するこ
とができる。
【0120】ここで、ディジタル回路は、一般に組合せ
回路と順序回路に分けられる。パストランジスタ論理回
路は組合せ回路を実現する手段であり、フリップフロッ
プやレジスタ、又カウンタ等の順序回路を構成すること
は効果的ではない。しかしながら、ゲートアレイ集積回
路は汎用のディジタル回路を集積化する手段であり、様
々なユーザ論理回路を実現する必要があり、基本セルと
しては順序回路をも構成しやすいものでなければならな
い。順序回路の基本はフリップフロップであり、レジス
タやカウンタ等は複数のフリップフロップや組合せ回路
で構成することができる。
回路と順序回路に分けられる。パストランジスタ論理回
路は組合せ回路を実現する手段であり、フリップフロッ
プやレジスタ、又カウンタ等の順序回路を構成すること
は効果的ではない。しかしながら、ゲートアレイ集積回
路は汎用のディジタル回路を集積化する手段であり、様
々なユーザ論理回路を実現する必要があり、基本セルと
しては順序回路をも構成しやすいものでなければならな
い。順序回路の基本はフリップフロップであり、レジス
タやカウンタ等は複数のフリップフロップや組合せ回路
で構成することができる。
【0121】図36は、本実施形態の基本セルにおいて
構成されるD型フリップフロップの回路図である。
構成されるD型フリップフロップの回路図である。
【0122】又、このようなD型フリップフロップは、
図37に示すごとく、基本セルのPTL要素その他領域
及びゲートインバータ要素その他領域において形成する
ことができている。
図37に示すごとく、基本セルのPTL要素その他領域
及びゲートインバータ要素その他領域において形成する
ことができている。
【0123】これら図36及び図37に示されるD型フ
リップフロップは、PTL要素をデータ保持回路に、ゲ
ートインバータ要素をトランスファゲートに使用してい
る。又、入力インバータ要素のPチャネルMOSトラン
ジスタをPTL要素のPチャネルMOSトランジスタと
並列接続しているのは、出力駆動能力を向上させて、こ
れにより高速化を図るためである。なお、CMOS要素
その他領域でデータ保持回路を構成し、PTL要素その
他領域でトランスファゲートを構成するようにしてもよ
い。あるいはPTL要素その他領域において、一方のP
TL要素と入力インバータ要素でデータ保持回路を構成
し、他方のPTL要素によってトランスファゲートを構
成するようにしてもよい。
リップフロップは、PTL要素をデータ保持回路に、ゲ
ートインバータ要素をトランスファゲートに使用してい
る。又、入力インバータ要素のPチャネルMOSトラン
ジスタをPTL要素のPチャネルMOSトランジスタと
並列接続しているのは、出力駆動能力を向上させて、こ
れにより高速化を図るためである。なお、CMOS要素
その他領域でデータ保持回路を構成し、PTL要素その
他領域でトランスファゲートを構成するようにしてもよ
い。あるいはPTL要素その他領域において、一方のP
TL要素と入力インバータ要素でデータ保持回路を構成
し、他方のPTL要素によってトランスファゲートを構
成するようにしてもよい。
【0124】なお、D型フリップフロップで用いる、ク
ロック信号CKを反転させたクロック信号(CKバー)
は、通常多数の順序回路で使用されるので、スキューが
問題となる。従って、このようなスキューを小さくする
ために、このクロック信号(CKバー)は出力インバー
タ要素を使用して生成する。なお、本実施形態の1つの
基本セルでは、合計6個のD型フリップフロップを高密
度に集積することも可能である。
ロック信号CKを反転させたクロック信号(CKバー)
は、通常多数の順序回路で使用されるので、スキューが
問題となる。従って、このようなスキューを小さくする
ために、このクロック信号(CKバー)は出力インバー
タ要素を使用して生成する。なお、本実施形態の1つの
基本セルでは、合計6個のD型フリップフロップを高密
度に集積することも可能である。
【0125】図38は、本実施形態の基本セルで構成す
ることができるSRAMセルの回路図である。
ることができるSRAMセルの回路図である。
【0126】LSI(large scale integrated circui
t)の高集積化に伴い、ゲートアレイ集積回路中にメモ
リを集積することは常識となっている。従って、ゲート
アレイ集積回路においては、一般的なディジタル回路だ
けでなくSRAMをも容易に構成できるものでなければ
ならない。本実施形態のPTL要素は、SRAMを高密
度に集積し、例えば図39に示されるSRAMに必要な
下記の条件を満たしている。
t)の高集積化に伴い、ゲートアレイ集積回路中にメモ
リを集積することは常識となっている。従って、ゲート
アレイ集積回路においては、一般的なディジタル回路だ
けでなくSRAMをも容易に構成できるものでなければ
ならない。本実施形態のPTL要素は、SRAMを高密
度に集積し、例えば図39に示されるSRAMに必要な
下記の条件を満たしている。
【0127】(NチャネルMOSトランジスタN1及
びN2のコンダクタンス)>(NチャネルMOSトラン
ジスタN3及びN4のコンダクタンス):読み出し安定
性の条件。
びN2のコンダクタンス)>(NチャネルMOSトラン
ジスタN3及びN4のコンダクタンス):読み出し安定
性の条件。
【0128】(NチャネルMOSトランジスタN3及
びN4のコンダクタンス)>(PチャネルMOSトラン
ジスタP1及びP2のコンダクタンス):“0”の書き
込み安定性の条件。
びN4のコンダクタンス)>(PチャネルMOSトラン
ジスタP1及びP2のコンダクタンス):“0”の書き
込み安定性の条件。
【0129】ここで、NチャネルMOSトランジスタN
1及びN2は、PTL要素その他領域におけるNチャネ
ルMOSトランジスタを用いる。又、PチャネルMOS
トランジスタP1及びP2は、同じくPTL要素その他
領域におけるPチャネルMOSトランジスタを用いる。
NチャネルMOSトランジスタN3及びN4は、PTL
要素その他領域あるいはゲートインバータ要素その他領
域における入力インバータ要素を用いる。なお、本実施
形態の基本セルでは、6ビットのSRAMのセルを構成
することができる。
1及びN2は、PTL要素その他領域におけるNチャネ
ルMOSトランジスタを用いる。又、PチャネルMOS
トランジスタP1及びP2は、同じくPTL要素その他
領域におけるPチャネルMOSトランジスタを用いる。
NチャネルMOSトランジスタN3及びN4は、PTL
要素その他領域あるいはゲートインバータ要素その他領
域における入力インバータ要素を用いる。なお、本実施
形態の基本セルでは、6ビットのSRAMのセルを構成
することができる。
【0130】以下、本実施形態の基本セルが有するペア
パスゲート回路及びCMOS要素で実現される回路例に
ついて説明する。
パスゲート回路及びCMOS要素で実現される回路例に
ついて説明する。
【0131】回路例について説明するに当たり、まず、
用いる各回路要素について説明すると、図40に示され
る本実施形態で用いられるペアパスゲート回路は、その
内部は図41の回路図に示す通りとなっている。このペ
アパスゲート回路は、入力する信号a、b及びcに対し
て、次式に示されるような演算を行ってuを得る。
用いる各回路要素について説明すると、図40に示され
る本実施形態で用いられるペアパスゲート回路は、その
内部は図41の回路図に示す通りとなっている。このペ
アパスゲート回路は、入力する信号a、b及びcに対し
て、次式に示されるような演算を行ってuを得る。
【0132】 u=a・c+b・(cバー) …(4)
【0133】次に、以下の回路例の説明において、図4
2に示される2入力NAND論理ゲートの内部回路は、
図43に示す通りである。図44に示されるような3入
力NAND論理ゲートの内部回路は、図45に示す通り
である。図46に示されるような2入力NOR論理ゲー
トの内部回路は、図47に示す通りである。ここで、図
43、図45及び図47に示されるような各論理ゲー
ト、又3入力NOR論理ゲートについては、いずれも、
本実施形態の1つのCMOS要素その他領域にて形成す
ることが可能となっている。又、以下の回路例は、特に
言及しない場合、1つの基本セルを用いて構成されてい
るものとする。
2に示される2入力NAND論理ゲートの内部回路は、
図43に示す通りである。図44に示されるような3入
力NAND論理ゲートの内部回路は、図45に示す通り
である。図46に示されるような2入力NOR論理ゲー
トの内部回路は、図47に示す通りである。ここで、図
43、図45及び図47に示されるような各論理ゲー
ト、又3入力NOR論理ゲートについては、いずれも、
本実施形態の1つのCMOS要素その他領域にて形成す
ることが可能となっている。又、以下の回路例は、特に
言及しない場合、1つの基本セルを用いて構成されてい
るものとする。
【0134】図48は、1段のパストランジスタ論理回
路構成の論理演算系統を2系統有する、本実施形態の基
本セルによる第1回路例のパストランジスタ論理回路の
回路図である。
路構成の論理演算系統を2系統有する、本実施形態の基
本セルによる第1回路例のパストランジスタ論理回路の
回路図である。
【0135】図48において、まず、ペアパスゲート回
路TU1によって、第1の論理演算系統が構成されてい
る。この第1の論理演算系統は、入力信号a〜cに対し
て次式に示されるような論理演算を行い、出力信号Xを
得る。
路TU1によって、第1の論理演算系統が構成されてい
る。この第1の論理演算系統は、入力信号a〜cに対し
て次式に示されるような論理演算を行い、出力信号Xを
得る。
【0136】 X=a・c+b・(cバー) …(5)
【0137】次に、第2の論理演算系統は、ペアパスゲ
ート回路TU2によって構成されている。該論理演算系
統は、入力信号d〜fに対して次式のような論理演算を
行い、出力信号Yを得る。
ート回路TU2によって構成されている。該論理演算系
統は、入力信号d〜fに対して次式のような論理演算を
行い、出力信号Yを得る。
【0138】 Y=d・f+e・(fバー) …(6)
【0139】次に、この図48において、本発明が適用
された多入力CMOS論理回路は2入力NAND論理ゲ
ートGとなっている。該NAND論理ゲートGは、前述
した第1及び第2の論理演算系統が出力する出力信号X
及びYを入力する。該NAND論理ゲートGは、これら
の信号X及びYに対して、次式に示されるようなNAN
Dの論理演算を行い、出力信号Zを得る。
された多入力CMOS論理回路は2入力NAND論理ゲ
ートGとなっている。該NAND論理ゲートGは、前述
した第1及び第2の論理演算系統が出力する出力信号X
及びYを入力する。該NAND論理ゲートGは、これら
の信号X及びYに対して、次式に示されるようなNAN
Dの論理演算を行い、出力信号Zを得る。
【0140】 Z=〔(X・Y)バー〕=〔(Xバー)+(Yバー)〕 …(7)
【0141】従って、入力信号a〜fに対して、本回路
例では次式に示されるような演算を行って、出力信号Z
を得るものである。
例では次式に示されるような演算を行って、出力信号Z
を得るものである。
【0142】 Z=〔{a・c+b・(cバー)}バー〕 +〔{d・f+e・(fバー)}バー〕 =(aバー)・c+(bバー)・(cバー)+(dバー)・f +(eバー)・( fバー) …(8)
【0143】なお、出力信号を負論理、即ち(Zバー)
とした場合、上記(8)式に対応し、前記(7)式へ前
記(5)式及び前記(6)式を代入することで、次式を
得ることができる。
とした場合、上記(8)式に対応し、前記(7)式へ前
記(5)式及び前記(6)式を代入することで、次式を
得ることができる。
【0144】 (Zバー)=〔a・c+b・(cバー)〕・〔d・f+e・(fバー)〕 =a・c・d・f+a・c・e・(fバー) +b・(cバー)・d・f+b・(cバー)・e・(fバー) …(9)
【0145】上記の(8)式及び(9)式の如く、本回
路例で扱える変数は、最大で6個、即ち入力信号a〜f
である。又、上記の(8)式の如く、正論理で扱うと2
変数の論理積項が4項となる。又、上記の(9)式の如
く、出力を負論理で扱うと、4変数の論理積項が4項と
なる。
路例で扱える変数は、最大で6個、即ち入力信号a〜f
である。又、上記の(8)式の如く、正論理で扱うと2
変数の論理積項が4項となる。又、上記の(9)式の如
く、出力を負論理で扱うと、4変数の論理積項が4項と
なる。
【0146】図49は、1段のパストランジスタ論理回
路構成の論理演算系統を3系統有する、本実施形態の第
2回路例の回路図である。この図49において、第1の
論理演算系統は、ペアパスゲート回路TU1によって構
成されている。この第1の論理演算系統は、入力信号a
〜cに従って、次式に示されるような演算を行い、出力
信号Wを生成する。
路構成の論理演算系統を3系統有する、本実施形態の第
2回路例の回路図である。この図49において、第1の
論理演算系統は、ペアパスゲート回路TU1によって構
成されている。この第1の論理演算系統は、入力信号a
〜cに従って、次式に示されるような演算を行い、出力
信号Wを生成する。
【0147】 W=a・c+b・(cバー) …(10)
【0148】第2の論理演算系統は、ペアパスゲート回
路TU2により構成される。この第2の論理演算系統
は、入力信号d〜fに従って、次式に示されるような演
算を行い、出力信号Xを生成する。
路TU2により構成される。この第2の論理演算系統
は、入力信号d〜fに従って、次式に示されるような演
算を行い、出力信号Xを生成する。
【0149】 X=d・f+e・(fバー) …(11)
【0150】第3の論理演算系統は、ペアパスゲート回
路TU3によって構成される。この第3の論理演算系統
は、入力信号g〜iに従って、次式に示されるような演
算を行い、出力信号Yを生成する。
路TU3によって構成される。この第3の論理演算系統
は、入力信号g〜iに従って、次式に示されるような演
算を行い、出力信号Yを生成する。
【0151】 Y=g・i+h・(iバー) …(12)
【0152】次に、このような3系統の第1〜第3の論
理演算系統に対して備えられる、本発明の多入力CMO
S論理回路が適用された3入力NAND論理ゲートG
は、前述した第1〜第3の論理演算系統それぞれが出力
する信号W〜Yに従って、次式に示される演算を行い、
出力信号Zを生成する。
理演算系統に対して備えられる、本発明の多入力CMO
S論理回路が適用された3入力NAND論理ゲートG
は、前述した第1〜第3の論理演算系統それぞれが出力
する信号W〜Yに従って、次式に示される演算を行い、
出力信号Zを生成する。
【0153】 Z=〔(W・X・Y)バー〕 =〔(Wバー)+(Xバー)+(Yバー)〕 …(13)
【0154】ここで、本実施形態に入力される入力信号
a〜iに対する、出力信号Zを生成するための論理演
算、又この出力信号Zを反転させた出力信号(Zバー)
を得るための論理演算は、次式に示す通り、上記(1
3)式に対して前述の(10)式〜(12)式を代入す
ることによって求めることができる。
a〜iに対する、出力信号Zを生成するための論理演
算、又この出力信号Zを反転させた出力信号(Zバー)
を得るための論理演算は、次式に示す通り、上記(1
3)式に対して前述の(10)式〜(12)式を代入す
ることによって求めることができる。
【0155】 Z=〔(Wバー)+(Xバー)+(Yバー)〕 =〔{a・c+b・(cバー)}バー〕 +〔{d・f+e・(fバー)}バー〕 +〔{g・i+h・(iバー)}バー〕 =(aバー)・c+(bバー)・(cバー)+(dバー)・f +(eバー)・(fバー)+(gバー)・i +(hバー)・(iバー) …(14) (Zバー)=〔(W・X・Y)バー〕 =〔{a・c+b・(cバー)}・{d・f+e・(fバー)} ・{g・i+h・(iバー)}〕バー =a・c・d・f・g・i+a・c・d・f・h・(iバー) +a・c・e・(fバー)・g・i +a・c・e・(fバー)・h・(iバー) +b・(cバー)・d・f・g・i +b・(cバー)・d・f・h・(iバー) +b・(cバー)・e・(fバー)・g・i +b・(cバー)・e・(fバー)・h・(iバー)…(15)
【0156】上記の(14)式及び(15)式に示され
る如く、本回路例で扱える変数は最大で9個であり、入
力信号a〜iである。又、(14)式に示される如く、
出力信号Zとして正論理で扱うとすると、2変数の論理
積項が合計6項となる。一方、出力信号(Zバー)とし
て負論理で扱うとすれば、6変数の論理積項が合計8項
となる。
る如く、本回路例で扱える変数は最大で9個であり、入
力信号a〜iである。又、(14)式に示される如く、
出力信号Zとして正論理で扱うとすると、2変数の論理
積項が合計6項となる。一方、出力信号(Zバー)とし
て負論理で扱うとすれば、6変数の論理積項が合計8項
となる。
【0157】図50は、2段のパストランジスタ論理回
路構成の論理演算系統を2系統有する、本実施形態の第
3回路例の回路図である。
路構成の論理演算系統を2系統有する、本実施形態の第
3回路例の回路図である。
【0158】この図50の第3実施形態では、第1の論
理演算系統はペアパスゲート回路TU1〜TU3により
構成されている。第1の論理演算系統では、ペアパスゲ
ート回路TU1で構成される第1の1段目と、ペアパス
ゲート回路TU2で構成される第2の1段目に対して、
ペアパスゲート回路TU3で構成される2段目が接続さ
れている。このような第1の論理演算系統では、入力信
号a〜gに従って、次式に示されるような論理演算を行
い、出力信号Xを生成する。
理演算系統はペアパスゲート回路TU1〜TU3により
構成されている。第1の論理演算系統では、ペアパスゲ
ート回路TU1で構成される第1の1段目と、ペアパス
ゲート回路TU2で構成される第2の1段目に対して、
ペアパスゲート回路TU3で構成される2段目が接続さ
れている。このような第1の論理演算系統では、入力信
号a〜gに従って、次式に示されるような論理演算を行
い、出力信号Xを生成する。
【0159】 X=a・c・g+b・(cバー)・g+d・f・(gバー) +e・(fバー)・(gバー) …(16)
【0160】次に、本回路例における第2の論理演算系
統は、ペアパスゲート回路TU4〜TU6によって構成
されている。特に、第1の論理演算系統と同様、この第
2の論理演算系統についても、2段構成となっている。
即ち、この第2の論理演算系統において、ペアパスゲー
ト回路TU4によって第1の1段目が構成され、ペアパ
スゲート回路TU5によって第2の1段目が構成され、
更に、ペアパスゲート回路TU6によって2段目が構成
されている。このような第2の論理演算系統は、入力信
号h〜nに従って、次式に示されるような論理演算を行
い、出力信号Yを生成する。
統は、ペアパスゲート回路TU4〜TU6によって構成
されている。特に、第1の論理演算系統と同様、この第
2の論理演算系統についても、2段構成となっている。
即ち、この第2の論理演算系統において、ペアパスゲー
ト回路TU4によって第1の1段目が構成され、ペアパ
スゲート回路TU5によって第2の1段目が構成され、
更に、ペアパスゲート回路TU6によって2段目が構成
されている。このような第2の論理演算系統は、入力信
号h〜nに従って、次式に示されるような論理演算を行
い、出力信号Yを生成する。
【0161】 Y=h・j・n+i・(jバー)・n+k・m・(nバー) +l・(mバー)・(nバー) …(17)
【0162】又、本回路例では、本発明の多入力CMO
S論理回路に相当するものとして、2入力NAND論理
ゲートGを備えている。この2入力NAND論理ゲート
Gは、入力する出力信号X及びYに従って、次式に示さ
れる論理演算を行い、出力信号Zを生成する。
S論理回路に相当するものとして、2入力NAND論理
ゲートGを備えている。この2入力NAND論理ゲート
Gは、入力する出力信号X及びYに従って、次式に示さ
れる論理演算を行い、出力信号Zを生成する。
【0163】 Z=〔(X・Y)バー〕=〔(Xバー)+(Yバー)〕 …(18)
【0164】ここで、本回路例のパストランジスタ論理
回路全体でなされる、出力信号Zを生成するための論理
演算、又この出力信号Zを反転させた出力信号(Zバ
ー)を求めるための論理演算は、上記の(18)式へ前
述の(16)式及び(17)式を代入することによって
求めることができ、次式の通りである。
回路全体でなされる、出力信号Zを生成するための論理
演算、又この出力信号Zを反転させた出力信号(Zバ
ー)を求めるための論理演算は、上記の(18)式へ前
述の(16)式及び(17)式を代入することによって
求めることができ、次式の通りである。
【0165】 Z=(aバー)・c・g+(bバー)・(cバー)・g +(dバー)・f・(gバー)+(eバー)・(fバー)・(gバー) +(hバー)・j・n+(iバー)・(jバー)・n +(kバー)・m・(nバー)+(lバー)・(mバー)・(nバー) …(19) (Zバー)=a・c・g・h・j・n+a・c・g・i・(jバー)・n +a・c・g・k・m・(nバー) +a・c・g・l・(mバー)・(nバー) +b・(cバー)・g・h・j・n +b・(cバー)・g・i・(jバー)・n +b・(cバー)・g・k・m・(nバー) +b・(cバー)・g・l・(mバー)・(nバー) +d・f・(gバー)・h・j・n +d・f・(gバー)・i・(jバー)・n +d・f・(gバー)・k・m・(nバー) +d・f・(gバー)・l・(mバー)・(nバー) +e・(fバー)・(gバー)・h・j・n +e・(fバー)・(gバー)・i・(jバー)・n +e・(fバー)・(gバー)・k・m・(nバー) +e・(fバー)・(gバー)・l・(mバー)・(nバー) …(20)
【0166】上記の(19)式及び(20)式に示され
る如く、本回路例で扱える変数は、最大で14個であ
り、入力信号a〜nに相当する。又、上記の(19)式
の通り、出力信号Zとして正論理で扱うものとすれば、
3変数の論理積項が合計8項となる。一方、上記の(2
0)式に示される通り、出力信号(Zバー)として負論
理で扱うものとすれば、6変数の論理積項が合計16項
となる。
る如く、本回路例で扱える変数は、最大で14個であ
り、入力信号a〜nに相当する。又、上記の(19)式
の通り、出力信号Zとして正論理で扱うものとすれば、
3変数の論理積項が合計8項となる。一方、上記の(2
0)式に示される通り、出力信号(Zバー)として負論
理で扱うものとすれば、6変数の論理積項が合計16項
となる。
【0167】図51は、1段のパストランジスタ論理回
路構成の論理演算系統と2段のパストランジスタ論理回
路構成の論理演算系統とを、都合2系統有する、本発明
が適用された実施形態の第4回路例のパストランジスタ
論理回路の回路図である。
路構成の論理演算系統と2段のパストランジスタ論理回
路構成の論理演算系統とを、都合2系統有する、本発明
が適用された実施形態の第4回路例のパストランジスタ
論理回路の回路図である。
【0168】この図51において、まず、第1の論理演
算系統は、ペアパスゲート回路TU1〜TU3によって
構成されている。特に、この第1の論理演算系統は、2
段構成となっており、ペアパスゲート回路TU1によっ
て第1の1段目が構成され、ペアパスゲート回路TU2
によって第2の1段目が構成され、ペアパスゲート回路
TU3によって2段目が構成されている。このような第
1の論理演算系統は、入力信号a〜gに従って次式に示
されるような論理演算を行い、出力信号Xを生成する。
算系統は、ペアパスゲート回路TU1〜TU3によって
構成されている。特に、この第1の論理演算系統は、2
段構成となっており、ペアパスゲート回路TU1によっ
て第1の1段目が構成され、ペアパスゲート回路TU2
によって第2の1段目が構成され、ペアパスゲート回路
TU3によって2段目が構成されている。このような第
1の論理演算系統は、入力信号a〜gに従って次式に示
されるような論理演算を行い、出力信号Xを生成する。
【0169】 X=a・c・g+b・(cバー)・g+d・f・(gバー) +e・(fバー)・(gバー) …(21)
【0170】次に、本回路例の第2の論理演算系統は、
1段の構成であり、ペアパスゲート回路TU4によって
構成されている。この第2の論理演算系統は、入力信号
h〜jに従って、次式に示されるような論理演算を行
い、出力信号Yを生成する。
1段の構成であり、ペアパスゲート回路TU4によって
構成されている。この第2の論理演算系統は、入力信号
h〜jに従って、次式に示されるような論理演算を行
い、出力信号Yを生成する。
【0171】 Y=h・j+i・(jバー) …(22)
【0172】次に、本回路例において、本発明の多入力
CMOS論理回路に相当するものは、2入力NAND論
理ゲートGである。この2入力NAND論理ゲートG
は、次式に示されるような論理演算を行い、出力信号Z
を生成する。
CMOS論理回路に相当するものは、2入力NAND論
理ゲートGである。この2入力NAND論理ゲートG
は、次式に示されるような論理演算を行い、出力信号Z
を生成する。
【0173】 Z=〔(X・Y)バー〕=(Xバー)+(Yバー) …(23)
【0174】従って、本回路例のパストランジスタ論理
回路全体でなされる出力信号Zを生成するための論理演
算、又この出力信号Zを反転させた出力信号(Zバー)
を生成するための論理演算は、上記の(23)式へ前述
の(21)式及び(22)式を代入することによって得
ることができ、次式の通りである。
回路全体でなされる出力信号Zを生成するための論理演
算、又この出力信号Zを反転させた出力信号(Zバー)
を生成するための論理演算は、上記の(23)式へ前述
の(21)式及び(22)式を代入することによって得
ることができ、次式の通りである。
【0175】 Z=(aバー)・c・g+(bバー)・(cバー)・g +(dバー)・f・(gバー)+(eバー)・(fバー)・(gバー) +(hバー)・j+(iバー)・(jバー) …(24) (Zバー)=a・c・g・h・j+a・c・g・i・(jバー) +b・(cバー)・g・h・j +b・(cバー)・g・i・(jバー) +d・f・(gバー)・h・j +d・f・(gバー)・i・(jバー) +e・(fバー)・(gバー)・h・j +e・(fバー)・(gバー)・i・(jバー) …(25)
【0176】上記の(24)式及び(25)式に示され
る如く、本回路例において扱える変数は、最大で10個
であり、前述の入力信号a〜jに相当する。又、上記の
(24)式に示される如く、出力信号Zとして正論理で
扱うとすれば、3変数の論理積項が4項と、2変数の論
理積項が2項となる。又、上記の(25)式の如く出力
信号(Zバー)として負論理で扱うとすれば、5変数の
論理積項が合計8項となる。
る如く、本回路例において扱える変数は、最大で10個
であり、前述の入力信号a〜jに相当する。又、上記の
(24)式に示される如く、出力信号Zとして正論理で
扱うとすれば、3変数の論理積項が4項と、2変数の論
理積項が2項となる。又、上記の(25)式の如く出力
信号(Zバー)として負論理で扱うとすれば、5変数の
論理積項が合計8項となる。
【0177】図52は、いずれも2段のパストランジス
タ論理回路構成の論理演算系統を合計3系統有する本発
明が適用された実施形態の第5回路例のパストランジス
タ論理回路の回路図である。この図52において、まず
第1の論理演算系統は、ペアパスゲート回路TU1及び
TU2によって構成されている。特に、この第1の論理
演算系統は2段構成であり、ペアパスゲート回路TU1
によって1段目が構成され、ペアパスゲート回路TU2
によって2段目が構成されている。このような第1の論
理演算系統は、入力信号a〜eに従って次式に示される
ような論理演算を行い、出力信号Wを生成する。
タ論理回路構成の論理演算系統を合計3系統有する本発
明が適用された実施形態の第5回路例のパストランジス
タ論理回路の回路図である。この図52において、まず
第1の論理演算系統は、ペアパスゲート回路TU1及び
TU2によって構成されている。特に、この第1の論理
演算系統は2段構成であり、ペアパスゲート回路TU1
によって1段目が構成され、ペアパスゲート回路TU2
によって2段目が構成されている。このような第1の論
理演算系統は、入力信号a〜eに従って次式に示される
ような論理演算を行い、出力信号Wを生成する。
【0178】 W=a・c・e+b・(cバー)・e+d・(eバー) …(26)
【0179】次に、本回路例の第2の論理演算系統は、
ペアパスゲート回路TU3及びTU4によって構成され
ている。特に、この第2の論理演算系統は2段構成であ
り、ペアパスゲート回路TU3によって1段目が構成さ
れ、ペアパスゲート回路TU4によって2段目が構成さ
れている。このような第2の論理演算系統は、入力信号
f〜jに従って次式に示されるような論理演算を行い、
出力信号Xを生成する。
ペアパスゲート回路TU3及びTU4によって構成され
ている。特に、この第2の論理演算系統は2段構成であ
り、ペアパスゲート回路TU3によって1段目が構成さ
れ、ペアパスゲート回路TU4によって2段目が構成さ
れている。このような第2の論理演算系統は、入力信号
f〜jに従って次式に示されるような論理演算を行い、
出力信号Xを生成する。
【0180】 X=f・h・j+g・(hバー)・j+i・(jバー) …(27)
【0181】本回路例の第3の論理演算系統は、ペアパ
スゲート回路TU5及びTU6によって構成されてい
る。特に、この第3の論理演算系統は2段構成であり、
ペアパスゲート回路TU5によって1段目が構成され、
ペアパスゲート回路TU6によって2段目が構成されて
いる。このような第3の論理演算系統は、入力信号k〜
oに従って次式に示されるような論理演算を行い、出力
信号Yを生成する。
スゲート回路TU5及びTU6によって構成されてい
る。特に、この第3の論理演算系統は2段構成であり、
ペアパスゲート回路TU5によって1段目が構成され、
ペアパスゲート回路TU6によって2段目が構成されて
いる。このような第3の論理演算系統は、入力信号k〜
oに従って次式に示されるような論理演算を行い、出力
信号Yを生成する。
【0182】 Y=k・m・o+l・(mバー)・o+n・(oバー) …(28)
【0183】次に、本回路例において、本発明の多入力
CMOS論理回路に相当するものは、3入力NAND論
理ゲートGである。この3入力NAND論理ゲートG
は、次式に示されるような論理演算を行い、出力信号Z
を生成する。あるいは出力信号(Zバー)を生成する。
CMOS論理回路に相当するものは、3入力NAND論
理ゲートGである。この3入力NAND論理ゲートG
は、次式に示されるような論理演算を行い、出力信号Z
を生成する。あるいは出力信号(Zバー)を生成する。
【0184】 Z=((W・X・Y)バー) =(Wバー)+(Xバー)+(Yバー) …(29) (Zバー)=W・X・Y …(30)
【0185】従って、本回路例のパストランジスタ論理
回路全体でなされる出力信号Zを生成するための論理演
算、この出力信号Zを反転させた出力信号(Zバー)を
生成するための論理演算は、上記の(29)式及び(3
0)式へと、前述の(26)式〜(28)式を代入する
ことによって得ることができ、それぞれ次式の通りであ
る。
回路全体でなされる出力信号Zを生成するための論理演
算、この出力信号Zを反転させた出力信号(Zバー)を
生成するための論理演算は、上記の(29)式及び(3
0)式へと、前述の(26)式〜(28)式を代入する
ことによって得ることができ、それぞれ次式の通りであ
る。
【0186】 Z=(aバー)・c・e+(bバー)・(cバー)・e +(dバー)・(eバー)+(fバー)・h・j +(gバー)・(hバー)・j+(iバー)・(jバー) +(kバー)・m・o+(lバー)・(mバー)・o +(nバー)+(oバー) …(31) (Zバー)=a・c・e・f・h・j・k・m・o +a・c・e・f・h・j・l・(mバー)・o +a・c・e・f・h・j・n・(oバー) +a・c・e・g・(hバー)・j・k・m・o +a・c・e・g・(hバー)・j・l・(mバー)・o +a・c・e・g・(hバー)・j・n・(oバー) +a・c・e・i・(jバー)・k・m・o +a・c・e・i・(jバー)・l・(mバー)・o +a・c・e・i・(jバー)・n・(oバー) +b・(cバー)・e・f・h・j・k・m・o +b・(cバー)・e・f・h・j・l・(mバー)・o +b・(cバー)・e・f・h・j・n・(oバー) +b・(cバー)・e・g・(hバー)・j・k・m・o +b・(cバー)・e・g ・(hバー)・j・l・(mバー)・o +b・(cバー)・e・g・(hバー)・j・n・(oバー) +b・(cバー)・e・i・(jバー)・k・m・o +b・(cバー)・e・i・(jバー)・l・(mバー)・o +b・(cバー)・e・i・(jバー)・n・(oバー) +d・(eバー)・f・h・j・k・m・o +d・(eバー)・f・h・j・l・(mバー)・o +d・(eバー)・f・h・j・n・(oバー) +d・(eバー)・g・(hバー)・j・k・m・o +d・(eバー)・g・(hバー)・j・l・(mバー)・o +d・(eバー)・g・(hバー)・j・n・(oバー) +d・(eバー)・i・(jバー)・k・m・o +d・(eバー)・i・(jバー)・l・(mバー)・o +d・(eバー)・i・(jバー)・n・(oバー) …(32)
【0187】上記の(31)式及び(32)式に示され
るごとく、本回路例において扱える変数は最大で15個
であり、前述の入力信号a〜oに相当する。又、上記の
(31)式に示されるごとく、出力Zとして正論理で扱
うとすれば、3変数の論理積項が6項と、2変数の論理
積項が3項となる。又、上記の(32)式のごとく出力
信号(Zバー)として負論理で扱うとすれば、9変数の
論理積項が8項と、8変数の論理積項が12項と、7変
数の論理積項が6項と、6変数の論理積項が1項とな
る。
るごとく、本回路例において扱える変数は最大で15個
であり、前述の入力信号a〜oに相当する。又、上記の
(31)式に示されるごとく、出力Zとして正論理で扱
うとすれば、3変数の論理積項が6項と、2変数の論理
積項が3項となる。又、上記の(32)式のごとく出力
信号(Zバー)として負論理で扱うとすれば、9変数の
論理積項が8項と、8変数の論理積項が12項と、7変
数の論理積項が6項と、6変数の論理積項が1項とな
る。
【0188】図53は、いずれも2段のパストランジス
タ論理回路構成の論理演算系統を2系統有する、本発明
が適用された実施形態の第6回路例のパストランジスタ
論理回路の回路図である。この図53において、まず第
1の論理演算系統は、ペアパスゲート回路TU1〜TU
3によって構成されている。特に、この第1の論理演算
系統は2段構成であり、ペアパスゲート回路TU1によ
って第1の1段目が構成され、ペアパスゲート回路TU
2によって第2の1段目が構成され、ペアパスゲート回
路TU3によって2段目が構成されている。このような
第1の論理演算系統は、入力信号a〜gに従って次式に
示されるような論理演算を行い、出力信号Xを生成す
る。
タ論理回路構成の論理演算系統を2系統有する、本発明
が適用された実施形態の第6回路例のパストランジスタ
論理回路の回路図である。この図53において、まず第
1の論理演算系統は、ペアパスゲート回路TU1〜TU
3によって構成されている。特に、この第1の論理演算
系統は2段構成であり、ペアパスゲート回路TU1によ
って第1の1段目が構成され、ペアパスゲート回路TU
2によって第2の1段目が構成され、ペアパスゲート回
路TU3によって2段目が構成されている。このような
第1の論理演算系統は、入力信号a〜gに従って次式に
示されるような論理演算を行い、出力信号Xを生成す
る。
【0189】 X=a・c・g+b・(cバー)・g+d・f・(gバー) +e・(fバー)・(gバー) …(33)
【0190】次に、本回路例の第2の論理演算系統は、
ペアパスゲート回路TU4〜TU6によって構成されて
いる。特に、この第2の論理演算系統は2段構成であ
り、ペアパスゲート回路TU4によって第1の1段目が
構成され、ペアパスゲート回路TU5によって第2の1
段目が構成され、ペアパスゲート回路TU6によって2
段目が構成されている。このような第2の論理演算系統
は、入力信号h〜nに従って次式に示されるような論理
演算を行い、出力信号Yを生成する。
ペアパスゲート回路TU4〜TU6によって構成されて
いる。特に、この第2の論理演算系統は2段構成であ
り、ペアパスゲート回路TU4によって第1の1段目が
構成され、ペアパスゲート回路TU5によって第2の1
段目が構成され、ペアパスゲート回路TU6によって2
段目が構成されている。このような第2の論理演算系統
は、入力信号h〜nに従って次式に示されるような論理
演算を行い、出力信号Yを生成する。
【0191】 Y=h・j・n+i・(jバー)・n+k・m・(nバー) +l・(mバー)・(nバー) …(34)
【0192】次に、本回路例において、本発明の多入力
CMOS論理回路に相当するものは、2入力NOR論理
ゲートGである。この2入力NOR論理ゲートGは、次
式に示されるような論理演算を行い、出力信号Zを生成
する。あるいは出力信号(Zバー)を生成する。
CMOS論理回路に相当するものは、2入力NOR論理
ゲートGである。この2入力NOR論理ゲートGは、次
式に示されるような論理演算を行い、出力信号Zを生成
する。あるいは出力信号(Zバー)を生成する。
【0193】 (Zバー)=X+Y …(35) Z=((X+Y)バー)=(Xバー)・(Yバー) …(36)
【0194】従って、本回路例のパストランジスタ論理
回路全体でなされる出力信号Zを生成するための論理演
算、又この出力信号Zを反転させた出力信号(Zバー)
を生成するための論理演算は、上記の(35)式あるい
は(36)式へ、前述の(33)式及び(34)式を代
入することによって求めることができ、それぞれ次式の
通りである。
回路全体でなされる出力信号Zを生成するための論理演
算、又この出力信号Zを反転させた出力信号(Zバー)
を生成するための論理演算は、上記の(35)式あるい
は(36)式へ、前述の(33)式及び(34)式を代
入することによって求めることができ、それぞれ次式の
通りである。
【0195】 (Zバー)=a・c・g+b・(cバー)・g+d・f・(gバー) +e・(fバー)・(gバー)+h・j・n +i・(jバー)・n+k・m・(nバー) +l・(mバー)・(nバー) …(37) Z=(aバー)・c・g・(hバー)・j・n +(aバー)・c・g・(iバー)・(jバー)・n +(aバー)・c・g・(kバー)・m・(nバー) +(aバー)・c・g・(lバー)・(mバー)・(nバー) +(bバー)・(cバー)・g・(hバー)・j・n +(bバー)・(cバー)・g・(iバー)・(jバー)・n +(bバー)・(cバー)・g・(kバー)・m・(nバー) +(bバー)・(cバー)・g・(lバー)・(mバー)・(nバー) +(dバー)・f・(gバー)・(hバー)・j・n +(dバー)・f・(gバー)・(iバー)(jバー)・n +(dバー)・f・(gバー)・(kバー)・m・(nバー) +(dバー)・f・(gバー)・(lバー)・(mバー)・(nバー) +(eバー)・(fバー)・(gバー)・(hバー)・j・n +(eバー)・(fバー)・(gバー)・(iバー)・(jバー)・n +(eバー)・(fバー)・(gバー)・(kバー)・m・(nバー) +(eバー)・(fバー)・(gバー)・(lバー)・(mバー) ・(nバー) …(38)
【0196】上記(37)式の如く負論理で扱っても、
あるいは、上記の(38)式の如く正論理で扱っても、
本実施形態で取扱うことのできる変数、即ち入力信号の
数は14個であり、a〜nが対象となっている。又、
(37)式の如く負論理で扱うと、3変数の積項が、最
大8項となる。一方、(38)式の如く正論理で扱う
と、6変数の積項が、最大16項となる。
あるいは、上記の(38)式の如く正論理で扱っても、
本実施形態で取扱うことのできる変数、即ち入力信号の
数は14個であり、a〜nが対象となっている。又、
(37)式の如く負論理で扱うと、3変数の積項が、最
大8項となる。一方、(38)式の如く正論理で扱う
と、6変数の積項が、最大16項となる。
【0197】図54及び図55は、3段のパストランジ
スタ論理回路構成の論理演算系統を2系統有する、本実
施形態の第7回路例の回路図である。
スタ論理回路構成の論理演算系統を2系統有する、本実
施形態の第7回路例の回路図である。
【0198】まず、図54は、出力信号Xを出力する、
本回路例の第1の論理演算系統の回路図である。あるい
は、この図54は、出力信号Yを出力する、本回路例の
第2の論理演算系統の回路図でもある。この図54に示
される如く、第1の論理演算系統も、又第2の論理演算
系統も、3段構成のパストランジスタ論理回路となって
おり、次式に示されるような論理演算を行い、出力信号
Xの生成を行う。なお、出力信号Yについても、論理の
内容自体は下記の式のとおりである。この出力信号Yに
ついては、下記の式において、入力信号の内容、又、出
力信号が異なるだけである。
本回路例の第1の論理演算系統の回路図である。あるい
は、この図54は、出力信号Yを出力する、本回路例の
第2の論理演算系統の回路図でもある。この図54に示
される如く、第1の論理演算系統も、又第2の論理演算
系統も、3段構成のパストランジスタ論理回路となって
おり、次式に示されるような論理演算を行い、出力信号
Xの生成を行う。なお、出力信号Yについても、論理の
内容自体は下記の式のとおりである。この出力信号Yに
ついては、下記の式において、入力信号の内容、又、出
力信号が異なるだけである。
【0199】 X=o・g・〔a・c+b・(cバー)〕+o・(gバー)・〔d・f +e・(fバー)〕+(oバー)・n・〔h・j+i・(jバー)〕 +(oバー)・(nバー)・〔k・m+l・(mバー)〕 =a・c・g・o+b・(cバー)・g・o+d・f・(gバー)・o +e・(fバー)・(gバー)・o+h・j・n・(oバー) +i・(jバー)・n・(oバー)+k・m・(nバー)・(oバー) +l・(mバー)・(nバー)・(oバー) …(39)
【0200】又、図55は、本発明の多入力CMOS論
理回路に相当する、本回路例で用いられる2入力NAN
D論理ゲートGの回路図である。この2入力NAND論
理ゲートGは、次式に示されるような論理演算を行う。
理回路に相当する、本回路例で用いられる2入力NAN
D論理ゲートGの回路図である。この2入力NAND論
理ゲートGは、次式に示されるような論理演算を行う。
【0201】 Z=(X・Y)バー=(Xバー)+(Yバー) …(40)
【0202】上記の(40)式に対して、前述の出力信
号Xを生成する論理演算を示す前述の(39)式、又、
出力信号Yを生成する論理演算を示す(39)式と同様
な式(論理内容は同じで関係する信号内容が異なる)を
代入することで、本回路例のパストランジスタ論理回路
全体でなされる論理演算を求めることができる。本回路
例全体でなされる論理演算において、扱える変数は最大
で30個である。又、本回路例において、出力信号Zと
して出力を正論理で扱うとすれば、4変数の論理積項が
16項となる。一方、本回路例の出力を出力信号(Zバ
ー)として負論理で扱うものとすれば、8変数の論理積
項が64項となる。
号Xを生成する論理演算を示す前述の(39)式、又、
出力信号Yを生成する論理演算を示す(39)式と同様
な式(論理内容は同じで関係する信号内容が異なる)を
代入することで、本回路例のパストランジスタ論理回路
全体でなされる論理演算を求めることができる。本回路
例全体でなされる論理演算において、扱える変数は最大
で30個である。又、本回路例において、出力信号Zと
して出力を正論理で扱うとすれば、4変数の論理積項が
16項となる。一方、本回路例の出力を出力信号(Zバ
ー)として負論理で扱うものとすれば、8変数の論理積
項が64項となる。
【0203】ここで、図54又前述の(39)式から判
かるように、図54中でより右側で入力される入力信号
(変数)ほど、出力信号Zに対する影響力が大きく、よ
り支配的となり、従って、任意の4変数で論理を組める
訳ではない。従って、一部だけ4変数の場合、ほとんど
のパストランジスタは無駄となってしまう恐れがある。
又、入力を下位(例えばa)に入力した場合と、より上
位(例えばo)に入力した場合とでは、パス段数及び負
荷容量が大幅に異なるようになってしまい、動作タイミ
ングが大きく変化し、この検証が難しくなってしまう。
このように動作タイミングの検証が難しくなってしまう
と、部分的な設計変更でも、動作タイミングの検証はほ
とんどやり直しとなってしまう。従って、このような場
合、実用的とは言えない。
かるように、図54中でより右側で入力される入力信号
(変数)ほど、出力信号Zに対する影響力が大きく、よ
り支配的となり、従って、任意の4変数で論理を組める
訳ではない。従って、一部だけ4変数の場合、ほとんど
のパストランジスタは無駄となってしまう恐れがある。
又、入力を下位(例えばa)に入力した場合と、より上
位(例えばo)に入力した場合とでは、パス段数及び負
荷容量が大幅に異なるようになってしまい、動作タイミ
ングが大きく変化し、この検証が難しくなってしまう。
このように動作タイミングの検証が難しくなってしまう
と、部分的な設計変更でも、動作タイミングの検証はほ
とんどやり直しとなってしまう。従って、このような場
合、実用的とは言えない。
【0204】他にも、2段のパストランジスタ論理回路
構成の論理演算系統を3系統構成するものや、1段のパ
ストランジスタ論理回路構成の論理演算系統を4系統有
するものとか、あるいはそれらを組み合わせた構成もあ
る。実用的なレベルでこのようなものを選択すればよ
い。
構成の論理演算系統を3系統構成するものや、1段のパ
ストランジスタ論理回路構成の論理演算系統を4系統有
するものとか、あるいはそれらを組み合わせた構成もあ
る。実用的なレベルでこのようなものを選択すればよ
い。
【0205】以下、本実施形態のCMOS Complex
Pass −transistor Logic方式ゲートアレイ(CC
PLGA)と、従来のパストランジスタ論理回路による
ゲートアレイPass Transistor based Gate
Array(PTGA)、及び現在主流のCMOS論理によ
るゲートアレイ(CMOSGA)とを比較する。
Pass −transistor Logic方式ゲートアレイ(CC
PLGA)と、従来のパストランジスタ論理回路による
ゲートアレイPass Transistor based Gate
Array(PTGA)、及び現在主流のCMOS論理によ
るゲートアレイ(CMOSGA)とを比較する。
【0206】なお、以下において比較項目は、各方式で
同一演算式を実現する場合のチップ面積、速度(遅延時
間)、消費電力とする。デザインルール、デバイスパラ
メータ、トランジスタサイズ、レイアウトによって比較
結果が異なる可能性があり、そもそもアーキテクチャが
異なるものを統一的に比較するのは困難である。しかし
ながら、1次近似として下記の評価関数を用いて比較す
る。
同一演算式を実現する場合のチップ面積、速度(遅延時
間)、消費電力とする。デザインルール、デバイスパラ
メータ、トランジスタサイズ、レイアウトによって比較
結果が異なる可能性があり、そもそもアーキテクチャが
異なるものを統一的に比較するのは困難である。しかし
ながら、1次近似として下記の評価関数を用いて比較す
る。
【0207】チップ面積:トランジスタ数(ここで、
明らかにサイズの異なるトランジスタは、サイズの相異
を無視せずに換算する)。
明らかにサイズの異なるトランジスタは、サイズの相異
を無視せずに換算する)。
【0208】遅延時間:最長経路のトランジスタを有
意信号が通過する個数(パス段数)。CMOS論理では
電源信号がトランジスタを通過するものとみなす。信号
がソースに入力されてからドレインに出力されるまでの
時間と、ゲートに入力されてからソースの信号がドレイ
ンに出力されるまでの時間は異なるが、ここではどちら
も1段としてカウントする。
意信号が通過する個数(パス段数)。CMOS論理では
電源信号がトランジスタを通過するものとみなす。信号
がソースに入力されてからドレインに出力されるまでの
時間と、ゲートに入力されてからソースの信号がドレイ
ンに出力されるまでの時間は異なるが、ここではどちら
も1段としてカウントする。
【0209】消費電力:トランジスタ数(ここで、ス
イッチング確率と動作周波数を同一と仮定する)。
イッチング確率と動作周波数を同一と仮定する)。
【0210】パフォーマンス:{100/(チップ面
積比×遅延時間比×消費電力比}で計算された値を用い
る。パフォーマンスはチップ面積、遅延時間、消費電力
をまとめた指標であり、数値の大きい方が優れているこ
とを示す。
積比×遅延時間比×消費電力比}で計算された値を用い
る。パフォーマンスはチップ面積、遅延時間、消費電力
をまとめた指標であり、数値の大きい方が優れているこ
とを示す。
【0211】又、あらゆる演算式で評価するのは不可能
なので、実用的な範囲、ここでは10変数の8積項まで
の演算式で評価する。演算式には種々のバリエーション
があるが、実用的に下記の条件を加えた演算式で評価す
る。
なので、実用的な範囲、ここでは10変数の8積項まで
の演算式で評価する。演算式には種々のバリエーション
があるが、実用的に下記の条件を加えた演算式で評価す
る。
【0212】積項中の各変数の論理値(“1”又は
“0”)は、各積項間のハミング距離(異なりの数)が
大きくなる様に設定する。
“0”)は、各積項間のハミング距離(異なりの数)が
大きくなる様に設定する。
【0213】入力信号の論理値は回路に合致したもの
があることを前提とするが、回路中に両相の信号
(“1”と“0”)が必要な場合はインバータを付加す
る。
があることを前提とするが、回路中に両相の信号
(“1”と“0”)が必要な場合はインバータを付加す
る。
【0214】CMOS論理のシリーズトランジスタ数
は3段まで(例えば3入力NAND論理ゲート等)とす
る。
は3段まで(例えば3入力NAND論理ゲート等)とす
る。
【0215】PTLでは信号のバッファなし通過段数
を2段までとし、通過後の信号は分岐しないものとする
(バッファ直後の信号分岐は可)。
を2段までとし、通過後の信号は分岐しないものとする
(バッファ直後の信号分岐は可)。
【0216】パス段数のカウントは、演算式を満たす
入力信号が同時に印加された後、各ネットの遅延時間
(パス段数)を考慮して行う。例えばCMOS論理の多
入力NAND論理ゲートのNチャネルMOSトランジス
タの場合、各入力までのパス段数の少ないものは電源寄
りのゲート入力ピンに割り当てられており、パス段数の
多いゲート入力に信号が伝搬して来たときにはソースに
電源信号が出力されてきているものとする。もし各入力
までのパス段数が同じ場合は、その数だけパス段数を要
するものとする。
入力信号が同時に印加された後、各ネットの遅延時間
(パス段数)を考慮して行う。例えばCMOS論理の多
入力NAND論理ゲートのNチャネルMOSトランジス
タの場合、各入力までのパス段数の少ないものは電源寄
りのゲート入力ピンに割り当てられており、パス段数の
多いゲート入力に信号が伝搬して来たときにはソースに
電源信号が出力されてきているものとする。もし各入力
までのパス段数が同じ場合は、その数だけパス段数を要
するものとする。
【0217】PTGAのプルアップ用PチャネルMO
SトランジスタとCCPLGAのペアパスゲート回路の
PチャネルMOSトランジスタ要素は明らかに小さいの
で、その4個のトランジスタを通常のトランジスタの1
個分とみなす。
SトランジスタとCCPLGAのペアパスゲート回路の
PチャネルMOSトランジスタ要素は明らかに小さいの
で、その4個のトランジスタを通常のトランジスタの1
個分とみなす。
【0218】まず、6変数の6積項を例に、各方式の実
現回路を比較する。対象とする演算式はここでは次式と
する。
現回路を比較する。対象とする演算式はここでは次式と
する。
【0219】 Z=(aバー)・b・c・((dバー)・e・f +d・(eバー)・(fバー)) +a・(bバー)・c・(d・(eバー)・f +(dバー)・e・(fバー)) +a・b・(cバー)・(d・e・(fバー) +(dバー)・(eバー)・f) …(41)
【0220】まず、上記の(41)式の論理演算を本実
施形態に対して比較対象である前述のCMOSGAで実
現すると、図56に示す通りとなり、トランジスタ数は
94個となり、パス段数は6段となる。
施形態に対して比較対象である前述のCMOSGAで実
現すると、図56に示す通りとなり、トランジスタ数は
94個となり、パス段数は6段となる。
【0221】比較対象とする前述のPTGAで実現する
と、図57〜図62に示す通りとなり、トランジスタ数
は87個となり、パス段数は8段となる。ここで、これ
ら図57〜図61において、信号a〜f、信号(aバ
ー)〜(fバー)は入力信号であり、信号Z及び(Zバ
ー)は出力信号である。PTGAは両極であるから、入
力信号は相補的(一方に対して他方の論理が反転)な一
対の信号が存在する。又、A〜Jは、いずれも内部信号
であり、同符号どうしが接続される。
と、図57〜図62に示す通りとなり、トランジスタ数
は87個となり、パス段数は8段となる。ここで、これ
ら図57〜図61において、信号a〜f、信号(aバ
ー)〜(fバー)は入力信号であり、信号Z及び(Zバ
ー)は出力信号である。PTGAは両極であるから、入
力信号は相補的(一方に対して他方の論理が反転)な一
対の信号が存在する。又、A〜Jは、いずれも内部信号
であり、同符号どうしが接続される。
【0222】次に、これらと比較する本実施形態(CC
PLGA)の基本セルで前述の(41)式の論理演算を
実現した場合、合計2個の基本セルを必要とし、図63
〜図67に示す通りとなる。本実施形態で実現した場
合、基本セルを2個必要とするものの、ペアパスゲート
回路やCMOS要素又入力インバータ要素には余裕が生
じる。又、信号a〜fは入力信号であり、信号Zは出力
信号である。信号(aバー)〜(fバー)は内部信号で
あり、上記の信号A〜Cも内部信号となり、これらの内
部信号は図63〜図67間で同符号どうしが接続され
る。
PLGA)の基本セルで前述の(41)式の論理演算を
実現した場合、合計2個の基本セルを必要とし、図63
〜図67に示す通りとなる。本実施形態で実現した場
合、基本セルを2個必要とするものの、ペアパスゲート
回路やCMOS要素又入力インバータ要素には余裕が生
じる。又、信号a〜fは入力信号であり、信号Zは出力
信号である。信号(aバー)〜(fバー)は内部信号で
あり、上記の信号A〜Cも内部信号となり、これらの内
部信号は図63〜図67間で同符号どうしが接続され
る。
【0223】まず、実現する論理演算の変数の数及び積
項の数に対するトランジスタ数について、本実施形態の
CCPLGAに対して、比較例の前述したCMOSGA
で実現したもの、及びPTGAで実現したものを比較す
ると、下記の表1に示す通りとなる。
項の数に対するトランジスタ数について、本実施形態の
CCPLGAに対して、比較例の前述したCMOSGA
で実現したもの、及びPTGAで実現したものを比較す
ると、下記の表1に示す通りとなる。
【0224】
【表1】
【0225】上記の表1において、CCPLGAに対し
てCMOSGAのトランジスタ数が少ないのは積項数が
少ない(1〜2個)場合だけで、その差も小さい。多積
項になるに従ってCMOSGAのトランジスタ数は増加
し、約3倍(4変数の8積項)に達している。
てCMOSGAのトランジスタ数が少ないのは積項数が
少ない(1〜2個)場合だけで、その差も小さい。多積
項になるに従ってCMOSGAのトランジスタ数は増加
し、約3倍(4変数の8積項)に達している。
【0226】又、CCPLGAに対してPTGAのトラ
ンジスタ数は常に多い。多変数になるに従って、及び多
積項になるに従って差は大きくなり、約2.2倍(10
変数の8積項)に達している。
ンジスタ数は常に多い。多変数になるに従って、及び多
積項になるに従って差は大きくなり、約2.2倍(10
変数の8積項)に達している。
【0227】次に、実現する論理演算の変数の数及び積
項の数に対するパス段数について、本実施形態のCCP
LGAで実現したものに対して、前述した従来例のCM
OSGAで実現したもの、及びPTGAで実現したもの
を比較すると、下記の表2の通りとなる。
項の数に対するパス段数について、本実施形態のCCP
LGAで実現したものに対して、前述した従来例のCM
OSGAで実現したもの、及びPTGAで実現したもの
を比較すると、下記の表2の通りとなる。
【0228】
【表2】
【0229】上記の表2において、CCPLGAとCM
OSGAのパス段数はほぼ同じである。両方式とも、多
変数になるに従って、及び多積項になるに従ってパス段
数がゆるやかに増加している。PTGAのパス段数は、
積項数に関係なく変数によって一定であり、多変数にな
るに従って急激に増加している。4〜5変数を境とし
て、6変数以降は常にCCPLGAよりパス段数が多
く、約2.8倍(10変数の1積項)に達している。
OSGAのパス段数はほぼ同じである。両方式とも、多
変数になるに従って、及び多積項になるに従ってパス段
数がゆるやかに増加している。PTGAのパス段数は、
積項数に関係なく変数によって一定であり、多変数にな
るに従って急激に増加している。4〜5変数を境とし
て、6変数以降は常にCCPLGAよりパス段数が多
く、約2.8倍(10変数の1積項)に達している。
【0230】次に実現しようとする論理演算の変数の数
及び積項の数に対するパフォーマンスについて、本実施
形態のCCPLGAで実現したものに対して、前述の従
来例のCMOSGAで実現したもの、及びPTGAで実
現したものを比較すると、下記の表3に示す通りとな
る。
及び積項の数に対するパフォーマンスについて、本実施
形態のCCPLGAで実現したものに対して、前述の従
来例のCMOSGAで実現したもの、及びPTGAで実
現したものを比較すると、下記の表3に示す通りとな
る。
【0231】
【表3】
【0232】上記の表3において、CCPLGAに対し
てCMOSGAが優れているのは積項数が少ない(1〜
2個)場合で、2変数の1積項を除けばその差も小さ
い。多積項になるに従ってCCPLGAのパフォーマン
スが急激に高くなり、約9倍(5変数の8積項)に達し
ている。
てCMOSGAが優れているのは積項数が少ない(1〜
2個)場合で、2変数の1積項を除けばその差も小さ
い。多積項になるに従ってCCPLGAのパフォーマン
スが急激に高くなり、約9倍(5変数の8積項)に達し
ている。
【0233】又、CCPLGAに対してPTGAが優れ
ているのは変数が少ない(2〜3変数)の場合だけで、
その差も小さい。多変数になるに従って、及び少積項と
多積項になるに従ってCCPLGAのパフォーマンスが
急激に高くなり、約8倍(10変数の1積項、10変数
の8積項)に達している。
ているのは変数が少ない(2〜3変数)の場合だけで、
その差も小さい。多変数になるに従って、及び少積項と
多積項になるに従ってCCPLGAのパフォーマンスが
急激に高くなり、約8倍(10変数の1積項、10変数
の8積項)に達している。
【0234】以上説明した通り本実施形態によれば、相
補的な1対の信号を用いる両極のパストランジスタ論理
回路よりトランジスタ数と配線数が少ない片極のパスト
ランジスタ論理回路でありながら、プルアップ用トラン
ジスタを用いずにパストランジスタ論理回路の論理を構
成することができる。これによって、トランジェント信
号の貫通電流が少なく、大きいファンアウトでも低電源
電圧でも、正常動作する論理回路を構成することができ
るゲートアレイ集積回路を提供することができる。本実
施形態によれば、10変数の8積項の論理演算までのあ
る条件の範囲では、トランジスタ数は従来のCMOSG
Aの約(3/2)〜(1/3)倍であり、従来のPTG
Aの約1〜(1/2)倍である。このようにトランジス
タ数を従来に比べ少なくすることができるため、消費電
力もほぼ同じ倍率で抑えることができ、低消費電力化を
図ることが可能である。
補的な1対の信号を用いる両極のパストランジスタ論理
回路よりトランジスタ数と配線数が少ない片極のパスト
ランジスタ論理回路でありながら、プルアップ用トラン
ジスタを用いずにパストランジスタ論理回路の論理を構
成することができる。これによって、トランジェント信
号の貫通電流が少なく、大きいファンアウトでも低電源
電圧でも、正常動作する論理回路を構成することができ
るゲートアレイ集積回路を提供することができる。本実
施形態によれば、10変数の8積項の論理演算までのあ
る条件の範囲では、トランジスタ数は従来のCMOSG
Aの約(3/2)〜(1/3)倍であり、従来のPTG
Aの約1〜(1/2)倍である。このようにトランジス
タ数を従来に比べ少なくすることができるため、消費電
力もほぼ同じ倍率で抑えることができ、低消費電力化を
図ることが可能である。
【0235】又、10変数の8積項までのある条件の範
囲におけるパス段数は、本実施形態によれば、CMOS
GAとほぼ同等であるが、一方、PTGAの約(3/
2)〜(1/3)倍であり、このようにパス段数が減少
される分、動作の高速化を図ることができる。
囲におけるパス段数は、本実施形態によれば、CMOS
GAとほぼ同等であるが、一方、PTGAの約(3/
2)〜(1/3)倍であり、このようにパス段数が減少
される分、動作の高速化を図ることができる。
【0236】又、本実施形態によれば、10変数の8積
項までのある条件の範囲における総合的なパフォーマン
スは、従来のCMOSGAの約(1/2)〜9倍であ
り、従来のPTGAの約(2/3)〜8倍であり、非常
に優れたものとなっている。しかも、本実施形態によれ
ば、ほとんどの場合において従来に比べてパフォーマン
スが高くなっている。
項までのある条件の範囲における総合的なパフォーマン
スは、従来のCMOSGAの約(1/2)〜9倍であ
り、従来のPTGAの約(2/3)〜8倍であり、非常
に優れたものとなっている。しかも、本実施形態によれ
ば、ほとんどの場合において従来に比べてパフォーマン
スが高くなっている。
【0237】又、本実施形態によれば、上記の如く、ト
ランジスタ数の減少、パス段数の減少及び総合的なパフ
ォーマンスの向上を効率良く実現することができる基本
セルの構造のため、チップ全体として、高密度化、動作
の高速化、及び低消費電力化を図ることが可能である。
又、本実施形態では1個の基本セルで、6ビットのSR
AMセルと6個のD型フリップフロップを集積すること
ができるので、大規模メモリや、順序回路の多いユーザ
論理回路を高密度に実現することができる。
ランジスタ数の減少、パス段数の減少及び総合的なパフ
ォーマンスの向上を効率良く実現することができる基本
セルの構造のため、チップ全体として、高密度化、動作
の高速化、及び低消費電力化を図ることが可能である。
又、本実施形態では1個の基本セルで、6ビットのSR
AMセルと6個のD型フリップフロップを集積すること
ができるので、大規模メモリや、順序回路の多いユーザ
論理回路を高密度に実現することができる。
【0238】
【発明の効果】以上説明した通り、本発明によれば、備
えられているトランジスタなどの諸素子の使用効率を向
上させて、より規模が大きなユーザ論理回路を定義でき
るようにすると共に、パストランジスタのみで構成され
る論理回路の論理演算系統のトランジスタ段数をより抑
えることで、動作速度を向上させると共に、容量が大き
な配線をドライブする場合や、ファンアウトが大きい場
合にも動作速度を維持ないし向上しながら、貫通電流が
多くなる傾向のあるプルアップトランジスタを使用せず
に消費電力を抑えるようにすることができ、低電源電圧
においても正常動作し、更に、比較的複雑な論理も実現
可能とし、特に従来のパストランジスタのみで構成され
る論理回路では苦手な論理も、より容易に実現可能とす
ることができるゲートアレイ集積回路を提供することが
できるという優れた効果を得ることができる。
えられているトランジスタなどの諸素子の使用効率を向
上させて、より規模が大きなユーザ論理回路を定義でき
るようにすると共に、パストランジスタのみで構成され
る論理回路の論理演算系統のトランジスタ段数をより抑
えることで、動作速度を向上させると共に、容量が大き
な配線をドライブする場合や、ファンアウトが大きい場
合にも動作速度を維持ないし向上しながら、貫通電流が
多くなる傾向のあるプルアップトランジスタを使用せず
に消費電力を抑えるようにすることができ、低電源電圧
においても正常動作し、更に、比較的複雑な論理も実現
可能とし、特に従来のパストランジスタのみで構成され
る論理回路では苦手な論理も、より容易に実現可能とす
ることができるゲートアレイ集積回路を提供することが
できるという優れた効果を得ることができる。
【図1】従来のパストランジスタ論理回路の一種である
ごく基本的なものの回路図
ごく基本的なものの回路図
【図2】上記従来のパストランジスタ論理回路に用いら
れるインバータの回路図
れるインバータの回路図
【図3】従来のパストランジスタ論理回路による論理回
路を構成することができるゲートアレイ集積回路の基本
セルのレイアウト図
路を構成することができるゲートアレイ集積回路の基本
セルのレイアウト図
【図4】上記基本セルでSRAMを構成したときのレイ
アウト図
アウト図
【図5】本発明のペアパスゲート回路に相当する従来の
ものの回路図
ものの回路図
【図6】本発明のペアパスゲート回路の回路図
【図7】本発明が適用された実施形態のゲートアレイ集
積回路の基本セルで構成することができる回路例を示す
ブロック図
積回路の基本セルで構成することができる回路例を示す
ブロック図
【図8】前記実施形態の基本セルのレイアウト図
【図9】前記実施形態に用いられるペアパスゲート回路
の回路図
の回路図
【図10】前記実施形態に用いられるペアパスゲート回
路のレイアウト図
路のレイアウト図
【図11】NチャネルMOSトランジスタのソース/ド
レイン間の電圧降下を示すための回路図
レイン間の電圧降下を示すための回路図
【図12】NチャネルMOSトランジスタ及びPチャネ
ルMOSトランジスタを並列接続したときのソース/ド
レイン間の電圧降下を示す回路図
ルMOSトランジスタを並列接続したときのソース/ド
レイン間の電圧降下を示す回路図
【図13】パストランジスタによる電圧降下によって生
じる貫通電流を説明する回路図
じる貫通電流を説明する回路図
【図14】従来のダブルパストランジスタ方式のパスト
ランジスタ論理回路の一例の回路図
ランジスタ論理回路の一例の回路図
【図15】従来のカスコード接続したPチャネルMOS
トランジスタによるラッチ方式のパストランジスタ論理
回路の一例の回路図
トランジスタによるラッチ方式のパストランジスタ論理
回路の一例の回路図
【図16】従来のカスコード接続したインバータによる
ラッチ方式のパストランジスタ論理回路の一例の回路図
ラッチ方式のパストランジスタ論理回路の一例の回路図
【図17】従来のインバータでフィードバックしたPチ
ャネルMOSトランジスタによるプルアップ方式のパス
トランジスタ論理回路の一例の回路図
ャネルMOSトランジスタによるプルアップ方式のパス
トランジスタ論理回路の一例の回路図
【図18】上記パストランジスタ論理回路における出力
駆動能力に関する問題を説明する回路図
駆動能力に関する問題を説明する回路図
【図19】上記のプルアップ方式のパストランジスタ論
理回路において低電源電圧時に生じる問題を説明する回
路図
理回路において低電源電圧時に生じる問題を説明する回
路図
【図20】従来のプルアップ回路のインバータを出力ド
ライバで兼ねた方式のパストランジスタ論理回路の回路
図
ライバで兼ねた方式のパストランジスタ論理回路の回路
図
【図21】前記実施形態におけるペアパスゲート回路の
変形例を示す回路図
変形例を示す回路図
【図22】前記実施形態のCMOS要素その他領域で構
成される3入力NAND論理ゲートの回路図
成される3入力NAND論理ゲートの回路図
【図23】上記3入力NAND論理ゲートのレイアウト
図
図
【図24】上記CMOS要素その他領域で構成される3
入力NOR論理ゲートのレイアウト図
入力NOR論理ゲートのレイアウト図
【図25】上記3入力NOR論理ゲートのレイアウト図
【図26】2段のパストランジスタ論理回路へH状態の
信号を3入力NAND論理ゲートから入力するときの動
作を説明するための回路図
信号を3入力NAND論理ゲートから入力するときの動
作を説明するための回路図
【図27】2段のパストランジスタ論理回路へH状態の
信号を3入力NOR論理ゲートから入力するときの動作
を説明するための回路図
信号を3入力NOR論理ゲートから入力するときの動作
を説明するための回路図
【図28】2段のパストランジスタ論理回路へL状態の
信号を3入力NAND論理ゲートから入力するときの動
作を説明するための回路図
信号を3入力NAND論理ゲートから入力するときの動
作を説明するための回路図
【図29】2段のパストランジスタ論理回路へL状態の
信号を3入力NOR論理ゲートから入力するときの動作
を説明するための回路図
信号を3入力NOR論理ゲートから入力するときの動作
を説明するための回路図
【図30】前記実施形態で構成される出力インバータの
回路図
回路図
【図31】上記出力インバータのレイアウト図
【図32】前記実施形態における入力インバータ要素の
利用形態を示す回路図
利用形態を示す回路図
【図33】前記実施形態における入力インバータ要素の
使用数を減らす方法を示す回路図
使用数を減らす方法を示す回路図
【図34】前記実施形態において構成することができる
エクスクルーシブOR論理回路の回路図
エクスクルーシブOR論理回路の回路図
【図35】上記エクスクルーシブOR論理回路のレイア
ウト図
ウト図
【図36】前記実施形態で構成することができるD型フ
リップフロップの回路図
リップフロップの回路図
【図37】上記D型フリップフロップのレイアウト図
【図38】前記実施形態で構成することができるSRA
Mセルの回路図
Mセルの回路図
【図39】上記SRAMセルのレイアウト図
【図40】前記実施形態で用いるペアパスゲート回路の
シンボル図
シンボル図
【図41】上記ペアパスゲート回路の回路図
【図42】前記実施形態に用いられる2入力NAND論
理ゲートのシンボル図
理ゲートのシンボル図
【図43】上記2入力NAND論理ゲートの回路図
【図44】前記実施形態で用いられる3入力NAND論
理ゲートのシンボル図
理ゲートのシンボル図
【図45】上記3入力NAND論理ゲートの回路図
【図46】前記実施形態で用いられる2入力NOR論理
ゲートのシンボル図
ゲートのシンボル図
【図47】上記2入力NOR論理ゲートの回路図
【図48】前記実施形態の基本セルで構成することがで
きる論理回路の第1回路例の回路図
きる論理回路の第1回路例の回路図
【図49】前記実施形態の基本セルで構成することがで
きる論理回路の第2回路例の回路図
きる論理回路の第2回路例の回路図
【図50】前記実施形態の基本セルで構成することがで
きる論理回路の第3回路例の回路図
きる論理回路の第3回路例の回路図
【図51】前記実施形態の基本セルで構成することがで
きる論理回路の第4回路例の回路図
きる論理回路の第4回路例の回路図
【図52】前記実施形態の基本セルで構成することがで
きる論理回路の第5回路例の回路図
きる論理回路の第5回路例の回路図
【図53】前記実施形態の基本セルで構成することがで
きる論理回路の第6回路例の回路図
きる論理回路の第6回路例の回路図
【図54】前記実施形態の基本セルで構成することがで
きる論理回路の第7回路例の回路図
きる論理回路の第7回路例の回路図
【図55】上記第7回路例で用いられる2入力NAND
論理ゲートの回路図
論理ゲートの回路図
【図56】前記実施形態と比較するための従来のCMO
SGAで構成される論理回路例の回路図
SGAで構成される論理回路例の回路図
【図57】前記実施形態と比較するための従来のPTG
Aによる論理回路例を示す第1の回路図
Aによる論理回路例を示す第1の回路図
【図58】前記実施形態と比較するための従来のPTG
Aによる論理回路例を示す第2の回路図
Aによる論理回路例を示す第2の回路図
【図59】前記実施形態と比較するための従来のPTG
Aによる論理回路例を示す第3の回路図
Aによる論理回路例を示す第3の回路図
【図60】前記実施形態と比較するための従来のPTG
Aによる論理回路例を示す第4の回路図
Aによる論理回路例を示す第4の回路図
【図61】前記実施形態と比較するための従来のPTG
Aによる論理回路例を示す第5の回路図
Aによる論理回路例を示す第5の回路図
【図62】前記実施形態と比較するための従来のPTG
Aによる論理回路例を示す第6の回路図
Aによる論理回路例を示す第6の回路図
【図63】前記実施形態で構成することができる論理回
路例を示す第1の回路図
路例を示す第1の回路図
【図64】前記実施形態で構成することができる論理回
路例を示す第2の回路図
路例を示す第2の回路図
【図65】前記実施形態で構成することができる論理回
路例を示す第3の回路図
路例を示す第3の回路図
【図66】前記実施形態で構成することができる論理回
路例を示す第4の回路図
路例を示す第4の回路図
【図67】前記実施形態で構成することができる論理回
路例を示す第5の回路図
路例を示す第5の回路図
D1〜D4…単位パスゲート M1〜M6…パストランジスタ G、G1、G2…論理ゲート P1〜P6、P12〜Pn2…PチャネルMOSトラン
ジスタ N1〜N10、Nout…NチャネルMOSトランジス
タ I…インバータ VDD…電源 GND…グランド TU、TU1〜TU6、TUA…ペアパスゲート回路 CM1、CM2…CMOS要素
ジスタ N1〜N10、Nout…NチャネルMOSトランジス
タ I…インバータ VDD…電源 GND…グランド TU、TU1〜TU6、TUA…ペアパスゲート回路 CM1、CM2…CMOS要素
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平7−130856(JP,A) KAZUO YANO、外5名,“A 3.8−ns CMOS 16X16−b Multiplier Using Complementary Pass −Transistor Logi c”,IEEE SOLID STAT E CIRCUITS,(米),1990年 4月 p.388−395 (58)調査した分野(Int.Cl.7,DB名) H01L 27/118 H01L 27/08 JICSTファイル(JOIS)
Claims (8)
- 【請求項1】ベースアレイに内部の配線接続を設定する
ことで、所望のユーザ論理回路を定義できるようにした
ゲートアレイ集積回路において、いずれも パストランジスタとして用いる、ソース/ドレ
インのチャネルを形成する拡散領域が共有されている2
つのNチャネルMOSトランジスタと、該NチャネルM
OSトランジスタより小さな、いずれもパストランジス
タとして用いる、ソース/ドレインのチャネルを形成す
る拡散領域が共有されている2つのPチャネルMOSト
ランジスタと、インバータとを備え、 前記NチャネルMOSトランジスタの1つ、及び前記P
チャネルMOSトランジスタの1つがソース/ドレイン
で並列接続されて、第1単位パスゲートを構成し、 別の前記NチャネルMOSトランジスタ及び別の前記P
チャネルMOSトランジスタがソース/ドレインで並列
接続されて、第2単位パスゲートを構成し、 前記第1単位パスゲートのソース/ドレインの一方に
は、入力信号Aが入力され、 前記第2単位パスゲートのソース/ドレインの一方に
は、入力信号Bが入力され、 前記第1単位パスゲートの他方のソース/ドレイン及び
前記第2単位パスゲートの他方のソース/ドレインが相
互に接続されて、出力信号Uを出力し、 入力信号Pを前記インバータへ入力することで、該イン
バータの出力から信号Qを得、 同一信号で正論理又は負論理となる2つの入力信号P及
び信号Q(=Pバー)について、前記第1単位パスゲー
トのNチャネルMOSトランジスタのゲート及び前記第
2単位パスゲートのPチャネルMOSトランジスタのゲ
ートには、前記入力信号Pが入力され、 前記第1単位パスゲートのPチャネルMOSトランジス
タのゲート及び前記第2単位パスゲートのNチャネルM
OSトランジスタのゲートには、前記信号Qが入力さ
れ、 このように接続された前記第1単位パスゲート及び前記
第2単位パスゲートで構成されたペアパスゲート回路を
形成することができるレイアウトパターンを2組以上有
し、 入力の論理値に応じて動作する該ペアパスゲート回路を
直列接続し、あるいは並列接続して形成される、論理積
演算や論理和演算等を行なってある論理値を出力するま
での経路となる論理演算系統を複数形成することがで
き、 更に、これら論理演算系統それぞれから得られる、複数
の出力をそれぞれ個別に、直接入力する多入力CMOS
論理回路を形成することができるレイアウトパターンを
有して構成される基本セルが、複数備えられたことを特
徴とするゲートアレイ集積回路。 - 【請求項2】請求項1において、1つのインバータを、
前記信号Qを得るための前記インバータとして、隣接す
る複数の前記ペアパスゲート回路間で共用することもで
きるように、該インバータを形成することができるレイ
アウトパターンが、隣接するこれらペアパスゲート間に
あることを特徴とするゲートアレイ集積回路。 - 【請求項3】請求項1において、複数の前記論理演算系
統に対して、前記多入力CMOS論理回路を形成するこ
とができるレイアウトパターンを、複数備えるように
し、 これら論理演算系統の内で少なくとも一部のものの出力
が、複数の前記多入力CMOS論理回路の、いずれの入
力にも接続できるようにされていることを特徴とするゲ
ートアレイ集積回路。 - 【請求項4】請求項1において、前記多入力CMOS論
理回路を形成することができるレイアウトパターンが、
多入力NAND論理ゲート、多入力NOR論理ゲート及
びインバータの内の、任意の少なくとも一つを形成する
ことができるようになっていることを特徴とするゲート
アレイ集積回路。 - 【請求項5】請求項1において、前記基本セルが、前記
多入力CMOS論理回路よりも出力駆動能力が大きなイ
ンバータとされる出力インバータ要素を形成することが
できるレイアウトパターンを有していることを特徴とす
るゲートアレイ集積回路。 - 【請求項6】請求項1において、前記基本セルが、前記
ペアパスゲート回路に入力する信号を反転するためのイ
ンバータとされる入力インバータ要素を形成することが
できるレイアウトパターンを有し、該入力インバータ要
素に用いるMOSトランジスタのゲートには独立したも
のがあると共に、 これら入力インバータ要素のレイアウトパターンの数
が、前記ペアパスゲート回路を形成することができるレ
イアウトパターンの数の2倍以上とされていることを特
徴とするゲートアレイ集積回路。 - 【請求項7】請求項1において、前記単位パスゲートの
PチャネルMOSトランジスタの大きさが、同じ単位パ
スゲートで共に用いられるNチャネルMOSトランジス
タの大きさの(1/2)〜(1/10)とされているこ
とを特徴とするゲートアレイ集積回路。 - 【請求項8】請求項1において、前記基本セルが、前記
第1単位パスゲート及び前記第2単位パスゲートの対で
なる単位パスゲート要素を形成することができるレイア
ウトパターンを6つ、当該基本セル内で分散して配置す
ると共に、 前記第1単位パスゲートあるいは前記第2単位パスゲー
トに入力する信号を反転するためのインバータとされる
入力インバータ要素の形成に、あるいは、前記ペアパス
ゲート回路が備える前記信号Qを得るための前記インバ
ータの形成に用いることができるレイアウトパターン
が、相互に隣接する前記単位パスゲート要素の間に設け
られ、 前記多入力CMOS論理回路を形成することができるレ
イアウトパターンを2つ、当該基本セルのそれぞれ相対
する周辺部付近に有すると共に、 前記多入力CMOS論理回路よりも出力駆動能力が大き
なインバータとされる出力インバータ要素を形成するこ
とができるレイアウトパターンを、前記多入力CMOS
論理回路を形成することができるレイアウトパターンの
付近に有することを特徴とするゲートアレイ集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04995896A JP3209399B2 (ja) | 1996-03-07 | 1996-03-07 | ゲートアレイ集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04995896A JP3209399B2 (ja) | 1996-03-07 | 1996-03-07 | ゲートアレイ集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09246502A JPH09246502A (ja) | 1997-09-19 |
JP3209399B2 true JP3209399B2 (ja) | 2001-09-17 |
Family
ID=12845550
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04995896A Expired - Lifetime JP3209399B2 (ja) | 1996-03-07 | 1996-03-07 | ゲートアレイ集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3209399B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108540116A (zh) * | 2018-05-24 | 2018-09-14 | 上海芯圣电子股份有限公司 | 一种隔离高压输入的传输门电路 |
-
1996
- 1996-03-07 JP JP04995896A patent/JP3209399B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
Title |
---|
KAZUO YANO、外5名,"A 3.8−ns CMOS 16X16−b Multiplier Using Complementary Pass−Transistor Logic",IEEE SOLID STATE CIRCUITS,(米),1990年4月 p.388−395 |
Also Published As
Publication number | Publication date |
---|---|
JPH09246502A (ja) | 1997-09-19 |
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