KR100464952B1

KR100464952B1 - 논리회로를이용한4-2컴프레서

Info

Publication number: KR100464952B1
Application number: KR1019970045152A
Authority: KR
Inventors: 김민환
Original assignee: 매그나칩 반도체 유한회사
Priority date: 1997-08-30
Filing date: 1997-08-30
Publication date: 2005-06-01
Also published as: KR19990021580A

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

컴프레서

2. 발명이 해결하려고 하는 기술적 과제

제1캐리 및 합의 경로 지연을 줄였을 뿐만 아니라 회로면적을 작게함으로써 기생용량을 줄여 전체적인 지연 감소를 시킴.

3. 발명의 해결방법의 요지

컴프레서의 구성을 NMOS에 의한 패스 트랜지스터 논리회로로 구성하여 트랜지스터의 개수를 줄였을 뿐만 아니라 최악의 지연을 제공하는 제1캐리의 경로를 4개의 NMOS 트랜지스터가 직렬 연결된 형태로 하였음.

4. 발명의 중요한 용도

작은 칩 면적과 보다 빠른 속도를 가진 곱셈기에 사용되는 컴프레서.

Description

논리회로를 이용한 4-2 컴프레서

본 발명은 FPU(Floating Point Unit)에서 트리(tree) 구조의 곱셈기에 사용되는 4-2 컴프레서(4 to 2 Compressor)에 관한 것이다.

도 1은 종래의 4-2 컴프레서의 회로도이다.

도시된 바와 같이 각 4-2 컴프레서의 출력 중 제1캐리(Carry-out1)과 합(Sum)은 다음 단의 4-2 컴프레서의 입력 신호가 되고 제2캐리(Carry-out2)은 바로 옆 단의 입력캐리(Carry-in)이 된다. 즉 여기에서 제2캐리(Carry-out2)은 바로 옆 단의 입력캐리(Carry-in)으로 입력되므로 임계경로(Critical Path)를 형성하지 않는다. 그러나 제1캐리(Carry-out1)과 합(Sum)은 다른 단으로 연결되어야 하므로 임계경로를 형성하게 된다. 도 1의 종래 기술에 의한 회로 구성 시 최악의 지연은 제1캐리(Carry-Out1)을 생성하여 다음 4-2 컴프레서로 입력되는 경로에서 발생할 수 있음을 알수 있다. 도 1에 의한 제1캐리(Carry-Out1) 생성 경로는 일반적인 CMOS 게이트(Gate) 7단을 통과하므로 매우 느리다는 것을 알수 있다. 또한 도 1에 의한 4-2 컴프레서의 설계는 많은 트랜지스터를 필요로 하므로 이를 구현하기 위한 회로면적의 크기가 증가한다. 또한 연결되는 배선의 길이를 길게 하여 기생용량을 늘리므로 지연의 요인으로 작용한다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 트랜지스터를 이용하여 논리회로를 구성하여, 종래 보다 트랜지스터의 갯수를 줄엿고, 특히 내부회로를 한종류의 트랜지스터만을 이용하여 내부회로를 구성하므로써, 레이아웃의 면적을 줄일 수 있으며, 또한 레이아웃 크기 감소에 따라 기생 커패시터의 수를 감소시켜 지연시간을 단축할 수 있는 논리회로를 이용한 컴프레서를 제공하는데 그 목적이 있다.

다수의 입력비트와 입력캐리을 입력하여 합과 제1캐리 및 제2캐리을 출력하는 컴프레서에 있어서, 다수의 입력단을 통해 입력된 다수의 입력신호 및 입력 캐리신호를 가산하여 가산된 합을 발생시키기 위한 합 발생수단; 상기 다수의 입력단을 통해 입력된 상기 다수의 입력신호 및 입력 캐리신호를 가산하여, 가산시 발생된 제 1 캐리를 출력하기 위한 제 1 캐리 출력수단; 및 상기 다수의 입력단을 통해 입력된 상기 다수의 입력신호 및 입력 캐리신호를 가산하여, 가산시 발생된 제 2 캐리를 출력하기 위한 제 2 캐리 출력수단을 포함한다.

도 2를 참조하여 본 발명의 바람직한 실시예를 설명한다.

도 2를 참조하면, 본 발명의 논리회로를 이용한 4-2 컴프레서는 입력된 입력신호(Ai, Aib, Bi, Bib, Ci, Cib, Di, Dib)들을 가산하여 가산된 합(Sum)을 발생하는 합 발생수단(300)과, 입력된 입력신호(Ai, Aib, Bi, Bib, Ci, Cib, Di, Dib)들의 가산시 발생되는 제1캐리(Carry-out1)를 출력하는 제1캐리 출력수단(400)과, 입력된 입력신호(Ai, Aib, Bi, Bib, Ci, Cib, Di, Dib)들의 가산시 발생되는 제2캐리(Carry-out2)를 출력하는 제2캐리 출력수단(500)을 구비한다.

합 발생수단(300)은 입력단에는 서로다른신호가 인가되며, 출력단을 공유하는 NMOS 트랜지스터들로 각각 이루어진 배타적 논리합회로(10, 11, 12)들과, 출력단을 공유하는 NMOS 트랜지스터들로 각각 이루어진 배타적 부정논리합회로(13～16)와, 궤환용 PMOS 트랜지스터(200)와, 인버터(201)로 구성된다.

제 1 캐리 출력수단(400)은 입력단에는 서로다른 신호가 인가되며, 출력단을 공유하는 NMOS 트랜지스터들로 이루어진 부정 논리합회로(20)와, 출력단을 공유하는 NMOS 트랜지스터들로 각각 이루어진 멀티플렉서(21～27)와, 궤환용 PMOS 트랜지스터(204)와, 인버터(205)로 구성된다.

제 2 캐리 출력수단(500)은 입력단에는 서로다른 신호가 인가되며, 출력단 공유하는 NMOS 트랜지스터들로 이루어진 부정 논리합회로(17)와, 출력단 공유하는 NMOS 트랜지스터들로 이루어진 논리합회로(18)와, 출력단 공유하는 NMOS 트랜지스터들로 이루어진 멀티플렉서(17)와, 궤환용 PMOS 트랜지스터(202)와, 인버터(203)로 구성된다.

본 발명에 따른 도 2에서 제1캐리와 합의 생성 지연을 최대한 줄이기 위하여 이들 경로는 기본적으로 4개의 NMOS 트랜지스터가 직렬로 연결된 형태이며 입력(Ai,Bi,Ci,Di)에 각각 인버터가 연결되어 있으며, 출력에도 인버터 회로(201, 203, 205)를 구비하고 있다.

도 2에서 2개의 NMOS로 구성된 단위 블록(10 내지 27)은 기본적인 부울함수 값을 제공하거나 2개의 입력 중 1개를 선택하는 다중화기(Multiplexer)의 역할을 한다.

먼저 제2캐리(Carry-out2)의 회로 동작을 보면 다음과 같다.

단위 블록(17)은 입력 Ai와 입력 Bi의 부정논리합(NOR) 함수값을 제공하여 노드(100)에 출력 한다. 단위 블록(18)은 노드(100)과 입력 Ci의 논리합(OR) 함수값을 제공하여 노드(101)에 출력하고, 단위 블록(19)은 노드(100)와 노드(101)의 입력을 갖는 다중화기능을 제공하여 노드(102)로 출력한다. 최종적으로 인버터(203)는 노드(102)의 신호를 반전시킨다. 따라서 3개의 단위 블록(17, 18, 19) 및 인버터(203)에 의하여 제2캐리(Carry-out2)을 만들기 위한 입력 Ai, Bi, Ci 및 Di의 OR(논리합)-AND(논리곱) 기능을 구현할 수 있다.

여기에서 노드(102)의 신호 전압은 단위 블록(17 내지 19)이 NMOS를 거치는 동안 전원전압에서 NMOS 트랜지스터의 임계전압 강하에 의하여 인버터(203)에서 불필요한 전류 소모를 야기시킨다. 이를 방지하기 위하여 궤환 트랜지스터(Feedback Transistor) PMOS(202)는 인버터(203)의 출력을 이 PMOS(202)의 게이트로 궤환(Feedback)하여 인버터(203)의 입력 전압이 전원전압 보다 작을 때 전원전압으로 풀-업(Pull-up) 시켜 주는 역할을 한다. 더욱이 이 PMOS(202)에 의한 궤환 효과로 출력 제2캐리(Carry-out2)의 지연 시간은 더욱 빠르게 된다.

제2캐리의 진리표는 아래 표 1과 같다.

표 1. 제2캐리(Carry-out2)의 진리표

Ai Bi Ci Di 제2캐리(Carry-out2)

0 0 0 0 0

0 0 0 1 0

0 0 1 0 1

0 0 1 1 0

0 1 0 0 0

0 1 0 1 1

0 1 1 0 0

0 1 1 1 1

1 0 0 0 0

1 0 0 1 1

1 0 1 0 0

1 0 1 1 1

1 1 0 0 0

1 1 0 0 1

1 1 1 0 0

1 1 1 1 1

다음으로 합(Sum)의 회로 동작을 살펴보면 다음과 같다.

단위 블록(10,11,12)은 배타적논리합(Exclusive OR)기능을 제공하고 단위 블록(13,14,15,16)은 배타적부정논리합(Exclusive NOR)기능을 제공하고 인버터(201)에 의하여 노드(104)의 신호는 반전된다. 따라서 단위블록(10 내지 16) 및 인버터( 201)에 의하여 입력 (Ai, Bi, Ci, Di) 및 입력캐리(Cin)의 배타적논리합(Exclusive OR) 기능을 하여 출력 합(Sum)을 생성한다. 여기에서 Inverter "200"은 앞의 Inverter "202"와 같은 기능을 제공한다.

다음 제1캐리(Carry-out1)의 회로 동작을 보면 다음과 같다.

제1캐리(Carry-out1)의 진리표인 표 3으로부터 노드(105 내지 108)의 출력을 산출하면 표 4와 같이 구성할 수 있다.

표 3. 제1캐리(Carry-out1)의 진리표

Ai Bi Ci Di 제1캐리(Carry-out1)

입력캐리(Cin)=0 입력캐리(Cin)=1

0 0 0 0 0 0

0 0 0 1 0 1

0 0 1 0 0 1

0 0 1 1 1 1

0 1 0 0 0 1

0 1 0 1 0 0

0 1 1 0 0 0

0 1 1 1 0 1

1 0 0 0 0 1

1 0 0 1 0 0

1 0 1 0 0 0

1 0 1 1 0 1

1 1 0 0 1 1

1 1 0 0 0 1

1 1 1 0 0 1

1 1 1 1 1 1

표 4. 제1캐리(Carry-out1)의 진리표

Ai Bi Ci 노드(105) 노드(106) 노드(107) 노드(108)

0 0 0 0 0 0 1

0 0 1 1 0 1 1

0 1 0 0 0 1 0

0 1 1 0 0 0 1

1 0 0 0 0 1 0

1 0 1 0 0 0 1

1 1 0 0 1 1 1

1 1 1 1 0 1 1

같은 방식으로 단위 블록(21 내지 25)의 입력을 역 추적하여 이를 정리하면 노드(109 내지 116)의 값은 표 5과 같다. 여기서 단위 블록(20)은 새로 필요로 하는 입력 Ai와 입력 Bi의 부정논리합(NOR)기능을 위한 회로이다. PMOS(204)는 PMOS (200, 202)와 같은 기능을 제공한다.

표 5. 노드(109 내지 116)의 진리표

Ai Bi "109" "110" "111" "112" "113" "114" "115" "116"

0 0 1 0 1 1 0 1 0 0

0 1 1 1 1 1 1 0 1 0

1 0 1 1 1 1 1 0 1 0

1 1 1 0 0 1 0 0 0 0

본 발명은 적은 수의 트랜지스터를 이용하여 4단의 NMOS 패스 트랜지스터 논리(Pass Transistor Logic)회로와 2개의 인버터로 구성된 임계경로를 형성하므로 매우 빠른 4-2 컴프레서를 구현하였다. 뿐만 아니라 PMOS 궤환 트랜지스터에 의해 NMOS 트리(Tree)의 임계전압 강하에 의한 전류 소모를 보상하므로 저전력 회로를 구현하였다. 따라서 작은 칩 면적에 보다 빠른 곱셈기를 구현할 수 있는 효과가 있다.

도 1은 종래의 4-2 컴프레서의 회로도.

도 2는 본 발명의 실시예에 따른 논리회로를 이용한 4-2 컴프레서의 회로도.

* 도면의 주요 부분에 대한 부호의 설명 *

10～12: 배타적 논리합회로 13～16: 배타적 부정논리합회로

21～27: 멀티플렉서 300: 합 발생수단

400, 500: 제 1 및 제 2 캐리 출력수단

Claims

다수의 입력비트와 입력캐리을 입력하여 합과 제1캐리 및 제2캐리을 출력하는 컴프레서에 있어서,

다수의 입력단을 통해 입력된 다수의 입력신호 및 입력 캐리신호를 가산하여가산된 합을 발생시키기 위한 합 발생수단;

상기 다수의 입력단을 통해 입력된 상기 다수의 입력신호 및 입력 캐리신호를 가산하여, 가산시 발생된 제 1 캐리를 출력하기 위한 제 1 캐리 출력수단; 및

상기 다수의 입력단을 통해 입력된 상기 다수의 입력신호 및 입력 캐리신호를 가산하여, 가산시 발생된 제 2 캐리를 출력하기 위한 제 2 캐리 출력수단을 구비하며,

상기 합 발생수단은 다수의 배타적 논리합회로, 다수의 배타적 부정논리합회로, 제1 궤환용 PMOS 트랜지스터 및 제1 인버터로 구현된 것을 특징으로 하는 논리회로를 이용한 컴프레서.
제1항에 있어서 ,

상기 다수의 배타적 논리합회로는, 게이트에 각각 상기 입력신호들이 인가되며, 입력단에는 서로 다른 신호가 인가되고, 출력단을 공유하는 제 1 및 제 2 NMOS트랜지스터를 포함하는 것을 특징으로 하는 논리회로를 이용한 컴프레서.
제1항에 있어서

상기 다수의 배타적 부정논리합회로는, 게이트에 각각 상기 입력신호들이 인가되며, 입력단에는 서로 다른 신호가 인가되며, 출력단을 공유하는 제 1 및 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 논리회로를 이용한 컴프레서.
제1항에 있어서 ,

상기 제 1 캐리 출력수단은, 제1 부정 논리합회로, 다수의 멀티플렉서, 제2 궤환용 PMOS 트랜지스터 및 제2 인버터를 포함하는 것을 특징으로 하는 논리회로를 이용한 컴프레서.
제4항에 있어서,

상기 제1 부정 논리합회로는, 게이트에 각각 상기 입력신호들이 인가되고, 입력단에는 서로 다른 신호가 인가되며, 출력단을 공유하는 제 1 및 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 논리회로를 이용한 컴프레서.
제4항에 있어서,

상기 다수의 멀티플렉서는, 게이트에 각각 상기 입력신호들이 인가되고, 입력단에는 서로 다른 신호가 인가되며, 출력단을 공유하는 제 1 및 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 논리회로를 이용한 컴프레서.
제4항에 있어서,

상기 제 2 캐리 출력수단은, 제2 부정 논리합회로, 논리합회로, 멀티플렉서, 제3 궤환용 PMOS 트랜지스터 및 제3 인버터를 포함하는 것을 특징으로 하는 논리회로를 이용한 컴프레서.
제7항에 있어서,

상기 제2 부정 논리합회로는, 게이트에 각각 상기 입력신호들이 인가되고, 입력단에는 서로 다른 신호가 인가되며, 출력단을 공유하는 제 1 및 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 논리회로를 이용한 컴프레서.
제7항에 있어서,

상기 논리합회로는, 게이트에 각각 상기 입력신호들이 인가되고, 입력단에는 서로 다른 신호가 인가되며, 출력단을 공유하는 제 1 및 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 논리회로를 이용한 컴프레서.
제7항에 있어서,

상기 제 2 캐리 출력수단의 상기 멀티플렉서는, 게이트에 각각 상기 입력신호들이 인가되고, 입력단에는 서로 다른 신호가 인가되며, 출력단을 공유하는 제 1 및 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 논리회로를 이용한 컴프레서.